JP2018152418A - 半導体装置の製造方法及びエッチング用マスク - Google Patents
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Abstract
Description
された積層体にホールを形成する技術が求められるが、ビット密度増大のため積層数が増
え、積層体が厚くなると、高アスペクト比のホールの形成が求められる。アスペクト比の
高いホールを形成するエッチングでは、マスクのエッチング量も増大し、マスク形状が劣
化しやすい。マスク形状の劣化は、積層体に形成されるホールの形状や寸法に影響する。
法及びエッチング用マスクを提供する。
ウム、モリブデン、ニオブ、ルテニウム、オスミウム、レニウム、およびイリジウムの群
より選ばれた少なくとも1種の第1金属を含む被エッチング層上に、アルミニウムまたは
アルミニウム化合物を含むマスク層を形成し、前記マスク層をパターニングし、前記パタ
ーニングされたマスク層を用いて前記被エッチング層をエッチングし、前記被エッチング
層にホールまたは溝を形成する。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
方向およびY方向とし、これらX方向およびY方向の双方に対して直交する方向をZ方向
(積層方向)とする。
複数の柱状部CLと、導電材LIと、積層体100の上に設けられた上層配線と、を有す
る。図1には、上層配線として、ビット線BLとソース層SLを示す。
形成されている。導電材LIは、上層配線と基板10との間で、積層体100の積層方向
(Z方向)およびX方向に広がり、積層体100をY方向に分離している。
向およびY方向に沿って正方格子配置されていてもよい。
ト線BLはX方向に互いに分離し、それぞれのビット線BLはY方向に延びている。
材LIによってY方向に分離されたそれぞれの領域(ブロック)から1つずつ選択された
複数の柱状部CLが、共通の1本のビット線BLに接続されている。
2(a)は、図1におけるY−Z面に対して平行な断面を表す。
とを有する。絶縁層40を介して所定周期で複数の導電層70がZ方向に積層されている
。
40は、例えば酸化シリコン(SiO2)を主成分として含む。
コア膜50とを有する。半導体膜20は、積層体100内を積層方向(Z方向)にパイプ
状に延びている。メモリ膜30は、導電層70と半導体膜20との間に設けられ、半導体
膜20を外周側から囲んでいる。コア膜50は、パイプ状の半導体膜20の内側に設けら
れている。
接続している。
絶縁膜としてのブロック絶縁膜34とを有する。電荷蓄積膜32、トンネル絶縁膜31、
および半導体膜20は、積層体100の積層方向に連続して延びている。導電層70と半
導体膜20との間に、導電層70側から順に、ブロック絶縁膜34、電荷蓄積膜32、お
よびトンネル絶縁膜31が設けられている。つまり、トンネル絶縁膜31は半導体膜20
に接している。電荷蓄積膜32は、ブロック絶縁膜34とトンネル絶縁膜31との間に設
けられている。
リセルMCは、半導体膜20の周囲を、メモリ膜30を介して、導電層70が囲んだ縦型
トランジスタ構造を有する。
機能し、導電層70はコントロールゲート(制御電極)として機能する。電荷蓄積膜32
は半導体膜20から注入される電荷を蓄積するデータ記憶層として機能する。
電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シ
リコン窒化膜を含む。
は電荷蓄積膜32に蓄積された電荷が半導体膜20へ拡散する際に電位障壁となる。トン
ネル絶縁膜31は、例えば酸化シリコンを含む。
防止する。ブロック絶縁膜34は、例えばシリコン酸化膜を含む。また、ブロック絶縁膜
34は、消去動作時における導電層70からの電子のバックトンネリングを抑制する。
との間のブロック絶縁膜34は連続して一体に設けられている。
は、例えば窒化チタン膜を含む。窒化膜60は、導電層70とブロック絶縁膜34との間
の密着性を高める。また、窒化膜60は、導電層70に含まれる金属のブロック絶縁膜3
4側への拡散を防止する。
4は設けられていない。絶縁層40の側面と電荷蓄積膜32との間には、カバー絶縁膜3
3が設けられている。カバー絶縁膜33は、例えばシリコン酸化膜である。
られ、下端部にはソース側選択トランジスタSTSが設けられている。複数の導電層70
のうちの例えば最下層の導電層70は、ソース側選択トランジスタSTSのコントロール
ゲート(制御電極)として機能する。複数の導電層70のうちの例えば最上層の導電層7
0は、ドレイン側選択トランジスタSTDのコントロールゲート(制御電極)として機能
する。ドレイン側選択トランジスタSTDおよびソース側選択トランジスタSTSは、メ
モリセルMCと同様、積層体100の積層方向(Z方向)に電流が流れる縦型トランジス
タである。
複数のメモリセルMCが設けられている。それら複数のメモリセルMC、ドレイン側選択
トランジスタSTD、およびソース側選択トランジスタSTSは、半導体膜20を通じて
直列接続され、1つのメモリストリングを構成する。このメモリストリングが、X−Y面
に対して平行な面方向に例えば千鳥配置され、複数のメモリセルMCがX方向、Y方向お
よびZ方向に3次元的に設けられている。
ように、絶縁膜42が設けられている。絶縁膜42は、積層体100と導電材LIとの間
に設けられている。図1において、絶縁膜42の図示は省略している。
の上端は、積層体100の上に設けられた図1に示すソース層SLに接続されている。導
電材LIの下端は、図2(a)に示すように、基板10に接している。また、半導体膜2
0の下端は基板10に接している。基板10は、例えば、不純物がドープされ導電性をも
つシリコン基板である。したがって、半導体膜20の下端は、基板10および導電材LI
を介して、ソース層SLと電気的に接続されている。
そのメモリホールは例えばRIE(Reactive Ion Etching)法で形
成される。記憶容量の大容量化には、メモリセルの高密度形成が求められる。例えば、メ
モリホールの直径は100nm以下、導電層70の積層数は数十〜百層程度が求められ、
このときのメモリホールは非常に高いアスペクト比の微細孔となる。
メモリホールのアスペクト比が増大し、適切な形状のホール形成がますます困難になると
予想される。
基板10は、例えばシリコン基板である。
材料の犠牲層41が形成される。以降、絶縁層40と犠牲層41とを交互に積層する工程
が複数回繰り返され、複数の絶縁層40と複数の犠牲層41とを有する積層体100が基
板10上に形成される。
Vapor Deposition)法で形成され、犠牲層41として例えばシリコン窒
化膜(SiN膜)がCVD法で形成される。犠牲層41は後の工程で除去され、その犠牲
層41が除去された空隙(スペース)には、ブロック絶縁膜34、窒化膜60、および導
電層70が形成される。
リコン窒化膜に限らない。例えば、犠牲層41としてCVD法で多結晶シリコン膜を形成
してもよい。
マスク層81上には第2マスク層82が形成される。第2マスク層82上にはレジスト8
3が形成される。
料の層である。第1マスク層81は、例えばタングステン(W)を含み、さらにボロン(
B)と、カーボン(C)を含んでいても良い。第1マスク層81におけるタングステンの
組成比は、例えばボロンの組成比およびカーボンの組成比よりも高い。ここでの組成比は
atomic percentを表す。第1マスク層81は、例えば、スパッタ法、プラ
ズマCVD法、または熱CVD法で形成される。
の層である。すなわち、第2マスク層82は、例えば、アルミニウム層、酸化アルミニウ
ム(AlOx)を主成分として含むアルミニウム酸化物層、ホウ化アルミニウム(AlB
x)を主成分として含むアルミニウムホウ化物層、窒化アルミニウム(AlNx)を主成
分として含むアルミニウム窒化物層である。ただし第2マスク層82の種類は上記に限定
されない。第2マスク層82は例えばスパッタ法、プラズマCVD法、または熱CVD法
で形成される。
に複数のホール83aが形成される。
E法により、第2マスク層82がパターニングされる。複数のホール82aが第2マスク
層82に形成される。
たRIE法により、第1マスク層81がパターニングされる。複数のホール81aが第1
マスク層81に形成される。このときのエッチングガスとして、フッ素を含むガス、酸化
性ガス、及び珪素と塩素を含むガスが用いられる。フッ素を含むガスとしては、例えばC
F4、C4F8、C4F6、またはCHF3を含むガス等が考えられる。酸化性ガスとし
ては、O2、O3、CO、CO2、またはN2Oを含むガス等が考えられる。珪素と塩素
を含むガスとしてはSiCl4、SiH2Cl2等が考えられる。第1マスク層81のエ
ッチング中に、レジスト83は消失してもよい。
体100がパターニングされる。複数のメモリホールMHが積層体100に形成される。
この時、積層体100のエッチングはフッ素を含むガスを用いて行われ、同じエッチング
ガスを用いて犠牲層41と絶縁層40が連続してエッチングされる。
、アルミニウムを含む第2マスク層82を用いる。
/O2/SiCl4=40/60/24sccmのガス条件でエッチングしたものとする
。なお、エッチング装置は特に限定されない。
nであり、アルミニウム化合物膜のエッチングレートはいずれも35nm/min以下で
ある。つまり、アルミニウム化合物膜に対し、タングステン膜は高エッチング選択比を有
する。また、図13に示すようにタングステンに限らず、モリブデン(Mo)、ニオブ(
Nb)、タンタル(Ta)を主成分とする膜においてもアルミニウムに対する高エッチン
グ選択比を有する。
スク層81として用い、第1マスク層81のエッチングマスクとして例えばアルミニウム
化合物を含むマスクを第2マスク層82として用いることで、その他の材料を用いた場合
と比較して第2マスク層82の膜厚を小さくすることができる。
でよく使われる金属の中でもイオンによるスパッタリング率が同程度のグループに属し、
モリブデン、ニオブ、タンタルも同様である。そのため、第1マスク層81に主成分とし
て含まれる金属としては、上記以外にも、ジルコニウム、ハフニウム、ルテニウム、オス
ミウム、レニウム、またはイリジウムを用いることができる。
、モリブデン、ニオブ、ルテニウム、オスミウム、レニウム、およびイリジウムの群より
選ばれた少なくとも1種の金属を含む。
、およびニオブは、半導体プロセスでの適用実績が有り、汚染リスクの可能性が低いこと
から、他の金属よりも望ましい。
体100と第1マスク層81との間に、中間層84を形成してエッチングを行なってもよ
い。中間層84は、積層体100及び第1マスク層81とは異種材料の層である。中間層
84は、例えば、アモルファスカーボンを主成分として含むアモルファスカーボン層、炭
化ホウ素(BC)を主成分として含む炭化ホウ素層、窒化ホウ素(BN)を主成分として
含む窒化ホウ素層、または、アモルファスシリコン(α−Si)を主成分とするアモルフ
ァスシリコン層である。中間層84は例えばプラズマCVD法で形成される。
に示すように、複数のメモリホールMHが積層体100に形成される。メモリホールMH
は、積層体100の積層方向(Z方向)に延び、積層体100を貫通して基板10に達す
る。
0、およびコア膜50が形成される。積層膜80は、カバー絶縁膜33と、電荷蓄積膜3
2と、トンネル絶縁膜31とを含む。
iO2膜)が例えばALD(Atomic Layer Deposition)法によ
り形成される。カバー絶縁膜33は、メモリホールMHの底にも形成される。
より形成される。
積層膜80の一部は例えばRIE法により除去される。この後、トンネル絶縁膜31の側
面に半導体膜20を形成する。
0に接する。半導体膜20として、例えば、シリコン膜がCVD法で形成される。半導体
膜20の内側には空洞が残され、その空洞にコア膜50が埋め込まれる。
するときも、メモリホールMHを形成するときと同様のマスクを用いた同様のRIE法で
形成することができる。溝91は、紙面奥行き方向(X方向)に延び、積層体100をY
方向に分離する。
ットエッチングにより、犠牲層41を除去する。犠牲層41の除去により、絶縁層40の
間に空隙(またはスペース)92が形成される。電荷蓄積膜32はカバー絶縁膜33によ
って保護される。さらに、ウェットエッチングを続けると、空隙92に面していたカバー
絶縁膜33が除去され、空隙92に電荷蓄積膜32が露出する。
絶縁膜34及び窒化膜60は、空隙92に露出する絶縁層40の上面、下面、および電荷
蓄積膜32に沿ってコンフォーマルに形成される。
BL、ソース層SLなどが形成される(図2(a)参照)。
形成する際のエッチング時に、タングステンを含む第1マスク層のエッチングマスクとし
てアルミニウム化合物を含む第2マスク層を用いることで、第2マスク層を薄膜化できる
。
には薄膜化したマスクを用いて被加工膜を加工する際にアスペクト比がより低くなるため
、エッチングレートをさらに増大させ生産性を高くすることが可能になる。
以下、第2の実施形態に係る半導体装置及びその製造方法について説明する。
いない点が異なる。以降の説明において第1の実施形態と異なる部分のみを説明し、同様
な部分はその説明を省略する。
お、第1の実施形態の図2に相当し、図9で示す以外の構成は第1の実施形態と同様であ
る。
る。複数の導電層70、複数の絶縁層40は、基板10の主面に対して垂直な方向(Z方
向)に、それぞれ交互に積層されている。
オブ、ルテニウム、オスミウム、レニウム、およびイリジウムの少なくともいずれかを含
む。特に、半導体プロセスでの適用実績があるタングステンが望ましい。絶縁層40は、
酸化シリコンを主成分として含む。
有する積層膜である。ブロック絶縁膜34、電荷蓄積膜32、トンネル絶縁膜31、およ
び半導体膜20は、積層体200の積層方向に連続して延びている。積層体200と半導
体膜20との間に、積層体200側から順に、ブロック絶縁膜34、電荷蓄積膜32、お
よびトンネル絶縁膜31が設けられている。第1の実施形態とは異なり、例えばブロック
絶縁膜34は積層方向に連続している。
。
れる。積層体200は基板10上に絶縁層40と導電層70が例えばスパッタ法またはC
VD法によって交互に積層することにより形成される。
ト83が形成される。なお、第2マスク層82と積層体200との間に中間層を設けても
良い。中間層は例えば、アモルファスカーボンを主成分として含むアモルファスカーボン
層、炭化ホウ素(BC)を主成分として含む炭化ホウ素層、窒化ホウ素(BN)を主成分
として含む窒化ホウ素層、または、アモルファスシリコンを主成分とするアモルファスシ
リコン層である。中間層は例えばプラズマCVD法で形成される。
を含む層である。レジスト83も第1の実施形態と同様である。
3に複数のホール83aが形成され、そのホール83aが形成されたレジスト83をマス
クにしたRIE法により、第2マスク層82がパターニングされる。複数のホール82a
が第2マスク層82に形成される(図11(a))。
層体200がパターニングされ、複数のメモリホールMHが積層体200に形成される。
この時、積層体200をエッチングする際のエッチングガスは、フッ素を含むガス、酸化
性ガス、及び珪素と塩素を含むガスである、例えばCF4/O2/SiCl4ガスが用い
られる。以下、その理由について説明する。
導電層とが交互に積層された構造を有する。CF4/O2/SiCl4ガスをエッチング
ガスとして用いた場合、図12に示すように、O2/SiCl4ガスの反応によって生じ
るSiO2(堆積物D)が第2マスク層82上に堆積し、エッチング時に堆積物Dが優先
的にエッチングされるため、より第2マスク層82のエッチング選択比を向上させること
ができる。
を含む層である。図13に示すように、CF4/O2/SiCl4ガスを用いた条件下で
のアルミニウム化合物のエッチングレートは極めて低くなっている。つまり、酸化シリコ
ン及びタングステンのアルミニウムまたはアルミニウム化合物に対するエッチング選択比
が高いため、第2マスク層82をより薄膜化することができる。
sccmである。ただし、上記に限定されずフッ素を含むガス、酸素を含むガス、珪素及
び塩素を含むガスの流量比が40:60:24の他の流量を含む。
形成し、本実施形態に係る半導体装置が完成する。
エッチングマスクとしてアルミニウム化合物を含むマスクを用いることでマスクを薄膜化
することができる。
スを用いることで、エッチングマスクの表層に堆積した堆積物が優先的にエッチングされ
、より第2マスク層82のエッチング選択比を向上させることができる。つまり、よりマ
スク層を薄膜化することができる。さらには絶縁層と導電層のエッチングレートの差が大
きくないため、絶縁層と導電層を一度に加工でき、より生産性を高くすることができる。
。
以下、第3の実施形態について説明する。
形態の半導体装置は第2の実施形態と同様な絶縁層と導電層の積層体でありその製造方法
についても第2の実施形態と同様である。
物の沸点が800℃以上の金属を含む金属化合物または合金の層である。塩化物の沸点が
800℃以上の金属とは、例えばクロム(Cr)である。本実施形態では、第2マスク層
82’は例えば第1及び第2の実施形態で用いたアルミニウム化合物の層に塩化物の沸点
が800℃以上の金属であるクロムを添加する。
ングマスクとして積層体200をエッチングする際(図11(a)参照)に、例えばエッチ
ング条件によっては塩素を含むガスの反応が大きくなり、第2マスク層82のエッチング
レートが大きくなってしまう虞がある。一方で、本実施形態の第2マスク層82’のよう
に、アルミニウムまたはアルミニウム化合物に例えばクロムを添加することにより、塩素
を含むガスの反応が大きい条件下でも第2マスク層82‘のエッチングレート抑制するこ
とができる。
ムの塩化物(例えば、Al2Cl6)の沸点は約160℃である。つまり、アルミニウム
の塩化物は揮発しやすいということが考えられる。そのため塩素を含むガスを用いたエッ
チングにおいて、第2マスク層82のエッチングレートが大きくなる虞がある。一方でク
ロムの塩化物(CrCl2またはCrCl3)の沸点はそれぞれ1304℃、945℃で
ある。そのためクロムのように塩化物の沸点が高い(つまり揮発しにくい)材料を第2マ
スク層82に添加することによりエッチングレートを抑制できる。
同様の効果を有した半導体装置の製造が可能となる。
rcentが考えられる。
クロムの含有量(atomic percent)、縦軸はエッチングレート(nm/m
in)である。
む(つまり、クロムを含まない)アルミニウム化合物のエッチングレートは約41 nm
/minである。一方で、クロムを2、15.4、38.5 atomicpercen
t含むアルミニウム化合物のエッチングレートはそれぞれ約30、12.5、−28.5
nm/minであり、いずれの場合もクロムを含まない場合と比較してエッチングレー
トが減少する。
percent含有させることで、エッチングレートを低減させることが可能となり、例
えば塩素を含むガス等によってエッチングレートが大きくなる条件下においても、積層体
200に対してエッチング選択比の高いマスク材料を得ることが可能となる。
含むアルミニウム化合物の断面は組織化(結晶化)しており、一方で、クロムをそれぞれ
13.5、15.4、38.5 atomicpercent含むアルミニウム化合物の
断面は組織化せず、表面が滑らかである。断面が組織化しているとエッチング時に削られ
やすいという性質を持つ。つまり、望ましくはクロムを13.5〜38.5 atomi
cpercent添加することでさらにエッチング選択比の高いマスク材料を得ることが
できる。
してアルミニウムまたはアルミニウム化合物を含む金属に塩化物の沸点が800℃以上の
金属を加えた金属化合物(例えば、クロムを含有させたアルミニウム化合物)を用いるこ
とで、マスクを薄膜化でき、より生産性を高めることが可能になる。
い。
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
導電層、81…第1マスク層、82…第2マスク層、83…レジスト、84…中間層、1
00、200…積層体
Claims (11)
- タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、ニオブ、ルテニウ
ム、オスミウム、レニウム、およびイリジウムの群より選ばれた少なくとも1種の第1金
属を含む被エッチング層上に、アルミニウムまたはアルミニウム化合物を含むマスク層を
形成し、
前記マスク層をパターニングし、
前記パターニングされたマスク層を用いて前記被エッチング層をエッチングし、
前記被エッチング層にホールまたは溝を形成する、
半導体装置の製造方法。 - 前記エッチングは、フッ素を含むガス、酸化性ガス、及び珪素と塩素を含むガスによっ
て行うことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記マスク層に、塩化物の沸点が800℃以上の第2金属をさらに含むことを特徴とす
る請求項1または2に記載の半導体装置の製造方法。 - 前記第2金属はクロムを含むことを特徴とする請求項3に記載の半導体装置の製造方法
。 - 前記第2金属は、前記マスク層に2〜66.7 atomic percent含まれ
ることを特徴とする請求項3または4に記載の半導体装置の製造方法。 - 前記被エッチング層は、第1層と前記第1層と異なる材料の第2層がそれぞれ交互に複
数積層した積層体であることを特徴とする請求項1乃至5のいずれか1項に記載の半導体
装置の製造方法。 - 前記被エッチング層は、第1層と前記第1層と異なる材料の第2層がそれぞれ交互に複
数積層した積層体上に形成されることを特徴とする請求項1乃至5のいずれか1項に記載
の半導体装置の製造方法。 - 前記被エッチング層はタングステンまたは、タングステンにホウ素または/及び炭素を
含むマスク層であることを特徴とする請求項7に記載の半導体装置の製造方法。 - タングステン、タンタル、ジルコニウム、ハフニウム、モリブデン、ニオブ、ルテニウ
ム、オスミウム、レニウム、およびイリジウムの群より選ばれた少なくとも1種の第1金
属を含む被エッチング層上に形成されるエッチング用マスクであって、
アルミニウムまたはアルミニウム化合物と、塩化物の沸点が800℃以上の第2金属を
含むエッチング用マスク。 - 前記第2金属はクロムであることを特徴とする請求項9に記載のエッチング用マスク。
- 前記第3金属は2〜66.7 atomic percent含まれることを特徴とす
る請求項9または10に記載のエッチング用マスク。
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