TWI647792B - Semiconductor memory device - Google Patents

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伊藤孝政
福住嘉晃
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東芝記憶體股份有限公司
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Abstract

本發明之實施形態提供一種電極膜之電阻較低之半導體記憶裝置。實施形態之半導體記憶裝置具備：第1電極膜，其沿第1方向延伸；第2電極膜，其設置於上述第1電極膜之第2方向，沿上述第1方向延伸；第3電極膜，其設置於上述第1電極膜之上述第2方向，沿上述第1方向延伸；絕緣構件，其設置於上述第2電極膜與上述第3電極膜之間，沿上述第1方向延伸；第1半導體構件，其沿上述第2方向延伸，且貫穿上述第1電極膜及上述第2電極膜；第2半導體構件，其沿上述第2方向延伸，且貫穿上述第1電極膜及上述第3電極膜；以及第3半導體構件，其沿上述第2方向延伸，第1部分配置於上述第2電極膜與上述第3電極膜之間，與上述絕緣構件相接，第2部分貫穿上述第1電極膜。於上述第1方向上，上述第3半導體構件之排列密度小於上述第1半導體構件之排列密度及上述第2半導體構件之排列密度。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
近年來，提出了使記憶胞三維地積體而成之積層型半導體記憶裝置。於此種積層型半導體記憶裝置中，設置有於半導體基板上交替地積層電極膜及絕緣膜而成之積層體，且設置有貫穿積層體之半導體柱。而且，於電極膜與半導體柱之每一交叉部分形成記憶胞電晶體。於此種積層型半導體記憶裝置中，存在隨著高積體化而電極膜之電阻增加之問題。
實施形態提供一種電極膜之電阻較低之半導體記憶裝置。實施形態之半導體記憶裝置具備：第1電極膜，其沿第1方向延伸；第2電極膜，其設置於上述第1電極膜之相對於上述第1方向交叉之第2方向上，沿上述第1方向延伸；第3電極膜，其設置於上述第1電極膜之上述第2方向上，沿上述第1方向延伸；絕緣構件，其設置於上述第2電極膜與上述第3電極膜之間，沿上述第1方向延伸；第1半導體構件，其沿上述第2方向延伸，且貫穿上述第1電極膜及上述第2電極膜；第2半導體構件，其沿上述第2方向延伸，且貫穿上述第1電極膜及上述第3電極膜；以及第3半導體構件，其沿上述第2方向延伸，且第1部分配置於上述第2電極膜與上述第3電極膜之間，與上述絕緣構件相接，第2部分貫穿上述第1電極膜。於上述第1方向上，上述第3半導體構件之排列密度小於上述第1半導體構件之排列密度及上述第2半導體構件之排列密度。
(第1實施形態)首先，對第1實施形態進行說明。圖1係表示本實施形態之半導體記憶裝置之立體圖。圖2係表示本實施形態之半導體記憶裝置之俯視圖。圖3係沿圖2所示之A-A'線之剖視圖。圖4係沿圖2所示之B-B'線之剖視圖。圖5係表示圖2之區域C之放大俯視圖。圖6係表示圖3之區域D之放大剖視圖。再者，各圖係模式性圖，適當誇張及省略地描繪。例如，各構成要素係較實際更少且更大地描繪。又，各圖間，構成要素之個數及尺寸比等未必一致。本實施形態之半導體記憶裝置為積層型NAND(與非)快閃記憶體。如圖1所示般，於本實施形態之半導體記憶裝置1(以下，亦簡稱為「裝置1」)中，設置有矽基板10。矽基板10例如由矽之單晶形成。於矽基板10上設置有氧化矽膜11。以下，於本說明書中，為了方便說明，採用XYZ正交座標系。將相對於矽基板10之上表面10a平行、且相互正交之兩個方向設為「X方向」及「Y方向」，將相對於矽基板10之上表面10a垂直之方向設為「Z方向」。又，亦將Z方向中自矽基板10朝向氧化矽膜11之方向稱為「上」，亦將其反方向稱為「下」，但該表達亦係為了方便，與重力之方向無關。又，於本說明書中，所謂「氧化矽膜」係指以矽氧化物(SiO)作為主成分之膜，包含矽(Si)及氧(O)。關於其他構成要素亦同樣地，於在構成要素之名稱中包含材料名之情況下，該構成要素之主成分為該材料。又，通常，矽氧化物為絕緣材料，因此只要無特別說明，則氧化矽膜為絕緣膜。關於其他構件亦同樣地，作為原則，該構件之特性反映主成分之特性。於氧化矽膜11上，沿Z方向交替地積層有氧化矽膜12及電極膜13。由氧化矽膜11、以及交替地積層之複數個氧化矽膜12及複數個電極膜13形成積層體15。積層體15之長度方向為X方向。於在Y方向上介隔著積層體15之位置設置有源極電極板17。源極電極板17之下端連接於矽基板10。電極膜13之形狀為沿X方向延伸之帶狀，該電極膜13之最長之長度方向為X方向，第2長之寬度方向為Y方向，最短之厚度方向為Z方向。於裝置1中，設置有複數個積層體15及複數個源極電極板17，沿Y方向交替地排列。於積層體15與源極電極板17之間，例如設置有包含矽氧化物之絕緣板18(參照圖2)。於積層體15內設置有沿Z方向延伸且貫穿積層體15之柱狀構件20。柱狀構件20之下端與矽基板10相接，且上端露出於積層體15之上表面。如下所述般，於各柱狀構件20內設置有一根矽柱30(參照圖5及圖6)。於積層體15上設置有沿Y方向延伸之源極線21及多條位元線22。源極線21設置於較位元線22更靠上方。源極線21係經由插塞24而連接於源極電極板17之上端。又，位元線22係經由插塞23而連接於矽柱30之上端。由此，形成(位元線22-插塞23-矽柱30-矽基板10-源極電極板17-插塞24-源極線21)之電流路徑，各矽柱30連接於位元線22與源極線21之間。於積層體15中，自上數一層或多層電極膜13作為上部選擇閘極線SGD而發揮功能，於上部選擇閘極線SGD與柱狀構件20之每一交叉部分構成上部選擇閘極電晶體STD。又，自下數一層或多層電極膜13作為下部選擇閘極線SGS而發揮功能，於下部選擇閘極線SGS與柱狀構件20之每一交叉部分構成下部選擇閘極電晶體STS。除了下部選擇閘極線SGS及上部選擇閘極線SGD以外之電極膜13作為字元線WL而發揮功能，於字元線WL與柱狀構件20之每一交叉部分構成記憶胞電晶體MC。由此，沿各矽柱30串聯連接著複數個記憶胞電晶體MC，於該等記憶胞電晶體MC之兩端連接著下部選擇閘極電晶體STS及上部選擇閘極電晶體STD而形成NAND串。於積層體15之上部之Y方向中央部設置有沿X方向延伸之絕緣構件19，將成為上部選擇閘極線SGD之電極膜13於Y方向上分斷成兩部分。絕緣構件19例如包含矽氧化物。絕緣構件19之形狀為帶狀。絕緣構件19未到達至成為字元線WL之電極膜13，因此，成為字元線WL之電極膜13未分斷。因此，於某一根字元線WL上，配置有排列於相同之高度上之兩根上部選擇閘極線SGD。換句話說，絕緣構件19配置於排列於相同之高度上之兩根上部選擇閘極線SGD之間。如圖2所示般，柱狀構件20沿XY平面大致週期性地排列。但是，於積層體15之Y方向中央部減省柱狀構件20而破壞週期性。更具體而言，柱狀構件20配置於如下位置，該位置包含設定於XY平面之假想性格子La之格子點Lp。格子La係由相互平行之多條假想性直線L1、與相互平行之多條假想性直線L2構成。直線L1平行於XY平面、沿相對於X方向及Y方向之兩者交叉之方向延伸。直線L2亦平行於XY平面、沿相對於X方向及Y方向之兩者交叉之方向延伸。直線L2亦與直線L1交叉。以下，為了方便說明，亦將柱狀構件20中配置於積層體15之Y方向中央部、即介存於絕緣構件19之位置者稱為「柱狀構件20a」。柱狀構件20a沿X方向排列成一列，將絕緣構件19分斷。又，於一個積層體15內，亦將相對於由柱狀構件20a所形成之列配置於Y方向之一側之柱狀構件20稱為「柱狀構件20b」，亦將配置於Y方向之另一側之柱狀構件20稱為「柱狀構件20c」。將「柱狀構件20」設為柱狀構件20a、20b及20c之總稱。於圖2所示之例中，柱狀構件20b沿直線L1排列有四根，柱狀構件20c亦沿直線L1排列有四根。即，於一個積層體15中，柱狀構件20b及20c於絕緣構件19之兩側各排列有四列。其次，對各柱狀構件20與各電極膜13之位置關係進行說明。柱狀構件20a之上部配置於在Y方向上相鄰之兩條上部選擇閘極線SGD之間。柱狀構件20a之中部貫穿字元線WL。柱狀構件20a之下部貫穿下部選擇閘極線SGS。另一方面，柱狀構件20b之上部貫穿上部選擇閘極線SGD，中部貫穿字元線WL，下部貫穿下部選擇閘極線SGS。柱狀構件20c與各電極膜13之位置關係，和柱狀構件20b與各電極膜13之位置關係相同。柱狀構件20b及20c配置於沿X方向連續地排列之格子點Lp。另一方面，柱狀構件20a每隔數個格子點地配置於沿X方向連續地排列之格子點Lp。於圖2所示之例中，以於每三個格子點Lp配置一個之比例配置有柱狀構件20a，於其餘之兩個格子點Lp未配置柱狀構件20a。因此，X方向上之柱狀構件20a之排列週期Pa，長於X方向上之柱狀構件20b之排列週期Pb及柱狀構件20c之排列週期Pc。又，排列週期Pb與排列週期Pc相等。即，Pa＞Pb＝Pc。排列週期Pa為排列週期Pb及Pc之整數倍，於圖2所示之例中為3倍。因此，X方向上之柱狀構件20a之排列密度小於X方向上之柱狀構件20b之排列密度及柱狀構件20c之排列密度。如圖2～圖4所示般，柱狀構件20之形狀概略性地為圓柱形，但詳細來說為保齡球形狀。即，柱狀構件20之直徑係於距上端稍微低之位置取最大值，自該位置朝向上及下連續地變小，且於下端取最小值。於電極膜13中之柱狀構件20a間之部分形成有空隙28。空隙28與氧化矽膜12、柱狀構件20及絕緣構件19隔離。於空隙28內，例如封入有包含氟(F)之氣體。空隙28於積層體15之上部及中部相對較大，於下部相對較小。空隙28之形成取決於裝置1之製造條件，根據製造條件，亦存在未形成空隙28之情況。又，插塞24設置於設置在柱狀構件20b內之矽柱30上、及設置於柱狀構件20c內之矽柱30上，且與該等矽柱30連接，但未設置於設置在柱狀構件20a內之矽柱30上。因此，設置於柱狀構件20a內之矽柱30與位元線22絕緣，不形成NAND串。如圖5及圖6所示，於柱狀構件20中，自中心軸朝向周面設置有核心構件29、矽柱30、隧道絕緣膜31、電荷蓄積膜32及氧化矽層33。核心構件29包含矽氧化物，且核心構件29之形狀為以Z方向為軸向之大致圓柱形。核心構件29配置於包含柱狀構件20之中心軸之位置。矽柱30包含多晶矽，矽柱30之形狀為沿Z方向延伸、且下端封閉之圓筒形。隧道絕緣膜31設置於矽柱30之周圍，電荷蓄積膜32設置於隧道絕緣膜31之周圍，氧化矽層33設置於電荷蓄積膜32之周圍。隧道絕緣膜31、電荷蓄積膜32及氧化矽層33之形狀為以Z方向為軸向之圓筒形。隧道絕緣膜31通常為絕緣性，但若被施加處於裝置1之驅動電壓之範圍內之特定電壓則為流通隧道電流之膜，例如為依序積層氧化矽層31a、氮化矽層31b及氧化矽層31c而成之ONO膜。電荷蓄積膜32係具有蓄積電荷之能力之膜，包含例如含有電子之捕獲點之材料，例如包含矽氮化物。另一方面，於電極膜13之表面上設置有氧化鋁層34。由氧化矽層33及氧化鋁層34構成阻擋絕緣膜35。阻擋絕緣膜35係即便於裝置1之驅動電壓之範圍內施加電壓亦不會實質性地流通電流之膜。由隧道絕緣膜31、電荷蓄積膜32及阻擋絕緣膜35形成記憶體膜36。例如，電荷蓄積膜32之平均氮濃度，高於隧道絕緣膜31之平均氮濃度及阻擋絕緣膜35之平均氮濃度。於電極膜13中，設置有包含鎢(W)之主體部38，於主體部38之表面上設置有積層鈦(Ti)層及鈦氮化物(TiN)層而成之障壁金屬層39。主體部38與源極電極板17相接。主體部38之表面中之除了與源極電極板17相接之區域以外之區域與障壁金屬層39相接。障壁金屬層39與氧化鋁層34相接。其次，對本實施形態之半導體記憶裝置之製造方法進行說明。圖7～圖10係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。圖7～圖10表示相當於圖3之截面。首先，如圖7所示般，準備矽基板10。其次，於矽基板10上之整個表面形成氧化矽膜11。其次，於氧化矽膜11上交替地形成氧化矽膜12及氮化矽膜51而形成積層體15。其次，通過例如微影法而於積層體15之上部形成沿X方向延伸之槽53。槽53形成多條，且於Y方向上週期性地排列。槽53將於後續步驟中被替換成上部選擇閘極線SGD(參照圖3)之預定之氮化矽膜51分斷，且不將於後續步驟中被替換成字元線WL(參照圖3)或下部選擇閘極線SGS(參照圖3)之預定之氮化矽膜51分斷。其次，將矽氧化物埋入至槽53內而形成絕緣構件19。其次，如圖8所示般，於積層體15上通過微影法形成抗蝕劑掩模(未圖示)，並以該抗蝕劑掩模作為掩模，實施RIE(Reactive Ion Etching：反應性離子蝕刻)等各向異性蝕刻。由此，於積層體15形成記憶體孔55。記憶體孔55之形狀為沿Z方向延伸之大致圓柱形，記憶體孔55之直徑自積層體15之上表面朝向下方連續地增加，於距上表面稍微低之位置變成最大值，自該位置朝向下方連續地減少，於積層體15之下表面變成最小值。於記憶體孔55之底面露出矽基板10。絕緣構件19被一部分記憶體孔55分斷。其次，如圖9所示般，於記憶體孔55內形成柱狀構件20。具體而言，於記憶體孔55之底面，以矽基板10作為起點使矽磊晶生長而形成磊晶矽構件(未圖示)。其次，如圖5及圖6所示般，於記憶體孔55之內表面上形成氧化矽層33。其次，使矽氮化物沈積而形成電荷蓄積膜32。其次，通過依序使矽氧化物、矽氮化物及矽氧化物沈積而形成氧化矽層31c、氮化矽層31b及氧化矽層31a，從而形成隧道絕緣膜31。其次，使矽沈積而形成蓋矽層(未圖示)，實施RIE將蓋矽層、隧道絕緣膜31、電荷蓄積膜32及氧化矽層33去除，而使磊晶矽構件露出。其次，使矽沈積而形成主體矽層。主體矽層與磊晶矽構件及隧道絕緣膜31相接。由蓋矽層及主體矽層形成矽柱30。其次，通過使矽氧化物沈積而形成核心構件29。通過核心構件29埋入記憶體孔55。以此方式，形成柱狀構件20。其次，如圖9所示般，於積層體15形成狹縫57。狹縫57沿XZ平面擴展，且於X方向及Z方向上貫通積層體15。其次，如圖10所示般，通過實施例如使用熱磷酸之濕式蝕刻，而經由狹縫57將氮化矽膜51(參照圖9)去除。此時，氧化矽膜12、絕緣構件19及柱狀構件20實質上未被去除，柱狀構件20支持氧化矽膜12。由此，於氧化矽膜12間形成空間59。其次，如圖2～圖6所示般，經由狹縫57使鋁氧化物沈積，於空間59之內表面上形成氧化鋁層34。氧化鋁層34與柱狀構件20之氧化矽層33、氧化矽膜12及絕緣構件19相接。由氧化矽層33及氧化鋁層34構成阻擋絕緣膜35。由隧道絕緣膜31、電荷蓄積膜32及阻擋絕緣膜35形成記憶體膜36。其次，通過經由狹縫57使鈦氮化物及鈦沈積，而於氧化鋁層34上形成障壁金屬層39。其次，例如通過使用六氟化鎢氣體(WF6 )作為原料氣體之CVD(Chemical Vapor Deposition：化學氣相沈積法)，經由狹縫57使鎢沈積至空間59內而形成主體部38。其次，通過實施蝕刻將鎢、鈦、鈦氮化物及鋁氧化物自狹縫57內去除而僅殘留於空間59內。由此，於空間59內形成電極膜13。以此方式，將氮化矽膜51替換成電極膜13。然而，於上述使鎢沈積之步驟中，空間59中位於積層體15之Y方向中央部之部分由於遠離Y方向兩側之狹縫57，因此難以沈積鎢，有可能未被完全埋入。於該情況下，於電極膜13內形成空隙28。於空隙28內多為封入來自CVD之原料氣體(WF6 )之包含氟(F)之氣體。於柱狀構件20之直徑相對較大之積層體15之上部及中部，由於柱狀構件20間之距離相對較短，難以沈積鎢，因此易形成空隙28。另一方面，於柱狀構件20之直徑相對較小之積層體15之下部，由於柱狀構件20間之距離相對較長，易於沈積鎢，因此不易形成空隙28。其結果，多為形成於積層體15之下部之空隙28，小於形成於積層體15之中部及上部之空隙28，又，還存在即便於積層體15之中部及上部形成空隙28，亦不於積層體15之下部形成空隙28之情況。其次，使矽氧化物沈積而於狹縫57之側面上形成絕緣板18。其次，使鎢等導電材料沈積而於狹縫57內形成源極電極板17。其次，如圖1所示般，於矽柱30上形成插塞23，並且於源極電極板17上形成插塞24。其次，形成沿Y方向延伸之位元線22，並使該位元線22連接於插塞23。其次，形成沿Y方向延伸之源極線21，並使該源極線21連接於插塞24。以此方式，製造本實施形態之半導體記憶裝置1。其次，對本實施形態之效果進行說明。於本實施形態中，於積層體15之Y方向中央部設置有柱狀構件20a，因此每一個空隙28之大小變小。因此，X方向上之電極膜13之電阻變低。其結果，可使半導體記憶裝置1之動作速度提高。又，由於使X方向上之柱狀構件20a之排列密度低於X方向上之柱狀構件20b及20c之排列密度，因此於電極膜13之Y方向中央部，實現柱狀構件20之介存較少之電流路徑。由此，可抑制因柱狀構件20介存所致之電極膜13之電阻之增加，降低電極膜13之電阻。由此，亦可使半導體記憶裝置1之動作速度提高。進而，通過抑制空隙28之形成而使積層體15不易倒塌。又，通過柱狀構件20a與柱狀構件20b及20c一起支持積層體15，亦使積層體15不易倒塌。(第1比較例)其次，對第1比較例進行說明。圖11係表示本比較例之半導體記憶裝置之俯視圖。圖12係沿圖11所示之E-E'線之剖視圖。如圖11及圖12所示般，於本比較例之半導體記憶裝置101中，於積層體15之Y方向中央部未設置柱狀構件20a(參照圖2)。因此，於電極膜13之Y方向中央部形成較大之空隙28。其結果，半導體記憶裝置101與半導體記憶裝置1(參照圖2)相比，電極膜13之電阻高、動作速度低。又，根據情況，積層體15會倒塌。(第2比較例)其次，對第2比較例進行說明。圖13係表示本比較例之半導體記憶裝置之俯視圖。如圖13所示般，於本比較例之半導體記憶裝置102中，於積層體15之Y方向中央部，於格子La之每一格子點Lp設置有柱狀構件20a。即，X方向上之柱狀構件20a之排列週期Pa，與柱狀構件20b之排列週期Pb及柱狀構件20c之排列週期Pc相等。於本比較例之半導體記憶裝置102中，由於與第1實施形態之半導體記憶裝置1(參照圖2)相比，柱狀構件20a之排列密度高，因此空隙28之形成得以抑制。然而，柱狀構件20a之排列密度較高，從而電極膜13之有效寬度、即Y方向之長度相應地平均較短。因此，半導體記憶裝置102與半導體記憶裝置1(參照圖2)相比，電極膜13之X方向上之電阻較高。(第2實施形態)其次，對第2實施形態進行說明。圖14係表示本實施形態之半導體記憶裝置之俯視圖。如圖14所示般，於本實施形態之半導體記憶裝置2中，自Z方向觀察，柱狀構件20a之最大直徑Da大於柱狀構件20b之最大直徑Db及柱狀構件20c之最大直徑Dc。即，為Da＞Db、Da＞Dc。再者，於自Z方向觀察柱狀構件20之形狀並非為真圓之情況下，將柱狀構件20之外切圓之直徑設為最大直徑。於上述第1實施形態中，柱狀構件20a與柱狀構件20b及20c不同，未排列於格子La之每一格子點Lp(參照圖2)。因此，於圖8所示之微影步驟中，根據條件，存在難以形成用來形成柱狀構件20a之記憶體孔55之情況。因此，於本實施形態中，將用來形成柱狀構件20a之記憶體孔55設為大於用來形成柱狀構件20b及20c之記憶體孔55。由此，易於形成記憶體孔55。又，其結果，於所製造之半導體記憶裝置2中，存在柱狀構件20a之最大直徑變得大於柱狀構件20b之最大直徑及柱狀構件20c之最大直徑之情況。再者，由於柱狀構件20a不形成記憶胞電晶體MC，因此無需考慮該柱狀構件20a之電特性。本實施形態中之除了上述以外之構成、製造方法及效果與上述第1實施形態相同。(第3實施形態)其次，對第3實施形態進行說明。圖15係表示本實施形態之半導體記憶裝置之俯視圖。如圖15所示般，於本實施形態之半導體記憶裝置3中，沿X方向交替地排列有區域Ra及區域Rb。X方向上之區域Rb之長度長於X方向上之區域Ra之長度。再者，如於下述之第6實施形態中說明般，亦可使區域Rb之長度短於區域Ra之長度，還可使區域Rb之長度與區域Ra之長度相等。於本實施形態中，於區域Ra中，設置有多根、例如三根柱狀構件20a。例如，於區域Ra中，柱狀構件20a設置於每一格子點Lp(參照圖2)。於該情況下，於區域Ra中，柱狀構件20a之X方向上之排列週期Pa與柱狀構件20b之排列週期Pb及柱狀構件20c之排列週期Pc大致相等。另一方面，於區域Rb中，未設置柱狀構件20a。柱狀構件20b及20c係遍及區域Ra及區域Rb之兩者而週期性地設置。根據本實施形態，於區域Ra中，於每一格子點Lp(參照圖2)設置柱狀構件20a。因此，為了形成記憶體孔55(參照圖8)而容易微影。其結果，可穩定地形成記憶體孔55，可穩定地形成柱狀構件20a。本實施形態中之除了上述以外之構成、製造方法及效果與上述第1實施形態相同。(第4實施形態)其次，對第4實施形態進行說明。圖16係表示本實施形態之半導體記憶裝置之俯視圖。如圖16所示般，於本實施形態之半導體記憶裝置4中，區域Ra設定於源極線21之正下方區域，區域Rb設定於除了源極線21之正下方區域以外之區域。因此，柱狀構件20a配置於矽基板10與源極線21之間。根據本實施形態，將不構成NAND串從而不形成記憶胞電晶體MC之柱狀構件20a配置於源極線21之正下方區域。本來於形成源極線21之區域就無法配置位元線22，因此配置於源極線21之正下方區域之柱狀構件20無法構成NAND串。因此，根據本實施形態，可有效地利用無效空間配置柱狀構件20a而抑制空隙28之形成。本實施形態中之除了上述以外之構成、製造方法及效果與上述第3實施形態相同。(第5實施形態)其次，對第5實施形態進行說明。圖17係表示本實施形態之半導體記憶裝置之俯視圖。如圖17所示般，於本實施形態之半導體記憶裝置5中，設定有記憶胞區域Rm，於記憶胞區域Rm之X方向兩側設定有階梯區域Rs。於記憶胞區域Rm中，積層體15設置至最上層為止，以貫穿積層體15之方式設置有柱狀構件20，形成複數個記憶胞電晶體MC。另一方面，於階梯區域Rs，積層體15被加工成階梯狀，於每一電極膜13形成階面T。於階梯區域Rs設置有支持構件40。支持構件40之形狀為沿Z方向延伸之大致圓柱形，該支持構件40貫穿積層體15，且下端接觸到矽基板10。支持構件40之構造與柱狀構件20之構造相同。又，於階梯區域Rs，於積層體15上設置有接點41。接點41之下端於階面T與電極膜13連接。於階梯區域Rs，未形成記憶胞電晶體MC。而且，於記憶胞區域Rm中之與階梯區域Rs相接之位置設定有區域Ra。又，於記憶胞區域Rm中亦設定有區域Rb。區域Ra配置於階梯區域Rs與區域Rb之間。如上所述，柱狀構件20a僅配置於區域Ra。又，於記憶胞區域Rm中，亦可另設定有區域Ra。因此，區域Ra與接點41之距離da短於區域Rb與接點41之距離db。即，為da＜db。再者，區域Ra與區域Rb之交界可定義為如下之YZ平面，即，該YZ平面包含於X方向上相鄰之兩個格子點Lp(參照圖2)、且為配置有柱狀構件20a之格子點Lp與未配置柱狀構件20a之格子點Lp之中點。又，記憶胞區域Rm與階梯區域Rs之交界可定義為如下之YZ平面，即，該YZ平面包含配置於X方向之最端部之柱狀構件20所含之格子點Lp、與和該格子點Lp於X方向上相鄰且未配置柱狀構件20之格子點Lp之中點。根據本實施形態，將不形成記憶胞電晶體MC之柱狀構件20a配置於記憶胞區域Rm中與階梯區域Rs相接之區域。然而，設置於該區域之柱狀構件20原本作為虛設而形成，未構成記憶胞電晶體MC。因此，根據本實施形態，可有效地利用無效空間配置柱狀構件20a而抑制空隙28之形成。本實施形態中除了上述以外之構成、製造方法及效果與上述第3實施形態相同。(第6實施形態)其次，對第6實施形態進行說明。圖18係表示本實施形態之半導體記憶裝置之俯視圖。如圖18所示般，於本實施形態之半導體記憶裝置6中，於X方向上，未設置柱狀構件20a之區域Rb之長度短於設置有柱狀構件20a之區域Ra之長度。由此，亦可獲得與上述第3實施形態相同之效果。本實施形態中之除了上述以外之構成、製造方法及效果與上述第3實施形態相同。(第7實施形態)其次，對第7實施形態進行說明。圖19係表示本實施形態之半導體記憶裝置之俯視圖。如圖19所示般，於本實施形態之半導體記憶裝置7中，柱狀構件20b沿直線L1排列有六根，柱狀構件20c亦沿直線L1排列有六根。根據本實施形態，於一個積層體15中，於絕緣構件19之兩側各配置有六列柱狀構件20b及20c，因此，與上述第1實施形態之半導體記憶裝置1(參照圖2)相比，記憶胞電晶體MC之積體度較高。另一方面，於本實施形態中，積層體15之Y方向中央部更遠離狹縫57，又，介存於Y方向中央部與狹縫57之間之柱狀構件20變多，因此，電極膜13之材料更難以到達。其結果，更易形成空隙28。因此，通過於積層體15之Y方向中央部設置柱狀構件20a所帶來之效果較大。本實施形態中之除了上述以外之構成、製造方法及效果與上述第1實施形態相同。根據以上所說明之實施形態，可實現電極膜之電阻較低之半導體記憶裝置。以上，對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並未意圖限定發明之範圍。該等新穎之實施形態能以其他各種方式實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換及變更。該等實施形態及其變化包含於發明之範圍及主旨內，並且包含於請求項中記載之發明及其等價物之範圍內。又，上述各實施形態可相互組合而實施。[相關申請案]本申請案享有以日本專利申請案2016-217885號(申請日：2016年11月8日)為基礎申請案之優先權。本申請案係通過參照該基礎申請案而包含基礎申請案之全部內容。
1～7‧‧‧半導體記憶裝置
10‧‧‧矽基板
10a‧‧‧上表面
11‧‧‧氧化矽膜
12‧‧‧氧化矽膜
13‧‧‧電極膜
15‧‧‧積層體
17‧‧‧源極電極板
18‧‧‧絕緣板
19‧‧‧絕緣構件
20、20a、20b、20c‧‧‧柱狀構件
21‧‧‧源極線
22‧‧‧位元線
23‧‧‧插塞
24‧‧‧插塞
28‧‧‧空隙
29‧‧‧核心構件
30‧‧‧矽柱
31‧‧‧隧道絕緣膜
31a‧‧‧氧化矽層
31b‧‧‧氮化矽層
31c‧‧‧氧化矽層
32‧‧‧電荷蓄積膜
33‧‧‧氧化矽層
34‧‧‧氧化鋁層
35‧‧‧阻擋絕緣膜
36‧‧‧記憶體膜
38‧‧‧主體部
39‧‧‧障壁金屬層
40‧‧‧支持構件
41‧‧‧接點
51‧‧‧氮化矽膜
53‧‧‧槽
55‧‧‧記憶體孔
57‧‧‧狹縫
59‧‧‧空間
101、102‧‧‧半導體記憶裝置
A-A'、B-B'‧‧‧線
C、D‧‧‧區域
Da、Db、Dc‧‧‧最大直徑
da、db‧‧‧距離
L1、L2‧‧‧直線
La‧‧‧格子
Lp‧‧‧格子點
MC‧‧‧記憶胞電晶體
Pa、Pb、Pc‧‧‧排列週期
Ra、Rb‧‧‧區域
Rm‧‧‧記憶胞區域
Rs‧‧‧階梯區域
SGD‧‧‧上部選擇閘極線
SGS‧‧‧下部選擇閘極線
STD‧‧‧上部選擇閘極電晶體
STS‧‧‧下部選擇閘極電晶體
T‧‧‧階面
WL‧‧‧字元線
X、Y、Z‧‧‧方向
圖1係表示第1實施形態之半導體記憶裝置之立體圖。圖2係表示第1實施形態之半導體記憶裝置之俯視圖。圖3係沿圖2所示之A-A'線之剖視圖。圖4係沿圖2所示之B-B'線之剖視圖。圖5係表示圖2之區域C之放大俯視圖。圖6係表示圖3之區域D之放大剖視圖。圖7係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。圖8係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。圖9係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。圖10係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。圖11係表示第1比較例之半導體記憶裝置之俯視圖。圖12係沿圖11所示之E-E'線之剖視圖。圖13係表示第2比較例之半導體記憶裝置之俯視圖。圖14係表示第2實施形態之半導體記憶裝置之俯視圖。圖15係表示第3實施形態之半導體記憶裝置之俯視圖。圖16係表示第4實施形態之半導體記憶裝置之俯視圖。圖17係表示第5實施形態之半導體記憶裝置之俯視圖。圖18係表示第6實施形態之半導體記憶裝置之俯視圖。圖19係表示第7實施形態之半導體記憶裝置之俯視圖。

Claims (17)

  1. 一種半導體記憶裝置，其具備：第1電極膜，其沿第1方向延伸；第2電極膜，其設置於上述第1電極膜之相對於上述第1方向交叉之第2方向，沿上述第1方向延伸；第3電極膜，其設置於上述第1電極膜之上述第2方向，沿上述第1方向延伸；絕緣構件，其設置於上述第2電極膜與上述第3電極膜之間，沿上述第1方向延伸；第1半導體構件，其沿上述第2方向延伸，且貫穿上述第1電極膜及上述第2電極膜；第2半導體構件，其沿上述第2方向延伸，且貫穿上述第1電極膜及上述第3電極膜；以及第3半導體構件，其沿上述第2方向延伸，第1部分配置於上述第2電極膜與上述第3電極膜之間，與上述絕緣構件相接，第2部分貫穿上述第1電極膜；且於上述第1方向上，上述第3半導體構件之排列密度小於上述第1半導體構件之排列密度及上述第2半導體構件之排列密度。
  2. 如請求項1之半導體記憶裝置，其中上述第1半導體構件沿上述第1方向以第1週期排列，上述第2半導體構件沿上述第1方向以上述第1週期排列。
  3. 如請求項2之半導體記憶裝置，其中上述第3半導體構件沿上述第1方向以較上述第1週期更長之第2週期排列。
  4. 如請求項3之半導體記憶裝置，其中上述第2週期為上述第1週期之整數倍。
  5. 如請求項2之半導體記憶裝置，其中於第1區域，上述第3半導體構件沿上述第1方向以上述第1週期排列，於位於上述第1區域之上述第1方向、且上述第1方向上之長度較上述第1週期更長之第2區域，配置有上述第1半導體構件及上述第2半導體構件，而未配置上述第3半導體構件。
  6. 如請求項5之半導體記憶裝置，其更具備：基板；配線，其設置於上述第1區域，沿相對於包含上述第1方向及上述第2方向之平面交叉之第3方向延伸；以及導電構件，其連接於上述基板與上述配線之間；且上述第3半導體構件配置於上述基板與上述配線之間。
  7. 如請求項5之半導體記憶裝置，其更具備接點，上述接點連接於上述第2電極膜之上述第1方向上之端部，且上述第1區域與上述接點之距離短於上述第2區域與上述接點之距離。
  8. 如請求項5之半導體記憶裝置，其中上述第1方向上之上述第2區域之長度長於上述第1方向上之上述第1區域之長度。
  9. 如請求項5之半導體記憶裝置，其中上述第1方向上之上述第2區域之長度短於上述第1方向上之上述第1區域之長度。
  10. 如請求項1之半導體記憶裝置，其中自上述第2方向觀察，上述第3半導體構件之最大直徑大於上述第1半導體構件之最大直徑及上述第2半導體構件之最大直徑。
  11. 如請求項1之半導體記憶裝置，其更具備配線，上述配線沿相對於包含上述第1方向及上述第2方向之平面交叉之第3方向延伸，且上述第1半導體構件及上述第2半導體構件連接於上述配線，上述第3半導體構件與上述配線絕緣。
  12. 如請求項1之半導體記憶裝置，其中上述第1半導體構件、上述第2半導體構件及上述第3半導體構件係以包含由複數條假想之第1直線與複數條假想之第2直線構成的格子之格子點之方式配置，上述複數條假想之第1直線沿相對於包含上述第1方向及上述第2方向之平面交叉之第3方向延伸，且週期性地排列，上述複數條假想之第2直線沿相對於上述平面及上述第3方向交叉之第4方向延伸，且週期性地排列。
  13. 如請求項1之半導體記憶裝置，其中於相對於包含上述第1方向及上述第2方向之平面交叉之第3方向上，排列有四根上述第1半導體構件，且排列有四根上述第2半導體構件。
  14. 如請求項1之半導體記憶裝置，其中於相對於包含上述第1方向及上述第2方向之平面交叉之第3方向上，排列有六根上述第1半導體構件，且排列有六根上述第2半導體構件。
  15. 如請求項1之半導體記憶裝置，其中於上述第1電極膜中之上述第3半導體構件間形成有空隙。
  16. 如請求項15之半導體記憶裝置，其中上述空隙與上述第1半導體構件、上述第2半導體構件及上述第3半導體構件隔離。
  17. 如請求項1之半導體記憶裝置，其更具備：第1絕緣膜，其設置於上述第1半導體構件與上述第1電極膜之間；第2絕緣膜，其設置於上述第1半導體構件與上述第1絕緣膜之間；及第3絕緣膜，其設置於上述第1絕緣膜與上述第1電極膜之間；且上述第1絕緣膜之氮濃度高於上述第2絕緣膜之氮濃度及上述第3絕緣膜之氮濃度。
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