JP2013065693A - 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】実施形態によれば、不純物含有領域と、被エッチング領域と、を有する半導体層を形成し、それぞれの表面から内部にかけて第1絶縁層を形成し、第1絶縁膜を介して、半導体層上に複数の電極層を含む積層体を形成し、積層体に、被エッチング領域に達し第2絶縁層を挟む一対のホールを形成し、被エッチング領域を一対のホールを通じて除去し、半導体層に一対のホールのそれぞれの下端とつながった空間部を形成し、一対のホールのそれぞれの側壁に、メモリ膜を形成し、空間部の内壁に第4絶縁層を形成し、一対のホールのそれぞれの側壁と空間部の内壁とに形成されたメモリ膜の表面に、チャネルボディ層を形成する。
【選択図】図1
Description
(第1実施形態)
まず、実施形態の不揮発性半導体記憶装置の製造方法を説明する前に、この製造方法で形成される不揮発性半導体記憶装置の概要について斜視模式図を用いて説明する。
図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
この絶縁部分については、同メモリセルアレイの断面模式図である図7(b)を用いて説明する。
図2は、図1におけるメモリセルが設けられた部分の拡大断面図である。
図3〜図4は、第1実施形態に係る不揮発性半導体記憶装置の製造過程を説明するための模式図である。各図の右は、上面模式図であり、各図の左は、上面模式図のX−Y位置における断面模式図である。
第1実施形態では、無添加シリコン犠牲膜15と、複数の電極層WLのそれぞれの間に設けられた被エッチング層52を一対のホール70を通じて除去する、いわゆるリプレイス技術によって、プロセスを進行させたが、第2実施形態では、リプレイス技術に依らないでプロセスを進行させる。
Claims (7)
- 下地層の上に、不純物元素を含む半導体層を形成する工程と、
前記半導体層の主面に対して垂直な方向からみて、前記不純物元素を含むストライプ状の不純物含有領域と、前記不純物含有領域よりも不純物濃度が低いストライプ状の被エッチング領域と、が前記不純物含有領域が延在する方向に対して略垂直に交互に配列されたパターンを前記半導体層に形成する工程と、
前記不純物含有領域および前記被エッチング領域のそれぞれの表面から内部にかけて、前記交互に配列された方向に、ストライプ状の複数の第1絶縁層を形成する工程と、
前記半導体層の上および前記第1絶縁層の上に第1絶縁膜を介して、複数の電極層を含む積層体を形成する工程と、
前記交互に配列された方向に延在し前記積層体の表面から前記複数の第1絶縁層のそれぞれに達する第1スリットを形成するとともに、前記第1スリットに対し略平行に並び、前記積層体、前記第1絶縁膜、および前記被エッチング領域を貫通する第2スリットを形成する工程と、
前記第1スリット内に第2絶縁層を形成するとともに、前記第2スリット内に第3絶縁層を形成する工程と、
前記積層体に、前記被エッチング領域に達し前記第2絶縁層を挟む一対のホールを形成する工程と、
前記被エッチング領域を前記一対のホールを通じて除去し、前記半導体層に、前記一対のホールのそれぞれの下端とつながった空間部を形成する工程と、
前記一対のホールのそれぞれの側壁に、メモリ膜を形成し、前記空間部の内壁に第4絶縁層を形成する工程と、
前記一対のホールのそれぞれの前記側壁と前記空間部の前記内壁とに形成された前記メモリ膜の表面に、チャネルボディ層を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。 - 前記第1スリットが前記第1絶縁層に達する前の前記第1絶縁層の厚さは、前記第1絶縁膜の厚さよりも厚い請求項1記載の不揮発性半導体記憶装置の製造方法。
- 前記第1スリットと、前記第2スリットと、を同時に形成する請求項1または2に記載の不揮発性半導体記憶装置の製造方法。
- 前記積層体は、前記複数の電極層と、前記複数の電極層のそれぞれの間に被エッチング層を有し、
前記一対のホールを形成した後、前記被エッチング領域および前記被エッチング層を前記一対のホールを通じて除去する請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置の製造方法。 - 前記被エッチング領域および前記被エッチング層を前記一対のホールを通じて除去した後、前記メモリ膜および前記第4絶縁層のほかに、前記複数の電極層のそれぞれの間に、第2絶縁膜を形成し、前記メモリ膜の内側および前記第4絶縁層の内側に、前記チャネルボディ層を形成する請求項4記載の不揮発性半導体記憶装置の製造方法。
- 不純物元素を含む半導体層と、
前記半導体層の表面に設けられ、第1絶縁層が表面に設けられた第4絶縁層と、
前記第4絶縁層の上に、それぞれ交互に積層された複数の電極層と複数の第2絶縁膜とを有する第1積層体と、
前記第1積層体を前記第1積層体の積層方向に貫通し前記第4絶縁層に達する一対の第1ホールのそれぞれの側壁に設けられたメモリ膜と、
前記一対の第1ホール内のそれぞれの前記メモリ膜の内側に設けられた第1チャネルボディ層と、
前記第1積層体の上に設けられた第2積層体であって、層間絶縁膜と、前記層間絶縁膜の上に設けられた選択ゲートと、を有する第2積層体と、
前記一対の第1ホールのそれぞれ上端と連通し、前記第2積層体を前記第2積層体の積層方向に貫通して形成された第2ホールの側壁に設けられたゲート絶縁膜と、
前記第2ホール内における前記ゲート絶縁膜の内側に設けられ、前記第1チャネルボディ層とつながった第2チャネルボディ層と、
前記第4絶縁層内に設けられ、前記一対の第1ホール内のそれぞれに設けられた前記第1チャネルボディ層の下端どうしにつながった第3チャネルボディ層と、
前記一対の第1ホールの間に挟まれ、前記第1積層体の表面から前記第1積層体を貫通し前記第1絶縁層に達する第2絶縁層と、
前記一対の第1ホールの間に挟まれた前記第1積層体以外の部分の前記第1積層体に設けられ、前記部分の前記第1積層体の表面から前記第4絶縁層を貫通し前記半導体層に達する第3絶縁層と、
を備えた不揮発性半導体記憶装置。 - 前記第1絶縁層は、前記第4絶縁層の中央部分に設けられている請求項6記載の不揮発性半導体記憶装置。
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