TW201630146A - 垂直記憶體裝置及其製造方法 - Google Patents
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Abstract
一種具有被數個柱洞隔離的數個導電及電荷捕捉柱的垂直半導體記憶體裝置。數個柱形成於具有數個導電/電荷捕捉柱及區分數層導電材料成為數個散亂條的數個柱洞的數個交替的導電及絕緣材料層上。數個導電柱及隔離的數個導電材料層形成裝置的數條字元線及數條位元線。
Description
本發明是有關於一種記憶體製造方法，且特別地，更有關於一種垂直記憶體裝置的製造方法。
隨著半導體記憶體裝置的密度增加，二維結構不再能夠達到特定需求。因此，雖然三維記憶體的製造過程面臨特別問題，然三維記憶體仍成為眾所皆知。第1圖繪示具有由線圖案建立的彎曲(bending)及擺動(wiggling)線邊界的三維堆疊結構的半導體裝置100的實施例。當高深寬比(aspect ratio)時，此些製造困難尤其嚴重。例如，沿第1圖之剖面A-A’的數個垂直元件，例如是線隔離結構105可顯示以導電及/或其它材料填滿數個空間110的隔離。然而，如剖面B-B’所示，彎曲及擺動的影響係明顯的。數個垂直方向縱梁(stringer)(不希望獲得的數個連接件/層之間的連結)也可發生在相似的剖面。此些製造問題使具有數個足夠小尺寸的胞的三維記憶體裝置在製造上變得複雜。
有需要避免存在於先前技術的記憶胞製程的縱梁及彎曲/擺動議題。有需要存在具有甚小尺寸的記憶胞的可靠製造方法。
根據本發明一實施例，提出一種三維半導體記憶體裝置。三維半導體記憶體裝置包括數個導電材料與絕緣材料的交替層。數個交替層的數個第一洞設於數個第一行，其中此些第一洞與資料儲存膜排列，且此些排列的第一洞以形成數個導電柱的導電材料填滿。數個隔離洞設於此些位於連接且鄰近於沿第一行的數個第一洞之間的交替層。裝置更包括數個連接沿數個第二行的數個導電柱的柱導體，其中第二行與第一行交叉一角度。
根據本發明另一實施例，提出一種三維半導體記憶體裝置。數個第一洞設於數個平行行，且數個第二行以一角度與數個第一行交叉，其中角度係直角或非直角。選擇約60度的角度降低半導體裝置的一記憶胞的尺寸至約90度的半導體裝置的尺寸的約86.6 %。
根據本發明另一實施例，導電柱包括數個定義一垂直閘極記憶體裝置的字元線，而在另一實施例中，數個導電柱包括數個定義一垂直通道記憶體裝置的位元線。
雖然為了行文的理由，裝置和方法已經或將要被以功能性的解釋加以敘述，但應能特別理解，除非有予以指示，不然請求項不應被任何「手段」或「步驟」的限制條件加以限制，而應當在與司法學說對於等價物的解釋之下與請求項所提供的意思與等價物定義的範圍完全一致。
任何於本文中敘述或參照的特徵或特徵的組合，在包含於任何這類組合的特徵未於上下文、本說明書及通常知識者的理解中明顯互相矛盾的情況下，係包括於本發明的範圍當中。此外，任何於本文中敘述或參照的特徵或特徵的組合，可能特別排除於本發明的任一實施例中。為了總結本發明，係敘述或參照本發明的某些方面、優點及新穎性特徵。當然，應該理解，並非所有的這些方面、優點及新穎性特徵都必須被包括於本發明的任一特定實施方案中。本發明的其他優點及方面將詳細敘述如下於說明書及申請專利範圍中。
本發明之其他實施樣態及優點可在檢閱圖式、詳細說明與隨後之申請專利範圍時獲得理解。
100‧‧‧半導體裝置
105‧‧‧線隔離結構
110‧‧‧空間
200‧‧‧三維堆疊半導體結構
202‧‧‧第一行
205‧‧‧結構
210、235‧‧‧導電材料
215、220‧‧‧絕緣材料
225‧‧‧第一洞
230‧‧‧資料儲存膜
231、232、233‧‧‧ONO膜層
234‧‧‧上層
236‧‧‧柱導體
237‧‧‧第二行
240‧‧‧隔離洞
242‧‧‧隔離條
255‧‧‧字元線
265、266‧‧‧位元線
256‧‧‧字元線導體
CTL‧‧‧電荷捕捉層
BL‧‧‧位元線
d‧‧‧距離
r‧‧‧半徑
OX‧‧‧絕緣層
WL‧‧‧字元線
G-G’‧‧‧剖面
105‧‧‧線隔離結構
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256‧‧‧字元線導體
CTL‧‧‧電荷捕捉層
BL‧‧‧位元線
d‧‧‧距離
r‧‧‧半徑
OX‧‧‧絕緣層
WL‧‧‧字元線
G-G’‧‧‧剖面
第1圖繪示習知具有彎曲及擺動的垂直記憶體線圖案的剖面圖。
第2圖繪示具有數個第一洞之一垂直記憶體結構的俯視圖。
第2AB圖係繪示有數個隔離及導電層交替於結構且顯示數個第一洞的數個剖面的第2圖之結構沿一/二正交線A-A’及/B-B’的剖面圖。
第2CD圖係更繪示有結構之數個交替的絕緣及導電層的第2圖之結構的數個第一洞沿一/二正交線C-C’及/D-D’的剖面圖。
第2E圖繪示第2圖之結構沿第2圖之虛線區域E的細部圖。
第3圖繪示在排列數個儲存膜及以導電材料填滿後，第2圖之垂直記憶體結構的一導電層沿第2CD圖的線G-G’的剖面圖。
第3AB圖係繪示有導電柱的第3圖的結構沿第3圖之一/二線A-A’及/或B-B’的剖面圖。
第3CD圖係繪示有導電柱的第3圖的結構沿第3圖之一/二線C-C’及/或D-D’的剖面圖。
第3E圖繪示第3圖之數個第一洞與儲存膜排列且以導電材料填滿的細部圖。
第4圖繪示在隔離洞的形成後，第3圖的垂直記憶體結構沿第3CD圖之線G-G’的剖面圖。
第4A圖繪示第4圖之結構沿第4圖之線A-A’的剖視圖。
第4B圖繪示第4圖之結構沿第4圖之線D-D’的剖視圖。
第4C圖繪示第4圖之數個隔離洞的布局細部圖。
第5圖繪示在圖案化及蝕刻以形成柱導體後，第4圖之垂直記憶體結構的洞配置的俯視圖。
第5C圖繪示在柱導體形成後，第5圖之結構沿第5圖之C-C’的剖面圖。
第5D圖繪示在柱導體形成後，第5圖之結構沿第5圖之D-D’的剖面圖。
第5E圖繪示第5圖之柱導體的圖案化配置細部圖。
第6圖繪示一垂直記憶體裝置的單位胞結構的示意圖。
第6A圖繪示從不同視角的第6圖之結構的一切面圖。
第7圖繪示根據一實施例之記憶體裝置的圖示(A)、(B)及(C)。
第8A圖繪示第2圖之結構的數個第一洞的另一配置的數個尺寸定義圖。
第8B圖繪示根據第8A圖之另一洞配置的第一洞參數關係的圖示。
第9圖繪示對應於第8A圖之數個第一洞的配置的柱導體參數的一垂直記憶體結構的俯視圖。
第10圖繪示根據第9圖另一洞配置的數個字元線導體的圖案細部圖。
第11A圖繪示具有一被儲存膜環繞的位元線的剖面圖。
第11B圖繪示一實施例的電場增進的圖示。
第12圖繪示適於第2圖之結構的另外的數個第一洞形狀的集合。
第13A圖繪示第13B及13C圖的參考圖。
第13B圖繪示依據本實施例建立的垂直閘極記憶胞的示意圖。
第13C圖繪示實現本揭露的一例子的具有一近似finFET的垂直閘極記憶胞的示意圖。
第13D圖繪示第13E圖的參考圖。
第13E圖繪示依據本揭露製造的一垂直通道記憶胞的示意圖。
第14圖繪示實現本揭露的製造方法的流程圖。
現在將配合所附圖式敘述本發明的實施例，圖式的一部分例子將在一些實施方案中以合乎尺度的方式加以解釋，然而在其他實施方案中可能不是如此。在某些方面，在圖式和說明書中使用相似或相同的元件符號意指相同、相似或可比擬的組件和/或元件，而根據其他實施方案則並非如此。根據某些實施方案，使用方向性詞彙例如頂部、底部、左、右、向上、向下、上方、之上、之下、下方、後側和前側係如字面上所限制的，而在其他實施方案中則並非如此。本發明可以與各種積體電路製程和本領域中通常使用的其他技術結合實行，且只有包括在本文中的普遍實行製程步驟為提供對於本發明的理解所必需者。本發明在一般的半導體裝置及製程具有可應用性。然而，為了描述目的，下文將專注於三維記憶體裝置及其製造方法。
如圖所示，包括x-y-z軸，可做為觀看的輔助。第2圖繪示具有數個第一洞225的三維堆疊半導體結構200。此些第一洞225可彼此隔離，且沿數個第一行202設置。典型地，數個第一洞225以一規則圖案設置，如沿數個等間隔平行的第一行202設置。此些第一洞225之前的第2圖之堆疊半導體結構200的一剖面顯示於第2CD圖，其顯示例如是由一材料形成的導電材料210及絕緣材料215的數層交替層的結構205或一基層(base layer)，其中此材料係沉積於其上的氧化物(oxide)或矽化物(silicon)。在代表實施例中，配置於約8對及約256對之間的數個導電材料210及絕緣材料215可形成於基層205。數層導電層210可由例如是一或更多的多晶質矽(polycrystalline silicon)(多晶矽(polysilicon))、摻雜的多晶質矽(doped polysilicon)、單晶質矽(single-crystalline silicon)、金屬矽化物、鈦、氮化鈦、鎢、氮化鎢、鉈、氮化鉈及鉑等導電材料形成。數個導電材料210的厚度可介於約5奈米至約500奈米之間，一代表厚度是約20奈米。絕緣材料可由例如是矽氧化物，如二氧化矽、碳氧化矽(SiOC)、氟氧化矽(SiOF)等材料形成，且可沉積出一介於約5奈米至約500奈米的厚度，一代表厚度是30奈米。交替的數層導電層及絕緣層210/215可被一絕緣材料220覆蓋，其可由氧化物或氮化矽材料形成且具有介於約2奈米至約1000奈米的厚度，一代表的厚度是50奈米。
數個第一洞225可形成於如第2圖所示之半導體堆疊200。根據一實施例，數個第一洞225藉由圖案化堆疊且使用氟基蝕刻氣體的乾蝕刻製程而形成，其中蝕刻氣體例如是三氟化氮(NF3
)，且當到達基層205時，結束蝕刻。數個第一洞225可具有約70奈米的直徑的圓形剖面，其可以是大至約200奈米或小至約40奈米。數個洞的一2D網路(network)結構，例如是第2圖之第一洞225可有益地避免或顯著地降低習知議題(如第1圖所示)的彎曲(bending)及擺動(wiggling)情況。當形成數個具有高深寬比的洞，其在一些實施例中可大於20，其效果尤其顯著。
第2AB圖繪示第2圖之結構200沿一個/二個正交線A-A’及/B-B’的剖面圖，正交線通過數個第一洞225，但沿正交方向。類似地，第2CD圖繪示第2圖之結構200的數個第一洞225沿一個/二個正交線C-C’及/D-D’的剖面圖。
第2圖的數個第一洞225的詳細佈置係繪示於第2E圖。第2E圖繪示第2圖之虛框E的方形區投影至第2AB及2CD圖之通過數個導電層210之一者的剖面G-G’的x-y平面的示意圖。數個第一洞225的規則圖案可依據，例如是矩形(如方形)或三角形(如等邊三角形)的數個頂點配置。在本實施例中，數個第一洞225以各洞225具有一半徑r，等於1/2上述的直徑而配置於一方形圖案。數個第一洞225以一距離d隔離，其可小至約2奈米或大至200奈米，代表地是20奈米。一特徵尺寸F指的是一用於製造一記憶胞的微影製程，其可以r及d定義於下式關係。
2F = 2r + d
隨著r及d的給定數值範圍，F的數值介於約20奈米至約200奈米。如第2E圖所示的單一記憶胞，佔據4F2
的面積。
第2圖之結構的數個第一洞225可以與數個資料儲存膜230(如第3圖所示)排列，資料儲存膜230例如是由使用已知習知製程的氧-氮-氧(ONO)形成。根據一實施例，數個ONO膜可包括一通道絕緣層及一阻擋層，其中阻擋層由例如是二氧化矽或金屬氧化物形成。在數個代表實施例中，通道絕緣層連接一第一訊號線，如位元線(bitline)，且阻擋層連接一第二訊號線，如字元線(wordline)亦即，視記憶體是否設計於一如下，如第13B、13C及13E圖所示之垂直閘極或垂直結構而定，襯套(liner)與外氧化層之一者做為通道絕緣層或阻擋層。由例如是氮化矽或金屬氧化物形成的電荷捕捉層可設於通道絕緣層與阻擋層之間。在另一實施例中，ONO膜由一複合氮-氧-氮(composited oxide-nitride-oxide)膜形成。
第3圖繪示藉由填入包括例如是一或更多上述導電材料，沉積數個資料儲存膜230於第2圖之結構的數個第一洞225。如第3AB圖之沿一個/二個正交線A-A’及/或B-B’剖面所示之導電材料235填入數個建立設於數個環形內的垂直導電柱235的第一洞225內，其中環形係由資料儲存膜230形成。填入(fill-in)係可建立一導電材料的上層234，其可實質覆蓋結構之電性連接於導電柱235的整個上表面。
第3圖的一以虛框E表示的區域繪示於第3E圖，其繪示與數個資料儲存膜230排列且以導電材料(如定義的導電柱235)填滿的數個第一洞225的詳細外觀。第3E圖的示意圖係於第3AB及3CD圖之通過結構200的導電層210的剖面G-G’的x-y平面的上方。雖然數個資料儲存膜，例如ONO、如第3、3AB及3E所示的數個膜230在剖面來看係相同的，然數個資料儲存膜230實際上可形成一氧化物的三明治(sandwich) (如，氧化矽)、氮(如氮化矽)及如下第6、6A及13A至13D所示的氧化膜。
第3CD圖繪示第3圖之結構沿一個/二個線C-C’及/或D-D’的一剖面圖，其顯示以導電材料及上導電層234填滿的數個第一洞225的結果的洞間(between-hole)的一交替(alternative)。
記憶體結構200的一單位胞，係由數個如第4、4A、4B及4C圖之結構200的第二洞的形成定義，其指的是數個隔離洞240。第4圖繪示沿數個第一行202的x方向配置的數個隔離洞240，其中第一行202位於結構200之排列且填滿之第一洞225(第2圖)之間。數個隔離洞240連接鄰近的數個第一洞225，以形成一包括數個隔離洞240與第一洞225組合的鍊(chain)，其區分各導電層210為導電材料210的隔離條242。隔離條242具有由數個第一洞225與隔離洞240的鍊決定的多樣化的寬度。如第4圖沿A-A’線的x-z平面的數個隔離洞240的配置繪示於第4A圖。一垂直於第4A圖的視圖，如第4B圖所示，係沿D-D’線於y-z平面的剖面。第3CD圖繪示沿C-C’線的剖面。相似地，第3AB圖繪示沿B-B’線的剖面。
第4C圖繪示數個隔離洞240的詳細外觀，其係沿G-G’線於x-y平面的剖面，其垂直於通過結構200的一導電層210(第3圖)的z軸。數個隔離洞240與數個資料儲存膜230的一部分交叉，且導電層240的隔離進入數個條242內係明顯的。數個第一洞225與數個隔離洞240的配置(例如，數個相對位置)可具有一與導電層210的數個條242有關的臨界尺寸(CD)(例如寬度)的效果。例如，與第4C圖之剖面H-H’及J-J有關的CD可以是不同。
結構200更包括數個從上導電層234形成的柱導體236，其覆蓋結構200的絕緣層220。如第5及5C圖所示之柱導體236可由一建立上導電層234的y軸方位通道245的圖案/蝕刻製程形成，以有效地定義導電柱235隔離的數個第二行237、數個沿y軸延伸的第二行237與以一接近直角交叉的數個第一行。各柱導體236連接沿給定的第二行237的導電柱235。各導電柱235垂直地(例如，沿z軸)經由三維結構200的數個層210/215延伸。
根據一實施例，導電柱235可執行一記憶胞的一第二訊號線的功能。如此，在一些實施例，數個導電柱235可稱為數個第二訊號線255，且柱導體236(第5圖)可稱為數個第二訊號線導體256。第5E圖繪示一代表性記憶胞的外觀，例如，一位於結構200(如第5、5C及5D圖所示)的剖面G-G’於x-y平面的一層的區域E的記憶胞。
第5E圖之圖示一被數個資料儲存膜230環繞的一第二訊號線255。第二訊號線導體256於剖面的投影顯示於數條虛線。數個隔離洞240也繪示於第5E圖。環繞數個資料儲存膜230的導電材料定義數條第一訊號線265及266。藉由數個資料儲存膜230及藉由數個如上述第4圖所示的隔離洞240，數個第一訊號線位元線265及266係彼此隔離。如前述，單元記憶胞的尺寸對應於4F2
面積的2F懲2F。
第6圖提供本揭露的三維記憶體裝置的一部分的示意圖。數個重複的切面繪示於第6A圖，圖示中繪示已介紹的元件，包括數個絕緣層215(第2CD圖)、數個第一訊號線位元線265及266(第5E圖)、數個與ONO膜層231、232及233排列的第一洞，其一起構成數個資料儲存膜230(如第5E圖所示)、數條第二訊號線255與數個隔離洞240。
第7圖繪示本揭露的記憶體裝置的示意圖。繪示的結構(A)、(B)及(C)包括第二訊號線導體256(第5E圖)、數個隔離洞240(第4圖)及數個第一訊號線位元線265(第5E圖)。
被描述的記憶胞建構可被修正以在不減少數個胞之間的最小距離的情況下降低單元記憶胞的尺寸。以第2E圖來說，數個第一洞225的數個交替行可以例如是沿x軸偏移一距離r+d/2，且當以原數值(original value)d保持數個洞之間的距離時，數個第一洞225的數行202(第2圖)可以接近地包捆在一起。如第2E圖所示，考慮到以根據一方形的數個頂點配置的數個第一洞225的記憶胞的佈局，可以y間距Py
定義一x間距Px
成2r+d，其中y間距Py
具有相同值。第8A圖所示，Py
係不變，但Py
降低至2r+e，其中當畢氏原理應用於第8A圖之數個元件的尺寸是：e = (√3 - 2) × r + (√3/2) × d或近似e = -0.268r + 0-.866d。
胞的面積因此從(2r+d)2
降低(2r+d)懲(2r+e)，使數個胞的比值為(2r + e) ÷ (2r+d)。一減少因子(reduction factor)可表示成(√3)/2或約86.6 %。
胞特徵尺寸的定義，2F=2r+d，一如第2E圖所示之具有一方洞胞的尺寸係：2F×2F=4F2
，反之，具有不同洞的包捆中，例如，以根據如第8A圖所示之等邊三角形的數個頂點配置的數個洞，其胞尺寸係近似：2F×(√3)F=3.5F2
。
另外，相較於第2E圖之第一洞佈局，每單位的記憶胞之第8A圖數個第一洞的密度可增加約2/√3-1或約15 %。
一實施例中，r、d與e之間的關係列於表1及第8B圖。
表一
如第8A圖之數個第一洞225的配置包括一第5E圖之數個第二訊號線256與第5圖之柱導體236的方位改變。改良第5圖的第9圖繪示根據數個第一洞225的修改配置的第二訊號線導體256(例如，第5圖之柱導體236)的配置方位改變。相較於第5圖之配置，在第9圖之實施例中，數個第二訊號線導體256的配置旋轉一正30度，使得數個第二訊號線導體256定義數個第二訊號線255的數個第二行237，數個第二行237相對數個第二行202(第2圖)呈約60度。第10圖繪示相同效果於第9圖之小尺寸區域E的示意圖。一第二訊號線導體256的方位繪示於第10圖的虛線框中。旋轉30度角並非本發明實施例的限定，一些實施例可使用其它角度。
繪示於例如是第2及2E圖的數個第一洞225的結構可導致不適合於垂直閘極記憶體但適合於垂直通道記憶體的電場(E-field)貢獻(例如，穿隧電場及/或阻擋電場)。
第11B圖繪示第11A圖之對圓形洞結構的電場貢獻的一實施例。如填滿的洞包括被如前第3E圖所述的儲存膜230環繞的導電柱235。洞的直徑係2b；導電柱的直徑係2a。如繪示的實施例，如後的第13D圖所示，導電柱235可表示垂直通道記憶體裝置的一第一訊號線位元線，環繞的儲存膜230可執行電荷捕捉，且洞外部的導電材料可表示一第二訊號線(第11A圖並不明顯)。在一作用在導電柱235的電壓是V0
且作用在第二訊號線(例如，儲存膜230的外邊界)的電壓是零的情況下，然後距導電柱235中心一距離r的儲存膜的一點的電場強度給定為：。在本實施例中，假設V0
=20伏特(V)且儲存膜230具有一20奈米的厚度，使b=a+20。導電柱235的邊緣的電場密度，例如E(a)，可標示成ETunel
；儲存膜的外邊緣的電場密度，如E(b)，可標示為EBlock
。第11B圖繪示ETunel
及EBlock
相對於洞直徑2b的行為。注意的是，ETunel
係隨洞直徑的降低而增大(如增加)，可有利地影響記憶體裝置的編程(program)/抹除(erase)特性。同時，EBlock
隨洞直徑的降低而降低，其可有效地阻擋編程/抹除操作的電子/電洞流。
電場貢獻可藉由選擇第2圖的數個第一洞225的交替外形而改變。第12圖繪示一洞剖面的演進，從圓形剖面(A)開始，變化至一具有的圓角(B)的方形結構，直到一”X”結構(D)。其它的洞形繪示於(E)到(L)。非圓形洞形意指多種可用的外形的建議，並非指一詳盡列舉。與形狀有關的電場貢獻可使用已知的模擬方法評估。
更多的記憶體裝置結構係基於第13A圖的一標準型的胞結構繪示於第13A至13E圖。如第13B圖所示的裝置(其可形成例如是垂直閘極3D-NAND記憶體結構)是基於例如是如上第5圖的結構200。第13A圖繪示數個絕緣層(對應於第5圖之數個絕緣層225的OX)、一第一訊號線位元線(對應於第5E圖之第一訊號線265的BL)、數個資料儲存膜(對應於第5E圖之數個資料儲存膜230的ONO)、一第二訊號線(對應於第5E圖之數個第二訊號線255的WL)及一絕緣洞240。第13C圖相似於第13B圖，除了第二訊號線WL以近似finFET型態實現之外。因為第二訊號線WL部分第環繞第一訊號線BL，結構可提供一相對第13B圖的裝置的效能改進，其相對於例如是第13A及13B圖的結構可增進電場效能。
第13D及13E圖分別對應第13A及13B圖，除了第二訊號線(WL)及第一訊號線(BL)被調換，藉以形成一垂直通道而不是一垂直閘極的3D-NAND結構。電荷可解決與垂直閘極結構相關的電場問題。
如第11B圖所示，相較於第13D及13E圖，垂直導電柱235(第11A圖)做為一垂直通道結構的第一訊號線。此意指，當阻擋氧化層鄰近於第一訊號線位元線時，通道氧化物是在第二訊號線字元線旁邊。如第11B圖所示，此配置有利地影響電場增加(例如，通道氧化物的高電場；阻擋氧化物的低電場)，其可有利地影響當洞直徑減少時的裝置效能。相反地，當垂直導電柱235變成一如第13A及13B圖之垂直閘極結構的第二訊號線時，由於通道氧化物鄰近第一訊號線且阻擋氧化物鄰近第二訊號線，結構展現反電場增加。亦即，在垂直閘極配置中，隨洞直徑減少，EBlock
增加，
而ETunnel
降低。
當採用一X形洞輪廓及/或一近似finFET結構，可觀察到垂直通道及垂直閘極結構的電場增加。
記憶體裝置的製造可透過本揭露引述的方法完成。第14圖係一方法的流程圖。根據繪示的實施例，步驟400提供一垂直半導體堆疊。堆疊包括一具有數個形成於其上的交替間隔的絕緣層及導電層及一覆蓋絕緣層的基層。第2CD圖繪示堆疊200的剖面。包含例如是矽的基層205被數個交替導電層210及絕緣層215覆蓋。一絕緣層220覆蓋交替導電及絕緣層210/215。
步驟S405中，稱為第一洞的洞可形成於堆疊。數個第一洞可根據例如是一方形的數個角落(corner)以規則圖案配置。或者，數個第一洞的配置可採用如上述第8A圖實施例之其它形式。第2圖繪示放置於一方形配置的數個第一洞225的俯視圖。使用非等向性蝕刻，藉由圖案化及蝕刻此半導體堆疊，直到基層205，以形成數個第一洞225。數個洞的形成避免與數條具有依據習知方法的高深寬比的線及/或溝渠有關的彎曲及擺動問題。數個垂直縱樑(數個導電層之間的寄生連接)也非藉由此製程形成。
在步驟S410中，可排列數個第一洞與數個資料儲存膜。數個資料儲存膜可包括已知的氧-氮-氧(ONO)層。數個資料儲存膜的細部配置繪示於第3E圖。數個資料儲存膜的另一細部配置繪示於第6及6A圖，其指出數個電荷捕捉層(例如，氧/氮/氧膜231/232/233)。數個電荷捕捉層(CTL)的其它繪示，其可包括數個ONO膜，係繪示於第13A至13D圖。在其它例子中，CTL可包括一多層的介電電荷捕捉結構。
在步驟S415中，排列的數個第一洞以導電材料填滿，藉以形成導電材料的數個被稱為導電柱的垂直柱。此填滿可包括一把數個導電柱電連接在一起的覆蓋導電層。第3圖繪示步驟S415之填滿導電材料後，數個導電層210之一者的外觀的示意圖。注意的是，除了與各第一洞225(第2圖)有關的資料儲存膜230的環形環(annular ring)隔離導電柱235(例如，填滿的導電材料)與原數層的導電材料210外，層210似乎幾乎或完全地包括導電材料。此條件描述於繪示數個被數個設於導電層210的資料儲存膜230環繞的導電柱235的第3E圖。第3AB圖繪示第3圖沿一個/二個線A-A’及/或B-B’的剖面。圖式繪示數個被插入於交替的導電及絕緣材料210/215的數個狹窄的堆疊且以數個資料儲存膜230的數個圓柱環隔離其之的導電柱235。
數個隔離洞以放置於數個沿規則配置的一方向填滿的第一洞之間的方式形成於步驟420的堆疊。數個隔離洞係擠入，例如移除部分資料儲存膜，且隔離數個原數個導電層的導電材料的區域而設置。第4圖繪示數個隔離洞240的配置。數個隔離洞240可藉由圖案化第3圖的結構且使用一非等向性乾蝕刻製程形成數個到達基層205的洞而形成。數個隔離洞240的剖面繪示於第4A及4D圖，其繪示第4圖之數個隔離洞240沿線A-A’及D-D’的外觀。第4C圖繪示根據實施例之數個隔離洞240的詳細外觀。數個第一洞225(第2圖)及數個隔離洞240的放置有效地轉換各導電層210(如第3CD圖)至第4圖之不規則條242的數個隔離導電元件的一集合。如第6及10圖所示，此些隔離導電元件可做為一實施例之三維記憶體結構的數條第一訊號線265/266。
最後，在步驟S425中，可移除覆蓋導電層的材料，以提供沿與數個第一洞225之數個第一行202夾一角度(例如是直角)的數個導電柱之間的數個隔離導電路徑。如第5圖所示的實施例中，覆蓋導電層234(第3CD圖)的保留部的一部分可藉由圖案化及蝕刻移除，保留連接於導電柱235的導電材料的數條，因此可設計成柱導體236。另外，當如第9及10圖之數個第一洞225選擇不同配置，數個柱導體236的數個第一行237(例如，數個第二訊號線導體256)可顯示一相對於數個第一洞225的數個第一行202及數個隔離洞240的不同角度。三維記憶體結構的機能未被數個第一洞225的配置改變，且記憶體元件的密度可增加如上述的約15 %。
在一選擇性步驟(未繪示於第14圖)，數個隔離洞可以例如是一氧化物或低導電(Low-k)材料的介電材料填滿。在一些實施例，裝置特性可藉由不填入數個隔離洞而提升，藉以實現一氣隙(air gap)。
有鑑於揭露的裝置可提供一三維NAND記憶體結構，揭露的方法也可以應用於製造這樣的非揮發性(non-volatile)記憶體裝置。
雖然本發明係參考上面詳細較佳實施例及例子來揭露，但吾人應理解到這些例子係意圖呈現一種說明而非限制的意義。吾人考慮到熟習本項技藝者將輕易想到修改及組合，其修改及組合將是在本發明之精神及以下申請專利範圍之範疇之內。
200‧‧‧三維堆疊半導體結構
205‧‧‧結構
210‧‧‧導電材料
215、220‧‧‧絕緣材料
225‧‧‧第一洞
G-G’‧‧‧剖面
Claims (12)
- 【第1項】一種三維半導體記憶體裝置，包括：
複數個導電材料與絕緣材料的交替層(alternating layer)，係覆蓋一基板；
複數個第一洞，位於沿複數個第一行(row)設置的該些交替層，其中：
該些第一洞與一資料儲存膜排列；及
排列的該些第一洞以導電材料填滿而形成複數個導電柱；
複數個隔離洞，設置在沿該些第一行的該些第一洞之間且鄰接該些第一洞的的該些交替層；以及
複數個柱導體(column connector)，沿複數個第二行連接該些導電柱，其中該些第二行與該些第一行以一角度交叉。
- 【第2項】如申請專利範圍第1項所述之三維半導體記憶體裝置，其中：
該些第一行係平行；以及
該角度非直角。
- 【第3項】如申請專利範圍第2項所述之三維半導體記憶體裝置，其中具有約60度的角度的該三維半導體記憶體裝置的一記憶胞係約具有約90度的角度的該三維半導體記憶體裝置的一記憶胞的大小的86.6 %。
- 【第4項】如申請專利範圍第1項所述之三維半導體記憶體裝置，其中該些導電柱包括數個定義一垂直閘極記憶體裝置的字元線。
- 【第5項】如申請專利範圍第1項所述之三維半導體記憶體裝置，其中：
導電材料的該些層，係包括一或更多的多晶質矽(polycrystalline silicon)、摻雜的多晶質矽(dopedpolycrystalline silicon)、單晶質矽(single-crystalline silicon)、金屬矽化物、鈦、氮化鈦、鎢、氮化鎢、鉈、氮化鉈及鉑；以及
絕緣材料的該些層，係包括一或更多的二氧化矽、摻雜的氧化物、碳氧化矽(SiOC)、氮化矽、氮氧化矽(SiON)、氟氧化矽(SiOF)或金屬氧化物。
- 【第6項】一種方法，包括：
提供一垂直半導體堆疊，該垂直半導體堆疊包括形成於一基層(base layer)上方的數個交替間隔的絕緣層及導電層；
形成複數個第一洞於該些交替層，其中該些第一洞依據一規則圖案設置成一配置(arrangement)；
排列該些第一洞與複數個資料儲存膜；
以導電材料填滿排列的該些第一洞，以形成複數個導電柱；
形成一覆蓋導電層，連接於該些導電柱；
設置複數個隔離洞於鄰近於沿複數個第一行的該些第一洞，其中該些隔離洞連結於該些第一洞；
移除該覆蓋導電層的複數個部分，以形成複數個連接於沿複數個第二行的該些導電柱的柱導體，其中該些第二行與該些第一行以一角度交叉。
- 【第7項】如申請專利範圍第6項所述之方法，其中：
該些第一洞的形成包括：以一方形的數角落的一規則圖案設置該些第一洞；以及
該移除步驟包括：形成連接於沿該些第二行的該些導電柱的該些柱導體，其中該些第二行與該些第一行之間夾約90度。
- 【第8項】如申請專利範圍第6項所述之方法，其中：
該些第一洞的形成包括：以一等邊三角形的複數個頂點的一規則圖案，設置該些第一洞；以及
該移除步驟包括：形成連接於沿該些第二行的該些導電柱的該些柱導體，其中該些第二行與該些第一行之間夾約60度。
- 【第9項】如申請專利範圍第6項所述之方法，其中：
該排列步驟包括：形成複數個襯套(liner)於該些第一洞，其中該些襯套包括複數個多層的介電電荷捕捉結構；以及
該填滿步驟包括：以填滿該些第一洞的方式，設置包括一或更多的多晶質矽、摻雜的多晶質矽、單晶質矽、金屬矽化物、鈦、氮化鈦、鎢、氮化鎢、鉈、氮化鉈及鉑的導電材料於該些排列的第一洞。
- 【第10項】一種半導體記憶體裝置，包括：
導電材料及絕緣材料之複數個平行行(parallel row)的複數個堆疊的交替層；
複數個平行行的複數個柱，連接於且隔離於該些平行的該些堆疊，其中：
該些行的該些柱包括交替的複數個連接在一起的第一柱及第二柱；
該些第一柱包括複數個資料儲存膜的複數個外層及導電材料的複數個內芯(inner core)，該些內芯形成與該些第二柱隔離的複數個導電柱；以及
導電材料的該些行，堆疊於該些導電柱上且沿複數行連接於該些導電柱，其中該複數行與該些平行行夾一角度。
- 【第11項】如申請專利範圍第10項所述之半導體記憶體裝置，其中：
該導電材料包括一或更多的多晶質矽、摻雜的多晶質矽、單晶質矽、金屬矽化物、鈦、氮化鈦、鎢、氮化鎢、鉈、氮化鉈及鉑；以及
該絕緣材料包括一或更多的二氧化矽、摻雜的氧化物、碳氧化矽、氮化矽、氮氧化矽、氟氧化矽或金屬氧化物。
- 【第12項】如申請專利範圍第10項所述之半導體記憶體裝置，其中該角度非直角。
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