TWI695491B - 半導體記憶體及半導體記憶體之製造方法 - Google Patents

半導體記憶體及半導體記憶體之製造方法 Download PDF

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Abstract

本發明之實施形態提供一種可提高良率之半導體記憶體及半導體記憶體之製造方法。 本發明之實施形態之半導體記憶體包含複數個第1導電體膜、第2導電體膜、第1柱、及第2柱。複數個第1導電體膜23分別介隔絕緣層而積層。第2導電體膜25介隔絕緣層而形成於複數個第1導電體膜之上方。第1柱LP包含沿複數個第1導電體膜之積層方向貫通複數個第1導電體膜之第1半導體膜31、及設置於第1半導體膜之側面之第1絕緣體32。第2柱UP設置於第1柱上。第2柱包含沿積層方向貫通第2導電體膜且與第1柱內之第1半導體膜電性連接之第2半導體膜41、設置於第2半導體膜之側面之第2絕緣體43、及側面與上表面被上述第2絕緣體覆蓋且與第2導電體膜接觸之第3導電體膜46。

Description

半導體記憶體及半導體記憶體之製造方法
實施形態係關於一種半導體記憶體及半導體記憶體之製造方法。
已知一種可非揮發地記憶資料之NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種可提高良率之半導體記憶體及半導體記憶體之製造方法。
實施形態之半導體記憶體包含複數個第1導電體膜、第2導電體膜、第1柱、及第2柱。複數個第1導電體膜分別介隔絕緣層而積層。第2導電體膜介隔絕緣層而形成於複數個第1導電體膜之上方。第1柱包含：第1半導體膜，其沿複數個第1導電體膜之積層方向貫通複數個第1導電體膜；及第1絕緣體，其設置於第1半導體膜之側面。第2柱設置於第1柱上。第2柱包含：第2半導體膜，其沿積層方向貫通第2導電體膜，且與第1柱內之第1半導體膜電性連接；第2絕緣體，其設置於第2半導體膜之側面；及第3導電體膜，其側面與上表面被上述第2絕緣體覆蓋，且與第2導電體接觸。
以下，一面參照圖式，一面對實施形態進行說明。各實施形態例示用以將發明之技術思想具體化之裝置或方法。圖式係示意性或概念性者，各圖式之尺寸及比率等不一定與實際相同。本發明之技術思想並非由構成要素之形狀、構造、配置等指定。
再者，於以下說明中，針對具有大致相同功能及構成之構成要素，附上同一符號。構成參照符號之字母之後之數字係藉由包含相同字母之參照符號進行參照，且用於區別具有同樣構成之要素彼此。於無需相互區別包含相同字母之參照符號所示之要素之情形時，該等要素分別藉由僅包含字母之參照符號參照。
[1]實施形態 以下，對實施形態之半導體記憶體1進行說明。
[1-1]半導體記憶體1之構成 [1-1-1]半導體記憶體1之整體構成 半導體記憶體1例如為可非揮發地記憶資料之NAND型快閃記憶體。半導體記憶體1例如由外部之記憶體控制器2控制。圖1表示實施形態之半導體記憶體1之構成例。
如圖1所示，半導體記憶體1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK係可非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之刪除單元。
又，於記憶胞陣列10設置有複數根位元線及複數根字元線。各記憶胞例如與1根位元線及1根字元線建立關聯。關於記憶胞陣列10之詳細構成，於下文進行敍述。
指令暫存器11保持半導體記憶體1自記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器12保持半導體記憶體1自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別用於區塊BLK、字元線、及位元線之選擇。
定序器13控制半導體記憶體1整體之動作。例如，定序器13基於保持於指令暫存器11中之指令CMD而控制驅動模組14、列解碼器模組15、及感測放大器模組16等，並執行讀出動作、寫入動作、刪除動作等。
驅動模組14生成讀出動作、寫入動作、刪除動作等中所使用之電壓。然後，驅動模組14例如基於保持於位址暫存器12中之頁位址PA而對與所選字元線對應之信號線施加所生成之電壓。
列解碼器模組15基於保持於位址暫存器12中之區塊位址BA而選擇對應記憶胞陣列10內之1個區塊BLK。然後，列解碼器模組15例如將施加於與所選字元線對應之信號線之電壓傳送至所選區塊BLK內之所選字元線。
感測放大器模組16於寫入動作中根據自記憶體控制器2接收到之寫入資料DAT而對各位元線施加所需電壓。又，感測放大器模組16於讀出動作中基於位元線之電壓而判定記憶胞中記憶之資料，並將判定結果以讀出資料DAT之形式傳送至記憶體控制器2。
半導體記憶體1與記憶體控制器2之間之通信例如支持NAND介面規格。例如，於半導體記憶體1與記憶體控制器2之間之通信中，使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、待命忙碌信號RBn、及輸入輸出信號I/O。
指令鎖存賦能信號CLE係表示半導體記憶體1所接收到之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE係表示半導體記憶體1所接收到之信號I/O為位址資訊ADD之信號。寫入賦能信號WEn係命令半導體記憶體1進行輸入輸出信號I/O之輸入之信號。讀出賦能信號REn係命令半導體記憶體1進行輸入輸出信號I/O之輸出之信號。
待命忙碌信號RBn係通知記憶體控制器2半導體記憶體1處於受理來自記憶體控制器2之命令之待命狀態還是處於不受理命令之忙碌狀態之信號。輸入輸出信號I/O例如為8位元寬之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
以上所說明之半導體記憶體1及記憶體控制器2亦可藉由將其等組合而構成1個半導體裝置。作為此種半導體裝置，例如，可列舉：如SD TM(Secure Digital，安全數位)卡般之記憶卡、或SSD(solid state drive，固態磁碟)等。
[1-1-2]記憶胞陣列10之電路構成 圖2抽選記憶胞陣列10中包含之複數個區塊BLK之中1個區塊BLK而表示實施形態之半導體記憶體1所具備之記憶胞陣列10之電路構成之一例。
如圖2所示，區塊BLK例如包含4個串單元SU0~SU3。各串單元SU包含複數個NAND串NS。
複數個NAND串NS分別與位元線BL0~BLm(m為1以上之整數)建立關聯。各NAND串NS例如包含記憶胞電晶體MT0~MT7、虛設電晶體DT、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發地保持資料。虛設電晶體DT例如具有與記憶胞電晶體MT同樣之構造，不用於資料之記憶。選擇電晶體ST1及ST2之各者用於各種動作時之串單元SU之選擇。
於各NAND串NS中，選擇電晶體ST1之汲極連接於建立關聯之位元線BL。選擇電晶體ST1之源極連接於虛設電晶體DT之汲極。
虛設電晶體DT之源極連接於串聯連接之記憶胞電晶體MT0~MT7之一端。串聯連接之記憶胞電晶體MT0~MT7之另一端連接於選擇電晶體ST2之汲極。選擇電晶體ST2之源極於同一區塊BLK中共同連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0~MT7之控制閘極分別共同連接於字元線WL0~WL7。虛設電晶體DT之控制閘極共同連接於虛設字元線DWL。
串單元SU0~SU3內之選擇電晶體ST1之閘極分別共同連接於選擇閘極線SGD0~SGD3。選擇電晶體ST2之閘極共同連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，位元線BL例如於與每個區塊BLK對應之複數個NAND串NS間共同連接。源極線SL例如於複數個區塊BLK間共同連接。
1個串單元SU內連接於共同字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將包含各自記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU可根據記憶胞電晶體MT所記憶之資料之位元數而具有2頁資料以上之記憶容量。
再者，實施形態之半導體記憶體1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT、虛設電晶體DT、以及選擇電晶體ST1及ST2之個數可分別設計為任意之個數。各區塊BLK所包含之串單元SU之個數可設計為任意之個數。
[1-1-3]記憶胞陣列10之構造 以下，對實施形態中之記憶胞陣列10之構造之一例進行說明。
再者，於以下所參照之圖式中，X方向與字元線WL之延伸方向對應。Y方向與位元線BL之延伸方向對應。Z方向與相對於形成有半導體記憶體1之半導體基板20之表面之鉛垂方向對應。
又，於以下所參照之剖視圖中，為了方便觀察圖，適當省略了絕緣層(層間絕緣膜)、配線、接點等構成要素。又，為了方便觀察圖，俯視圖中適當附加有陰影。附加於俯視圖之陰影不一定與附加有陰影之構成要素之原材料或特性有關。
圖3抽選與串單元SU0及SU1之各者對應之構造體而表示實施形態之半導體記憶體1所具備之記憶胞陣列10之平面佈局之一例。
如圖3所示，形成有記憶胞陣列10之區域中例如包含複數條狹縫SLT、複數條狹縫SHE、及複數根位元線BL。
狹縫SLT係將與下述字元線WL及選擇閘極線SGS對應之導電體膜之各者分割之狹縫。狹縫SHE係將與下述選擇閘極線SGD對應之導電體膜分割之狹縫。狹縫SLT及SHE之各者包含絕緣體。
複數個狹縫SLT各自沿X方向延伸，且排列於Y方向上。於Y方向上相鄰之狹縫SLT間配置有沿X方向延伸之狹縫SHE。又，例如沿X方向延伸之狹縫SHE與複數個狹縫SLT之各者重疊。於本例中，與Y方向上相鄰之狹縫SHE間對應之構造體與1個串單元SU對應。
換言之，串單元SU0及SU1各自沿X方向延伸，且排列於Y方向上。串單元SU0及SU1配置於2條狹縫SLT即2條狹縫SHE間。於Y方向上相鄰之串單元SU0及SU1間配置有狹縫SHE。
各串單元SU包含複數個記憶體柱MP。各個記憶體柱MP例如作為1個NAND串NS而發揮功能。複數個記憶體柱MP例如以錯位狀配置於XY方向上。於串單元SU0及SU1之各者中，配置於狹縫SHE附近之記憶體柱MP例如具有與狹縫SHE重疊之部分。
複數個位元線BL各自沿Y方向延伸，且排列於X方向上。各位元線BL以針對每個串單元SU與至少1個記憶體柱MP重疊之方式配置。例如，於圖3中，各位元線BL配置在位於各串單元SU0、SU1之2個記憶體柱MP上。如此，自各記憶體柱MP進行觀察時，2根位元線BL重疊配置於各記憶體柱MP上。
進而，於與記憶體柱MP重疊之複數根位元線BL之中1根位元線BL與該記憶體柱MP之間設置有接點CP。各記憶體柱MP經由接點CP而與對應之位元線BL電性連接。
再者，設置於相鄰狹縫SLT間之串單元SU之個數可設計為任意之個數。圖3所示之記憶體柱MP之個數及配置僅為一例，記憶體柱MP可設計為任意之個數及配置。與各記憶體柱MP重疊之位元線BL之根數可設計為任意之根數。
圖4係沿著圖3之IV-IV線之剖視圖，表示實施形態之半導體記憶體1所具備之記憶胞陣列10之剖面構造之一例。
如圖4所示，形成有記憶胞陣列10之區域中例如包含導電體膜21~26、記憶體柱MP、接點CP、狹縫SLT、及狹縫SHE。
具體而言，於半導體基板20之上方介隔絕緣層而設置有導電體膜21。例如，導電體膜21形成為沿XY平面擴展之板狀，且用作源極線SL。導電體膜21例如包含矽(Si)。
雖然省略了圖示，但是於半導體基板20與導電體膜21之間之區域例如設置有感測放大器模組16等電路。
於導電體膜21之上方介隔絕緣層而設置有導電體膜22。例如，導電體膜22形成為沿XY平面擴展之板狀，且用作選擇閘極線SGS。導電體膜22例如包含矽(Si)。
絕緣層與導電體膜23交替積層於導電體膜22之上方。例如，導電體膜23形成為沿XY平面擴展之板狀。積層之複數個導電體膜23自半導體基板20側起分別依序用作字元線WL0~WL7。導電體膜23例如包含鎢(W)等金屬。
於最上層之導電體膜23之上方介隔絕緣層而設置有導電體膜24。導電體膜24例如形成為沿XY平面擴展之板狀，且用作虛設字元線DWL。導電體膜24例如包含鎢(W)等金屬。
於導電體膜24之上方介隔絕緣層而設置有導電體膜25。導電體膜25例如形成為沿XY平面擴展之板狀，且用作選擇閘極線SGD。導電體膜25例如包含鎢(W)。例如，導電體膜24及導電體膜25間被氧化矽(SiO 2)膜分離。
於導電體膜25之上方介隔絕緣層而設置有導電體膜26。例如，導電體膜25形成為沿Y方向延伸之線狀，且用作位元線BL。即，於未圖示之區域中，複數個導電體膜26沿X方向排列。導電體膜26例如包含銅(Cu)。
各記憶體柱MP包含下部柱LP、及上部柱UP。上部柱UP設置於下部柱LP之上方。上部柱UP只要至少於俯視下具有與下部柱LP重疊之部分即可。
下部柱LP形成為沿Z方向延伸之柱狀，例如貫通導電體膜22~24。下部柱LP之上端例如包含於設置有導電體膜24之層與設置有導電體膜25之層之間之層中。記憶體柱MP之下端例如包含於設置有導電體膜21之層中。
上部柱UP形成為沿Z方向延伸之柱狀，例如貫通導電體膜25。上部柱UP之上端例如包含於設置有導電體膜25之層與設置有導電體膜26之層之間之層中。上部柱UP之下端例如包含於設置有導電體膜24之層與設置有導電體膜25之層之間之層中。
又，下部柱LP例如包含核心構件30、半導體膜31、及積層膜32。上部柱UP例如包含核心構件40、半導體膜41及47、保護膜42、絕緣膜43、以及導電體膜46。於下部柱LP與上部柱UP之間例如設置有絕緣體44及保護膜45。
核心構件30形成為沿Z方向延伸之柱狀。核心構件30之上端例如包含於設置有導電體膜23之層與設置有導電體膜24之層之間之層中。核心構件30之下端例如包含於設置有導電體膜21之層中。核心構件30例如包含氧化矽(SiO 2)等絕緣體。核心構件30例如為聚矽氮烷。
核心構件30之側面及底面之各者被半導體膜31覆蓋。半導體膜31之上端例如於Z方向上以筒狀延伸，且包含於設置有導電體膜24之層與設置有導電體膜25之層之間之層中。
半導體膜31介隔下部柱LP之側面而與導電體膜21接觸。半導體膜31例如為多晶矽(Si)。積層膜32覆蓋半導體膜31之側面及底面，但不覆蓋導電體膜21與半導體膜31接觸之部分。
核心構件40形成為沿Z方向延伸之柱狀。核心構件40之上端例如包含於設置有導電體膜25之層與設置有導電體膜26之層之間之層中。核心構件40之下端例如包含於設置有導電體膜24之層中。即，核心構件40之一部分包含於下部柱LP中。核心構件40例如包含氧化矽(SiO 2)等絕緣體。
於核心構件40之上表面設置有半導體膜47。半導體膜47例如為多晶矽(Si)。核心構件40之側面及底面以及半導體膜47之側面之各者被半導體膜41覆蓋。即，半導體膜41之一部分與核心構件40同樣地包含於下部柱LP中。
半導體膜41之底面與核心構件30之上表面接觸。半導體膜41之底面只要於下部柱LP內配置於至少較最上層之導電體膜23更靠上層即可。如此，上部柱UP中包含之核心構件40及半導體膜41之各者之一部分包含於下部柱LP中。
半導體膜41之側面於下部柱LP內與半導體膜31接觸。半導體膜31及41間經由該接觸部分而電性連接。例如，半導體膜41之側面於設置有導電體膜24之層中與半導體膜31之內壁接觸。半導體膜41例如為多晶矽(Si)。
又，半導體膜41之側面被保護膜42覆蓋，但半導體膜31及41之接觸部分不被覆蓋。保護膜42之一部分包含於下部柱LP中，於下部柱LP之上端部分中與半導體膜31之內壁接觸。作為保護膜42，於下述半導體記憶體1之製造步驟中之回蝕步驟中，選擇可提高蝕刻選擇比之材料。保護膜42例如為半導體，包含矽(Si)。
保護膜42之側面於上部柱UP內被絕緣膜43覆蓋。絕緣膜43例如包含氧化矽(SiO 2)、及氮化矽(SiN)。換言之，絕緣膜43係含氮之氧化矽(SiON)膜。
絕緣膜43之側面之一部分被導電體膜46覆蓋。導電體膜46之側面與導電體膜25接觸。導電體膜46與導電體膜25電性連接，與導電體膜25一併用作選擇閘極線SGD。
導電體膜46例如為摻雜有雜質之多晶矽。作為摻雜於導電體膜46中之雜質，例如使用磷。關於Z方向上之高度(厚度)，導電體膜46高於導電體膜25。並且，例如，包含導電體膜46上表面之層設置於較包含導電體膜25上表面之層更靠上層，包含導電體膜46底面之層設置於較包含導電體膜25底面之層更靠下層。
導電體膜46之上表面與絕緣膜43接觸。即，絕緣膜43具有依循導電體膜46上部之形狀設置之部分。隨之，例如，半導體膜41及保護膜42之各者具有依循絕緣膜43之形狀之部分。
又，導電體膜46之側面與絕緣膜43之側面連續地設置。再者，於本說明書中，「側面連續地設置」表示於相同接觸孔內設置有第1及第2構成要素，第1及第2構成要素之各者之側面與該接觸孔之內壁接觸，且第1及第2構成要素之邊界部分與該接觸孔之內壁接觸。因此，連續地設置有側面之第1及第2構成要素之各者之外徑於第1及第2構成要素之邊界且與該接觸孔之內壁接觸之部分中連續地變化。於本說明書中，「外徑」表示與半導體基板20平行之剖面中之外徑。
於上部柱UP及下部柱LP間，保護膜42之側面被絕緣體44覆蓋。絕緣體44與絕緣膜43之下端部分接觸。絕緣體44例如包含氧化矽(SiO 2)。
絕緣體44被保護膜45覆蓋，但與保護膜42及絕緣膜43之各者接觸之部分不被覆蓋。保護膜45例如與半導體膜31之上表面、積層膜32之上表面、絕緣膜43之下端部分、及導電體膜46之底面之各者接觸。保護膜45為絕緣體，例如包含矽(Si)。
如上所述，記憶體柱MP具有上部柱UP內之半導體膜41及47與下部柱LP內之半導體膜31之間電性連接之構造。
再者，於各記憶體柱MP中，與半導體基板20表面平行之剖面中之上部柱UP之外徑與下部柱LP之外徑亦可不同。即，記憶體柱MP之外徑亦可包含在上部柱UP與下部柱LP之間不連續地變化之部分。
於半導體膜47上設置有柱狀之接點CP。圖示之區域中表示了與4根記憶體柱MP之中2根記憶體柱MP分別對應之接點CP。於該區域中未連接有接點CP之記憶體柱MP，於未圖示之區域中連接有接點CP。
1個導電體膜26即1根位元線BL與接點CP之上表面接觸。記憶體柱MP與導電體膜26之間可經由2個以上之接點而電性連接，或者亦可經由其他配線而電性連接。
狹縫SLT形成為沿Z方向延伸之板狀，例如將導電體膜22~24分割。狹縫SLT之上端例如包含於設置有導電體膜24之層與設置有導電體膜25之層之間之層中。狹縫SLT之下端例如包含於設置有導電體膜21之層中。
於狹縫SLT之內部嵌埋有絕緣體。該絕緣體例如包含氧化矽(SiO 2)。狹縫SLT亦可包含複數種絕緣體。例如，氧化矽嵌埋至狹縫SLT之前，亦可形成氮化矽(SiN)作為狹縫SLT之側壁。
狹縫SHE形成為沿Z方向延伸之板狀，例如將導電體膜25分割。被相鄰狹縫SHE夾住之導電體膜25之部分用作1個串單元SU之選擇閘極線SGD。
例如，狹縫SHE之上端與上部柱UP之上端對齊。狹縫SHE之下端例如包含於設置有絕緣體44之層中。俯視下配置於狹縫SLT間之狹縫SHE與記憶體柱MP接觸。以俯視下與狹縫SLT重疊之方式配置之狹縫SHE與狹縫SLT接觸。
於以上所說明之記憶體柱MP之構成中，例如，記憶體柱MP與導電體膜22交叉之部分作為選擇電晶體ST2而發揮功能。記憶體柱MP與導電體膜23交叉之部分作為記憶胞電晶體MT而發揮功能。
記憶體柱MP與導電體膜24交叉之部分作為虛設電晶體DT而發揮功能。記憶體柱MP與導電體膜25及46交叉之部分作為選擇電晶體ST1而發揮功能。
即，半導體膜31作為記憶胞電晶體MT、虛設電晶體DT、及選擇電晶體ST2之各者之通道而發揮功能。半導體膜41作為選擇電晶體ST1之通道而發揮功能。導電體膜46之高度與選擇電晶體ST1之閘極長度對應。
以下，使用圖5、圖6、圖7、及圖8，對與半導體基板20表面平行之剖面中之記憶體柱MP之構造之一例進行說明。
圖5係沿著圖4之V-V線之剖視圖，表示包含導電體膜23之層中之記憶體柱MP之剖面構造之一例。如圖5所示，於包含導電體膜23之層中，核心構件30設置於記憶體柱MP之中央部。
核心構件30之側面被半導體膜31包圍。半導體膜31之側面被積層膜32包圍。具體而言，積層膜32例如包含隧道氧化膜33、絕緣膜34、及區塊絕緣膜35。
半導體膜31被隧道氧化膜33包圍。隧道氧化膜33被絕緣膜34包圍。絕緣膜34被區塊絕緣膜35包圍。區塊絕緣膜35被導電體膜23包圍。
隧道氧化膜33例如包含氧化矽(SiO 2)。絕緣膜34例如包含氮化矽(SiN)。區塊絕緣膜35例如包含氧化矽(SiO 2)。於此種積層膜32之層構造中，絕緣膜34用作記憶胞電晶體MT之電荷儲存層。
圖6係沿著圖4之VI-VI線之剖視圖，表示包含導電體膜24之層中之記憶體柱MP之剖面構造之一例。如圖6所示，於包含導電體膜24之層中，核心構件40設置於記憶體柱MP之中央部。
核心構件40之側面被半導體膜41包圍。半導體膜41之側面被半導體膜31包圍。半導體膜31被隧道氧化膜33包圍。隧道氧化膜33被絕緣膜34包圍。絕緣膜34被區塊絕緣膜35包圍。區塊絕緣膜35被導電體膜24包圍。
圖7係沿著圖4之VII-VII線之剖視圖，表示包含絕緣體44之層中之記憶體柱MP之剖面構造之一例。如圖7所示，於包含導電體膜24之層中，核心構件40設置於記憶體柱MP之中央部。
核心構件40之側面被半導體膜41包圍。半導體膜41之側面被保護膜42包圍。保護膜42之側面被絕緣體44包圍。絕緣體44之側面被保護膜45包圍。保護膜45之側面被層間絕緣膜INS包圍。
圖8係沿著圖4之VIII-VIII線之剖視圖，表示於包含導電體膜25之層中與狹縫SHE接觸之記憶體柱MP之剖面構造之一例。如圖8所示，於包含導電體膜25之層中，核心構件40設置於記憶體柱MP之中央部。
核心構件40之側面被半導體膜41包圍。半導體膜41之側面被保護膜42包圍。保護膜42之側面被絕緣膜43包圍。絕緣膜43之側面被導電體膜46包圍。導電體膜46之側面被導電體膜25及狹縫SHE包圍。
再者，圖8中例示了導電體膜46之側面之一部分與狹縫SHE接觸之情況，但導電體膜46亦可不與狹縫SHE接觸。於各記憶體柱MP中，只要至少導電體膜46覆蓋絕緣膜43，且導電體膜46與導電體膜25之間電性連接即可。
於以上所說明之記憶胞陣列10之構造中，導電體膜23之個數基於字元線WL之根數而設計。導電體膜24之個數基於虛設字元線DWL之根數而設計。亦可將設置於複數層之複數個導電體膜22分配給選擇閘極線SGS。於選擇閘極線SGS設置於複數層之情形時，亦可使用與導電體膜22不同之導電體。
[1-2]半導體記憶體1之製造方法 以下，使用圖9~圖44，對自源極線SL部分之形成至選擇閘極線SGD之形成之一連串製造步驟之一例依序進行說明。
圖9~圖23及圖25~圖44之各者表示實施形態之半導體記憶體1之製造步驟中之與記憶胞陣列10對應之構造體之剖面構造之一例。圖24表示實施形態之半導體記憶體1之製造步驟中之與記憶胞陣列10對應之構造體之平面佈局之一例。
再者，於以下之說明中，「晶圓」表示於半導體記憶體1之製造過程中形成於半導體基板20上之構造體。「晶圓上」表示於半導體記憶體1之製造過程中形成於半導體基板20上之構造體之上表面及孔內露出之面。
首先，如圖9所示，形成與源極線SL對應之積層構造。具體而言，於半導體基板20上形成絕緣層50。然後，於絕緣層50上依序形成導電體膜51、犧牲構件52、導電體膜53、及絕緣層54。導電體膜51及53之各者例如包含矽(Si)。犧牲構件52係可針對導電體膜51及53之各者提高蝕刻選擇比之材料。
藉由本步驟，於形成有導電體膜51、犧牲構件52、及導電體膜53之配線層形成藉由下述步驟而用作源極線SL之導電體膜之組。再者，雖然省略了圖示，但是於絕緣層50內例如形成有列解碼器模組15或感測放大器模組16等電路。
其次，如圖10所示，積層導電體膜55與複數個絕緣層56及犧牲構件57。具體而言，首先，於絕緣層54上形成導電體膜55。進而，於導電體膜55上交替地積層複數層絕緣層56及犧牲構件57。於最上層之犧牲構件57上形成絕緣層58。
形成有犧牲構件57之層數例如與欲積層之字元線WL及虛設字元線DWL之層數對應。導電體膜55例如為多晶矽(Si)。導電體膜55例如與使用圖4所說明之導電體膜22對應，用作選擇閘極線SGS。絕緣層56及58之各者例如包含氧化矽(SiO 2)。犧牲構件57例如包含氮化矽(SiN)。
其次，如圖11所示，形成記憶孔MH。具體而言，首先，藉由光微影法等，於絕緣層58上形成使供形成記憶體柱MP之區域開口而成之遮罩。然後，使用所形成遮罩執行各向異性蝕刻，而形成記憶孔MH。
藉由本步驟，記憶孔MH貫通絕緣層58、複數個犧牲構件57、複數個絕緣層56、導電體膜55、絕緣層54、導電體膜53、及犧牲構件52之各者。然後，記憶孔MH之底部例如止於形成有導電體膜51之層內。作為本步驟中之蝕刻方法，例如採用RIE(Reactive Ion Etching，反應性離子蝕刻)。
其次，如圖12所示，於記憶孔MH內成膜與下部柱LP對應之材料。具體而言，例如，將積層膜32(區塊絕緣膜35、絕緣膜34、及隧道氧化膜33)及半導體膜31依序形成於絕緣層58之上表面及記憶孔MH之內壁之各者。然後，將核心構件30形成於半導體膜31之上表面及記憶孔MH內之半導體膜31之內壁之各者。藉此，記憶孔MH內被積層膜32、半導體膜31、及核心構件30嵌埋。
其次，如圖13所示，執行回蝕，去除積層膜32、半導體膜31、及核心構件30之一部分。具體而言，去除形成於晶圓上表面及記憶孔MH上部之各者之積層膜32、半導體膜31、及核心構件30。
於本蝕刻中，記憶孔MH內之積層膜32及半導體膜31之各者之上表面以位於較最上層之犧牲構件57更靠上層之方式受到凹槽加工，記憶孔MH內之核心構件30之上表面以例如位於較最上層之犧牲構件57更靠上層且較積層膜32及半導體膜31之各者之上表面更靠下層之方式受到凹槽加工。
其次，如圖14所示，於記憶孔MH之上部形成蓋構件。具體而言，例如，於晶圓上依序形成保護膜59及犧牲構件60，記憶孔MH上部被保護膜59及犧牲構件60嵌埋。然後，例如藉由回蝕去除形成於記憶孔MH外之保護膜59及犧牲構件60之後，將保護膜61形成於晶圓整個面上。
藉此，形成記憶孔MH之上表面被蓋構件覆蓋之構造。蓋構件中包含之保護膜59及61例如與使用圖4說明之保護膜45對應，用作針對下述步驟中之濕式蝕刻之保護膜。保護膜59及61之各者例如包含氧化矽(SiO 2)。犧牲構件60例如為非晶矽。
其次，如圖15所示，形成狹縫SLT。具體而言，首先，藉由光微影法等，於保護膜61上形成使供形成狹縫SLT之區域開口而成之遮罩。然後，藉由利用所形成遮罩之蝕刻，以自保護膜61之上表面到達導電體膜51之方式形成狹縫SLT。
再者，於本步驟之蝕刻中，較佳為，狹縫SLT之底部止於形成有導電體膜51之層內，但狹縫SLT之底部只要至少到達形成有犧牲構件52之層即可。作為本步驟中之蝕刻方法，例如使用RIE等各向異性蝕刻。
其次，如圖16所示，藉由經由狹縫SLT之蝕刻而選擇性地去除犧牲構件52。然後，繼續經由去除了犧牲構件52之區域，而去除設置於記憶體柱MP側面之積層膜32之一部分。去除了犧牲構件52之構造體例如利用複數個記憶體柱MP而維持其立體構造。
藉由本步驟，記憶體柱MP內之半導體膜31於去除了犧牲構件52之部分中露出。於本步驟中，作為選擇性地去除犧牲構件52之方法，例如採用濕式蝕刻，該濕式蝕刻中使用犧牲構件52之選擇比高於導電體膜51及53之水溶液。
其次，如圖17所示，形成導電體膜62。具體而言，例如，藉由CVD(Chemical Vapor Deposition，化學氣相沈積)，於去除了犧牲構件52之空間中嵌埋導電體膜62。然後，藉由回蝕，例如形成於狹縫SLT至記憶體柱MP內之半導體膜31側面之間之導電體膜62被保留，形成於狹縫SLT內部之導電體膜62被去除。
藉由本步驟，記憶體柱MP內之半導體膜31與導電體膜51、62及53之組電性連接。導電體膜51、62及53之組例如與使用圖4說明之導電體膜21對應，且用作源極線SL。作為導電體膜62，例如形成摻雜有磷之多晶矽。
其次，如圖18所示，去除犧牲構件57。具體而言，首先，於狹縫SLT內露出之導電體膜51、62及53(例如，多晶矽)之表面被氧化，而形成未圖示之氧化保護膜。其後，例如，藉由利用熱磷酸之濕式蝕刻而去除犧牲構件57。去除了犧牲構件57之構造體例如利用複數個記憶體柱MP維持其立體構造。
其次，如圖19所示，形成導電體膜23及24。具體而言，例如，藉由CVD於去除了犧牲構件57之空間中嵌埋導電體膜。然後，對形成於狹縫SLT內之導電體膜進行回蝕，而將積層之導電體膜間分離。其結果為，於去除了犧牲構件57之空間中形成導電體膜23或24。
即，藉由本步驟，形成與字元線WL0~WL7及虛設字元線DWL對應之複數個導電體膜。再者，本步驟中形成之導電體膜亦可於成膜障壁金屬之後形成。於此情形時，作為障壁金屬，例如使用氮化鈦(TiN)，作為導電體膜，例如使用鎢(W)。
其次，如圖20所示，於狹縫SLT內嵌埋絕緣體63。具體而言，例如，於狹縫SLT內嵌埋絕緣體63，其後，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)使晶圓之上表面平坦化。絕緣體63例如包含氧化矽(SiO 2)。再者，於本步驟中，亦可於將絕緣體63嵌埋於狹縫SLT內之前形成氮化矽(SiN)等作為狹縫SLT之側壁。
其次，如圖21所示，於晶圓上形成犧牲構件64。犧牲構件64之膜厚例如與使用圖4說明之上部柱UP之高度對應。犧牲構件64例如包含氮化矽(SiN)。
其次，如圖22所示，形成狹縫SHE。具體而言，首先，藉由光微影法等，於犧牲構件64上形成使供形成狹縫SHE之區域開口而成之遮罩。然後，藉由利用所形成遮罩之蝕刻，以自犧牲構件64之上表面例如到達形成有絕緣層58之層之方式形成狹縫SHE。形成狹縫SHE時，可去除絕緣體63之一部分，亦可去除記憶孔MH內之構造體之一部分。
其次，如圖23所示，於狹縫SHE內嵌埋絕緣體65。具體而言，例如，於狹縫SHE內嵌埋絕緣體65，其後，藉由CMP使晶圓之上表面平坦化。絕緣體65例如包含氧化矽(SiO 2)。
其次，如圖24及圖25所示，形成SGD孔SH。具體而言，首先，藉由光微影法等，於犧牲構件64上形成使供形成SGD孔之區域即與記憶孔MH重疊之區域開口而成之遮罩。然後，藉由利用所形成遮罩之蝕刻，以例如保護膜61之上表面自犧牲構件64之上表面露出之方式形成SGD孔SH。
於本步驟中，複數個SGD孔SH以錯位狀排列，且與各自不同之記憶孔MH重疊配置。複數個SGD孔SH包括與狹縫SHE重疊而加工之孔、及遠離狹縫SHE而加工之孔。保護膜61例如用作蝕刻終止層。
其次，如圖26所示，形成導電體膜46及抗蝕劑66。
具體而言，首先，例如，藉由CVD於晶圓上形成導電體膜46。導電體膜46之厚度對應於與圖4所示之導電體膜46之半導體基板20平行之剖面中之厚度。導電體膜46例如為多晶矽。
然後，例如，於晶圓上塗佈抗蝕劑66，藉由後續之熱處理使抗蝕劑66固化。然後，藉由執行回蝕而去除形成於晶圓上表面之抗蝕劑66，並將殘留於SGD孔SH內之抗蝕劑66加工為所需高度。
其後，去除形成於較抗蝕劑66更靠上層之導電體膜46。於本步驟中，執行導電體膜46之選擇比較高之蝕刻。並且，於本蝕刻中，基於抗蝕劑66之高度，導電體膜46殘留於SGD孔SH內。
其次，如圖27所示，對導電體膜46進行加工，而形成氮化膜67。
具體而言，首先，去除抗蝕劑66，而對SGD孔SH之底部進行蝕刻。抗蝕劑66例如藉由濕式處理去除。SGD孔SH之底部例如藉由各向異性蝕刻，以至少貫通保護膜61且犧牲構件60露出之方式進行加工。
然後，例如藉由CVD於晶圓上形成氮化膜67。氮化膜67之厚度與圖4所示之絕緣膜43之厚度對應。氮化膜67例如為氮化矽(SiN)。
其次，如圖28所示，去除形成於SGD孔SH底部之氮化膜67。具體而言，例如藉由各向異性蝕刻，以SGD孔SH之底部至少貫通氮化膜67且犧牲構件60露出之方式進行加工。藉由本步驟，去除形成於晶圓上表面之氮化膜67。
其次，如圖29所示，藉由經由SGD孔SH之濕式蝕刻而去除犧牲構件60。藉由本步驟，於SGD孔SH內形成俯視下看不見之空間。該空間於俯視下與形成有氮化膜67之區域重疊，且包含於形成有絕緣層58之層中。
其次，如圖30所示，例如藉由CVD於晶圓上形成絕緣體44。SGD孔SH內可被絕緣體44完全嵌埋，亦可不嵌埋。於本步驟中，只要至少使用圖29說明之空間被絕緣體44嵌埋即可。
其次，如圖31所示，例如藉由各向異性蝕刻去除形成於晶圓之上表面、SGD孔SH內之氮化膜67之側面、及SGD孔SH底部之各者之絕緣體44。於本蝕刻中，SGD孔SH之底部以例如位於包含形成於記憶孔MH內之半導體膜31及積層膜32上部之層與形成有導電體膜24之層之間之層之方式進行加工。
其次，如圖32所示，例如，藉由執行氮化膜67之自由基氧化，由氮化膜67形成使用圖4說明之絕緣膜43。於本步驟中，氮化膜67內之氮取代為氧，但氮化膜67內之一部分氮可殘留。其結果為，於本步驟中，形成含氮之絕緣膜43(氧化膜)。
其次，如圖33所示，例如藉由CVD於晶圓上形成保護膜42。保護膜42之厚度與圖4所示之保護膜42之厚度對應。關於保護膜42，選擇可提高與核心構件30之間之蝕刻選擇比之材料。保護膜42例如為非晶矽。
其次，如圖34所示，藉由回蝕去除形成於SGD孔SH底部、及晶圓上表面之各者之保護膜42。其後，例如藉由濕式蝕刻去除SGD孔SH內之核心構件30之一部分。於本步驟中，核心構件30以其上表面位於形成有導電體膜24之層與形成有導電體膜23之層之間之層之方式進行加工。再者，於本濕式蝕刻中，亦可去除例如形成於半導體膜31表面之氧化膜或雜質。
其次，如圖35所示，例如藉由CVD於晶圓上依序形成半導體膜41及核心構件40。藉由本步驟，於SGD孔SH之側面及底面形成半導體膜41，SGD孔SH內被核心構件40嵌埋。半導體膜41之膜厚與圖4所示之半導體膜41之厚度對應。
其次，如圖36所示，於SGD孔SH內之上部形成半導體膜47。
具體而言，首先，例如藉由回蝕去除形成於晶圓上表面之核心構件40及半導體膜41。於本步驟中，亦去除形成於SGD孔SH上部之核心構件40。於本蝕刻中，核心構件40之上表面以至少位於較形成有導電體膜46之層更靠上層之方式接受加工。
然後，例如藉由CVD於晶圓上形成半導體膜47，SGD孔SH內被半導體膜47嵌埋。然後，執行回蝕，去除形成於晶圓上表面之半導體膜47，而形成半導體膜47殘留於SGD孔SH內之構造。
其次，如圖37所示，形成障壁金屬68及導電體膜69。
具體而言，首先，例如執行犧牲構件64之選擇比較高之濕式蝕刻，而去除犧牲構件64。藉由本步驟，形成於SGD孔SH內之導電體膜46之側面露出。再者，於本步驟中，由於絕緣體65之蝕刻選擇比較高，故而導電體膜46與絕緣體65接觸之部分不會露出。
然後，例如成膜障壁金屬68之後，形成導電體膜69。於本步驟中，導電體膜69以例如覆蓋形成於SGD孔SH內之構造、及形成於狹縫SLT內之絕緣體65之各者之方式形成。作為障壁金屬68，例如使用氮化鈦(TiN)。
其次，如圖38所示，對障壁金屬68及導電體膜69進行加工，而形成絕緣體70。
具體而言，首先，例如執行回蝕，而去除導電體膜69之一部分。於本步驟中，導電體膜69自SGD孔SH內之構造體及狹縫SHE內之絕緣體65之各者之上表面被去除，且例如以包含於形成有導電體膜46之層中之方式接受加工。該障壁金屬68與導電體膜69之組合與使用圖4說明之導電體膜25對應。
然後，例如藉由CVD形成絕緣體70。於本步驟中，絕緣體70以至少覆蓋SGD孔SH內之構造體及狹縫SHE內之絕緣體65之各者之方式形成。其後，絕緣體70之上表面例如藉由CMP而平坦化。
藉由以上所說明之製造步驟，形成記憶體柱MP(下部柱LP及上部柱UP)及連接於記憶體柱MP之源極線SL、選擇閘極線SGS及SGD、字元線WL、以及虛設字元線DWL之各者。
再者，以上所說明之製造步驟僅為一例，亦可於各製造步驟之間插入其他處理。一部分製造步驟可更換。例如，使用狹縫SLT之源極線SL及字元線WL之替換處理亦可於形成選擇閘極線SGD之後執行。
[1-3]實施形態之效果 以下，對實施形態之半導體記憶體1中之效果之詳細情況進行說明。
於記憶胞經三維積層之半導體記憶體中，積層有用作字元線WL之板狀配線，於貫通(通過)該積層配線之記憶體柱內形成有用以作為記憶胞電晶體MT而發揮功能之構造體。於此種半導體記憶體中，與字元線WL同樣地形成供記憶體柱通過之板狀選擇閘極線SGD，藉由適當分割選擇閘極線SGD而實現頁單位之動作。
為了增大半導體記憶體之每單位面積之記憶容量，較佳為提高記憶體柱之配置密度。然而，於提高記憶體柱之配置密度之情形時，於製造上難以分割上述選擇閘極線SGD。
作為其對策，考慮將形成記憶胞電晶體MT之柱(下部柱)、及形成選擇電晶體ST1之柱(上部柱)分開形成。於此種情形時，例如，形成下部柱之後，成膜用以形成上部柱之犧牲構件。然後，於該犧牲構件上形成分割選擇閘極線SGD之狹縫SHE之後，形成上部柱及選擇閘極線SGD。
其結果為，於半導體記憶體中，可容許與選擇電晶體ST1對應之上部柱同分割選擇閘極線SGD之狹縫SHE重疊。即，可提高半導體記憶體中記憶體柱之配置密度，可增大記憶胞陣列之每單位面積之記憶容量。
然而，另一方面，於容許上部柱與狹縫SHE重疊之情形時，與狹縫SHE重疊之上部柱中之選擇電晶體ST1之特性可能產生變動。
相對於此，於實施形態之半導體記憶體1中，於與選擇電晶體ST1對應之上部柱UP內形成導電體膜46。導電體膜46與板狀導電體膜25電性連接，作為選擇閘極線SGD之一部分而發揮功能。其結果為，實施形態之半導體記憶體1可抑制選擇電晶體ST1之特性變動。
又，於實施形態之半導體記憶體1中，於上部柱UP內，導電體膜46形成於作為選擇電晶體ST1之閘極絕緣膜而發揮功能之絕緣膜43之側面，進而，絕緣膜43覆蓋導電體膜46之上表面。
即，於實施形態之半導體記憶體1中，用作選擇閘極線SGD之導電體膜25及46與用作選擇電晶體ST1之通道之半導體膜41之間被用作選擇電晶體ST1之閘極絕緣膜之絕緣膜43分離。
藉此，實施形態之半導體記憶體1可充分確保選擇電晶體ST1之閘極電極與通道之間隔，並使選擇電晶體ST1之閘極電極-通道間絕緣。
又，作為絕緣膜46，例如利用使用圖29~圖31說明之製造步驟中用作保護膜之氮化膜67經氧化而成者。因此，於實施形態之半導體記憶體1之製造方法中，能以膜質良好之狀態設置選擇電晶體ST1之閘極絕緣膜。
其結果為，實施形態之半導體記憶體1可抑制選擇電晶體ST1之閘極電極-通道間之漏電，可抑制耗電。又，實施形態之半導體記憶體1可抑制選擇電晶體ST1中之閘極電極與通道之間發生短路不良，可提高半導體記憶體之良率。
再者，於以上所說明之下部柱與上部柱分開形成之半導體記憶體之構造中，較佳為，為了形成與上部柱對應之SGD孔SH之蝕刻而準備蝕刻終止層。
實施形態之半導體記憶體1於與下部柱LP對應之記憶孔MH內形成核心構件30、半導體膜31、及積層膜32之後，形成可用作蝕刻終止層之蓋構件(犧牲構件60以及保護膜59及61)。該蓋構件於SGD孔SH加工後去除。
並且，上部柱UP內作為選擇電晶體ST1之通道而發揮功能之半導體膜41連接於下部柱LP內作為記憶胞電晶體MT之通道而發揮功能之半導體膜31之內壁。藉此，形成為電晶體之通道可於上部柱UP與下部柱LP之間電性連接之構造。
因此，於實施形態之半導體記憶體1中，可設為選擇閘極線SGD(導電體膜25)與虛設字元線DWL(導電體膜24)之間例如被氧化矽(SiO 2)絕緣之構造。
換言之，根據實施形態之半導體記憶體1之構造，無需於導電體膜24與導電體膜25之間插入加工難易度較高之強介電膜(例如，鋁氧化物(ALO)等)作為蝕刻終止層膜就可對SGD孔SH進行加工。
其結果為，實施形態之半導體記憶體1可抑制上部柱UP之形成時之製程難易度提高。因此，實施形態之半導體記憶體1可抑制與上部柱UP相關之不良之發生，可提高半導體記憶體之良率。
[2]變化例等 實施形態之半導體記憶體包含複數個第1導電體膜、第2導電體膜、第1柱、及第2柱。複數個第1導電體膜＜例如，圖4，23或24＞分別介隔絕緣層而積層。第2導電體膜＜例如，圖4，25＞介隔絕緣層而形成於複數個第1導電體膜之上方。第1柱＜例如，圖4，LP＞包含沿複數個第1導電體膜之積層方向貫通複數個第1導電體膜之第1半導體膜＜例如，圖4，31＞、及設置於第1半導體膜之側面之第1絕緣體＜例如，圖4，32＞。第2柱＜例如，圖4，UP＞設置於第1柱上。第2柱包含沿積層方向貫通第2導電體膜且與第1柱內之第1半導體膜電性連接之第2半導體膜＜例如，圖4，41＞、設置於第2半導體膜之側面之第2絕緣體＜例如，圖4，43＞、以及側面及上表面被上述第2絕緣體覆蓋且與第2導電體膜接觸之第3導電體膜＜例如，圖4，46＞。藉此，於實施形態之半導體記憶體中，可提高良率。
於實施形態中，例示了形成1個虛設字元線DWL之情況，但並不限定於此。例如，亦可於與最上層之字元線WL對應之導電體膜23同與選擇閘極線SGD對應之導電體膜25之間設置複數個虛設字元線DWL。虛設字元線DWL之根數及配置可適當變更。
下部柱LP亦可為複數個柱於Z方向上連結之構造。例如，下部柱LP亦可為貫通導電體膜22(選擇閘極線SGS)及導電體膜23(字元線WL)之柱、與貫通複數個導電體膜23之柱連結而成之構造。於此種情形時，可於柱之連結部位附近配置虛設電晶體DT及虛設字元線DWL。
於實施形態中，以半導體記憶體1具有於記憶胞陣列10下設置有感測放大器模組16等電路之構造之情況為例進行了說明，但並不限定於此。例如，半導體記憶體1亦可為半導體基板20上形成有記憶胞陣列10及感測放大器模組16之構造。於此情形時，記憶體柱MP例如介隔記憶體柱MP之底面而將半導體膜31與源極線SL電性連接。
於本說明書中，「連接」表示電性連接，且不排除例如其間介隔其他元件或構件之情況。
已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍中記載之發明及其均等之範圍中。 [相關申請案]
本申請案享有以日本專利申請案2018-156248號(申請日：2018年8月23日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1                          半導體記憶體 2                          記憶體控制器 10                        記憶胞陣列 11                        指令暫存器 12                        位址暫存器 13                        定序器 14                        驅動模組 15                        列解碼器模組 16                        感測放大器模組 20                        半導體基板 21~26                  導電體膜 30                        核心構件 31                        半導體膜 32                        積層膜 33                        隧道氧化膜 34                        絕緣膜 35                        區塊絕緣膜 40                        核心構件 41                        半導體膜 42                        保護膜 43                        絕緣膜 44                        絕緣體 45                        保護膜 46                        導電體膜 47                        半導體膜 50                        絕緣層 51                        導電體膜 52                        犧牲構件 53                        導電體膜 54                        絕緣層 55                        導電體膜 56                        絕緣層 57                        犧牲構件 58                        絕緣層 59                        保護膜 60                        犧牲構件 61                        保護膜 62                        導電體膜 63                        絕緣體 64                        犧牲構件 65                        絕緣體 66                        抗蝕劑 67                        氮化膜 68                        障壁金屬 69                        導電體膜 70                        絕緣體 ADD                    位址資訊 ALE                     位址鎖存賦能信號 BA                       區塊位址 BL                       位元線 BL0~BLm            位元線 BLK                     區塊 BLK0~BLKn       區塊 CA                       行位址 CLE                     指令鎖存賦能信號 CMD                   指令 CP                       接點 CU                       胞單元 DAT                     資料 DT                       虛設電晶體 DWL                    虛設字元線 INS                      層間絕緣膜 LP                        下部柱 MH                      記憶孔 MP                      記憶體柱 MT                      記憶胞電晶體 MT0~MT7           記憶胞電晶體 NS                       NAND串 PA                       頁位址 RBn                     待命忙碌信號 REn                     讀出賦能信號 SGD                    選擇閘極線 SGD0~SGD3       選擇閘極線 SGS                     選擇閘極線 SH                       SGD孔 SHE                     狹縫 SL                        源極線 SLT                      狹縫 ST1、ST2           選擇電晶體 SU                       串單元 SU0~SU3            串單元 UP                       上部柱 WEn                    寫入賦能信號 WL                      字元線 WL0~WL7           字元線
圖1係表示實施形態之半導體記憶體之構成例之方塊圖。 圖2係表示實施形態之半導體記憶體所具備之記憶胞陣列之電路構成之一例之電路圖。 圖3係表示實施形態之半導體記憶體所具備之記憶胞陣列之平面佈局之一例之俯視圖。 圖4係表示實施形態之半導體記憶體所具備之記憶胞陣列之剖面構造之一例之剖視圖。 圖5係表示實施形態之半導體記憶體中之記憶體柱之剖面構造之一例之剖視圖。 圖6係表示實施形態之半導體記憶體中之記憶體柱之剖面構造之一例之剖視圖。 圖7係表示實施形態之半導體記憶體中之記憶體柱之剖面構造之一例之剖視圖。 圖8係表示實施形態之半導體記憶體中之記憶體柱之剖面構造之一例之剖視圖。 圖9係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖10係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖11係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖12係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖13係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖14係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖15係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖16係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖17係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖18係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖19係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖20係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖21係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖22係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖23係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖24係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之俯視圖。 圖25係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖26係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖27係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖28係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖29係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖30係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖31係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖32係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖33係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖34係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖35係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖36係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖37係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。 圖38係表示實施形態之半導體記憶體之製造步驟之一例之記憶胞陣列之剖視圖。
10                       記憶胞陣列 20                       半導體基板 21~26                 導電體膜 30                       核心構件 31                       半導體膜 32                       積層膜 40                       核心構件 41                       半導體膜 42                       保護膜 43                       絕緣膜 44                       絕緣體 45                       保護膜 46                       導電體膜 47                       半導體膜 BL                      位元線 CP                      接點 DT                      虛設電晶體 DWL                  虛設字元線 LP                      下部柱 MP                     記憶體柱 MT0~MT7         記憶胞電晶體 SGD                   選擇閘極線 SGS                    選擇閘極線 SHE                   狹縫 SL                      源極線 SLT                    狹縫 ST1、ST2          選擇電晶體 SU0、SU1         串單元 UP                      上部柱 WL0~WL7         字元線

Claims (19)

  1. 一種半導體記憶體，其具備： 複數個第1導電體膜，其分別介隔絕緣層而積層； 第2導電體膜，其介隔絕緣層而形成於上述複數個第1導電體膜之上方； 第1柱，其包含沿上述複數個第1導電體膜之積層方向貫通上述複數個第1導電體膜之第1半導體膜、及設置於上述第1半導體膜之側面之第1絕緣體；以及 第2柱，其設置於上述第1柱上，包含沿上述積層方向貫通上述第2導電體膜且與上述第1柱內之上述第1半導體膜電性連接之第2半導體膜、設置於上述第2半導體膜之側面之第2絕緣體、及側面與上表面被上述第2絕緣體覆蓋且與上述第2導電體膜接觸之第3導電體膜。
  2. 如請求項1之半導體記憶體，其中 於上述第2柱中，設置於上述第3導電體膜之上表面之上述第2絕緣體之側面與上述第3導電體膜之側面連續地設置。
  3. 如請求項1之半導體記憶體，其中 上述第3導電體膜之上述積層方向上之厚度較上述第2導電體膜之上述積層方向上之厚度更厚。
  4. 如請求項1之半導體記憶體，其中 上述第2絕緣體係含氮之氧化膜。
  5. 如請求項1之半導體記憶體，其中 於上述第2柱內，上述第2半導體膜及上述第2絕緣體之各者具有沿上述第3導電體膜設置之部分。
  6. 如請求項1之半導體記憶體，其中 於上述第2柱內，於上述第3導電體膜之底面形成有與上述第2絕緣體不同之絕緣體。
  7. 如請求項1之半導體記憶體，其中 上述第1柱進而包含沿上述積層方向延伸且側面及底面被上述第1半導體膜覆蓋之第3絕緣體， 上述第2柱進而包含沿上述積層方向延伸且側面及底面被上述第2半導體膜覆蓋之第4絕緣體。
  8. 如請求項7之半導體記憶體，其中 上述第2柱進而包含與上述第4絕緣體之上表面、及上述第2半導體膜之內壁之各者接觸之第3半導體膜。
  9. 一種半導體記憶體，其具備： 複數個第1導電體膜，其分別介隔絕緣層而積層； 第2導電體膜，其介隔絕緣層而形成於上述複數個第1導電體膜之上方； 第1柱，其包含沿上述複數個第1導電體膜之積層方向貫通上述複數個第1導電體膜之第1半導體膜、及設置於上述第1半導體膜之側面之第1絕緣體；以及 第2柱，其設置於上述第1柱上，包含沿上述積層方向貫通上述第2導電體膜且與上述第1柱內之上述第1半導體膜之側面接觸之第2半導體膜、設置於上述第2半導體膜之側面之第2絕緣體、及設置於上述第2絕緣體之側面之第3導電體膜。
  10. 如請求項9之半導體記憶體，其中 最上層之上述第1導電體膜與上述第2導電體膜之間不包含強介電膜。
  11. 如請求項9之半導體記憶體，其中 最上層之上述第1導電體膜與上述第2導電體膜之間被氧化矽膜分離。
  12. 如請求項9之半導體記憶體，其中 上述第2柱進而包含與上述第2絕緣體不同之第3半導體膜，該第3半導體膜具有沿上述積層方向延伸且夾在上述第2半導體膜與上述第2絕緣體之間之部分、及於上述第1柱內夾在上述第1半導體膜與上述第2半導體膜之間之部分。
  13. 如請求項9之半導體記憶體，其中 所積層之上述第1導電體膜與上述第1柱之交叉部分之各者作為虛設電晶體或記憶胞而發揮功能， 與上述記憶胞對應之第1導電體膜用作字元線， 與上述虛設電晶體對應之第1導電體膜用作虛設字元線， 上述第1半導體膜與上述第2半導體膜之接觸部分包含於形成有上述虛設字元線之層中，不包含於形成有上述字元線之層中。
  14. 如請求項9之半導體記憶體，其中 上述第1柱進而包含沿上述積層方向延伸且側面及底面被上述第1半導體膜覆蓋之第3絕緣體， 上述第2柱進而包含沿上述積層方向延伸且側面及底面被上述第2半導體膜覆蓋之第4絕緣體。
  15. 如請求項1至14中任一項之半導體記憶體，其中 上述第2導電體膜包含被嵌埋有絕緣體之狹縫分離之第1部分及第2部分， 上述狹縫與通過上述第1部分之第2柱、及通過上述第2部分之第2柱之各者相接。
  16. 如請求項1至14中任一項之半導體記憶體，其中 上述第3導電體膜為多晶矽， 上述第2導電體膜為金屬。
  17. 如請求項16之半導體記憶體，其中 上述第3導電體膜中摻雜有雜質。
  18. 一種半導體記憶體之製造方法，其具備如下步驟： 形成第1犧牲構件與第1絕緣體交替積層之積層部； 形成貫通上述積層部之第1孔； 形成上述第1孔之後，於上述第1孔形成第1半導體膜、及以包圍上述第1半導體膜之外周之方式形成之第2絕緣體； 形成上述第1半導體膜及上述第2絕緣體之後，去除上述第1犧牲構件，於設置有上述第1犧牲構件之空間中形成第1導電體膜； 形成上述第1導電體膜之後，於上述積層部上依序形成第3絕緣體及第2犧牲構件； 形成上述第2犧牲構件之後，形成分割上述第2犧牲構件之狹縫，於上述狹縫內形成第4絕緣體； 形成上述第4絕緣體之後，以與上述第1孔重疊之方式形成第2孔； 形成上述第2孔之後，於上述第2孔之側面形成第2導電體膜，形成覆蓋上述第2導電體膜之上表面及側面之氮化膜； 形成上述氮化膜之後，將上述氮化膜氧化； 將上述氮化膜氧化之後，於上述第2孔形成第2半導體膜；以及 形成上述第2半導體膜之後，去除上述第2犧牲構件，於去除了上述第2犧牲構件之區域之一部分形成第3導電體膜。
  19. 如請求項18之半導體記憶體之製造方法，其中 於形成上述第1半導體膜及上述第2絕緣體之後且形成上述第3絕緣體之前，具備如下步驟： 於上述第1孔形成覆蓋上述第1半導體膜及上述第2絕緣體之各者之上部且被第1保護膜覆蓋之蓋構件； 於形成上述第2導電體膜之後且形成上述氮化膜之前，去除設置於上述蓋構件之上部之第1保護膜； 於形成上述氮化膜之後且將上述氮化膜氧化之前，去除上述蓋構件，於去除上述蓋構件之後將設置於上述蓋構件之底部之第1保護膜去除；以及 於將上述氮化膜氧化之後且形成上述第2半導體膜之前，於上述第2孔之內壁形成第2保護膜，於形成上述第2保護膜之後使上述第1半導體膜之內壁經由上述第2孔而露出。
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