TW201535683A - 非揮發性半導體記憶裝置 - Google Patents

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TW201535683A
TW201535683A TW103120232A TW103120232A TW201535683A TW 201535683 A TW201535683 A TW 201535683A TW 103120232 A TW103120232 A TW 103120232A TW 103120232 A TW103120232 A TW 103120232A TW 201535683 A TW201535683 A TW 201535683A
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Toshifumi Hashimoto
Takuya Futatsuyama
Hiroyasu Tanaka
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Toshiba Kk
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Abstract

本發明使非揮發性半導體記憶裝置之讀出動作成為高可靠性。 根據一實施形態，複數之記憶體串具有記憶胞且於複數之區塊之各者以K連(其中，K為3以上之整數)配置成交錯狀，該記憶胞係於與第1及第2方向正交之第3方向貫通複數之區塊之各者，於內側部設有半導體支柱，於外側部設有記憶體層，於第3方向由複數之記憶胞電晶體所積層形成複數之位元線接點分別設於複數之記憶體串之上部。複數之位元線經由位元線接點而連接於記憶體串，且於第2方向並排設置。控制部進行如下控制，即，以鄰接之L條(其中，L為3以上之整數)之位元線為單位，依序讀出連接於位元線之記憶胞的資料。

Description

非揮發性半導體記憶裝置 [相關申請案]
本申請案享受以日本專利申請2014-49430號(申請日：2014年3月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本實施形態係關於一種非揮發性半導體記憶裝置。
近年來，大量開發出將記憶胞縱向積層配置之三維非揮發性半導體記憶裝置。
本實施形態提供一種可使讀出動作成為高可靠性之非揮發性半導體記憶裝置。
根據一實施形態，非揮發性半導體記憶裝置包含複數之區塊、複數之記憶體串、複數之位元線接點、複數之位元線、及控制部。複數之區塊係於與基板平行之平面內，沿第1方向延伸，並排設置於與第1方向正交之第2方向，由絕緣層與導電層交替重複地積層形成。複數之記憶體串具有記憶胞且於複數之區塊之各者以K連(其中，K為3以上之整數)配置成交錯狀，該記憶胞係於與第1及第2方向正交之第3方向貫通複數之區塊之各者，於內側部設有半導體支柱，於外側部設有記憶體層，且於第3方向由複數之記憶胞電晶體所積層形成。複數之位元線接點分別設於複數之記憶體串之上部。複數之位元線係經由 位元線接點而連接於記憶體串，於第2方向並排設置。控制部進行如下控制，即，以鄰接之L條(其中，L為3以上之整數)之位元線為單位，依序讀出連接於位元線之記憶胞的資料。
1、1a‧‧‧記憶胞陣列
2‧‧‧感測放大器
3‧‧‧列解碼器
4‧‧‧控制部
5‧‧‧電壓產生電路
11‧‧‧矽基板
12‧‧‧半導體層
13、15、17、19、20‧‧‧絕緣層
14、16、18‧‧‧導電層
90‧‧‧非揮發性半導體記憶裝置
100‧‧‧記憶體控制器
200‧‧‧主機
BL0~BLn、BLa~BLd、BLev、BLod‧‧‧位元線
BLCV、BLCVa~BLCVc、BLX、HLL、INV、INVa~INVc、STB、XXL‧‧‧控制線
BLC0、BLC1、BLC2、BLC0a~BLC0c‧‧‧位元線接點
BLK0~BLKs、BLK10~BLK1s、BLK20~BLK2s、BLKa、BLKb‧‧‧區塊
C1‧‧‧位元線接點間電容
CP‧‧‧電容器
DL1‧‧‧資料鎖存器
GR1、GR2‧‧‧區塊群
IV1、IV2‧‧‧反相器
MC‧‧‧記憶胞
MCT0~MCTm‧‧‧記憶胞電晶體
ML‧‧‧記憶體層
MS0~MS7‧‧‧記憶體串
N1~N5‧‧‧節點
NT1~NT7、PT1‧‧‧電晶體
SEL‧‧‧半導體支柱
SGD0~SGDs、SGS0~SGSs‧‧‧選擇閘極線
SL‧‧‧源極線
STD、STS‧‧‧選擇電晶體
T0~T3、T11~T17‧‧‧時刻
VBL、Vdd‧‧‧高電位側電源
Vss‧‧‧低電位側電源(接地電位)
W1、W2‧‧‧位元線接點間隔
WL0~WLm‧‧‧字元線
圖1係表示第1實施形態之記憶胞陣列與感測放大器之方塊圖。
圖2係表示圖1之區域A中之區塊之模式圖。
圖3係沿圖2之A-A線之剖面圖。
圖4係沿圖2之B-B線之剖面圖。
圖5係第1實施形態之區塊之等效電路圖。
圖6係表示第1實施形態之記憶體串之電路圖。
圖7係表示第1實施形態之非揮發性半導體記憶裝置之方塊圖。
圖8係表示第1實施形態之感測放大器與位元線驅動器之電路圖。
圖9(a)及(b)係表示第1實施形態之以由4排交錯鄰接之3根位元線為單位讀出資料之情形時的模式圖。
圖10(a)係表示本實施形態中之讀出位元線BLa時產生之位元線接點電容之圖，(b)係表示本實施形態中之讀出位元線BLb時產生之位元線接點電容之圖，(c)係表示本實施形態中之讀出位元線BLc時產生之位元線接點電容之圖。
圖11(a)及(b)係表示以由4排交錯鄰接之2根位元線為單位讀出資料之第1比較例之情形的模式圖。
圖12(a)係表示第1比較例中之讀出位元線BLev時產生之位元線接點電容之圖，(b)係表示第1比較例中之讀出位元線BLod時產生之位元線接點電容之圖。
圖13係比較本實施形態與第1比較例中之位元線接點電容之圖。
圖14係表示第1實施形態之連接於位元線之記憶胞之資料讀出動 作的時序圖。
圖15係表示圖1之區域A中之第1變化例之區塊的模式圖。
圖16係表示第2變化例之記憶胞陣列之方塊圖。
圖17係表示圖16之區域B及區域C中之區塊之模式圖。
圖18係表示第2實施形態中之以由4排交錯鄰接之3根位元線為單位讀出資料之情形之模式圖。
圖19(a)係表示本實施形態中之讀出位元線BLa時產生之位元線接點電容之圖，(b)係表示本實施形態中之讀出位元線BLb時產生之位元線接點電容之圖，(c)係表示本實施形態中之讀出位元線BLc時產生之位元線接點電容的圖。
圖20係表示以由4排交錯鄰接之2根位元線為單位讀出資料之第2比較例之情形的模式圖。
圖21(a)係表示第2比較例中之讀出位元線BLev時產生之位元線接點電容之圖，(b)係表示第2比較例中之讀出位元線BLod時產生之位元線接點電容之圖。
圖22係比較本實施形態與第2比較例之位元線接點電容之圖。
圖23(a)及(b)係表示第3實施形態中之以由4排交錯鄰接之4根位元線為單位讀出資料之情形的模式圖。
圖24(a)係表示本實施形態中之讀出位元線BLa時產生之位元線接點電容之圖，(b)係表示本實施形態中之讀出位元線BLb時產生之位元線接點電容之圖，(c)係表示本實施形態中之讀出位元線BLc時產生之位元線接點電容之圖，(d)係表示本實施形態中之讀出位元線BLc時產生之位元線接點電容的圖。
圖25(a)及(b)係表示以由4排交錯鄰接之2根位元線為單位讀出資料之第3比較例之情形的模式圖。
圖26(a)係表示第3比較例中之讀出位元線BLev時產生之位元線接 點電容之圖，(b)係表示第3比較例中之讀出位元線BLod時產生之位元線接點電容之圖。
圖27係比較實施形態與第3比較例之位元線接點電容之圖。
圖28係表示第3變化例之4排交錯之區塊之模式圖。
圖29係表示以由3排交錯鄰接之3根位元線為單位讀出資料時之第4變化例的模式圖。
圖30係表示以由4排交錯鄰接之4根位元線為單位讀出資料之第5變化例之情形的模式圖。
圖31係表示圖1之區域A中之第6變化例之區塊的模式圖。
圖32係表示圖1之區域A中之第7變化例之區塊的模式圖。
以下，一面參照圖式一面對本發明之實施形態進行說明。於非揮發性半導體記憶裝置中，若考慮記憶體晶片之容量、頁面長、區塊大小等，則有效的是將記憶體串呈交錯狀配置。於交錯狀之記憶體串之情形時，會受到因鄰接之位元線接點彼此之電容產生的雜訊。若接收的雜訊之量增加，則存在產生讀出動作之可靠性下降、讀出時間之長時間化等問題。
實施形態之非揮發性半導體記憶裝置係將包含例如由記憶胞電晶體縱向積層形成之記憶胞之記憶體串呈交錯狀配置而成的三維非揮發性半導體記憶裝置。再者，並不限定於該情形。
(第1實施形態)
首先，參照圖式對第1實施形態之非揮發性半導體記憶裝置進行說明。圖1係表示記憶胞陣列與感測放大器之方塊圖。圖2係表示圖1之區域A中之區塊之模式圖。圖3係沿圖2之A-A線之剖面圖。圖4係沿圖2之B-B線之剖面圖。於本實施形態中，將複數之記憶體串以K連(其中，K為3以上之整數)配置成交錯狀，以鄰接之L根(其中，L為3以 上之整數)之位元線為單位，依序讀出連接於位元線之記憶胞之資料。具體而言，以K之值為4、L之值為3之情形為例進行說明。
如圖1所示，記憶胞陣列1包含區塊BLK0至BLKs。區塊BLK0至BLKs沿X方向(第1方向)延伸，且於Y方向(第2方向)並排設置。選擇閘極線SGS0、字元線WL0至WLm、選擇閘極線SGD0連接於區塊BLK0。選擇閘極線SGS1、字元線WL0至WLm、選擇閘極線SGD1連接於區塊BLK1。選擇閘極線SGS2、字元線WL0至WLm、選擇閘極線SGD2連接於區塊BLK2。選擇閘極線SGSs、字元線WL0至WLm(其中，m為2以上之整數)、選擇閘極線SGDs連接於區塊BLKs。
位元線BL0至BLn沿Y方向(第2方向)延伸，且於X方向(第1方向)並排設置。位元線BL0至BLn(其中，n為2以上之整數)將區塊BLK0至BLKs之各者與感測放大器2之間連接。感測放大器2讀出連接於位元線BL之記憶胞MC之資料。
如圖2所示，例如，於區塊BLK0與區塊BLK1，複數之記憶體串MS以4排配置成交錯狀。複數之記憶體串MS具有相同形狀，經由位元線接點BLC0或位元線接點BLC1而連接於位元線BL。位元線接點BLC0相對於X方向(第1方向)而設於一側(例如圖中左側)。位元線接點BLC1相對於X方向(第1方向)而設於另一側(例如圖中右側)。再者，關於相對於X方向(第1方向)設於一側(例如圖中左側)、相對於X方向(第1方向)設於另一側(例如圖中右側)之表述係於實施形態中相同，故而以下省略關於(例如圖中左側)、(例如圖中右側)之表述。
具體而言，位元線BL0(第1位元線)係經由位元線接點BLC0(第1位元線接點)，相對於Y方向(第2方向)自一側(例如圖中上側)觀察時連接於第1個記憶體串MS0。再者，關於相對於Y方向(第2方向)一側(例如圖中上側)之記載於實施形態中相同，故而以下省略關於(例如圖中上側)之表述。位元線BL1(第2位元線)係經由位元線接點BLC1(第2位 元線接點)，相對於Y方向(第2方向)自一側觀察時連接於第3個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0(第1位元線接點)，相對於Y方向(第2方向)自一側觀察時連接於第2個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC1(第2位元線接點)，相對於Y方向(第2方向)自一側觀察時連接於第4個記憶體串MS3。再者，位元線BL4(第5位元線)及以後之位元線重複具有相同之配置形狀，故而省略說明。
如圖3所示，半導體層12係設於矽基板11之第一主面上。半導體層12具有與矽基板11不同之導電型。此處，半導體層12係連接於源極線SL。記憶體串MS0與記憶體串MS4係於X方向(第1方向)上相互隔開地配置。記憶體串MS0與記憶體串MS4係設於半導體層12之第一主面上，且於圖中之Z方向(第3方向)貫通作為積層體之區塊BLK0。
於記憶體串MS0與記憶體串MS4之周圍，在半導體層12上積層形成有絕緣層13、導電層14、絕緣層15、導電層16、…、絕緣層15、導電層16、絕緣層17、導電層18、絕緣層19。記憶體串MS0與記憶體串MS4在內側部設有半導體支柱SEL，在外側部設有記憶體層ML。記憶體層ML係由具有例如捕獲電荷之ONO(氧化膜-氮化膜-氧化膜)構造之複數之絕緣膜構成。
記憶體串MS0與記憶體串MS4於Z方向(第3方向)形成有選擇電晶體STS、由記憶胞電晶體積層形成之記憶胞MC、及選擇電晶體STD。選擇電晶體STS係具有導電體層14成為閘極電極之MONOS構造之電晶體。記憶胞電晶體係具有導電體層16成為閘極電極之MONOS構造之電晶體。選擇電晶體STD係具有導電體層18成為閘極電極之MONOS構造之電晶體。
於絕緣層20埋設有位元線接點BL0。記憶體串MS0係經由位元線接點BLC0而連接於位元線BL0。記憶體串MS4係經由位元線接點 BLC0而連接於位元線BL4。
如圖4所示，於絕緣層20埋設有位元線接點BL1。記憶體串MS1係經由位元線接點BLC1而連接於位元線BL1。記憶體串MS5係經由位元線接點BLC1而連接於位元線BL5。
圖5係區塊之等效電路圖。圖6係表示記憶體串之電路圖。圖7係表示非揮發性半導體記憶裝置之方塊圖。圖8係表示感測放大器與位元線驅動器之電路圖。
如圖5所示，區塊BLK係於與矽基板11及半導體層12平行之平面內，沿X方向延伸，且於Y方向並排設置。
如圖6所示，記憶體串MC係由選擇電晶體STS、記憶胞MC、及選擇電晶體STD構成。選擇電晶體STS係由閘極連接於選擇閘極線SGS。記憶胞電晶體MCT0係由閘極連接於字元線WL0。記憶胞電晶體MCT1係由閘極連接於字元線WL1。記憶胞電晶體MCT2係由閘極連接於字元線WL2。記憶胞電晶體MCTm係由閘極連接於字元線WLm。選擇電晶體STD係由閘極連接於選擇閘極線SGD。
如圖7所示，非揮發性半導體記憶裝置90包含記憶胞陣列1、感測放大器2、列解碼器、及電壓產生電路5。非揮發性半導體記憶裝置90係三維NAND快閃記憶體。
記憶體控制器100與主機200進行資料及信號之授受。非揮發性半導體記憶裝置90與記憶體控制器100進行資料及信號之授受。記憶體控制器100產生控制非揮發性半導體記憶裝置90之動作、位址、及資料之各種命令，並輸出至非揮發性半導體記憶裝置90。
感測放大器2係連接於位元線BL0至BLn，於資料之讀出、寫入、及抹除時控制位元線之電壓。感測放大器2於讀出由記憶胞電晶體MCT保持之資料時，例如偵測位元線BL之電位。
列解碼器3係連接於字元線WL0~WLm，於資料之讀出、寫入、 及抹除時執行字元線WL之選擇及驅動。
控制部4基於對應於動作模式而自主機200供給之外部控制信號及命令，產生控制資料之寫入及抹除之序列之控制信號、及控制資料讀出之控制信號。該等控制信號被發送至列解碼器3、感測放大器2、及電壓產生電路5等。
控制部4於讀出記憶胞MC之資料時進行如下控制，即，以鄰接之L根位元線BL為單位，遮蔽非選擇位元線BL(設定為接地電位)並依序讀出連接於選擇位元線BL之記憶胞MC之資料。
電壓產生電路6根據自控制部4發送之各種控制信號，產生讀出電壓(Vread、VCGR)、寫入電壓(VPGM)、驗證電壓(VCGR_CV)、及抹除電壓(VERA)。電壓產生電路6產生記憶胞陣列1、感測放大器2、及列解碼器3之各動作所需之電壓。
如圖8所示，感測放大器2包含電容器CP、資料鎖存器DL1、電晶體NT1至NT7、及電晶體PT1。高電位側電源Vdd與源極線SL之間串列連接有電晶體PT1(Pch電晶體)、電晶體NT3(Nch電晶體)、電晶體NT4(Nch電晶體)、及電晶體NT5(Nch電晶體)。電晶體NT1至NT7、及電晶體PT1均為MOSFET。
此處，下述其他電晶體亦相同。電晶體NT5之另一端連接於低電位側電源(接地電位)Vss，但亦有設定為電壓較低電位側電源(接地電位)Vss高之胞源極電壓CELSRC之情形。該情形時，電晶體NT5之另一端例如經由源極線驅動器等而連接於源極線SL。
電晶體PT1係由閘極連接於控制線INV。電晶體NT3係由閘極連接於控制線HLL。電晶體NT4係由閘極連接於控制線XXL。電晶體NT5係由閘極連接於控制線INV。
電晶體NT1係一端連接於位元線BL之一端，另一端連接於節點N2(電晶體NT1與電晶體NT5之間之節點)，且閘極連接於控制線 BLCV。控制線BLCV為「高(High)」位準時，電晶體NT1將位元線BL與節點N2之間連接。
電晶體NT2(Nch電晶體)係一端連接於節點N3(電晶體PT1與電晶體NT3之間之節點)，另一端連接於節點N2，且閘極連接於控制線BLX。控制線BLX為「高(High)」位準時，電晶體NT2將節點N2與節點N3之間連接。
電容器CP係一端連接於節點N4，另一端連接於低電位側電源(接地電位)Vss。
節點N5與低電位側電源(接地電位)Vss之間串列連接有電晶體NT6(Nch電晶體)及電晶體NT6(Nch電晶體)。電晶體NT6係由閘極連接於控制線STB。電晶體NT7係由閘極連接於節點N4。
資料鎖存器DL1包含反相器IV1及反相器IV2。反相器IV1係輸入側連接於節點N5，輸出側連接於反相器IV2之輸入側。反相器IV2係輸出側連接於節點N5。資料鎖存器DL1將節點N5之資料鎖存。
基於控制部4之指示，當控制線INV為「高(High)」位準時，非選擇位元線BL被遮蔽(接地電位Vss)。
其次，參照圖9至圖14對以由4排交錯鄰接之3根位元線為單位讀出之情形進行說明。圖9係表示本實施形態中之以由4排交錯鄰接之3根位元線為單位讀出資料之情形的模式圖。圖10(a)係表示本實施形態中之讀出位元線BLa時產生之位元線接點電容之圖，圖10(b)係表示本實施形態中之讀出位元線BLb時產生之位元線接點電容之圖，圖10(c)係表示本實施形態中之讀出位元線BLc時產生之位元線接點電容之圖。圖11係表示以由4排交錯鄰接之2根位元線為單位讀出資料之第1比較例之情形的模式圖。圖12(a)係表示第1比較例中之讀出位元線BLev時產生之位元線接點電容之圖，圖12(b)係表示第1比較例中之讀出位元線BLod時產生之位元線接點電容的圖。圖13係比較本實施形 態與第1比較例之位元線接點電容之圖。圖14係表示位元線之資料讀出動作之時序圖。
如圖9(a)及圖9(b)所示，將位元線BL0(第1位元線)設為位元線BLa、將位元線BL1(第2位元線)設為位元線BLb、及將位元線BL2(第3位元線)設為位元線BLc，作為一個讀出單位而依序讀出記憶胞MC之資料。將位元線BL3(第4位元線)設為位元線BLa、將位元線BL4(第5位元線)設為位元線BLb、及將位元線BL5(第6位元線)設為位元線BLc，作為一個讀出單位而依序讀出記憶胞MC之資料。將位元線BL6(第7位元線)設為位元線BLa、將位元線BL7(第8位元線)設為位元線BLb、及將位元線BL8(第9位元線)設為位元線BLc，作為一個讀出單位而依序讀出記憶胞MC之資料。
如圖10(a)所示，於本實施形態中，於選擇位元線BLCa而讀出記憶胞MC之資料，不選擇位元線BLb及BLc而將其等遮蔽之情形時，記憶體串MS6與記憶體串MS9之間產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽而不產生位元線接點間電容C1。
如圖10(b)所示，於本實施形態中，於選擇位元線BLCb而讀出記憶胞MC之資料，不選擇位元線BLa及BLc而將其等遮蔽之情形時，由於周圍之記憶體串MS被遮蔽故而不產生位元線接點間電容C1。
如圖10(c)所示，於本實施形態中，於選擇位元線BLCc而讀出記憶胞MC之資料，不選擇位元線BLa及BLb而將其等遮蔽之情形時，記憶體串MS2與記憶體串MS5之間產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽而不產生位元線接點間電容C1。
如圖11(a)及圖11(b)所示，將位元線BL0(第1位元線)設為位元線BLev(偶數位元線)、將位元線BL1(第2位元線)設為位元線BLod(奇數位元線)，作為一個讀出單位而依序讀出記憶胞MC之資料。將位元線BL2(第3位元線)設為位元線BLev、將位元線BL3(第4位元線)設為位元 線BLod，作為一個讀出單位而依序讀出記憶胞MC之資料。將位元線BL4(第5位元線)設為位元線BLev、將位元線BL5(第6位元線)設為位元線BLod，作為一個讀出單位而依序讀出記憶胞MC之資料。將位元線BL6(第7位元線)設為位元線BLev、將位元線BL7(第8位元線)設為位元線BLod，作為一個讀出單位而依序讀出記憶胞MC之資料。將位元線BL8(第9位元線)設為位元線BLev、將位元線BL9(第10位元線)設為位元線BLod，作為一個讀出單位而依序讀出記憶胞MC之資料。
如圖12(a)所示，於第1比較例中，於選擇位元線BLev(偶數位元線)而讀出記憶胞MC之資料，且遮蔽位元線BLod(奇數位元線)之情形時，記憶體串MS0與記憶體串MS2之間、記憶體串MS0與記憶體串MS4之間、記憶體串MS2與記憶體串MS4之間、記憶體串MS4與記憶體串MS6之間、記憶體串MS4與記憶體串MS8之間、記憶體串MS6與記憶體串MS8之間分別產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽而不產生位元線接點間電容C1。
如圖12(b)所示，於第1比較例中，於選擇位元線BLod(奇數位元線)而讀出記憶胞MC之資料，且遮蔽位元線BLev(偶數位元線)之情形時，記憶體串MS1與記憶體串MS3之間、記憶體串MS3與記憶體串MS5之間、記憶體串MS3與記憶體串MS7之間、記憶體串MS5與記憶體串MS7之間、記憶體串MS7與記憶體串MS9之間分別產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽而不產生位元線接點間電容C1。
如圖13所示，於以位元線BLCa、位元線BLCb、及位元線BLCc為一個讀出單位之情形時(本實施形態之情況A1)，與以位元線BLev及位元線BLod為一個讀出單位之情形(第1比較例之情況A2)相比，可大幅降低位元線接點間電容。其結果，於本實施形態中，與第1比較例相比，可大幅實現讀出動作之高可靠性化。
具體而言，於本實施形態之情況A1之情形時，在位元線BL2、位元線BL5、位元線BL6、及位元線BL9分別產生位元線接點間電容C1。
另一方面，於第1比較例之情況A2之情形時，在位元線BL1產生位元線接點間電容C1。位元線BL0、位元線BL2、位元線BL5、位元線BL6、及位元線BL9分別產生2倍之位元線接點間電容C1。位元線BL3及位元線BL7分別產生3倍之位元線接點間電容C1。位元線BL4及位元線BL8分別產生4倍之位元線接點間電容C1。
如圖14所示，首先，於時刻T0與時刻T1之間讀出連接於位元線BLa之記憶胞MC之資料。該期間內位元線BLb及位元線BLc被遮蔽。
其次，於時刻T1與時刻T2之間讀出連接於位元線BLb之記憶胞MC之資料。該期間內位元線BLa及位元線BLc被遮蔽。
繼而，於時刻T2與時刻T3之間讀出連接於位元線BLc之記憶胞MC之資料。該期間內位元線BLa及位元線BLb被遮蔽。
此處，以連接於位元線BLa之記憶胞MC之資料之讀出為例進行說明。連接於位元線BLb之記憶胞MC之資料之讀出、連接於位元線BLc之記憶胞MC之資料之讀出相同，故而省略說明。
於時刻T0與時刻T1之間，將控制線INVb(連接於位元線BLb之感測放大器2之控制線INV)及控制線INVc(連接於位元線BLc之感測放大器2之控制線INV)設定為「高(High)」位準，位元線BLb及位元線BLc被遮蔽，且連接於經遮蔽之位元線BL之感測放大器2之節點N2被遮蔽。另一方面，將控制線INVa(連接於位元線BLa之感測放大器2之控制線INV)設定為「低(Low)」位準。
若到達時刻T11，使控制線BLCVa(連接於位元線BLa之感測放大器2之控制線BLCV)、連接於位元線BLa之感測放大器2之控制線BLX、感測放大器2之控制線HLL、及選擇閘極線SGD自「低(Low)」 位準變化為「高(High)」位準。其結果，讀出資料之位元線BLa自「低(Low)」位準變化為「高(High)」位準。此時，遮蔽位元線BLb之控制線BLCVb、遮蔽位元線BLc之控制線BLCVc亦自「低(Low)」位準變化為「高(High)」位準。
若到達時刻T12，控制線BLCVa至BLCVc、控制線BLX、及控制線HLL自「高(High)」位準變化為「低(Low)」位準。選擇閘極線SGS自「低(Low)」位準變化為「高(High)」位準。
若到達時刻T13，控制線XXL自「低(Low)」位準變化為「高(High)」位準。
若到達時刻T14，控制線BLCVa之電壓位準發生變化，位元線BL之電壓變化被傳遞至節點N4。再者，於記憶胞MC之資料為「0」資料之情形時，位元線BLa維持「高(High)」位準。於記憶胞之資料為「1」資料之情形時，位元線BLa自「高(High)」位準變化為「低(Low)」位準。若到達時刻T15，控制線XXL自「高(High)」位準變化為「低(Low)」位準。
若到達時刻T16，則控制線BLCVa至BLCVc變化為「低(Low)」位準，雖未圖示，但控制線STB亦自「低(Low)」位準變化為「高(High)」位準。其結果，記憶胞之資料被感測放大器2讀出。於該時點感測放大器2對連接於位元線La之記憶胞之資料讀出動作結束。
若到達時刻T17，選擇閘極線SGD及選擇閘極線SGS自「高(High)」位準變化為「低(Low)」位準。且位元線BLa變成「低(Low)」位準。
如上述般，於本實施形態之非揮發性半導體記憶裝置中，沿X方向延伸且於Y方向並排設置之區塊BLK0至BLKs係設於記憶胞陣列1。區塊BLK0至BLKs於X方向之一端側分別連接有選擇閘極線SGS0、字元線WL0至WLm、選擇閘極線SGD0，且於Y方向連接有位元線BL0至BLn。於區塊BLK0至BLKs之各者，複數之記憶體串MS以4排配置成 交錯狀。位元線BL0至BLn係經由位元線接點BLC0或位元線接點BLC1而分別與複數之記憶體串MS依序連接。控制部4於讀出記憶胞MC之資料時進行如下控制，即，以鄰接之3根位元線BL為單位，將非選擇位元線遮蔽而依序讀出連接於選擇位元線之記憶胞MC之資料。感測放大器2基於控制部4之指示而讀出記憶胞MC之資料。
因此，與以鄰接之偶數之位元線及奇數之位元線為單位，將非選擇位元線遮蔽而讀出連接於選擇位元線之記憶胞MC之資料的情形相比，可大幅降低位元線接點間電容。因此，可使非揮發性半導體記憶裝置90中之記憶胞MC之資料讀出動作大幅地高可靠性化。
再者，於本實施形態中，係基於控制部4之指示而進行記憶胞MC之資料讀出，但亦可替代地基於記憶體控制器100之指示而進行記憶胞MC之資料讀出。於本實施形態中，係應用於具有位元線BL配置於Z方向之上側、源極線SL配置於Z方向之下側之記憶體串MS的非揮發性半導體記憶裝置90，但亦可應用於具有位元線BL配置於Z方向之最上側、源極線SL配置於Z方向之上側之U型形狀之記憶體串的非揮發性半導體記憶裝置。
又，如圖15所示之第1變化例般，亦可在鄰接之2個區塊改變位元線接點BLC0及BLC1之配置。具體而言，如圖15所示，於區塊BLK0及BLK1，複數之記憶體串MS具有相同形狀且以4排配置成交錯狀。
於區塊BLK0，位元線BL0(第1位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第1個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第3個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第2個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC1，相對於Y方向自一側觀 察時連接於第4個記憶體串MS3。
相對於此，位元線BL0(第1位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第3個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第1個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第4個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第2個記憶體串MS3。
又，如圖16及圖17所示之第2變化例般，亦可於鄰接之2個區塊群改變位元線接點BLC0及BLC1之配置。具體而言，如圖15所示，記憶胞陣列1a包含區塊群GR1及GR2。區塊群GR1包含沿X方向延伸且於Y方向並排設置之區塊BLK10至BLK1s。區塊群GR2包含沿X方向延伸且於Y方向並排設置之區塊BLK20至BLK2s。
如圖17所示，區塊BLK10至BLK1s分別為與圖15所示之第1變化例之區塊BLK0相同之配置。區塊BLK20至BLK2s分別為與圖15所示之第1變化例之區塊BLK1相同之配置。
第1變化例及第2變化例係與第1實施形態同樣地，相比第1比較例而可大幅降低位元線接點間電容。因此，可使非揮發性半導體記憶裝置中之記憶胞MC之資料讀出動作大幅地高可靠性化。
(第2實施形態)
其次，參照圖式對第2實施形態之非揮發性半導體記憶裝置進行說明。圖18係表示以由4排交錯鄰接之3根位元線為單位讀出資料之情形的模式圖。本實施形態相對於第1實施形態而變更了位元線接點之配置。
如圖18所示，與第1實施形態同樣地，例如區塊BLK0及區塊1係由複數之記憶體串MS以4排配置成交錯狀。複數之記憶體串MS具有 相同形狀，且經由位元線接點BLC0或位元線接點BLC1而連接於位元線BL。位元線接點BLC0相對於X方向(第1方向)而設於一側。位元線接點BLC1相對於X方向(第1方向)而設於另一側。以鄰接之3根位元線為單位讀出資料。
具體而言，位元線BL0(第1位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第1個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第3個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第4個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第2個記憶體串MS3。再者，位元線BL4(第5位元線)及以後之位元線重複具有相同之配置形狀，故而省略說明。
其次，參照圖19至圖22對以由4排交錯鄰接之3根位元線為單位讀出之情形進行說明。圖19(a)係表示本實施形態中之讀出位元線BLa時產生之位元線接點電容之圖，圖19(b)係表示本實施形態中之讀出位元線BLb時產生之位元線接點電容之圖，圖19(c)係表示本實施形態中之讀出位元線BLc時產生之位元線接點電容的圖。圖20係表示以由4排交錯鄰接之2根位元線為單位讀出資料之第2比較例之情形的模式圖。圖21(a)係表示第2比較例中之讀出位元線BLev時產生之位元線接點電容之圖，圖21(b)係表示第2比較例中之讀出位元線BLod時產生之位元線接點電容的圖。圖22係比較本實施形態與第2比較例中之位元線接點電容之圖。
如圖19(a)所示，於本實施形態中，於選擇位元線BLCa而讀出記憶胞MC之資料，不選擇位元線BLb及BLc而將其等遮蔽之情形時，記憶體串MS0與記憶體串MS3之間產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽，故而不產生位元線接點間電容C1。
如圖19(b)所示，於本實施形態中，於選擇位元線BLCb而讀出記憶胞MC之資料，不選擇位元線BLa及BLc而將其等遮蔽之情形時，記憶體串MS4與記憶體串MS7之間產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽，故而不產生位元線接點間電容C1。
如圖19(c)所示，於本實施形態中，於選擇位元線BLCc而讀出記憶胞MC之資料，不選擇位元線BLa及BLb而將其等遮蔽之情形時，記憶體串MS2與記憶體串MS5之間產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽，故而不產生位元線接點間電容C1。
如圖20所示，於第2比較例中，係設為與第1實施形態所示之第1變化例相同之鄰接之位元線BLev(偶數位元線)及位元線BLod(奇數位元線)，作為一個讀出單位而依序讀出記憶胞MC之資料。於第2比較例中，位元線接點BLC0及BLC1為與本實施形態(參照圖18)相同之配置。
如圖21(a)所示，於第2比較例中，於選擇位元線BLev(偶數位元線)而讀出記憶胞MC之資料，並將位元線BLod(奇數位元線)遮蔽之情形時，記憶體串MS0與記憶體串MS4之間、記憶體串MS2與記憶體串MS6之間、及記憶體串MS4與記憶體串MS8之間分別產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽，故而不產生位元線接點間電容C1。
如圖21(b)所示，於第2比較例中，於選擇位元線BLod(奇數位元線)而讀出記憶胞MC之資料，並將位元線BLev(偶數位元線)遮蔽之情形時，記憶體串MS1與記憶體串MS3之間、記憶體串MS1與記憶體串MS5之間、記憶體串MS3與記憶體串MS5之間、記憶體串MS3與記憶體串MS7之間、記憶體串MS5與記憶體串MS7之間、記憶體串MS5與記憶體串MS9之間、及記憶體串MS7與記憶體串MS9之間分別產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽，故而不 產生位元線接點間電容C1。
如圖22所示，於將位元線BLCa、位元線BLCb、及位元線BLCc作為一個讀出單位之情形時(本實施形態之情況B1)，與將位元線BLev及位元線BLod作為一個讀出單位之情形(第2比較例之情況B2)相比，可大幅降低位元線接點間電容。其結果，於本實施形態中，與第2比較例相比可使讀出動作大幅地高可靠性化。
具體而言，於本實施形態之情況B1之情形時，在位元線BL0、位元線BL2至BL5、及位元線BL7分別產生位元線接點間電容C1。
另一方面，於第2比較例之情況B2之情形時，在位元線BL0、位元線BL2、位元線BL6、及位元線BL8分別產生位元線接點間電容C1。於位元線BL1、及位元線BL4分別產生2倍之位元線接點間電容C1。於位元線BL3及位元線BL7分別產生3倍之位元線接點間電容C1。於位元線BL5及位元線BL9分別產生4倍之位元線接點間電容C1。
如上所述，於本實施形態之非揮發性半導體記憶裝置中，在區塊BLK0至BLKs之各者，複數之記憶體串MS以4排配置成交錯狀。位元線BL0至BLn係經由位元線接點BLC0或位元線接點BLC1而分別與複數之記憶體串MS依序連接。位元線接點BLC0或位元線接點BLC1之配置與第1實施形態不同。因此，具有與第1實施形態相同之效果。
(第3實施形態)
其次，參照圖式對第3實施形態之非揮發性半導體記憶裝置進行說明。圖23係表示以由4排交錯鄰接之4根位元線為單位讀出資料之情形之模式圖。於本實施形態中，以鄰接之4根位元線為單位，依序讀出連接於位元線之記憶胞之資料。
如圖23所示，以鄰接之4根位元線(BLa至BLd)為單位讀出連接於位元線BL之記憶胞之資料。例如區塊BLK0及區塊1係由複數之記憶 體串MS以4排配置成交錯狀。複數之記憶體串MS具有相同形狀，且經由位元線接點BLC0或位元線接點BLC1而連接於位元線BL。位元線接點BLC0或位元線接點BLC1於自X方向觀察時係以鄰接之8個記憶體串為單位重複地配置。以鄰接之4根位元線(BLa至BLd)為單位讀出資料。
具體而言，位元線BL0(第1位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第1個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第3個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第2個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第4個記憶體串MS3。位元線BL4(第5位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第3個記憶體串MS4。位元線BL5(第6位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第1個記憶體串MS5。位元線BL6(第7位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第4個記憶體串MS6。位元線BL7(第8位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第2個記憶體串MS7。再者，位元線BL8(第9位元線)及以後之位元線重複具有相同之配置形狀，故而省略說明。
其次，參照圖24至27，對以由4排交錯鄰接之4根位元線為單位讀出之情形進行說明。圖24(a)係表示本實施形態中之讀出位元線BLa時產生之位元線接點電容之圖，圖24(b)係表示本實施形態中之讀出位元線BLb時產生之位元線接點電容之圖，圖24(c)係表示本實施形態中之讀出位元線BLc時產生之位元線接點電容之圖，圖24(d)係表示本實施形態中之讀出位元線BLd時產生之位元線接點電容的圖。圖20係 表示以由4排交錯鄰接之2根位元線為單位讀出資料之第3比較例之情形的模式圖。圖26(a)係表示第3比較例中之讀出位元線BLev時產生之位元線接點電容之圖，圖26(b)係表示第3比較例中之讀出位元線BLod時產生之位元線接點電容之圖。圖27係比較本實施形態與第3比較例中之位元線接點電容之圖。
如圖24(a)所示，於本實施形態中，於選擇位元線BLCa而讀出記憶胞MC之資料，不選擇位元線BLb至BLd而將其等遮蔽之情形時，由於周圍之記憶體串MS被遮蔽，故而不產生位元線接點間電容C1。
如圖24(b)所示，於本實施形態中，於選擇位元線BLCb而讀出記憶胞MC之資料，不選擇位元線BLa、BLc、及BLd而將其等遮蔽之情形時，由於周圍之記憶體串MS被遮蔽，故而不產生位元線接點間電容C1。
如圖24(c)所示，於本實施形態中，於選擇位元線BLCc而讀出記憶胞MC之資料，不選擇位元線BLa、BLb、及BLd而將其等遮蔽之情形時，由於周圍之記憶體串MS被遮蔽，故而不產生位元線接點間電容C1。
如圖24(d)所示，於本實施形態中，於選擇位元線BLCd而讀出記憶胞MC之資料，不選擇位元線BLa至BLc而將其等遮蔽之情形時，由於周圍之記憶體串MS被遮蔽，故而不產生位元線接點間電容C1。
如圖25所示，於第3比較例中位元線接點BLC0及BLC1為與本實施形態(參照圖23)相同之配置。
如圖26(a)所示，於第3比較例中，於選擇位元線BLev(偶數位元線)而讀出記憶胞MC之資料，並將位元線BLod(奇數位元線)遮蔽之情形時，記憶體串MS0與記憶體串MS2之間、記憶體串MS2與記憶體串MS4之間、及記憶體串MS4與記憶體串MS6之間分別產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽，故而不產生位元 線接點間電容C1。
如圖26(b)所示，於第3比較例中，於選擇位元線BLod(奇數位元線)而讀出記憶胞MC之資料，並將位元線BLev(偶數位元線)遮蔽之情形時，記憶體串MS1與記憶體串MS3之間、記憶體串MS5與記憶體串MS5之間、及記憶體串MS7與記憶體串MS9之間分別產生位元線接點間電容C1。其他則由於周圍之記憶體串MS被遮蔽，故而不產生位元線接點間電容C1。
如圖27所示，於將位元線BLCa至BLCd作為一個讀出單位之情形時(本實施形態之情況C1)，與將位元線BLev及位元線BLod作為一個讀出單位之情形(第3比較例之情況C2)相比，可大幅降低位元線接點間電容。其結果，於本實施形態中，與第3比較例相比，可使讀出動作大幅地高可靠性化。
具體而言，於本實施形態之情況C1之情形時，不產生位元線接點間電容C1。
另一方面，於第3比較例之情況C2之情形時，在位元線BL0、位元線BL2、位元線BL6、及位元線BL8分別產生位元線接點間電容C1。於位元線BL2至BL5、及位元線BL7分別產生2倍之位元線接點間電容C1。
如上述般，於本實施形態之非揮發性半導體記憶裝置中，在區塊BLK0至BLKs之各者，複數之記憶體串MS以4排配置成交錯狀。以鄰接之8根位元線BL為單位，連接於位元線接點BLC0或位元線接點BLC1。以鄰接之4根位元線為單位，依序讀出連接於位元線之記憶胞之資料。
於本實施形態之非揮發性半導體記憶裝置中，由於周圍之記憶體串MS被遮蔽，故而不產生位元線接點間電容C1。因此，可較第1實施形態之非揮發性半導體記憶裝置90而言使記憶胞MC之資料讀出動 作大幅地高可靠性化。
再者，如圖28所示之第3變化例般，亦可以鄰接之8根位元線BL為單位，連接於位元線接點BLC0或位元線接點BLC1。此處，配置與第3實施形態相比有所變更。
具體而言，位元線BL0(第1位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第3個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第1個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第4個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第2個記憶體串MS3。位元線BL4(第5位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第1個記憶體串MS4。位元線BL5(第6位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第3個記憶體串MS5。位元線BL6(第7位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第2個記憶體串MS6。位元線BL7(第8位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第4個記憶體串MS7。再者，位元線BL8(第9位元線)及以後之位元線重複具有相同之配置形狀，故而省略說明。
於第3變化例及第3實施形態中，自Y方向觀察時產生位元線接點間隔W1及位元線接點間隔W2。位元線接點間隔W1大於位元線接點間隔W2。
第3變化例係與實施形態同樣地可大幅降低位元線接點間電容。因此，可使非揮發性半導體記憶裝置中之記憶胞MC之資料讀出動作大幅地高可靠性化。
又，如圖29所示之第4變化例般，亦可將複數之記憶體串MS以3 排配置成交錯狀，以鄰接之3根位元線BL為單位，依序讀出連接於位元線之記憶胞之資料。
於區塊BLKa設有複數之記憶體串MS。複數之記憶體串MS具有相同形狀，且經由位元線接點BLC0、位元線接點BLC1、或位元線接點BLC2而連接於位元線BL。位元線接點BLC0相對於X方向(第1方向)而設於一側。位元線接點BLC1相對於X方向(第1方向)而設於另一側。位元線接點BLC2係設於中央部。
具體而言，位元線BL0(第1位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第3個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第1個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC2，相對於Y方向自一側觀察時連接於第2個記憶體串MS2。再者，位元線BL3(第4位元線)及以後之位元線重複具有相同之配置形狀，故而省略說明。
第4變化例係與實施形態同樣地可大幅降低位元線接點間電容。因此，可使非揮發性半導體記憶裝置中之記憶胞MC之資料讀出動作大幅地高可靠性化。
又，如圖30所示之第5變化例般，亦可將複數之記憶體串MS以5排配置成交錯狀，以鄰接之4根位元線BL為單位，依序讀出連接於位元線之記憶胞之資料。
於區塊BLKb設有複數之記憶體串MS。複數之記憶體串MS具有相同形狀，且經由位元線接點BLC0、位元線接點BLC1、位元線接點BLC0a、位元線接點BLC0b、或位元線接點BLC0c而連接於位元線BL。位元線接點BLC0a相對於X方向(第1方向)而設於一側。位元線接點BLC0b係設於中央部。位元線接點BLC0c相對於X方向(第1方向)而設於另一側。
具體而言，位元線BL0(第1位元線)係經由位元線接點BLC0a，相對於Y方向自一側觀察時連接於第1個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC0b，相對於Y方向自一側觀察時連接於第3個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0c，相對於Y方向自一側觀察時連接於第5個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第4個記憶體串MS3。位元線BL4(第5位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第2個記憶體串MS4。再者，位元線BL5(第6位元線)及以後之位元線重複具有相同之配置形狀，故而省略說明。
第5變化例係與實施形態同樣地可大幅降低位元線接點間電容。因此，可使非揮發性半導體記憶裝置中之記憶胞MC之資料讀出動作大幅地高可靠性化。
又，如圖31所示之第6變化例般，以鄰接之8根位元線BL為單位，連接於位元線接點BLC0或位元線接點BLC1。亦可使鄰接於區塊BLK0之區塊BLK1之位元線接點BLC0或位元線接點BLC1之配置相對於區塊BLK0而進行變更。
具體而言，於區塊BLK0中，位元線BL0(第1位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第1個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第3個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第4個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第2個記憶體串MS3。位元線BL4(第5位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第1個記憶體串MS4。位元線BL5(第6位元線)係經由位元線接點BLC1，相 對於Y方向自一側觀察時連接於第3個記憶體串MS5。位元線BL6(第7位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第4個記憶體串MS6。位元線BL7(第8位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第2個記憶體串MS7。
相對於此，於區塊BLK1中，位元線BL0(第1位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第3個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第1個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第2個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第4個記憶體串MS3。位元線BL4(第5位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第3個記憶體串MS4。位元線BL5(第6位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第1個記憶體串MS5。位元線BL6(第7位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第2個記憶體串MS6。位元線BL7(第8位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第4個記憶體串MS7。再者，位元線BL8(第9位元線)及以後之位元線重複具有相同之配置形狀，故而省略說明。
第6變化例係與實施形態同樣地可大幅降低位元線接點間電容。因此，可使非揮發性半導體記憶裝置中之記憶胞MC之資料讀出動作大幅地高可靠性化。
又，如圖32所示之第7變化例般，以鄰接之8根位元線BL為單位，連接於位元線接點BLC0或位元線接點BLC1。亦可使鄰接於區塊BLK0之區塊BLK1之位元線接點BLC0或位元線接點BLC1之配置相對 於區塊BLK0而進行變更。
具體而言，於區塊BLK0中，位元線BL0(第1位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第1個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第3個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第2個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第4個記憶體串MS3。位元線BL4(第5位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第3個記憶體串MS4。位元線BL5(第6位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第1個記憶體串MS5。位元線BL6(第7位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第4個記憶體串MS6。位元線BL7(第8位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第2個記憶體串MS7。
相對於此，於區塊BLK1中，位元線BL0(第1位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第3個記憶體串MS0。位元線BL1(第2位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第1個記憶體串MS1。位元線BL2(第3位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第4個記憶體串MS2。位元線BL3(第4位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第2個記憶體串MS3。位元線BL4(第5位元線)係經由位元線接點BLC0，相對於Y方向自一側觀察時連接於第1個記憶體串MS4。位元線BL5(第6位元線)係經由位元線接點BLC1，相對於Y方向自一側觀察時連接於第3個記憶體串MS5。位元線BL6(第7位元線)係經由位元線接點BLC0，相對於Y方向自一側觀 察時連接於第2個記憶體串MS6。位元線BL7(第8位元線)係經由位元線接點BLC1，相對於Y方向(第2方向)自一側觀察時連接於第4個記憶體串MS7。再者，位元線BL8(第9位元線)及以後之位元線重複具有相同之配置形狀，故而省略說明。
第7變化例係與實施形態同樣地可大幅降低位元線接點間電容。因此，可使非揮發性半導體記憶裝置中之記憶胞MC之資料讀出動作大幅地高可靠性化。
再者，於實施形態及變化例中，係應用於三維NAND快閃記憶體，但不一定限定於此。例如，可應用於使沿Z方向形成之記憶體串以K連配置成交錯狀之三維半導體記憶裝置。
關於記憶胞陣列之構成，例如記載於「三維積層非揮發性半導體記憶體」之美國專利申請公開2009/0267128號公報(美國專利申請12/407,403號)。又，記載於「三維積層非揮發性半導體記憶體」之美國專利申請公開2009/0268522號公報(美國專利申請12/406,524號)、「非揮發性半導體記憶裝置及其製造方法」之美國專利申請公開2010/0207195號公報(美國專利申請12/679,991號)、「半導體記憶體及其製造方法」之美國專利申請公開2011/0284946號公報(美國專利申請12/532,030號)。該等專利申請之全部內容以參照之方式引用入本案說明書。
再者，於NAND型快閃記憶體之各實施形態中，
(1)讀出動作中，
對A位準之讀出動作中被選擇之字元線施加之電壓為例如0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V之任一者之間。
對B位準之讀出動作中被選擇之字元線施加之電壓為例如1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、 1.95V~2.1V、2.1V~2.3V之任一者之間。
對C位準之讀出動作中被選擇之字元線施加之電壓為例如3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V之任一者之間。
作為讀出動作之時間(tR)，亦可為例如25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作係如上述般包含編程動作及驗證動作。寫入動作中，
最初對編程動作時被選擇之字元線施加之電壓為例如13.7V~14.3V之間。並不限定於此，亦可為例如13.7V~14.0V、14.0V~14.6V之任一者之間。
亦可改變對第奇數個字元線進行寫入時最初對被選擇之字元線施加之電壓、及對第偶數個字元線進行寫入時最初對被選擇之字元線施加的電壓。
將編程動作設為ISPP方式(Incremental Step Pulse Program，增量階躍脈波編程)時，作為步升電壓可列舉例如0.5V左右。
作為對非選擇之字元線施加之電壓，亦可為例如6.0V~7.3V之間。並不限定於該情形，可為例如7.3V~8.4V之間，亦可6.0V以下。
亦可根據非選擇之字元線為第奇數個字元線、還是第偶數個字元線，來改變要施加之路徑電壓。
作為寫入動作之時間(tProg)，亦可為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)抹除動作中，
最初對形成於半導體基板上部且上方配置有上述記憶胞之井施加之電壓為例如12V~13.6V之間。並不限定於該情形，亦可為例如 13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。
作為抹除動作之時間(tErase)，亦可為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之構造為，
包含於半導體基板(矽基板)上介隔膜厚為4~10nm之隧道絕緣膜而配置之電荷蓄積層。該電荷蓄積層可為膜厚2~3nm之SiN、或SiON等之絕緣膜與膜厚3~8nm之多晶矽之積層構造。又，多晶矽中亦可添加Ru等金屬。於電荷蓄積層之上具有絕緣膜。該絕緣膜具有例如被膜厚3~10nm之下層High-k膜與膜厚3~10nm之上層High-k膜夾著的膜厚4~10nm之氧化矽膜。High-k膜列舉HfO等。又，氧化矽膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上經由膜厚3~10nm之功函數調整用之材料而形成有膜厚30nm~70nm之控制電極。此處功函數調整用之材料為TaO等金屬氧化膜、TaN等金屬氮化膜。控制電極可使用W等。
又，可於記憶胞間形成氣隙。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提示者，並不意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨，且包含於申請專利範圍所記載之發明及其均等範圍內。
本發明可考慮如以下之附記所記載之構成。
(附記1)
一種非揮發性半導體記憶裝置，其特徵在於包括：複數之區塊，其等於與基板平行之平面內，沿第1方向延伸，且於與上述第1方向正交之第2方向並排設置，由絕緣層與導電層交替重 複而積層形成；複數之記憶體串，其等於與上述第1及第2方向正交之第3方向貫通上述複數之區塊之各者，於內側部設有半導體支柱，於外側部設有記憶體層，於上述第3方向具有由複數之記憶胞電晶體積層形成之記憶胞，且於上述複數之區塊之各者以K連(其中，K為3以上之整數)配置成交錯狀；複數之位元線接點，其等分別設於上述複數之記憶體串之上部；複數之位元線，其等經由上述位元線接點而連接於上述記憶體串，且於上述第2方向並排設置；及控制部，其進行如下控制，即，以鄰接之L根(其中，L為3以上之整數)之位元線為單位，依序讀出連接於上述位元線之記憶胞之資料。
(附記2)
如附記1所記載之非揮發性半導體記憶裝置，其特徵在於：上述控制部於讀出連接於上述L根位元線內之被選擇之位元線之上述記憶胞之資料時，將非選擇之位元線遮蔽為接地電位。
(附記3)
如附記1或2所記載之非揮發性半導體記憶裝置，其特徵在於：於上述位元線之一端側設有感測放大器，上述感測放大器基於上述控制部之指示而遮蔽上述非選擇之位元線。
(附記4)
如附記1至3中任一項所記載之非揮發性半導體記憶裝置，其特徵在於：上述複數之記憶體串具有相同形狀，於上述n之值為4之情形時，上述位元線接點設有相對於上述第1方向而設於一側之第1位元線接點及設於另一側之第2位元線接點之兩種，上述複數之位元線以第1 至4位元線為單位，上述第1位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串。
(附記5)
如附記1至3中任一項所記載之非揮發性半導體記憶裝置，其特徵在於：上述複數之記憶體串具有相同形狀，於上述n之值為4之情形時，上述位元線接點設有相對於上述第1方向設於一側之第1位元線接點及設於另一側之第2位元線接點之兩種，上述複數之位元線以第1至4位元線為單位，上述第1位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串。
(附記6)
如附記1至3中任一項所記載之非揮發性半導體記憶裝置，其特徵在於：上述複數之記憶體串具有相同形狀，於上述n之值為4之情形 時，上述位元線接點設有相對於上述第1方向設於一側之第1位元線接點及設於另一側之第2位元線接點之兩種，上述複數之位元線以第1至4位元線為單位，複數之區塊以第1區塊及與上述第1區塊鄰接配置之第2區塊為單位，上述第1區塊中，上述第1位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，於上述第2區塊中，上述第1位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串。
(附記7)
如附記1至3中任一項所記載之非揮發性半導體記憶裝置，其特徵在於：上述複數之記憶體串具有相同形狀，於上述n之值為4之情形時，上述位元線接點設有相對於上述第1方向設於一側之第1位元線接 點及設於另一側之第2位元線接點之兩種，上述複數之位元線以第1至8位元線為單位，上述第1位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第5位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第6位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第7位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第8位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串。
(附記8)
如附記1至3中任一項所記載之非揮發性半導體記憶裝置，其特徵在於：上述複數之記憶體串具有相同形狀，於上述n之值為4之情形時，上述位元線接點設有相對於上述第1方向設於一側之第1位元線接點及設於另一側之第2位元線接點之兩種，上述複數之位元線以第1至4位元線為單位，由複數之區塊構成之第1區塊群與由複數之區塊構成之第2區塊群鄰接配置，於上述第1區塊群之區塊之各者中， 上述第1位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第2區塊群之區塊之各者中，上述第1位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串。
(附記9)
如附記1至3中任一項所記載之非揮發性半導體記憶裝置，其特徵在於：上述複數之記憶體串具有相同形狀，於上述n之值為4之情形時，上述位元線接點設有相對於上述第1方向設於一側之第1位元線接點及設於另一側之第2位元線接點之兩種，上述複數之位元線以第1至8位元線為單位，上述複數之區塊以第1區塊及與上述第1區塊鄰接配置之第2區塊為單位，於上述第1區塊中，上述第1位元線經由上述第1位元線接點，相對於上述第2方向自 一側觀察時連接於第1個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第5位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第6位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第7位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第8位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，於上述第2區塊中，上述第1位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第5位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串， 上述第6位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第7位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第8位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串。
(附記10)
如附記1至3中任一項所記載之非揮發性半導體記憶裝置，其特徵在於：上述複數之記憶體串具有相同形狀，於上述n之值為4之情形時，上述位元線接點設有相對於上述第1方向設於一側之第1位元線接點及設於另一側之第2位元線接點之兩種，上述複數之位元線以第1至8位元線為單位，上述複數之區塊以第1區塊及與上述第1區塊鄰接配置之第2區塊為單位，於上述第1區塊中，上述第1位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第5位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第6位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串， 上述第7位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第8位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，於上述第2區塊中，上述第1位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第2位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第3位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串，上述第4位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第5位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第1個記憶體串，上述第6位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第3個記憶體串，上述第7位元線經由上述第1位元線接點，相對於上述第2方向自一側觀察時連接於第2個記憶體串，上述第8位元線經由上述第2位元線接點，相對於上述第2方向自一側觀察時連接於第4個記憶體串。
BL0~BL7‧‧‧位元線
BLC0、BLC1‧‧‧位元線接點
BLK0、BLK1‧‧‧區塊
MS0~MS7‧‧‧記憶體串

Claims (5)

  1. 一種非揮發性半導體記憶裝置，其包括：複數之區塊，其等於與基板平行之平面內，沿第1方向延伸，且於與上述第1方向正交之第2方向並排設置，由絕緣層與導電層交替重複而積層形成；複數之記憶體串，其等具有記憶胞，且於上述複數之區塊之各者以K排(其中，K為大於等於3之整數)配置成交錯狀，該記憶胞係於與上述第1及第2方向正交之第3方向貫通上述複數之區塊之各者，於內側部設有半導體支柱，於外側部設有記憶體層，且於上述第3方向由複數之記憶胞電晶體所積層形成；複數之位元線接點，其等分別設於上述複數之記憶體串之上部；複數之位元線，其等係經由上述位元線接點而連接於上述記憶體串，且於上述第2方向並排設置；及控制部，其進行如下控制：以鄰接之L條(其中，L為3以上之整數)之位元線為單位，依序讀出連接於上述位元線之記憶胞的資料。
  2. 如請求項1之非揮發性半導體記憶裝置，其中上述控制部於讀出上述記憶胞之資料的情形時，將非選擇之位元線遮蔽為接地電位，上述記憶胞係連接於上述L條位元線內之被選擇之位元線。
  3. 如請求項1或2之非揮發性半導體記憶裝置，其中於上述位元線之一端側設有感測放大器，上述感測放大器基於上述控制部之指示而遮蔽上述非選擇之位元線。
  4. 如請求項1或2之非揮發性半導體記憶裝置，其中上述記憶體串於上述位元線與上述記憶胞之一端之間設有第1選擇電晶體，於 上述記憶胞之另一端與源極線之間設有第2選擇電晶體。
  5. 如請求項1或2之非揮發性半導體記憶裝置，其中上述非揮發性半導體記憶裝置為三維NAND快閃記憶體。
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