CN104916329A - 非易失性半导体存储装置 - Google Patents
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Abstract
本发明使非易失性半导体存储装置的读出动作成为高可靠性。根据一实施方式，多个存储串具有存储单元，该存储单元在与第1及第2方向交叉的第3方向贯通多个区块的各者，在内侧部设有半导体支柱，在外侧部设有存储层，在第3方向由多个存储单元晶体管所积层形成多个位线连接于存储串，且在第2方向并排设置。控制部进行如下控制，即，以并排设置的L条的位线为单位，依次读出连接于位线的存储单元的数据，其中，L为大于等于3的整数。
Description
[相关申请案]
本申请案享受以日本专利申请2014-49430号(申请日：2014年3月12日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种非易失性半导体存储装置。
背景技术
近年来，大量开发出将存储单元纵向积层配置的三维非易失性半导体存储装置。
发明内容
本实施方式提供一种可使读出动作成为高可靠性的非易失性半导体存储装置。
根据一实施方式，非易失性半导体存储装置包含多个区块、多个存储串、多个位线接点、多个位线、及控制部。多个区块是在与基板平行的平面内，沿着第1方向延伸，并排设于与第1方向交叉的第2方向，由绝缘层与导电层交替重复地积层形成。多个存储串具有存储单元，该存储单元是在与第1及第2方向交叉的第3方向贯通多个区块的各者，在内侧部设有半导体柱，在外侧部设有存储层，且该存储单元是在第3方向由多个存储单元晶体管所积层形成。多个位线是连接于存储串，在第2方向并排设置。控制部进行如下控制，即，以并排设置的L条的位线为单位，依次读出连接于位线的存储单元的数据，其中，L为3以上的整数。
附图说明
图1是表示第1实施方式的存储单元阵列与感测放大器的框图。
图2是表示图1的区域A中的区块的示意图。
图3是沿着图2的A-A线的剖视图。
图4是沿着图2的B-B线的剖视图。
图5是第1实施方式的区块的等效电路图。
图6是表示第1实施方式的存储串的电路图。
图7是表示第1实施方式的非易失性半导体存储装置的框图。
图8是表示第1实施方式的感测放大器与位线驱动器的电路图。
图9(a)及(b)是表示第1实施方式的以由4连锯齿邻接的3根位线为单位读出数据的情况下的示意图。
图10(a)是表示本实施方式中的读出位线BLa时产生的位线接点电容的图，(b)是表示本实施方式中的读出位线BLb时产生的位线接点电容的图，(c)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图。
图11(a)及(b)是表示以由4连锯齿邻接的2根位线为单位读出数据的第1比较例的情况的示意图。
图12(a)是表示第1比较例中的读出位线BLev时产生的位线接点电容的图，(b)是表示第1比较例中的读出位线BLod时产生的位线接点电容的图。
图13是比较本实施方式与第1比较例中的位线接点电容的图。
图14是表示第1实施方式的连接于位线的存储单元的数据读出动作的时序图。
图15是表示图1的区域A中的第1变形例的区块的示意图。
图16是表示第2变形例的存储单元阵列的框图。
图17是表示图16的区域B及区域C中的区块的示意图。
图18是表示第2实施方式中的以由4连锯齿邻接的3根位线为单位读出数据的情况的示意图。
图19(a)是表示本实施方式中的读出位线BLa时产生的位线接点电容的图，(b)是表示本实施方式中的读出位线BLb时产生的位线接点电容的图，(c)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图。
图20是表示以由4连锯齿邻接的2根位线为单位读出数据的第2比较例的情况的示意图。
图21(a)是表示第2比较例中的读出位线BLev时产生的位线接点电容的图，(b)是表示第2比较例中的读出位线BLod时产生的位线接点电容的图。
图22是比较本实施方式与第2比较例的位线接点电容的图。
图23(a)及(b)是表示第3实施方式中的以由4连锯齿邻接的4根位线为单位读出数据的情况的示意图。
图24(a)是表示本实施方式中的读出位线BLa时产生的位线接点电容的图，(b)是表示本实施方式中的读出位线BLb时产生的位线接点电容的图，(c)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图，(d)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图。
图25(a)及(b)是表示以由4连锯齿邻接的2根位线为单位读出数据的第3比较例的情况的示意图。
图26(a)是表示第3比较例中的读出位线BLev时产生的位线接点电容的图，(b)是表示第3比较例中的读出位线BLod时产生的位线接点电容的图。
图27是比较实施方式与第3比较例的位线接点电容的图。
图28是表示第3变形例的4连锯齿的区块的示意图。
图29是表示以由3连锯齿邻接的3根位线为单位读出数据时的第4变形例的示意图。
图30是表示以由4连锯齿邻接的4根位线为单位读出数据的第5变形例的情况的示意图。
图31是表示图1的区域A中的第6变形例的区块的示意图。
图32是表示图1的区域A中的第7变形例的区块的示意图。
具体实施方式
下面，一边参照附图一边对本发明的实施方式进行说明。在非易失性半导体存储装置中，若考虑存储器芯片的容量、页长、区块大小等，则有效的是将存储串呈锯齿状配置。在存储串为锯齿状的情况下，会受到因邻接的位线接点彼此的电容产生的噪音。若接收的噪音的量增加，则存在产生读出动作的可靠性下降、读出时间的长时间化等问题。
实施方式的非易失性半导体存储装置是将包含例如由存储单元晶体管纵向积层形成的存储单元的存储串呈锯齿状配置而成的三维非易失性半导体存储装置。此外，并不限定于该情况。
(第1实施方式)
首先，参照附图对第1实施方式的非易失性半导体存储装置进行说明。图1是表示存储单元阵列与感测放大器的框图。图2是表示图1的区域A中的区块的示意图。图3是沿着图2的A-A线的剖视图。图4是沿着图2的B-B线的剖视图。在本实施方式中，将多个存储串以K连(其中，K为3以上的整数)配置成锯齿状，以邻接的L根(其中，L为3以上的整数)的位线为单位，依次读出连接于位线的存储单元的数据。具体来说，以K的值为4、L的值为3的情况为例进行说明。
如图1所示，存储单元阵列1包含区块BLK0至BLKs。区块BLK0至BLKs沿着X方向(第1方向)延伸，且在Y方向(第2方向)并排设置。选择栅极线SGS0、字线WL0至WLm、选择栅极线SGD0连接于区块BLK0。选择栅极线SGS1、字线WL0至WLm、选择栅极线SGD1连接于区块BLK1。选择栅极线SGS2、字线WL0至WLm、选择栅极线SGD2连接于区块BLK2。选择栅极线SGSs、字线WL0至WLm(其中，m为2以上的整数)、选择栅极线SGDs连接于区块BLKs。
位线BL0至BLn沿着Y方向(第2方向)延伸，且在X方向(第1方向)并排设置。位线BL0至BLn(其中，n为2以上的整数)将区块BLK0至BLKs的各者与感测放大器2之间连接。感测放大器2读出连接于位线BL的存储单元MC的数据。
如图2所示，例如，在区块BLK0与区块BLK1，多个存储串MS以4连配置成锯齿状。多个存储串MS具有相同形状，经由位线接点BLC0或位线接点BLC1而连接于位线BL。位线接点BLC0相对于X方向(第1方向)而设于一侧(例如图中左侧)。位线接点BLC1相对于X方向(第1方向)而设于另一侧(例如图中右侧)。此外，关于相对于X方向(第1方向)设于一侧(例如图中左侧)、相对于X方向(第1方向)设于另一侧(例如图中右侧)的表述在实施方式中相同，因此以下省略关于(例如图中左侧)、(例如图中右侧)的表述。
具体来说，位线BL0(第1位线)是经由位线接点BLC0(第1位线接点)，相对于Y方向(第2方向)从一侧(例如图中上侧)观察时连接于第1个存储串MS0。此外，关于相对于Y方向(第2方向)一侧(例如图中上侧)的记载于实施方式中相同，因此以下省略关于(例如图中上侧)的表述。位线BL1(第2位线)是经由位线接点BLC1(第2位线接点)，相对于Y方向(第2方向)从一侧观察时连接于第3个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0(第1位线接点)，相对于Y方向(第2方向)从一侧观察时连接于第2个存储串MS2。位线BL3(第4位线)是经由位线接点BLC1(第2位线接点)，相对于Y方向(第2方向)从一侧观察时连接于第4个存储串MS3。此外，位线BL4(第5位线)及以后的位线重复具有相同的配置形状，因此省略说明。
如图3所示，半导体层12设于硅基板11的第一主面上。半导体层12具有与硅基板11不同的导电型。于此，半导体层12是连接于源极线SL。存储串MS0与存储串MS4是在X方向(第1方向)上相互隔开地配置。存储串MS0与存储串MS4设于半导体层12的第一主面上，且在图中的Z方向(第3方向)贯通作为积层体的区块BLK0。
在存储串MS0与存储串MS4的周围，在半导体层12上积层形成有绝缘层13、导电层14、绝缘层15、导电层16、…、绝缘层15、导电层16、绝缘层17、导电层18、绝缘层19。存储串MS0与存储串MS4在内侧部设有半导体柱SEL，在外侧部设有存储层ML。存储层ML是由具有例如捕获电荷的ONO(氧化膜-氮化膜-氧化膜)结构的多个绝缘膜构成。
存储串MS0与存储串MS4于Z方向(第3方向)形成有选择晶体管STS、由存储单元晶体管积层形成的存储单元MC、及选择晶体管STD。选择晶体管STS是具有导电体层14成为栅极电极的MONOS结构的晶体管。存储单元晶体管是具有导电体层16成为栅极电极的MONOS结构的晶体管。选择晶体管STD是具有导电体层18成为栅极电极的MONOS结构的晶体管。
在绝缘层20埋设有位线接点BL0。存储串MS0是经由位线接点BLC0而连接于位线BL0。存储串MS4是经由位线接点BLC0而连接于位线BL4。
如图4所示，在绝缘层20埋设有位线接点BL1。存储串MS1是经由位线接点BLC1而连接于位线BL1。存储串MS5是经由位线接点BLC1而连接于位线BL5。
图5是区块的等效电路图。图6是表示存储串的电路图。图7是表示非易失性半导体存储装置的框图。图8是表示感测放大器与位线驱动器的电路图。
如图5所示，区块BLK是在与硅基板11及半导体层12平行的平面内，沿着X方向延伸，且在Y方向并排设置。
如图6所示，存储串MC是由选择晶体管STS、存储单元MC、及选择晶体管STD构成。选择晶体管STS是由栅极连接于选择栅极线SGS。存储单元晶体管MCT0是由栅极连接于字线WL0。存储单元晶体管MCT1是由栅极连接于字线WL1。存储单元晶体管MCT2是由栅极连接于字线WL2。存储单元晶体管MCTm是由栅极连接于字线WLm。选择晶体管STD是由栅极连接于选择栅极线SGD。
如图7所示，非易失性半导体存储装置90包含存储单元阵列1、感测放大器2、行解码器、及电压产生电路5。非易失性半导体存储装置90是三维NAND闪速存储器。
存储器控制器100与主机200进行数据及信号的授受。非易失性半导体存储装置90与存储器控制器100进行数据及信号的授受。存储器控制器100产生控制非易失性半导体存储装置90的动作、地址、及数据的各种命令，并输出至非易失性半导体存储装置90。
感测放大器2是连接于位线BL0至BLn，在数据的读出、写入、及抹除时控制位线的电压。感测放大器2于读出由存储单元晶体管MCT保持的数据时，例如侦测位线BL的电位。
行解码器3是连接于字线WL0～WLm，在数据的读出、写入、及抹除时执行字线WL的选择及驱动。
控制部4基于对应于动作模式而自主机200供给的外部控制信号及命令，产生控制数据的写入及抹除的序列的控制信号、及控制数据读出的控制信号。这些控制信号被发送至行解码器3、感测放大器2、及电压产生电路5等。
控制部4于读出存储单元MC的数据时进行如下控制，即，以邻接的L根位线BL为单位，遮蔽非选择位线BL(设定为接地电位)并依次读出连接于选择位线BL的存储单元MC的数据。
电压产生电路6根据从控制部4发送的各种控制信号，产生读出电压(Vread、VCGR)、写入电压(VPGM)、验证电压(VCGR_CV)、及抹除电压(VERA)。电压产生电路6产生存储单元阵列1、感测放大器2、及行解码器3的各动作所需的电压。
如图8所示，感测放大器2包含电容器CP、数据锁存器DL1、晶体管NT1至NT7、及晶体管PT1。高电位侧电源Vdd与源极线SL之间串列连接有晶体管PT1(Pch晶体管)、晶体管NT3(Nch晶体管)、晶体管NT4(Nch晶体管)、及晶体管NT5(Nch晶体管)。晶体管NT1至NT7、及晶体管PT1均为MOSFET。
于此，下述其他晶体管也相同。晶体管NT5的另一端连接于低电位侧电源(接地电位)Vss，但也有设定为电压比低电位侧电源(接地电位)Vss高的单元源极电压CELSRC的情况。该情况下，晶体管NT5的另一端例如经由源极线驱动器等而连接于源极线SL。
晶体管PT1是由栅极连接于控制线INV。晶体管NT3是由栅极连接于控制线HLL。晶体管NT4是由栅极连接于控制线XXL。晶体管NT5是由栅极连接于控制线INV。
晶体管NT1是一端连接于位线BL的一端，另一端连接于节点N2(晶体管NT1与晶体管NT5之间的节点)，且栅极连接于控制线BLCV。控制线BLCV为“High(高)”电平时，晶体管NT1将位线BL与节点N2之间连接。
晶体管NT2(Nch晶体管)是一端连接于节点N3(晶体管PT1与晶体管NT3之间的节点)，另一端连接于节点N2，且栅极连接于控制线BLX。控制线BLX为“High”电平时，晶体管NT2将节点N2与节点N3之间连接。
电容器CP是一端连接于节点N4，另一端连接于低电位侧电源(接地电位)Vss。
节点N5与低电位侧电源(接地电位)Vss之间串列连接有晶体管NT6(Nch晶体管)及晶体管NT6(Nch晶体管)。晶体管NT6是由栅极连接于控制线STB。晶体管NT7是由栅极连接于节点N4。
数据锁存器DL1包含反相器IV1及反相器IV2。反相器IV1是输入侧连接于节点N5，输出侧连接于反相器IV2的输入侧。反相器IV2是输出侧连接于节点N5。数据锁存器DL1将节点N5的数据锁存。
基于控制部4的指示，当控制线INV为“High”电平时，非选择位线BL被遮蔽(接地电位Vss)。
接着，参照图9至图14对以由4连锯齿邻接的3根位线为单位读出的情况进行说明。图9是表示本实施方式中的以由4连锯齿邻接的3根位线为单位读出数据的情况的示意图。图10(a)是表示本实施方式中的读出位线BLa时产生的位线接点电容的图，图10(b)是表示本实施方式中的读出位线BLb时产生的位线接点电容的图，图10(c)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图。图11是表示以由4连锯齿邻接的2根位线为单位读出数据的第1比较例的情况的示意图。图12(a)是表示第1比较例中的读出位线BLev时产生的位线接点电容的图，图12(b)是表示第1比较例中的读出位线BLod时产生的位线接点电容的图。图13是比较本实施方式与第1比较例的位线接点电容的图。图14是表示位线的数据读出动作的时序图。
如图9(a)及图9(b)所示，将位线BL0(第1位线)设为位线BLa、将位线BL1(第2位线)设为位线BLb、及将位线BL2(第3位线)设为位线BLc，作为一个读出单位而依次读出存储单元MC的数据。将位线BL3(第4位线)设为位线BLa、将位线BL4(第5位线)设为位线BLb、及将位线BL5(第6位线)设为位线BLc，作为一个读出单位而依次读出存储单元MC的数据。将位线BL6(第7位线)设为位线BLa、将位线BL7(第8位线)设为位线BLb、及将位线BL8(第9位线)设为位线BLc，作为一个读出单位而依次读出存储单元MC的数据。
如图10(a)所示，在本实施方式中，在选择位线BLCa而读出存储单元MC的数据，不选择位线BLb及BLc而将它们遮蔽的情况下，存储串MS6与存储串MS9之间产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽而不产生位线接点间电容C1。
如图10(b)所示，在本实施方式中，在选择位线BLCb而读出存储单元MC的数据，不选择位线BLa及BLc而将它们遮蔽的情况下，由于周围的存储串MS被遮蔽因此不产生位线接点间电容C1。
如图10(c)所示，在本实施方式中，在选择位线BLCc而读出存储单元MC的数据，不选择位线BLa及BLb而将它们遮蔽的情况下，存储串MS2与存储串MS5之间产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽而不产生位线接点间电容C1。
如图11(a)及图11(b)所示，将位线BL0(第1位线)设为位线BLev(偶数位线)、将位线BL1(第2位线)设为位线BLod(奇数位线)，作为一个读出单位而依次读出存储单元MC的数据。将位线BL2(第3位线)设为位线BLev、将位线BL3(第4位线)设为位线BLod，作为一个读出单位而依次读出存储单元MC的数据。将位线BL4(第5位线)设为位线BLev、将位线BL5(第6位线)设为位线BLod，作为一个读出单位而依次读出存储单元MC的数据。将位线BL6(第7位线)设为位线BLev、将位线BL7(第8位线)设为位线BLod，作为一个读出单位而依次读出存储单元MC的数据。将位线BL8(第9位线)设为位线BLev、将位线BL9(第10位线)设为位线BLod，作为一个读出单位而依次读出存储单元MC的数据。
如图12(a)所示，在第1比较例中，在选择位线BLev(偶数位线)而读出存储单元MC的数据，不选择位线BLod(奇数位线)而将其遮蔽的情况下，存储串MS0与存储串MS2之间、存储串MS0与存储串MS4之间、存储串MS2与存储串MS4之间、存储串MS4与存储串MS6之间、存储串MS4与存储串MS8之间、存储串MS6与存储串MS8之间分别产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽而不产生位线接点间电容C1。
如图12(b)所示，在第1比较例中，在选择位线BLod(奇数位线)而读出存储单元MC的数据，不选择位线BLev(偶数位线)而将其遮蔽的情况下，存储串MS1与存储串MS3之间、存储串MS3与存储串MS5之间、存储串MS3与存储串MS7之间、存储串MS5与存储串MS7之间、存储串MS7与存储串MS9之间分别产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽而不产生位线接点间电容C1。
如图13所示，在以位线BLCa、位线BLCb、及位线BLCc为一个读出单位的情况下(本实施方式的情况A1)，与以位线BLev及位线BLod为一个读出单位的情况(第1比较例的情况A2)相比，可大幅降低位线接点间电容。结果，在本实施方式中，与第1比较例相比，可大幅实现读出动作的高可靠性化。
具体来说，在本实施方式的情况A1的情况下，在位线BL2、位线BL5、位线BL6、及位线BL9分别产生位线接点间电容C1。
另一方面，在第1比较例的情况A2的情况下，在位线BL1产生位线接点间电容C1。位线BL0、位线BL2、位线BL5、位线BL6、及位线BL9分别产生2倍的位线接点间电容C1。位线BL3及位线BL7分别产生3倍的位线接点间电容C1。位线BL4及位线BL8分别产生4倍的位线接点间电容C1。
如图14所示，首先，在时刻T0与时刻T1之间读出连接于位线BLa的存储单元MC的数据。该期间内位线BLb及位线BLc被遮蔽。
接着，在时刻T1与时刻T2之间读出连接于位线BLb的存储单元MC的数据。该期间内位线BLa及位线BLc被遮蔽。
然后，在时刻T2与时刻T3之间读出连接于位线BLc的存储单元MC的数据。该期间内位线BLa及位线BLb被遮蔽。
于此，以连接于位线BLa的存储单元MC的数据的读出为例进行说明。连接于位线BLb的存储单元MC的数据读出操作，与连接于位线BLc的存储单元MC的数据读出操作相同，因此省略说明。
于时刻T0与时刻T1之间，将控制线INVb(连接于位线BLb的感测放大器2的控制线INV)及控制线INVc(连接于位线BLc的感测放大器2的控制线INV)设定为“High”电平，位线BLb及位线BLc被遮蔽，且连接于遮蔽位线BL的感测放大器2的节点N2被遮蔽。另一方面，将控制线INVa(连接于位线BLa的感测放大器2的控制线INV)设定为“Low(低)”电平。
若到达时刻T11，使控制线BLCVa(连接于位线BLa的感测放大器2的控制线BLCV)、连接于位线BLa的感测放大器2的控制线BLX、感测放大器2的控制线HLL、及选择栅极线SGD自“Low”电平变化为“High”电平。结果，读出数据的位线BLa自“Low”电平变化为“High”电平。此时，遮蔽位线BLb的控制线BLCVb、遮蔽位线BLc的控制线BLCVc也从“Low”电平变化为“High”电平。
若到达时刻T12，控制线BLCVa至BLCVc、控制线BLX、及控制线HLL自“High”电平变化为“Low”电平。选择栅极线SGS自“Low”电平变化为“High”电平。
若到达时刻T13，控制线XXL自“Low”电平变化为“High”电平。
若到达时刻T14，控制线BLCVa的电压电平发生变化，位线BL的电压变化被传递至节点N4。此外，在存储单元MC的数据为“0”数据的情况下，位线BLa维持“High”电平。在存储单元的数据为“1”数据的情况下，位线BLa自“High”电平变化为“Low”电平。若到达时刻T15，控制线XXL自“High”电平变化为“Low”电平。
若到达时刻T16，则控制线BLCVa至BLCVc变化为“Low”电平，虽未图示，但控制线STB也从“Low”电平变化为“High”电平。结果，存储单元的数据被感测放大器2读出。在该时点感测放大器2对连接于位线La的存储单元的数据读出动作结束。
若到达时刻T17，选择栅极线SGD及选择栅极线SGS自“High”电平变化为“Low”电平。且位线BLa变成“Low”电平。
如所述那样，在本实施方式的非易失性半导体存储装置中，沿着X方向延伸且在Y方向并排设置的区块BLK0至BLKs设于存储单元阵列1。区块BLK0至BLKs于X方向的一端侧分别连接有选择栅极线SGS0、字线WL0至WLm、选择栅极线SGD0，且在Y方向连接有位线BL0至BLn。在BLK0至BLKs的各区块中，多个存储串MS以4连配置成锯齿状。位线BL0至BLn是经由位线接点BLC0或位线接点BLC1而分别与多个存储串MS依次连接。控制部4将在读出存储单元MC的数据时进行如下控制，即，以邻接的3根位线BL为单位，将非选择位线遮蔽而依次读出存储单元MC的数据。该存储单元MC与选择位线相连接。感测放大器2基于控制部4的指示而读出存储单元MC的数据。
因此，与以邻接的偶数的位线及奇数的位线为单位，将非选择位线遮蔽而读出连接于选择位线的存储单元MC的数据的情况相比，可大幅降低位线接点间电容。因此，可使非易失性半导体存储装置90中的存储单元MC的数据读出动作大幅地高可靠性化。
此外，在本实施方式中，是基于控制部4的指示而读出存储单元MC的数据，但也可以替代地基于存储器控制器100的指示而读出存储单元MC的数据。在本实施方式中，是应用于具有位线BL配置于Z方向的上侧、源极线SL配置于Z方向的下侧的存储串MS的非易失性半导体存储装置90，但也可以应用于具有位线BL配置于Z方向的最上侧、源极线SL配置于Z方向的上侧的U型形状的存储串的非易失性半导体存储装置。
另外，如图15所示的第1变形例那样，也可以在邻接的2个区块改变位线接点BLC0及BLC1的配置。具体来说，如图15所示，在区块BLK0及BLK1，多个存储串MS具有相同形状且以4连配置成锯齿状。
于区块BLK0，位线BL0(第1位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第1个存储串MS0。位线BL1(第2位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第3个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第2个存储串MS2。位线BL3(第4位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第4个存储串MS3。
相对于此，位线BL0(第1位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第3个存储串MS0。位线BL1(第2位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第1个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第4个存储串MS2。位线BL3(第4位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第2个存储串MS3。
另外，如图16及图17所示的第2变形例那样，也可以在邻接的2个区块群改变位线接点BLC0及BLC1的配置。具体来说，如图15所示，存储单元阵列1a包含区块群GR1及GR2。区块群GR1包含沿着X方向延伸且在Y方向并排设置的区块BLK10至BLK1s。区块群GR2包含沿着X方向延伸且在Y方向并排设置的区块BLK20至BLK2s。
如图17所示，区块BLK10至BLK1s分别为与图15所示的第1变形例的区块BLK0相同的配置。区块BLK20至BLK2s分别为与图15所示的第1变形例的区块BLK1相同的配置。
第1变形例及第2变形例与第1实施方式同样地，相比第1比较例而可大幅降低位线接点间电容。因此，可使非易失性半导体存储装置中的存储单元MC的数据读出动作大幅地高可靠性化。
(第2实施方式)
接着，参照附图对第2实施方式的非易失性半导体存储装置进行说明。图18是表示以由4连锯齿邻接的3根位线为单位读出数据的情况的示意图。本实施方式相对于第1实施方式而变更了位线接点的配置。
如图18所示，与第1实施方式同样地，例如区块BLK0及区块1是由多个存储串MS以4连配置成锯齿状。多个存储串MS具有相同形状，且经由位线接点BLC0或位线接点BLC1而连接于位线BL。位线接点BLC0相对于X方向(第1方向)而设于一侧。位线接点BLC1相对于X方向(第1方向)而设于另一侧。以邻接的3根位线为单位读出数据。
具体来说，位线BL0(第1位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第1个存储串MS0。位线BL1(第2位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第3个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第4个存储串MS2。位线BL3(第4位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第2个存储串MS3。此外，位线BL4(第5位线)及以后的位线重复具有相同的配置形状，因此省略说明。
接着，参照图19至图22对以由4连锯齿邻接的3根位线为单位读出的情况进行说明。图19(a)是表示本实施方式中的读出位线BLa时产生的位线接点电容的图，图19(b)是表示本实施方式中的读出位线BLb时产生的位线接点电容的图，图19(c)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图。图20是表示以由4连锯齿邻接的2根位线为单位读出数据的第2比较例的情况的示意图。图21(a)是表示第2比较例中的读出位线BLev时产生的位线接点电容的图，图21(b)是表示第2比较例中的读出位线BLod时产生的位线接点电容的图。图22是比较本实施方式与第2比较例中的位线接点电容的图。
如图19(a)所示，在本实施方式中，在选择位线BLCa而读出存储单元MC的数据，不选择位线BLb及BLc而将它们遮蔽的情况下，存储串MS0与存储串MS3之间产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图19(b)所示，在本实施方式中，在选择位线BLCb而读出存储单元MC的数据，不选择位线BLa及BLc而将它们遮蔽的情况下，存储串MS4与存储串MS7之间产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图19(c)所示，在本实施方式中，在选择位线BLCc而读出存储单元MC的数据，不选择位线BLa及BLb而将它们遮蔽的情况下，存储串MS2与存储串MS5之间产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图20所示，在第2比较例中，是设为与第1实施方式所示的第1变形例相同的邻接的位线BLev(偶数位线)及位线BLod(奇数位线)，作为一个读出单位而依次读出存储单元MC的数据。在第2比较例中，位线接点BLC0及BLC1为与本实施方式(参照图18)相同的配置。
如图21(a)所示，在第2比较例中，在选择位线BLev(偶数位线)而读出存储单元MC的数据，并将位线BLod(奇数位线)遮蔽的情况下，存储串MS0与存储串MS4之间、存储串MS2与存储串MS6之间、及存储串MS4与存储串MS8之间分别产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图21(b)所示，在第2比较例中，在选择位线BLod(奇数位线)而读出存储单元MC的数据，并将位线BLev(偶数位线)遮蔽的情况下，存储串MS1与存储串MS3之间、存储串MS1与存储串MS5之间、存储串MS3与存储串MS5之间、存储串MS3与存储串MS7之间、存储串MS5与存储串MS7之间、存储串MS5与存储串MS9之间、及存储串MS7与存储串MS9之间分别产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图22所示，在将位线BLCa、位线BLCb、及位线BLCc作为一个读出单位的情况下(本实施方式的情况B1)，与将位线BLev及位线BLod作为一个读出单位的情况(第2比较例的情况B2)相比，可大幅降低位线接点间电容。结果，在本实施方式中，与第2比较例相比可使读出动作大幅地高可靠性化。
具体来说，在本实施方式的情况B1的情况下，在位线BL0、位线BL2至BL5、及位线BL7分别产生位线接点间电容C1。
另一方面，在第2比较例的情况B2的情况下，在位线BL0、位线BL2、位线BL6、及位线BL8分别产生位线接点间电容C1。在位线BL1、及位线BL4分别产生2倍的位线接点间电容C1。在位线BL3及位线BL7分别产生3倍的位线接点间电容C1。在位线BL5及位线BL9分别产生4倍的位线接点间电容C1。
如上所述，在本实施方式的非易失性半导体存储装置中，在区块BLK0至BLKs的各者，多个存储串MS以4连配置成锯齿状。位线BL0至BLn是经由位线接点BLC0或位线接点BLC1而分别与多个存储串MS依次连接。位线接点BLC0或位线接点BLC1的配置与第1实施方式不同。因此，具有与第1实施方式相同的效果。
(第3实施方式)
接着，参照附图对第3实施方式的非易失性半导体存储装置进行说明。图23是表示以由4连锯齿邻接的4根位线为单位读出数据的情况的示意图。在本实施方式中，以邻接的4根位线为单位，依次读出连接于位线的存储单元的数据。
如图23所示，以邻接的4根位线(BLa至BLd)为单位读出连接于位线BL的存储单元的数据。例如区块BLK0及区块1是由多个存储串MS以4连配置成锯齿状。多个存储串MS具有相同形状，且经由位线接点BLC0或位线接点BLC1而连接于位线BL。位线接点BLC0或位线接点BLC1于自X方向观察时是以邻接的8个存储串为单位重复地配置。以邻接的4根位线(BLa至BLd)为单位读出数据。
具体来说，位线BL0(第1位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第1个存储串MS0。位线BL1(第2位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第3个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第2个存储串MS2。位线BL3(第4位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第4个存储串MS3。位线BL4(第5位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第3个存储串MS4。位线BL5(第6位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第1个存储串MS5。位线BL6(第7位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第4个存储串MS6。位线BL7(第8位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第2个存储串MS7。此外，位线BL8(第9位线)及以后的位线重复具有相同的配置形状，因此省略说明。
接着，参照图24至27，对以由4连锯齿邻接的4根位线为单位读出的情况进行说明。图24(a)是表示本实施方式中的读出位线BLa时产生的位线接点电容的图，图24(b)是表示本实施方式中的读出位线BLb时产生的位线接点电容的图，图24(c)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图，图24(d)是表示本实施方式中的读出位线BLd时产生的位线接点电容的图。图20是表示以由4连锯齿邻接的2根位线为单位读出数据的第3比较例的情况的示意图。图26(a)是表示第3比较例中的读出位线BLev时产生的位线接点电容的图，图26(b)是表示第3比较例中的读出位线BLod时产生的位线接点电容的图。图27是比较本实施方式与第3比较例中的位线接点电容的图。
如图24(a)所示，在本实施方式中，在选择位线BLCa而读出存储单元MC的数据，不选择位线BLb至BLd而将它们遮蔽的情况下，由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图24(b)所示，在本实施方式中，在选择位线BLCb而读出存储单元MC的数据，不选择位线BLa、BLc、及BLd而将它们遮蔽的情况下，由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图24(c)所示，在本实施方式中，在选择位线BLCc而读出存储单元MC的数据，不选择位线BLa、BLb、及BLd而将它们遮蔽的情况下，由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图24(d)所示，在本实施方式中，在选择位线BLCd而读出存储单元MC的数据，不选择位线BLa至BLc而将它们遮蔽的情况下，由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图25所示，在第3比较例中位线接点BLC0及BLC1为与本实施方式(参照图23)相同的配置。
如图26(a)所示，在第3比较例中，在选择位线BLev(偶数位线)而读出存储单元MC的数据，并将位线BLod(奇数位线)遮蔽的情况下，存储串MS0与存储串MS2之间、存储串MS2与存储串MS4之间、及存储串MS4与存储串MS6之间分别产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图26(b)所示，在第3比较例中，在选择位线BLod(奇数位线)而读出存储单元MC的数据，并将位线BLev(偶数位线)遮蔽的情况下，存储串MS1与存储串MS3之间、存储串MS5与存储串MS5之间、及存储串MS7与存储串MS9之间分别产生位线接点间电容C1。其他则由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。
如图27所示，在将位线BLCa至BLCd作为一个读出单位的情况下(本实施方式的情况C1)，与将位线BLev及位线BLod作为一个读出单位的情况(第3比较例的情况C2)相比，可大幅降低位线接点间电容。结果，在本实施方式中，与第3比较例相比，可使读出动作大幅地高可靠性化。
具体来说，在本实施方式的情况C1的情况下，不产生位线接点间电容C1。
另一方面，在第3比较例的情况C2的情况下，在位线BL0、位线BL2、位线BL6、及位线BL8分别产生位线接点间电容C1。在位线BL2至BL5、及位线BL7分别产生2倍的位线接点间电容C1。
如所述那样，在本实施方式的非易失性半导体存储装置中，在区块BLK0至BLKs的各者，多个存储串MS以4连配置成锯齿状。以邻接的8根位线BL为单位，连接于位线接点BLC0或位线接点BLC1。以邻接的4根位线为单位，依次读出连接于位线的存储单元的数据。
在本实施方式的非易失性半导体存储装置中，由于周围的存储串MS被遮蔽，因此不产生位线接点间电容C1。因此，相比第1实施方式的非易失性半导体存储装置90可以使存储单元MC的数据读出动作大幅地高可靠性化。
此外，如图28所示的第3变形例那样，也可以邻接的8根位线BL为单位，连接于位线接点BLC0或位线接点BLC1。于此，配置与第3实施方式相比有所变更。
具体来说，位线BL0(第1位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第3个存储串MS0。位线BL1(第2位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第1个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第4个存储串MS2。位线BL3(第4位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第2个存储串MS3。位线BL4(第5位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第1个存储串MS4。位线BL5(第6位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第3个存储串MS5。位线BL6(第7位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第2个存储串MS6。位线BL7(第8位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第4个存储串MS7。此外，位线BL8(第9位线)及以后的位线重复具有相同的配置形状，因此省略说明。
于第3变形例及第3实施方式中，从Y方向观察时产生位线接点间隔W1及位线接点间隔W2。位线接点间隔W1大于位线接点间隔W2。
第3变形例与实施方式同样地可大幅降低位线接点间电容。因此，可使非易失性半导体存储装置中的存储单元MC的数据读出动作大幅地高可靠性化。
另外，如图29所示的第4变形例那样，也可以将多个存储串MS以3连配置成锯齿状，以邻接的3根位线BL为单位，依次读出连接于位线的存储单元的数据。
于区块BLKa设有多个存储串MS。多个存储串MS具有相同形状，且经由位线接点BLC0、位线接点BLC1、或位线接点BLC2而连接于位线BL。位线接点BLC0相对于X方向(第1方向)而设于一侧。位线接点BLC1相对于X方向(第1方向)而设于另一侧。位线接点BLC2设于中央部。
具体来说，位线BL0(第1位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第3个存储串MS0。位线BL1(第2位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第1个存储串MS1。位线BL2(第3位线)是经由位线接点BLC2，相对于Y方向从一侧观察时连接于第2个存储串MS2。此外，位线BL3(第4位线)及以后的位线重复具有相同的配置形状，因此省略说明。
第4变形例与实施方式同样地可大幅降低位线接点间电容。因此，可使非易失性半导体存储装置中的存储单元MC的数据读出动作大幅地高可靠性化。
另外，如图30所示的第5变形例那样，也可以将多个存储串MS以5连配置成锯齿状，以邻接的4根位线BL为单位，依次读出连接于位线的存储单元的数据。
在区块BLKb设有多个存储串MS。多个存储串MS具有相同形状，且经由位线接点BLC0、位线接点BLC1、位线接点BLC0a、位线接点BLC0b、或位线接点BLC0c而连接于位线BL。位线接点BLC0a相对于X方向(第1方向)而设于一侧。位线接点BLC0b设于中央部。位线接点BLC0c相对于X方向(第1方向)而设于另一侧。
具体来说，位线BL0(第1位线)是经由位线接点BLC0a，相对于Y方向从一侧观察时连接于第1个存储串MS0。位线BL1(第2位线)是经由位线接点BLC0b，相对于Y方向从一侧观察时连接于第3个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0c，相对于Y方向从一侧观察时连接于第5个存储串MS2。位线BL3(第4位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第4个存储串MS3。位线BL4(第5位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第2个存储串MS4。此外，位线BL5(第6位线)及以后的位线重复具有相同的配置形状，因此省略说明。
第5变形例与实施方式同样地可大幅降低位线接点间电容。因此，可使非易失性半导体存储装置中的存储单元MC的数据读出动作大幅地高可靠性化。
另外，如图31所示的第6变形例那样，以邻接的8根位线BL为单位，连接于位线接点BLC0或位线接点BLC1。也可以使邻接于区块BLK0的区块BLK1的位线接点BLC0或位线接点BLC1的配置相对于区块BLK0而进行变更。
具体来说，在区块BLK0中，位线BL0(第1位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第1个存储串MS0。位线BL1(第2位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第3个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第4个存储串MS2。位线BL3(第4位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第2个存储串MS3。位线BL4(第5位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第1个存储串MS4。位线BL5(第6位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第3个存储串MS5。位线BL6(第7位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第4个存储串MS6。位线BL7(第8位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第2个存储串MS7。
相对于此，在区块BLK1中，位线BL0(第1位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第3个存储串MS0。位线BL1(第2位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第1个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第2个存储串MS2。位线BL3(第4位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第4个存储串MS3。位线BL4(第5位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第3个存储串MS4。位线BL5(第6位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第1个存储串MS5。位线BL6(第7位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第2个存储串MS6。位线BL7(第8位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第4个存储串MS7。此外，位线BL8(第9位线)及以后的位线重复具有相同的配置形状，因此省略说明。
第6变形例与实施方式同样可大幅降低位线接点间电容。因此，可使非易失性半导体存储装置中的存储单元MC的数据读出动作大幅提高可靠性。
另外，如图32所示的第7变形例那样，以邻接的8根位线BL为单位，连接于位线接点BLC0或位线接点BLC1。也可针对区块BLK0，变更邻接于区块BLK0的区块BLK1的位线接点BLC0或位线接点BLC1的配置。
具体来说，在区块BLK0中，位线BL0(第1位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第1个存储串MS0。位线BL1(第2位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第3个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第2个存储串MS2。位线BL3(第4位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第4个存储串MS3。位线BL4(第5位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第3个存储串MS4。位线BL5(第6位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第1个存储串MS5。位线BL6(第7位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第4个存储串MS6。位线BL7(第8位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第2个存储串MS7。
相对于此，在区块BLK1中，位线BL0(第1位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第3个存储串MS0。位线BL1(第2位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第1个存储串MS1。位线BL2(第3位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第4个存储串MS2。位线BL3(第4位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第2个存储串MS3。位线BL4(第5位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第1个存储串MS4。位线BL5(第6位线)是经由位线接点BLC1，相对于Y方向从一侧观察时连接于第3个存储串MS5。位线BL6(第7位线)是经由位线接点BLC0，相对于Y方向从一侧观察时连接于第2个存储串MS6。位线BL7(第8位线)是经由位线接点BLC1，相对于Y方向(第2方向)从一侧观察时连接于第4个存储串MS7。此外，位线BL8(第9位线)及以后的位线重复具有相同的配置形状，因此省略说明。
第7变形例与实施方式同样地可大幅降低位线接点间电容。因此，可使非易失性半导体存储装置中的存储单元MC的数据读出动作大幅地高可靠性化。
此外，在实施方式及变形例中，是应用于三维NAND闪速存储器，但不一定限定于此。例如，可应用于使沿着Z方向形成的存储串以K连配置成锯齿状的三维半导体存储装置。
关于存储单元阵列的构成，例如记载于“三维积层非易失性半导体存储器”的美国专利申请公开2009/0267128号公报(美国专利申请12/407,403号)。另外，记载于“三维积层非易失性半导体存储器”的美国专利申请公开2009/0268522号公报(美国专利申请12/406,524号)、“非易失性半导体存储装置及其制造方法”的美国专利申请公开2010/0207195号公报(美国专利申请12/679,991号)、“半导体存储器及其制造方法”的美国专利申请公开2011/0284946号公报(美国专利申请12/532,030号)。这些专利申请的全部内容以参照的方式引用入本申请说明书。
此外，在NAND型闪速存储器的各实施方式中，
(1)读出动作中，
对A电平的读出动作中被选择的字线施加的电压为例如0V～0.55V之间。并不限定于此，也可以为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V的任一个之间。
对B电平的读出动作中被选择的字线施加的电压为例如1.5V～2.3V之间。并不限定于此，也可以为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V的任一个之间。
对C电平的读出动作中被选择的字线施加的电压为例如3.0V～4.0V之间。并不限定于此，也可以为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V的任一个之间。
作为读出动作的时间(tR)，也可以为例如25μs～38μs、38μs～70μs、70μs～80μs之间。
(2)写入动作是如所述那样包含编程动作及验证动作。写入动作中，
最初对编程动作时被选择的字线施加的电压为例如13.7V～14.3V之间。并不限定于此，也可以为例如13.7V～14.0V、14.0V～14.6V的任一个之间。
也可以改变对第奇数个字线进行写入时最初对被选择的字线施加的电压、及对第偶数个字线进行写入时最初对被选择的字线施加的电压。
将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉波编程)时，作为步升电压可列举例如0.5V左右。
作为对非选择的字线施加的电压，也可以为例如6.0V～7.3V之间。并不限定于该情况，可为例如7.3V～8.4V之间，也可以为6.0V以下。
也可以根据非选择的字线为第奇数个字线、还是第偶数个字线，来改变要施加的PASS电压。
作为写入动作的时间(tProg)，也可以为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。
(3)抹除动作中，
最初对形成于半导体基板上部且上方配置有所述存储单元的井施加的电压为例如12V～13.6V之间。并不限定于该情况，也可以为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。
作为抹除动作的时间(tErase)，也可以为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。
(4)存储单元的结构为，
包含于半导体基板(硅基板)上介隔膜厚为4～10nm的隧道绝缘膜而配置的电荷蓄积层。该电荷蓄积层可为膜厚2～3nm的SiN、或SiON等的绝缘膜与膜厚3～8nm的多晶硅的积层结构。另外，多晶硅中也可以添加Ru等金属。在电荷蓄积层上具有绝缘膜。该绝缘膜具有例如被膜厚3～10nm的下层High-k膜与膜厚3～10nm的上层High-k膜夹着的膜厚4～10nm的氧化硅膜。High-k膜列举HfO等。另外，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上经由膜厚3～10nm的功函数调整用的材料而形成有膜厚30nm～70nm的控制电极。这里功函数调整用的材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。
另外，可以在存储单元间形成气隙。
虽对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新颖的实施方式可以通过其他各种形态实施，在不脱离发明主旨的范围内可进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨，且包含于权利要求所记载的发明及其均等范围内。
本发明可考虑如以下的附记所记载的构成。
(附记1)
一种非易失性半导体存储装置，其特征在于包括：
多个区块，在与基板平行的平面内，沿着第1方向延伸，且在与所述第1方向正交的第2方向并排设置，由绝缘层与导电层交替重复而积层形成；
多个存储串，在与所述第1及第2方向正交的第3方向贯通所述多个区块的各者，在内侧部设有半导体柱，在外侧部设有存储层，在所述第3方向具有由多个存储单元晶体管积层形成的存储单元，且在所述多个区块的各者以K连(其中，K为3以上的整数)配置成锯齿状；
多个位线接点，分别设于所述多个存储串的上部；
多个位线，经由所述位线接点而连接于所述存储串，且在所述第2方向并排设置；及
控制部，进行如下控制，即，以邻接的L根(其中，L为3以上的整数)的位线为单位，依次读出连接于所述位线的存储单元的数据。
(附记2)
根据附记1所述的非易失性半导体存储装置，其特征在于：所述控制部于读出连接于所述L根位线内的被选择的位线的所述存储单元的数据时，将非选择的位线遮蔽为接地电位。
(附记3)
根据附记1或2所述的非易失性半导体存储装置，其特征在于：在所述位线的一端侧设有感测放大器，所述感测放大器基于所述控制部的指示而遮蔽所述非选择的位线。
(附记4)
根据附记1至3中任一项所述的非易失性半导体存储装置，其特征在于：所述多个存储串具有相同形状，在所述n的值为4的情况下，所述位线接点设有相对于所述第1方向而设于一侧的第1位线接点及设于另一侧的第2位线接点的两种，所述多个位线以第1至4位线为单位，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串。
(附记5)
根据附记1至3中任一项所述的非易失性半导体存储装置，其特征在于：所述多个存储串具有相同形状，在所述n的值为4的情况下，所述位线接点设有相对于所述第1方向设于一侧的第1位线接点及设于另一侧的第2位线接点的两种，所述多个位线以第1至4位线为单位，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串。
(附记6)
根据附记1至3中任一项所述的非易失性半导体存储装置，其特征在于：所述多个存储串具有相同形状，在所述n的值为4的情况下，所述位线接点设有相对于所述第1方向设于一侧的第1位线接点及设于另一侧的第2位线接点的两种，所述多个位线以第1至4位线为单位，多个区块以第1区块及与所述第1区块邻接配置的第2区块为单位，
所述第1区块中，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
于所述第2区块中，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串。
(附记7)
根据附记1至3中任一项所述的非易失性半导体存储装置，其特征在于：所述多个存储串具有相同形状，在所述n的值为4的情况下，所述位线接点设有相对于所述第1方向设于一侧的第1位线接点及设于另一侧的第2位线接点的两种，所述多个位线以第1至8位线为单位，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第5位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第6位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第7位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第8位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串。
(附记8)
根据附记1至3中任一项所述的非易失性半导体存储装置，其特征在于：所述多个存储串具有相同形状，在所述n的值为4的情况下，所述位线接点设有相对于所述第1方向设于一侧的第1位线接点及设于另一侧的第2位线接点的两种，所述多个位线以第1至4位线为单位，由多个区块构成的第1区块群与由多个区块构成的第2区块群邻接配置，
于所述第1区块群的区块的各者中，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第2区块群的区块的各者中，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串。
(附记9)
根据附记1至3中任一项所述的非易失性半导体存储装置，其特征在于：所述多个存储串具有相同形状，在所述n的值为4的情况下，所述位线接点设有相对于所述第1方向设于一侧的第1位线接点及设于另一侧的第2位线接点的两种，所述多个位线以第1至8位线为单位，所述多个区块以第1区块及与所述第1区块邻接配置的第2区块为单位，
于所述第1区块中，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第5位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第6位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第7位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第8位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
于所述第2区块中，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第5位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第6位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第7位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第8位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串。
(附记10)
根据附记1至3中任一项所述的非易失性半导体存储装置，其特征在于：所述多个存储串具有相同形状，在所述n的值为4的情况下，所述位线接点设有相对于所述第1方向设于一侧的第1位线接点及设于另一侧的第2位线接点的两种，所述多个位线以第1至8位线为单位，所述多个区块以第1区块及与所述第1区块邻接配置的第2区块为单位，
于所述第1区块中，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第5位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第6位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第7位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第8位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
于所述第2区块中，
所述第1位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第2位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第3位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串，
所述第4位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第5位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第1个存储串，
所述第6位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第3个存储串，
所述第7位线经由所述第1位线接点，相对于所述第2方向从一侧观察时连接于第2个存储串，
所述第8位线经由所述第2位线接点，相对于所述第2方向从一侧观察时连接于第4个存储串。
[符号的说明]
1、1a 存储单元阵列
2 感测放大器
3 行解码器
4 控制部
5 电压产生电路
11 硅基板
12 半导体层
13、15、17、19、20 绝缘层
14、16、18 导电层
90 非易失性半导体存储装置
100 存储器控制器
200 主机
BL0～BLn、BLa～BLd、BLev、BLod 位线
BLCV、BLCVa～BLCVc、BLX、HLL、INV、INVa～INVc、STB、XXL 控制线
BLC0、BLC1、BLC2、BLC0a～BLC0c 位线接点
BLK0～BLKs、BLK10～BLK1s、BLK20～BLK2s、BLKa、BLKb 区块
C1 位线接点间电容
CP 电容器
DL1 数据锁存器
IV1、IV2 反相器
GR1、GR2 区块群
MC 存储单元
MCT0～MCTm 存储单元晶体管
ML 存储层
MS0～MS7 存储串
N1～N5 节点
NT1～NT7、PT1 晶体管
SEL 半导体柱
SGD0～SGDs、SGS0～SGSs 选择栅极线
SL 源极线
STD、STS 选择晶体管
T0～T3、T11～T17 时刻
VBL、Vdd 高电位侧电源
Vss 低电位侧电源(接地电位)
W1、W2 位线接点间隔
WL0～WLm 字线
Claims (5)
1.一种非易失性半导体存储装置，其特征在于包括：
多个区块，其在与基板平行的平面内，沿着第1方向延伸，且在与所述第1方向交叉的第2方向并排设置，由绝缘层与导电层交替重复而积层形成；
多个存储串，其具有存储单元，该存储单元是在与所述第1及第2方向交叉的第3方向贯通所述的多个区块的各者，在内侧部设有半导体柱，在外侧部设有存储层，且该存储单元在所述第3方向由多个存储单元晶体管所积层形成；
多个位线，其连接于所述存储串，且在所述第2方向并排设置；以及
控制部，进行如下控制，即，以并排设置的L条的位线为单位，依次读出连接于所述位线的存储单元的数据，其中，L为3以上的整数。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：所述控制部在读出所述存储单元的数据时，将所述L根位线内的非选择的位线设成接地电位，所述存储单元是连接于所述L根位线内的已选位线。
3.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：在所述位线的一端侧设有感测放大器，所述感测放大器基于所述控制部的指示而遮蔽所述非选择的位线。
4.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：所述存储串在所述位线与所述存储单元的一端之间设有第1选择晶体管，在所述存储单元的另一端与源极线之间设有第2选择晶体管。
5.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：所述非易失性半导体存储装置为NAND闪速存储器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014049430A JP2015176870A (ja) | 2014-03-12 | 2014-03-12 | 不揮発性半導体記憶装置 |
| JP2014-049430 | 2014-03-12 |
Publications (1)
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