CN106531219A - 存储器装置 - Google Patents

存储器装置 Download PDF

Info

Publication number
CN106531219A
CN106531219A CN201610137236.9A CN201610137236A CN106531219A CN 106531219 A CN106531219 A CN 106531219A CN 201610137236 A CN201610137236 A CN 201610137236A CN 106531219 A CN106531219 A CN 106531219A
Authority
CN
China
Prior art keywords
wordline
memory cell
voltage
semiconductor layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610137236.9A
Other languages
English (en)
Other versions
CN106531219B (zh
Inventor
桥本寿文
中野威
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN106531219A publication Critical patent/CN106531219A/zh
Application granted granted Critical
Publication of CN106531219B publication Critical patent/CN106531219B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)

Abstract

本发明的实施方式提供一种可靠性高的存储器装置。实施方式的存储器装置包含：第1存储单元，设置在沿与半导体衬底交叉的方向延伸的半导体层的侧面上；以及控制器，控制对所述第1存储单元的写入动作；并且在第1编程动作后的第1验证动作时，在進行对所述第1存储单元的数据读取后，对所述半导体层进行充电。

Description

存储器装置
[相关申请]
本申请享有以日本专利申请2015-180378号(申请日：2015年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种存储器装置。
背景技术
已知有存储单元呈三维排列的NAND(Not And，与非)型闪存。
发明内容
本发明的实施方式提供一种可靠性高的存储器装置。
实施方式的存储器装置包括：第1存储单元，设置在沿与半导体衬底交叉的方向延伸的半导体层的侧面上；以及控制器，控制对所述第1存储单元的写入动作；且在第1编程动作后的第1验证动作时，在進行对所述第1存储单元的数据读取后，对所述半导体层进行充电。
附图说明
图1是表示包含实施方式的存储器装置的存储器系统的框图。
图2是表示实施方式的存储器装置的内部构成的一例的框图。
图3是表示实施方式的存储器装置的内部构成的一例的框图。
图4是表示实施方式的存储器装置的存储单元阵列的内部构成的一例的图。
图5是表示实施方式的存储器装置的存储单元阵列的构造的示意性剖视图。
图6是表示实施方式的存储器装置的存储单元的构造的一例的剖视图。
图7是表示第1实施方式的存储器装置的动作例的时序图。
图8是表示第2实施方式的存储器装置的动作例的时序图。
图9是表示第3实施方式的存储器装置的动作例的时序图。
图10是表示第4实施方式的存储器装置的动作例的时序图。
图11是表示第5实施方式的存储器装置的动作例的流程图。
图12是表示第5实施方式的存储器装置的动作例的时序图。
图13是表示实施方式的存储器装置的变化例的示意性剖视图。
图14是表示实施方式的存储器装置的变化例的动作例的时序图。
具体实施方式
以下，一边参照附图，一边对本实施方式详细地进行说明。在以下的说明中，对具有相同功能及构成的要素标注相同的符号。
而且，在以下的各实施方式中，在不对末尾附有用以进行区分的数字/英文的参照符号(例如字线WL或位线BL、各种电压及信号等)进行相互区分的情况下，使用省略了末尾的数字/英文的记载(参照符号)。
[实施方式]
参照图1至图14对实施方式的存储器装置进行说明。
(1)第1实施方式
(a)构成
使用图1至图7对实施方式的存储器装置的构成例进行说明。
如图1所示，包含本实施方式的存储器装置的存储器系统9包含存储装置500及主机装置600。
主机装置600例如通过连接器、电缆、无线通信或因特网等连接于存储装置500。
主机装置600请求存储装置500进行数据的写入/删除、数据的读取。
存储装置500包含存储器控制器5及存储器装置(半导体存储器)1。
存储器控制器5使存储器装置1执行与主机装置600的请求对应的动作。
存储器控制器5例如包含处理器(CPU)、DRAM(Dynamic Random Access Memory，动态随机存取存储器)、SRAM(Static Random Access Memory，静态随机存取存储器)及ECC(Error Checking and Correction，误差检验与校正)电路等。CPU控制存储器控制器5整体的动作。DRAM及SRAM暂时保持数据、编程(软件/固件)及管理信息(管理表)。ECC电路检测从存储器装置中读出的数据内的错误，并对所检测出的错误进行修正。
存储器装置1存储数据。存储器装置1基于来自控制器5的指示(主机装置600的请求)执行数据的写入及数据的读取。
存储器装置1例如为NAND型闪存。例如包含闪存1的存储装置500(或存储器系统9)为存储卡(例如SDTM卡、eMMCTM)、USB存储器或固态驱动器(SSD，Solid State Drive)等。
如图2所示，NAND型闪存1包含存储单元阵列10、行控制电路20、读出放大器电路30、数据锁存电路35、电压产生电路40、源极线·阱控制电路50、地址缓冲器60、数据输入输出缓冲器65及定序器19等。
存储单元阵列10包含多个存储单元MC。一个存储单元可保持1比特以上的数据。
行控制电路20控制存储单元阵列10的行(例如字线)。
读出放大器电路30在读取数据时读出输入至存储单元阵列10内的位线的信号并将其放大。例如，读出放大器电路30读出位线上的电流产生或位线的电位变动作为来自存储单元MC的信号。由此，读出放大器电路30读取保持在存储单元MC的数据。而且，读出放大器电路30在写入数据时根据写入数据所对应的信号控制位线的电压。
数据锁存电路(页面缓冲电路)35暂时保持从存储单元阵列10输出的数据及输入至存储单元阵列10的数据。
电压产生电路40产生用于存储单元阵列10的动作的各种电压。
源极线·阱控制电路50控制存储单元阵列10内的源极线的电位。源极线·阱控制电路50控制存储单元阵列10内的阱区域的电位。
地址缓冲器60暂时保持来自存储器控制器5的地址ADR。地址缓冲器60将地址ADR供给至行控制电路20及数据锁存电路35。
数据输入输出缓冲器65暂时保持来自存储器控制器5的数据及来自数据锁存电路35的数据。
定序器19控制闪存1整体的动作。定序器19基于在存储器控制器5与闪存1之间收发的控制信号及指令而控制闪存1内部的动作。
＜三维构造存储单元阵列的构成＞
参照图3至图6，对本实施方式的闪存中的存储单元阵列的内部构成的一例进行说明。
本实施方式的闪存1包含三维构造的存储单元阵列10。
如图3所示，存储单元阵列10包含一个以上的区块BLK(BLK＜h＞、BLK＜h－1＞)。h为0以上的整数。区块BLK为数据的删除单位。但是，对存储单元阵列10的删除动作也可以对小于区块的单位(存储区域)执行。关于闪存的删除动作，参照名为“非易失性半导体存储装置及其制造方法”且在2010年3月25日申请的美国专利申请12/679,991号、名为“半导体存储器及其制造方法”且在2009年3月23日申请的美国专利申请12/532,030号所记载的构成并将它们引用在本实施方式中。
行控制电路20包含多个地址解码器210、多个开关电路220及字线/选择栅极线驱动器290。
地址解码器210解码来自存储器控制器5的地址ADR。地址解码器210将解码结果供给至开关电路220。
开关电路220与地址解码器210一一对应。开关电路220与区块BLK一一对应。多个开关电路220连接于共通的配线组99。
开关电路220基于解码结果选择地址ADR所示之区块BLK。开关电路220控制所选择的区块BLK内的字线WL及选择栅极线SGD、SGS的选择及非选择。
开关电路220将所选择的区块内的字线WL及选择栅极线SGD、SGS连接于配线组99中所包含的多个控制线中与被选择的区块内的配线对应的控制线。
字线/选择栅极线驱动器290连接于包含多条控制线的配线组99。字线/选择栅极线驱动器290将应该施加至字线WL及选择栅极线SGD、SGS的电压从电压产生电路40传输至配线组99。由此，各种电压经由被选择的开关电路220施加至选择区块BLK内的字线WL及选择栅极线SGD、SGS。
如图4所示之示例所示，在三维构造的存储单元阵列中，一个区块BLK包含多个(例如四个)串单元SU(SU0、SU1、SU2…)。
多个串单元SU包含多个NAND串(存储器串)NS。NAND串NS包含串联连接的多个存储单元MC。存储单元阵列10内的区块BLK的数量、一个区块BLK内的串单元SU的数量、NAND串NS内的存储单元MC的数量为任意。
NAND串NS包含多个存储单元(也称为存储部或存储元件)MC及多个选择晶体管STD、STS、STSB。
存储单元MC包含控制栅极与电荷存储层(存储膜)。在NAND串NS内，多个存储单元MC串联连接在选择晶体管STD、STS间。经串联连接的多个存储单元MC中漏极侧的存储晶体管MC的一端(源极/漏极)连接于漏极侧选择晶体管STD的一端。经串联连接的多个存储单元MC中源极侧的存储单元MC的一端连接于源极侧选择晶体管STS的一端。
多条字线WL(WL0、WL1、…、WLn－2、WLn－1)分别连接于所对应的存储单元MC的栅极。“n－1”为1以上的自然数。例如字线WL共通地连接于多个读出单元SU内的存储单元MC。数据的写入及数据的读取是针对连接于任一个串单元SU中的任一条字线WL的存储单元晶体管MT而统一地进行。该单位PAGE被称为“页”。
多条漏极侧选择栅极线SGD(SGD0～SGD3)分别连接于所对应的串单元SU的漏极侧选择晶体管STD的栅极。
多条源极侧选择栅极线SGS(SGS0～SGS3)分别连接于所对应的串单元SU的源极侧选择晶体管STS的栅极。
而且，一条选择栅极线SGSB共通地设置在多个串单元SU。
经共通化的选择栅极(以下也称为共通源极侧选择栅极线)SGSB在多个串单元SU内连接于选择晶体管STSB的栅极。在NAND串NS内，选择晶体管(以下也称为共通源极侧选择晶体管)STSB的一端连接于源极侧选择晶体管STS的另一端，选择晶体管STSB的另一端连接于源极线SL。
一条共通源极侧选择栅极线SGSB共通地连接于区块BLK内的多个共通源极侧选择晶体管STSB的栅极。
漏极侧选择晶体管STD的一端连接于多条位线中的任一条位线BL(BL0、BL1、…、BLm－1)。此外，“m－1”为1以上的自然数。
如图5的存储单元阵列的示意性截面构造图那样，在存储单元阵列10内，NAND串NS设置在半导体衬底(例如Si衬底或绝缘层上的半导体区域)700内的p型阱区域702上。
p型阱区域702经由阱接点CPWELL连接于源极线·阱控制电路50。p型阱区域702规定区块BLK。例如，区块BLK内的NAND串NS设置在由阱接点CPWELL包围的区域内。阱接点CPWELL设置在p型阱区域702内的p+型扩散层703上。
源极线接点CELSRC在串单元SU间设置在p型阱区域702内的n+型扩散层704上。源极线接点CELSRC连接于源极线SL。
NAND串NS包含半导体柱(半导体层)75。半导体柱75连接于p型阱区域702。半导体柱75沿着相对于p型阱区域702(衬底)的表面大致垂直的方向(D3方向)延伸。半导体柱75沿着D1方向及D2方向呈阵列状排列在衬底700上。
在半导体柱75的上端的上方设置位线(未图示)。
多个导电层70、71、72积层在p型阱区域702上。各导电层70、71、72隔着存储膜(未图示)与半导体柱75的侧面对向。
漏极侧选择晶体管STD配置在包含半导体柱75与导电层71的区域。经积层的多个(在本例中为四个)导电层71成为选择晶体管STD的栅极电极。经积层的导电层70作为漏极侧选择栅极线SGD发挥功能。
源极侧选择晶体管STS配置在包含半导体柱75与导电层72的区域。经积层的多个(在本例中为三个)导电层72成为源极侧选择晶体管STS的栅极电极。经积层的导电层72作为源极侧选择栅极线SGS发挥功能。
共通源极侧选择晶体管STSB配置在包含半导体柱75与导电层72的区域。最下层的导电层72B隔着绝缘膜(未图示)设置在半导体衬底700上。导电层72B为共通源极侧选择栅极线SGSB。导电层72B成为共通源极侧选择晶体管STSB的栅极电极。
存储单元MC配置在包含半导体柱75与导电层70的区域。导电层70作为字线WL发挥功能。
如图6所示，存储单元MC在半导体柱75与导电层(字线)71之间包含存储膜79。存储膜79覆盖半导体柱75的侧面。存储膜79在半导体柱75的上端至下端之间连续。
存储膜79具有积层构造。存储膜79包含栅极绝缘膜791、电荷存储层792及区块绝缘膜793。
栅极绝缘膜(隧道绝缘膜)791设置在半导体柱75的侧面上。电荷存储层792设置在栅极绝缘膜791与区块绝缘膜793之间。区块绝缘膜793设置在电荷存储层792与导电层70、71、72之间。电荷存储层792包含具有陷阱能级的绝缘膜(例如SiN膜)。此外，电荷存储层792也可以包含半导体膜(例如硅膜)。于在电荷存储层792内设置半导体膜的情况下，半导体膜在各存储单元间相互分离。
在D3方向(相对于半导体衬底表面垂直的方向)上，层间绝缘膜89设置在导电层70、71、72之间。层间绝缘膜89例如包含夹在两层绝缘膜801之间的绝缘膜803。
例如，半导体柱75包含核心部759与半导体区域751。核心部759包含柱状的绝缘体(例如氧化硅)。半导体区域751覆盖核心部759的侧面。半导体区域751成为存储单元MC的信道区域。
半导体区域751包含非晶硅或多晶硅。
此外，存在因存储单元阵列的制造步骤所引起的半导体柱的下端侧(NAND串的源极侧)的直径比半导体柱的上端侧(NAND串的漏极侧)的直径减小的情况。
在本实施方式中，三维构造的存储单元阵列的构造、动作及制造方法例如参照并引用名为“三维积层非易失性半导体存储器”且在2009年3月19日申请的美国专利申请12/407,403号、名为“三维积层非易失性半导体存储器”且在2009年3月18日申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法”且在2010年3月25日申请的美国专利申请12/679,991号、名为“半导体存储器及其制造方法”且在2009年3月23日申请的美国专利申请12/532,030号所记载的构成。
本实施方式的闪存是对半导体柱75进行充电，将被半导体柱75内的缺陷能级(捕获点)捕获的载流子(电子/电洞)从半导体柱75内排出。
结果，在本实施方式中，半导体柱75内被净化(清除)，并在半导体柱75被净化后的状态(电稳定的状态)下执行编程动作。
在本实施方式中，例如，如后述的动作那样，半导体柱75的充电及载流子的排出是在验证动作中的验证读出后执行。
由此，本实施方式的闪存能够提高写入动作的可靠性。
(b)动作例
参照图7对第1实施方式的存储器装置的动作例(控制方法)进行说明。此处，除图7以外，也可以适当使用图1至图6对本实施方式的存储器装置的动作进行说明。
以下，对闪存的写入动作进行说明。
例如，存储器控制器5根据来自主机装置600的请求将写入指令、应写入的地址(选择地址)及应写入的数据发送至闪存1。
闪存1接收写入指令、选择地址及数据。
定序器19基于写入指令开始进行包含一次以上的写入循环操作的写入动作。一次写入循环操作包含编程动作与验证动作。
定序器19以像以下那样执行编程动作的方式控制闪存1内的各电路。存储单元MC的阈值电压通过编程动作而朝向与应写入的数据对应的阈值分布位移。
＜时刻T1＞
电压产生电路40通过定序器19的控制而产生用于写入数据的各种电压。
读出放大器电路30通过定序器19的控制并对应于应写入的数据而控制位线BL的电位。此处，对选择字线WLk连接写入单元及写入禁止单元。写入单元是使阈值电压位移的存储单元。写入禁止单元是不使阈值电压位移的存储单元。
在时刻T1，读出放大器电路30对连接于写入单元的位线BL施加电压Vss。读出放大器电路30对连接于写入禁止单元的位线BL施加大于0V的电压V1。
源极线·阱控制电路50对源极线CELSRC施加电源电压VDD。源极线·阱控制电路50对p型阱区域CPWELL施加接地电压Vss。
行控制电路20基于定序器19的控制对所选择的串单元SU的源极侧选择栅极线SGS及共通源极侧选择栅极线SGSB施加电压Vss。
而且，行控制电路20在所选择的串单元SU内对所选择的漏极侧选择栅极线SGD施加电压VSGD。
由此，关于写入单元，位线BL经由接通状态的漏极侧选择晶体管STD电连接于半导体柱75。另一方面，关于写入禁止单元，晶体管STD因位线BL的电位V1与漏极侧选择晶体管STD的栅极电压VSGD而断开。
＜时刻T2～T3＞
在时刻T2，行控制电路20对非选择字线otherWLs施加非选择电压(写入通过电压)VPASS。
而且，行控制电路20在对非选择字线otherWLs施加电压VPASS的同时将写入通过电压VPASS施加至选择字线WLk。k为0以上的整数。
此后，在某一时刻T3，行控制电路20使选择字线WLk的电位从写入通过电压VPASS上升至编程电压VPGM为止。
由此，关于连接于选择字线WLk的存储单元，对写入单元的存储膜79注入电子。存储单元的阈值电压从施加编程电压VPGM之前的状态向正方向位移。另一方面，半导体柱75内的写入禁止单元的信道区域被自升压，从而防止对写入禁止单元的存储膜79注入电子。
＜时刻T4～T5＞
在施加编程电压VPGM后，定序器19以结束编程动作的方式控制各电路的动作。由此，在时刻T4，字线WLk、otherWLs及选择栅极线SGD、SGS、SGSB的电位被设定为电压Vss。而且，在时刻T5，源极线CELSRC的电位被设定为接地电压Vss。
定序器19在编程动作后执行验证动作。通过验证动作判定存储单元的阈值电压是否属于与应写入的数据对应的分布。
＜时刻T6＞
在时刻T6，读出放大器电路30为了执行验证动作而将某一大小的电压V2(V2＞Vss)施加至位线BL。
源极线·阱控制电路50对源极线CELSRC施加电压VSRC。源极线·阱控制电路50对阱区域CPWELL施加电压VSRC。
行控制电路20对各选择栅极线SGD、SGS、SGSB施加电压VSG而使选择晶体管STD、STS、STSB接通。
行控制电路20对非选择字线otherWLs施加非选择电压(读取通过电压)VREAD。连接于非选择字线otherWLs的存储单元接通。
行控制电路20对选择字线WLk施加验证电压(读取电压)VCGRV。
在通过施加验证电压VCGRV而使选择单元MC接通的情况下，电流(单元电流)在位线BL与源极线CELSRC之间流动。此时，连接于位线BL的节点的电位变动。
读出放大器电路30读出电流的产生(或节点的电位变动)。读出放大器电路30将与读出结果对应的信号输入至锁存器。
在选择单元MC接通的情况下，已接通的选择单元MC的阈值电压小于验证电压。这意味着选择单元MC的阈值电压未达到与应写入的数据对应的阈值电压。也就是表示通过施加验证电压VCGRV而接通的选择单元尚未完成数据的写入。
结果判定为位线BL中产生电流的选择单元MC验证失败。
在施加验证电压VCGRV时选择单元断开的情况下，连接于断开状态的选择单元的位线BL与源极线SL之间不会产生电流。此时，连接于位线BL的节点的电位不会变动。
读出放大器电路30读出未产生电流(维持节点的电位)。读出放大器电路30将与读出结果对应的信号输入至锁存器。
在选择单元MC断开的情况下，已断开的选择单元MC的阈值电压大于验证电压。这意味着选择单元MC的阈值电压已达到与应写入的数据对应的阈值电压。也就是表示通过施加验证电压VCGRV而断开的选择单元完成了数据的写入。
结果判定为位线中未产生电流的选择单元MC验证通过。
这样一来，在时刻T6至时刻T7的期间，执行验证动作中的位线的电流(或电位)的读出(以下也称为验证读出)。
如下所述，在本实施方式中，定序器19在完成验证读出后排出半导体柱75内所捕获的载流子。以下，将半导体柱75内所捕获的载流子排出而进行半导体柱内的清除的动作也称为重启动作。
＜时刻T7＞
在时刻T7，为了将半导体柱75与位线BL电分离，定序器19将位线BL的电位及漏极侧选择栅极线SGD的电位设定为接地电位Vss。
与此实质上同时，定序器19使选择字线WLk的电位从读取电压VCGRV上升至读取通过电压VREAD为止。由此，在选择单元MC中，在半导体柱75内形成信道。
定序器19将非选择字线otherWLs的电位维持为读取通过电压VREAD，将源极侧选择栅极线SGS、SGSB的电位维持为电压VSG。
结果，NAND串的半导体柱75的上端至下端的整体电连接于源极线CELSRC及阱区域CPWELL。
定序器19将源极线CELSRC的电位及阱区域CPWELL的电位设定为电源电压VDD，并对源极线CELSRC及阱区域CPWELL进行充电。
例如，阱区域CPWELL(702)的电位经由接通状态的源极侧选择晶体管STS、STSB及存储单元MC施加至半导体柱75。因此，半导体柱SP(75)被预充电至阱区域CPWELL(702)的电位VDD的程度。此外，也可以代替电源电压VDD而将电压VSRC施加至源极线CELSRC及阱区域CPWELL。
＜时刻T8～T9＞
在时刻T8，定序器19将源极线CELSRC的电位及阱区域CPWELL的电位从电源电压VDD设定为接地电位Vss，并使源极线CELSRC及阱区域CPWELL放电。
此后，在时刻T9，定序器19将选择区块内的全部字线WLk、otherWLs及源极侧选择栅极线SGS、SGSB的电位设定为接地电位Vss。
结果，于在预充电后的半导体柱75内形成着信道的时刻T7至时刻T9为止的期间内，形成在半导体柱75内的信道成为载流子(电子)的迁移路径，而半导体柱75内的捕获点所捕获到的载流子从半导体柱75被抽出至半导体衬底700(阱区域702)。
由此，本实施方式的闪存中的半导体柱75的预充电(半导体柱内所捕获的载流子的排出)验证动作结束。
定序器19基于通过验证动作而获得的验证结果判定是否再次执行写入循环操作。
在选择页面内存在验证失败的选择单元MC的情况下，定序器19再次执行写入循环操作(时刻T1～T9的动作)。
像本实施方式那样，可以在半导体柱75内所捕获到的载流子被排出的状态下执行验证动作后的编程动作。因此，在本实施方式的闪存中，能够抑制在进行编程动作时，在写入禁止单元的自升压不充分的区域附近，因GIDL(Gate induced drain leakage，栅极引发漏极泄漏)而导致电子被注入至存储单元MC的电荷存储层(误写入)。
在选择页面内的全部选择单元验证通过的情况下，定序器19判定为对选择页面的写入动作完成。
闪存1(定序器19)将写入动作的完成通知给存储器控制器5。存储器控制器5基于来自闪存1的通知(例如H电平的待命/忙碌信号)而检测闪存1的数据的写入的完成。
如上所述，闪存1的数据的写入结束。
此外，在本实施方式的闪存中，读取动作及删除动作可以应用众所周知的技术。因此，省略本实施方式的闪存的读取动作及删除动作的说明。
(c)总结
在设置存储单元的半导体柱为非晶硅或多晶硅的情况下，半导体柱的硅区域具有硅原子的排列、结晶的方向不均匀、且捕获点也比单晶硅增多的倾向。
因此，在因半导体柱内所捕获到的载流子而导致写入禁止单元的信道区域内的自升压不充分的情况下，可能会产生对写入禁止单元的误写入。
在本实施方式的闪存中，在验证读出与编程电压的施加之间的期间内，在半导体柱内形成了信道的状态下经由例如源极线及阱区域对半导体柱进行充电。
由此，本实施方式的闪存能够有效地将沿相对于半导体衬底垂直的方向延伸的半导体柱内所捕获到的载流子从半导体柱内排出，从而使半导体柱内部的电状态为稳定的状态(净化后的状态)。
结果，本实施方式的存储器装置能够有效地执行对写入禁止单元的升压。
因此，本实施方式的存储器装置能够提高写入动作的可靠性。
(2)第2实施方式
参照图8对第2实施方式的存储器装置进行说明。
像本实施方式那样，半导体柱内所捕获到的载流子也可以从NAND串的漏极侧向半导体柱的外部排出。
如图8所示，在时刻T7A，在验证读出(位线的读出)完成后，定序器19将源极侧及共通选择栅极线SGS、SGSB的电位以及源极线CELSRC及阱区域CPWELL的电位设定为接地电压Vss。
另一方面，漏极侧选择栅极线SGD的电位维持为电压VSG，半导体柱SP(75)电连接于位线BL。
定序器19使位线BL的电位上升至电压VDD的程度。由此，半导体柱SP经由接通状态的漏极侧选择晶体管STD预充电至位线BL的电位VDD的程度。
此后，在时刻T8A，定序器19使位线BL的电位从电压VDD放电至接地电位Vss。
结果，于在NAND串的半导体柱75内形成着信道的时刻T7A至时刻T9为止的期间内，半导体柱75内的捕获点所捕获到的载流子从半导体柱75被抽出至位线BL。被抽出至位线BL的载流子被释出至读出放大器电路30内的接地端子。
这样一来，本实施方式的存储器装置可通过来自位线侧的半导体柱的预充电及载流子的排出而获得与第1实施方式相同的效果。
(3)第3实施方式
参照图9对第3实施方式的存储器装置进行说明。
如图9所示，在本实施方式的存储器装置中，半导体柱的预充电及半导体柱内的载流子的排出时的字线的电位控制的时点与第1实施方式的存储器装置不同。
如图9所示，在时刻T7，源极线CELSRC及半导体柱SP被充电至电位VDD的程度。
在时刻T8，源极线CELSRC及阱区域CPWELL被放电为接地电位Vss。
此后，在时刻T9A，定序器19将选择字线WLk的电位及漏极侧非选择字线otherWLs-D的电位设定为接地电压Vss。由此，选择字线WLk及漏极侧非选择字线otherWLs-D放电。漏极侧非选择字线otherWLs-D是存在于选择字线WLk与漏极侧选择栅极线SGD之间的非选择字线。
在时刻T9B，在选择字线WLk及漏极侧非选择字线otherWLs-D放电后，定序器19将源极侧选择栅极线SGS、SGSB的电位及源极侧非选择字线otherWLs-S的电位设定为接地电压Vss。由此，源极侧非选择字线otherWLs-S及源极侧选择栅极线SGS、SGSB放电。源极侧非选择字线otherWLs-S是存在于选择字线WLk与源极侧选择栅极线SGS之间的非选择字线。
这样一来，通过将NAND串NS划分成逻辑性的多个区域并将字线WL的放电时点错开，能够通过半导体柱75内的信道使半导体柱75与半导体衬底700导通并且将字线WL放电。
在本实施方式中，通过控制字线的电位，半导体柱的下端侧的半导体区域电连接于阱区域/源极线的期间长于半导体柱的上部侧电连接于阱区域/源极线的期间。由此，在从半导体柱内的某一区域至阱区域内，成为载流子的迁移路径的存储单元的信道长期存在于半导体柱内。
因此，本实施方式的存储器装置能够将半导体柱的上部侧所捕获到的载流子充分地排出至阱区域(或配线)。
在本实施方式中，可以通过延长对半导体柱的下端侧的字线的电压的施加而确保排出直径小的半导体柱的下端侧的大量载流子的时间。
结果，本实施方式的闪存能够有效地释出半导体柱内所捕获到的载流子。
此外，在从位线侧执行半导体柱的充电及捕获载流子的排出的情况下，在选择字线WLk及源极侧选择字线otherWLs-S被放电后，漏极侧非选择字线otherWLs-D及漏极侧选择栅极线SGD被放电。
如上所述，本实施方式的存储器装置能够提高存储器装置的动作的可靠性。
(4)第4实施方式
参照图10对第4实施方式的存储器装置进行说明。
如图10所示，本实施方式的闪存在验证读出后排出半导体柱75的载流子时，从漏极侧(位线侧)的字线朝向源极侧(源极线侧)的字线将字线逐条依序放电。
在时刻T9A，定序器19将与漏极侧选择栅极线SGD相邻的第n条字线WLn－1的电位从读取通过电压VREAD跃迁至接地电压Vss。选择字线WLk及其它非选择字线otherWL的电位维持为读取通过电压VREAD。
在第n条字线WLn－1的电位被放电后，定序器19在错开时间dT的时点使第(n－1)条字线WLn－2的电位从读取通过电压VREAD跃迁至接地电压Vss。
与上述同样地，针对第(n－2)条字线WLn－3至字线WL0，定序器19在每次错开时间dT的时点使各字线WL的电位从读取通过电压VREAD依序跃迁至接地电压Vss。
在时刻T9Y，与源极侧选择栅极线SGS相邻的字线WL0的电位被设定为接地电压Vss，字线WL0被放电。
此后，在时刻T9Z，定序器19将源极侧选择栅极线SGS、SGSB的电位设定为接地电压Vss。
这样一来，在时刻T9A至时刻T9Y为止的期间内，在每次错开时间dT的时点将字线WL的电位设定为接地电压Vss。
由此，本实施方式与第3实施方式同样地，能够将半导体柱内所捕获到的载流子有效地抽出。
此外，在本实施方式中，相邻两条字线(或三条以上的字线)WLn－1、WLn－2可以同时放电，每两条字线WLn－1、WLn－2也可以每次错开时间dT放电。
如上所述，本实施方式的存储器装置能够提高动作的可靠性。
(5)第5实施方式
参照图11及图12对第5实施方式的存储器装置进行说明。
在编程动作中，在执行步升(step up)写入的情况下，写入电压VPGM的电压值随着写入动作中所含的写入循环操作的次数增加而增高。
随之，因半导体柱75内所捕获到的载流子而引起的误写入的风险也会上升，因此优选为在写入动作的后半段的写入循环操作中提高半导体柱的升压效率。
在写入循环操作的次数少的情况下，因所捕获到的载流子而引起的误写入的风险相对较低。因此，在写入动作的前半段，为了缩短验证动作的期间，也可以省略验证读出后的来自半导体柱75的载流子的排出。
例如，本实施方式的闪存基于使用了某一判定值的判定处理，在写入动作中选择性地执行无半导体柱的预充电的验证动作(无重启动作的验证动作)与有半导体柱的预充电的验证动作(有重启动作的验证动作)。
例如，在本实施方式的闪存中，定序器19通过将由写入动作而获得的某一值与判定值进行比较来判定是否执行包含半导体柱75的预充电的验证动作。
如图11的流程图及图12的时序图所示，存储器控制器5将写入指令等发送至闪存1(步骤S0)。
定序器19在时刻T0基于指令开始写入动作(步骤S1)。
如图12所示，定序器19以与上述实施方式相同的方式(参照图7)使用某一电压值的编程电压执行编程动作(步骤S2)。
定序器19在编程动作后或与编程动作同时地判定当前的写入循环操作的次数NN是否超过判定值CR(步骤S3)。
在写入循环操作的次数NN为判定值CR以下的情况下，定序器19执行无预充电的验证动作(步骤S4)。
如图12所示，在验证动作时未执行半导体柱75的预充电的情况下(写入动作中的期间Z1)，在时刻T7A，选择字线WLk的电位及源极线CELSRC的电位不会上升，而将各配线的电位设定为接地电压Vss。
例如，写入动作的前半段的期间Z1由于写入循环操作的次数少，因此执行无预充电的验证动作，而不执行来自半导体柱的载流子的排出处理。
定序器19基于验证动作的结果判定是否验证通过(步骤S6)。
在判定为验证结果失败的情况下，定序器19为了移行至下一个写入循环操作而对写入电压VPGM加上步升电压dV(步骤S6Z)。由此，用于下一个写入循环操作的编程电压动作。使用加上步升电压后的编程电压VPGM再次执行步骤S2、S3、S4、S6所示之编程动作及无半导体柱的预充电的验证动作。
在验证未通过且随着写入动作的进行而写入循环操作(编程动作)的次数NN超过判定值CR的情况下(写入动作中的期间Z2)，定序器19执行包含预充电的验证动作(步骤S5)。
在此情况下，例如基于闪存1的设定信息而执行第1至第4实施方式中所说明的验证动作(图6至10)中的任一个。
例如，关于写入动作的后半段的期间Z2，由于写入循环操作的次数NN超过判定值CR，因此在超过判定值CR的写入循环操作以后的全部写入循环操作中执行伴随半导体柱75的预充电的验证动作。
基于包含预充电的验证动作的结果而判定编程动作正确与否(步骤S6)。
在步骤S5后的验证结果的判定失败的情况下，再次执行写入循环操作。
在验证结果通过的情况下，定序器19判定为写入动作完成。定序器19通过待命/忙碌信号将写入动作的完成通知给存储器控制器5(步骤S7)。
存储器控制器5接收来自闪存1的通知，并检测写入动作的完成(S8)。
由此，本实施方式的闪存中的写入动作完成。
如上所述，在本实施方式中，在写入动作中的写入循环操作的次数NN超过判定值CR的情况下，执行上述实施方式中的包含预充电的验证动作，将半导体柱内所捕获到的载流子从半导体柱内抽出。
在此情况下，在写入循环操作的次数NN超过判定值CR之前的一次以上的各个写入循环操作中，在编程动作后执行无预充电的验证动作。
结果，本实施方式的闪存削减某一写入循环操作中的用于半导体柱的预充电的期间，从而缩短整个写入动作的期间。
如上所述，在本实施方式的闪存的写入动作中，在写入动作开始至获取值为判定值以下的第i次写入循环操作为止的期间Z1的各写入循环操作中执行无预充电的验证动作，在超过判定值CR的第(i+1)次写入循环操作至写入动作结束为止的期间Z2的各写入循环操作中执行有预充电的验证动作。i为1以上的整数。
此外，也可以代替写入动作中所执行的编程动作的次数而根据写入电压VPGM的电压值的大小来判定验证读出后是否进行半导体柱的预充电。
在此情况下，定序器19判定写入电压VPGM的电压值是否超过预先设定的判定值。在定序器19检测到写入电压VPGM的电压值大于判定值CR的情况下，定序器19在继使用了该电压值的编程动作之后的验证动作中进行第1至第4实施方式中的任一个验证动作。
如上所述，本实施方式的存储器装置能够抑制写入动作的长期化，并且提高闪存的可靠性。
(6)变化例
参照图13及图14对上述实施方式的存储器装置的变化例进行说明。
如图13所示，本实施方式的存储器装置中，一个NAND串NS也可以包含两个半导体柱75A、75B。
例如，在图13的闪存中，NAND串NS包含第1及第2半导体柱75A、75B、及连接两个半导体柱75A、75B的半导体部76。
半导体部76将第1半导体柱75A的下端连接于第2半导体柱75B的下端。
第1半导体柱75A的上端连接于位线BL，第2半导体柱75B的上端连接于源极线SL。
漏极侧选择晶体管STD设置在第1半导体柱75A的上部侧。源极侧选择晶体管STS设置在第2半导体柱75B的上部侧。在图13的NAND串NS中，源极侧选择晶体管STS位于与漏极侧选择晶体管STD相同的高度。
存储单元MC在选择晶体管STD、STS与半导体部76之间的区域中分别设置在第1及第2半导体柱75A、75B的侧面上。
例如，半导体部76隔着薄绝缘膜(未图示)与基板700上的配线层77对向。由此，在半导体部76的部分设置背栅极晶体管BGT。配线层77作为背栅极线BG及背栅极晶体管BGT的栅极电极发挥功能。定序器19通过控制背栅极线BG的电位将背栅极晶体管BGT接通或断开。
如图14的时序图所示，定序器19在验证读出过程中(时刻T6至时刻T7为止的期间)对背栅极线BG施加电压VBG。由此，背栅极晶体管BGT接通。
在将半导体柱75A、75B内所捕获到的载流子排出的情况下，定序器19在时刻T7将背栅极线BG的电位设定为接地电压Vss。由此，背栅极晶体管BGT断开。定序器19将漏极侧及源极侧选择栅极线SGD、SGS的电位维持为电压VSG。在时刻T7，定序器19对位线BL及源极线SL施加电压VDD。
由此，半导体柱75A经由接通状态的漏极侧选择晶体管STD电连接于位线BL。半导体柱75A被预充电至位线BL的电位VDD的程度。在时刻T7至时刻T9的期间内，半导体柱75A内所捕获到的载流子被释出至位线BL。
而且，在时刻T7至时刻T9的期间内，半导体柱75B经由接通状态的源极侧选择栅极晶体管STS电连接于源极线SL。半导体柱75B被预充电至源极线SL的电位VDD的程度。半导体柱75B内所捕获到的载流子被释出至源极线SL。
如上所述，即便在NAND串NS具有多个半导体柱75A、75B连接而成的构造的情况下，也能够通过来自半导体柱75A、75B的上端侧的预充电而将多个半导体柱75A、75B内所捕获到的载流子释出至半导体柱75A、75B的外部。
此外，作为本实施方式的另一变化例，本实施方式中的半导体柱75的预充电及半导体柱75内的载流子的排出也可以在读取动作中的位线的读出后执行。
而且，在包含三维构造的存储单元阵列的闪存中，存在多个字线中与漏极侧选择栅极线SGD相邻的字线及与源极侧选择栅极线SGS相邻的字线用作虚设字线的情况。连接于虚设字线的存储单元是不用于数据存储的单元(虚设单元)。在NAND串包含虚设字线及虚设单元的情况下，本实施方式的存储器装置也可以像上述各实施方式那样，将与对字线执行的控制实质上相同的控制应用在验证动作时的虚设字线的电位的控制中。
因此，本变化例的存储器装置可获得与上述实施方式相同的效果。
(7)其它
用于本实施方式的存储器系统的闪存也可以为多值闪存。
多值闪存的读取动作包含以下那样的判定电压。
施加至A电平的读取动作所选择的字线的判定电压例如为0V～0.55V之间。但是，A电平的判定电压并不限定于该值，也可以为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V及0.5V～0.55V中的任一个范围。
施加至B电平的读取动作所选择的字线的判定电压例如为1.5V～2.3V之间。但是，B电平的判定电压并不限定于该值，也可以为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V及2.1V～2.3V中的任一个范围。
施加至C电平的读取动作所选择的字线的判定电压例如为3.0V～4.0V之间。C电平的判定电压并不限定于此，也可以为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V及3.6V～4.0V中的任一个范围。
此外，读取动作的期间(tR)例如可以为25μs～38μs、38μs～70μs、70μs～80μs中的任一个期间。
多值闪存的写入动作包含编程动作与验证动作。
在多值闪存的写入动作中，最先施加至编程动作时所选择的字线的电压例如为13.7V～14.3V之间。该电压并不限定于该值，例如可以为13.7V～14.0V及14.0V～14.6V中的任一个范围。
在编程动作为增量阶跃脉冲编程(ISPP，incremental step pulse Program)方式的情况下，步升的电压例如为0.5V左右。
施加至非选择的字线的非选择电压(通过电压)例如为6.0V～7.3V的范围的值。但是，非选择电压并不限定于该值，例如可以为7.3V～8.4V的范围的值，也可以为6.0V以下。
也可以根据非选择的字线是第奇数条字线抑或是第偶数条字线而改变施加的通过电压。
写入动作的时间(tProg)例如可以为1700μs～1800μs、1800μs～1900μs及1900μs～2000μs中的任一个期间。
关于多值闪存的删除动作，最先施加至形成在半导体衬底的上部上且在上方配置着存储单元的阱区域的电压例如为12V～13.6V的范围的值。该电压并不限定于该值，例如可以为13.6V～14.8V、14.8V～19.0V、19.0～19.8V或者19.8V～21V中的任一个范围的值。
删除动作的时间(tErase)例如可以为3000μs～4000μs、4000μs～5000μs及5000μs～9000μs中的任一个期间。
存储单元具有隔着4nm～10nm的隧道绝缘膜配置在半导体柱的侧面上的电荷存储层。该电荷存储层也可以为具有2nm～3nm的膜厚的绝缘膜(例如SiN或SiON等)与膜厚为3nm～8nm的多晶硅的积层构造。而且，多晶硅也可以包含如Ru的金属。
在电荷存储层上具有绝缘膜。该绝缘膜例如包含具有3nm～10nm的膜厚的下层High-k膜、具有3nm～10nm的膜厚的上层High-k膜及夹在下层及上层High-k膜之间的具有4～10nm的膜厚的硅氧化膜。High-k膜可以列举HfO等膜。而且，硅氧化膜的膜厚可以厚于High-k膜的膜厚。
在绝缘膜上隔着膜厚为3nm～10nm的功函数调整用材料而设置着具有30nm～70nm的膜厚的控制栅极电极。功函数调整用材料为TaO等金属氧化膜、TaN等金属氮化膜。控制栅极电极也可以为W(钨)等金属。
也可以在存储单元间设置气隙。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式加以实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 闪存
10 存储单元阵列
75、75A、75B 半导体柱
MC 存储单元

Claims (5)

1.一种存储器装置，其特征在于包括：
第1存储单元，设置在沿与半导体衬底交叉的方向延伸的半导体层的侧面上；以及
控制器，控制对所述第1存储单元的写入动作；并且
在第1编程动作后的第1验证动作时，在進行对所述第1存储单元的数据读取后，对所述半导体层进行充电。
2.根据权利要求1所述的存储器装置，其特征在于还包括：
第1选择晶体管，在所述半导体层的侧面上，设置在所述第1存储单元的所述半导体衬底侧；
第2选择晶体管，在所述半导体层的侧面上，设置在所述第1存储单元的与所述半导体衬底侧相反的一侧；
第2存储单元，设置在所述半导体层的侧面上；
第1字线，连接于所述第1存储单元的栅极；
第2字线，连接于所述第2存储单元的栅极；以及
源极线，经由所述半导体衬底连接于所述半导体层；并且
在所述数据的读取时，
对所述第1字线施加第1电压，对所述第2字线施加高于所述第1电压的第2电压；
在所述数据的读取后，
将所述第1选择晶体管接通，将所述第2选择晶体管断开，
对所述第1及第2字线施加所述第2电压，
将所述源极线的电位增加而对所述半导体层充电，且
在所述半导体层的充电后，将所述源极线和所述第1及第2字线的电位设定为接地电位。
3.根据权利要求1所述的存储器装置，其特征在于还包括：
第1选择晶体管，在所述半导体层的侧面上，设置在所述第1存储单元的所述半导体衬垫侧；
第2选择晶体管，在所述半导体层的侧面上，设置在所述第1存储单元的与所述半导体衬底侧相反的一侧；
第2存储单元，设置在所述半导体层的侧面上；
第1字线，连接于所述第1存储单元的栅极；
第2字线，连接于所述第2存储单元的栅极；以及
位线，连接于所述半导体层；并且
在所述数据的读取时，
对所述第1存储单元的栅极施加第1电压，对所述第2存储单元的栅极施加高于所述第1电压的第2电压；
在所述数据的读取后，
将所述第1选择晶体管断开，将所述第2选择晶体管接通，
对所述第1及第2字线施加所述第2电压，
将所述位线的电位增加而对所述半导体层充电，且
在所述半导体层的充电后，将所述位线及所述第1及第2字线的电位设定为接地电位。
4.根据权利要求2或3所述的存储器装置，其特征在于：
在所述半导体层已预充电后，
在第1时刻，将所述第1字线的电位设定为所述接地电位；
在与所述第1时刻不同的第2时刻，将所述第2字线的电位设定为所述接地电位。
5.根据权利要求1至3中任一项所述的存储器装置，其特征在于：
所述写入动作包含多个写入循环，
在所述写入循环的次数大于判定值的情况下，执行所述第1验证动作，
在所述写入循环的次数为所述判定值以下的情况下，执行不包含所述半导体层的充电的第2验证动作。
CN201610137236.9A 2015-09-14 2016-03-10 存储器装置 Active CN106531219B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-180378 2015-09-14
JP2015180378A JP6400547B2 (ja) 2015-09-14 2015-09-14 メモリデバイス

Publications (2)

Publication Number Publication Date
CN106531219A true CN106531219A (zh) 2017-03-22
CN106531219B CN106531219B (zh) 2019-11-22

Family

ID=58162353

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610137236.9A Active CN106531219B (zh) 2015-09-14 2016-03-10 存储器装置

Country Status (4)

Country Link
US (1) US9589660B1 (zh)
JP (1) JP6400547B2 (zh)
CN (1) CN106531219B (zh)
TW (1) TWI606577B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111696599A (zh) * 2019-03-13 2020-09-22 东芝存储器株式会社 半导体存储装置及其控制方法
CN112447204A (zh) * 2019-09-03 2021-03-05 铠侠股份有限公司 半导体存储装置
CN113299330A (zh) * 2020-02-24 2021-08-24 闪迪技术有限公司 倒序编程的源极侧预充电和升压改进
CN113690241A (zh) * 2020-05-18 2021-11-23 铠侠股份有限公司 半导体存储装置
CN114067891A (zh) * 2020-08-05 2022-02-18 华邦电子股份有限公司 半导体装置及与非型闪速存储器的读出方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107887395B (zh) 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
US10629271B2 (en) 2017-12-05 2020-04-21 Intel Corporation Method and system for reducing program disturb degradation in flash memory
KR102374103B1 (ko) 2018-01-16 2022-03-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법
US10541037B2 (en) * 2018-06-07 2020-01-21 Sandisk Technologies Llc Non-volatile memory with countermeasure for program disturb including delayed ramp down during program verify
JP2020004470A (ja) 2018-06-29 2020-01-09 キオクシア株式会社 半導体記憶装置
JP2020038930A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体メモリ装置及び半導体メモリ装置の製造方法
US10665300B1 (en) 2018-11-12 2020-05-26 Micron Technology, Inc. Apparatus and methods for discharging control gates after performing an access operation on a memory cell
JP7102363B2 (ja) * 2019-03-18 2022-07-19 キオクシア株式会社 半導体記憶装置
JP2020155577A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
KR20210010210A (ko) * 2019-07-19 2021-01-27 에스케이하이닉스 주식회사 반도체 메모리 소자
US10790003B1 (en) * 2019-07-31 2020-09-29 Sandisk Technologies Llc Maintaining channel pre-charge in program operation
JP2021034090A (ja) 2019-08-28 2021-03-01 キオクシア株式会社 不揮発性半導体記憶装置
JP7239719B2 (ja) 2019-08-28 2023-03-14 長江存儲科技有限責任公司 フラッシュメモリデバイス
US10957394B1 (en) * 2020-02-10 2021-03-23 Sandisk Technologies Llc NAND string pre-charge during programming by injecting holes via substrate
US11621045B2 (en) * 2020-03-04 2023-04-04 Intel Corporation Non volatile flash memory with improved verification recovery and column seeding
JP7446879B2 (ja) * 2020-03-18 2024-03-11 キオクシア株式会社 半導体記憶装置
US11205493B1 (en) * 2020-10-26 2021-12-21 Sandisk Technologies Llc Controlling word line voltages to reduce read disturb in a memory device
JP2022122792A (ja) * 2021-02-10 2022-08-23 キオクシア株式会社 半導体記憶装置
US11862249B2 (en) * 2021-11-16 2024-01-02 Sandisk Technologies Llc Non-volatile memory with staggered ramp down at the end of pre-charging

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4970691A (en) * 1988-04-13 1990-11-13 Kabushiki Kaisha Toshiba 2-cell/1-bit type EPROM
US20040046212A1 (en) * 2001-02-07 2004-03-11 Fujitsu Limited Semiconductor memory capable of being driven at low voltage and its manufacture method
US20070047313A1 (en) * 2005-08-31 2007-03-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2010102792A (ja) * 2008-10-24 2010-05-06 Toshiba Corp 不揮発性半導体記憶装置
JP2011008838A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
US20130100754A1 (en) * 2011-10-19 2013-04-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method of reading data thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4284300B2 (ja) 2005-05-02 2009-06-24 株式会社東芝 半導体記憶装置
JP2007193862A (ja) 2006-01-17 2007-08-02 Toshiba Corp 不揮発性半導体記憶装置
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP4881401B2 (ja) 2009-03-23 2012-02-22 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
JP2011198435A (ja) 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
US8565020B2 (en) * 2010-04-14 2013-10-22 Kabushiki Kaisha Toshiba Semiconductor memory device
JP5898657B2 (ja) 2013-09-02 2016-04-06 株式会社東芝 不揮発性半導体記憶装置
JP2015216179A (ja) 2014-05-08 2015-12-03 株式会社東芝 半導体記憶装置
JP6514450B2 (ja) 2014-07-10 2019-05-15 レック株式会社 排水口用ぬめり取り器
JP5946869B2 (ja) 2014-08-08 2016-07-06 ニチハ株式会社 外壁取付部材及び外壁構造
JP6230512B2 (ja) 2014-09-10 2017-11-15 東芝メモリ株式会社 半導体メモリ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4970691A (en) * 1988-04-13 1990-11-13 Kabushiki Kaisha Toshiba 2-cell/1-bit type EPROM
US20040046212A1 (en) * 2001-02-07 2004-03-11 Fujitsu Limited Semiconductor memory capable of being driven at low voltage and its manufacture method
US20070047313A1 (en) * 2005-08-31 2007-03-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2010102792A (ja) * 2008-10-24 2010-05-06 Toshiba Corp 不揮発性半導体記憶装置
JP2011008838A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
US20130100754A1 (en) * 2011-10-19 2013-04-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method of reading data thereof

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111696599A (zh) * 2019-03-13 2020-09-22 东芝存储器株式会社 半导体存储装置及其控制方法
CN111696599B (zh) * 2019-03-13 2023-10-31 铠侠股份有限公司 半导体存储装置及其控制方法
CN112447204A (zh) * 2019-09-03 2021-03-05 铠侠股份有限公司 半导体存储装置
CN112447204B (zh) * 2019-09-03 2023-08-25 铠侠股份有限公司 半导体存储装置
CN113299330A (zh) * 2020-02-24 2021-08-24 闪迪技术有限公司 倒序编程的源极侧预充电和升压改进
CN113690241A (zh) * 2020-05-18 2021-11-23 铠侠股份有限公司 半导体存储装置
CN113690241B (zh) * 2020-05-18 2024-03-05 铠侠股份有限公司 半导体存储装置
CN114067891A (zh) * 2020-08-05 2022-02-18 华邦电子股份有限公司 半导体装置及与非型闪速存储器的读出方法

Also Published As

Publication number Publication date
CN106531219B (zh) 2019-11-22
TWI606577B (zh) 2017-11-21
TW201711173A (zh) 2017-03-16
JP6400547B2 (ja) 2018-10-03
US20170076814A1 (en) 2017-03-16
JP2017059276A (ja) 2017-03-23
US9589660B1 (en) 2017-03-07

Similar Documents

Publication Publication Date Title
CN106531219B (zh) 存储器装置
TWI770342B (zh) 記憶體裝置
CN104916319B (zh) 半导体存储装置
US11742032B2 (en) Semiconductor memory device
CN108520766A (zh) 半导体存储装置
TWI642065B (zh) Semiconductor memory device
US8045385B2 (en) Methods of operating nonvolatile memory devices to inhibit parasitic charge accumulation therein
CN107025938B (zh) 存储器装置
CN108074603A (zh) 非易失性存储器装置及其操作方法以及控制逻辑
TWI742781B (zh) 半導體記憶裝置
JP2010287283A (ja) 不揮発性半導体メモリ
CN105976865A (zh) 半导体存储装置
TWI735903B (zh) 半導體記憶裝置
JP2011210337A (ja) 不揮発性半導体記憶装置およびその書き込み方法
TWI841983B (zh) 記憶體裝置
TW202303597A (zh) 非揮發性半導體記憶裝置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20170811

Address after: Tokyo, Japan

Applicant after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Applicant before: Toshiba Corp.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Patentee before: Pangea Co.,Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20220130

Address after: Tokyo

Patentee after: Pangea Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

TR01 Transfer of patent right