CN1720589A - 半导体存储装置以及半导体存储装置的位线选择方法 - Google Patents

Abstract

在位线选择用地址A(k)～A(k+3)中，地址A(k+1)、A(k+2)通过地址转换电路(20)进行与地址A(k+3)的异或运算，并在地址A(k+3)为高电平时，逻辑电平翻转后被输入到高位列译码器11中。在子阵列AA内的8条位线的左侧/右侧区域AA0/AA1中，位线的选择顺序每隔4条被切换为升序和降序。与每次访问时交替选择左侧/右侧区域AA0/AA1的低位传输门(220)的结构相结合，在子阵列内以及子阵列间的连续访问中，可充分确保相邻访问中选择的位线间的间隔距离，从而上一次访问的位线的电气影响不会波及到下一次访问的位线上。

Description

半导体存储装置以及半导体存储装置的位线选择方法

技术领域

本发明涉及半导体存储装置的位线选择技术，特别是涉及依次连续选择多条位线时的位线选择技术。

背景技术

以往，在半导体存储装置中，在将存储单元阵列分割为多个子阵列的基础上，通过从设置于各子阵列每一个中的多条位线中依次选择一条位线来读出数据，从而进行字符组读出存贮等的连续读出动作。

这里，图11示出了如专利文献1所示那样将闪存等非易失性半导体存储装置作为例子的电路结构。存储单元阵列被划分为可通过列地址A(k+4)和其他地址识别的被称为子阵列AA(用低电平的列地址A(k+4)识别)及子阵列AB(用高电平的列地址A(k+4)识别)的子阵列。而且每个子阵列AA、AB被二分为左侧区域AA0、AB0和右侧区域AA1、AB1，并在每个区域中，多个非易失性晶体管被配置在多条字线和多条位线的交差点上。于是，通过对应于多条字线中被激活的一条字线WLn而被选择的非易失性晶体管，位线BL0A～BL15A(子阵列AA)、BL0B～BL15B(子阵列AB)与接地电位被控制为连接或非连接。根据流入经由所述非易失性晶体管的通路的电流的有无，存储在非易失性晶体管上的数据被读取到各位线BL0A～BL15A、BL0B～BL15B上。因为以上的结构在每个子阵列AA、AB中是一样的，所以在下面的说明中针对子阵列AA进行说明。

通过高位列译码器11及低位列译码器12控制高位传输门210、211及低位传输门220，各位线BL0A～BL15A中的一条位线被选择并连接到数据线DB上。图11示出了根据列地址A(k)～A(k+3)的4位列地址进行选择的情况。高位列译码器11对列地址A(k+1)～A(k+3)高位进行译码后输出译码信号YD10～YD17中的某一信号，从而高位传输门210、211内的预定的传输门晶体管被选择。并且，低位列译码器12对列地址A(k)低位进行译码后输出译码信号YD20、YD21中的某一信号，从而低位传输门220内的2个传输门晶体管中的某一个被选择。

此外，子阵列AA、AB的识别通过列地址A(k+4)和没有图示的其他地址来进行。或通过连接到不同的数据总线上来进行。

电流电压转换电路320被连接在数据线DB上。流经由字线WLn所选择的非易失性晶体管形成的通路的电流被转换成电压，然后在后级放大器330比较该电压和比较电压VRF，从而进行数据放大。

当进行连续的数据读取时，依次增加列地址。图12示出了随着列地址的增加而被连接到数据线DB上的选择位线的顺序。在每一次增加地址时，低位列地址A(k)被改变，从而译码信号YD20和YD21被交替选择。高位列地址A(k+1)～A(k+3)每隔低位列地址A(k)的一个周期被增加一次，从而依次选择译码信号YD10～YD17。其结果是，被选择的位线在左侧区域AA0和右侧区域AA1之间交替变化，并在左侧/右侧区域AA0/AA1内被依次选择。

这里，在选择位线被改变之前，通过复位电路310进行将数据线DB和被选择的位线上的电荷放电到接地电压的复位操作。

另外，在专利文献2中公开了为防止起因于与相邻位线间的电容耦合的干扰，在选择位线和相邻的非选择位线之间配置接地屏蔽线的技术。

并且，作为现有技术文献例示的专利文献1、2如下所示：

专利文献1：日本专利文献特开2000-132985号公报

专利文献2：日本专利文献特开平9-245493号公报

但是，当越过子阵列AA、AB而进行数据的连续读取操作时，将会连续选择在子阵列AA、AB的边界相邻布线的位线BL15A和BL0B(在图12中，(16)号的位线选择和(17)号的位线选择)。随着近年来半导体存储装置的精细化及大容量化，位线间的间隔变得狭小、并且位线长度变长，从而在位线间寄生的线间寄生电容和位线自身的配线电容一起变大。此外，还需求连续读取操作的高速化。

在进行数据读取时，需要将数据线和选择位线充电到均衡电压(例如，0.6V程度)上，但在位线转变时的复位操作中需将位线的均衡电压放电到接地电压。这一放电电路即为复位电路310。随着大容量化，在因为位线自身的布线电容增大而应放电的电荷量增大的同时，还因为与位线的布线电阻一起形成CR时间常数电路，从而有放电操作发生延迟的情况。并且随着高速化的需求，还存在较难以确保充分的重置时间的情况。

若在重置时间内位线的电压电平没有充分放电到接地电压，则位线上剩余的电荷将在通过字线WLn选择的非易失性晶体管上存储了数据“1”的情况下通过非易失性晶体管而放电。由于这一放电操作在下一周期的读取操作中进行，所以当在下一周期所选择的位线是相邻的位线、并且读取数据是“0”数据时，将会存在通过位线间的线间寄生电容，进行电荷从选择位线向进行放电操作的非选择位线的电容耦合的情况。因此，在进行原本没有电流流动的数据“0”的读取时，由于有意外的电流流经数据线DB，从而存在误检测为数据“1”的情况。

这里，如果布线专利文献2中公开的屏蔽线，则有可能缓解由线间寄生电容造成的电容耦合的不良影响。但是，为了屏蔽线的布线，必须确保与存储单元阵列内的位线并行的新的布线区域，这在芯片集成上不是所希望的。

本发明是为了解决上述现有技术中的问题而完成的，其目的在于提供一种半导体存储装置以及半导体存储装置的位线选择方法，该半导体存储装置通过消除由相邻位线之间的电容耦合引起的不良影响，能够稳定地进行连续存取操作，而不需要增加芯片的核心尺寸(die size)。

发明内容

为了达到上述目的，与第一方案相关的半导体存储装置的特征是：当在多条位线的每一个上连接了存储单元的状态下，通过依次选择位线并将其连接到放大电路上来进行连续访问时，物理上连续的位线被划分为基本位线组，在每一个基本位线组中，将由预定位数的高位识别地址识别的位线作为基本译码单位，并以使基本译码单位内的位线识别顺序一致的方式连续配置由预定位数的低位识别地址识别的2个以上的基本译码单位，此外，半导体存储装置包括：高位识别地址译码器，用于选择基本译码单位内的预定位线；低位识别地址译码器，用于选择预定基本译码单位；以及地址转换部，将识别地址中的起始地址或终端地址中的至少某一个分配为所述基本位线组的两端位线以外的物理位置处的位线，其中所述识别地址由所述高位识别地址和所述低位识别地址构成，用于识别以基本位线组划分的位线。

在第一方案的半导体存储装置中，依次增加的识别地址中的低位识别地址被低位识别地址译码器译码，从而从构成基本位线组的基本译码单位中依次选择1个基本译码单位。基本译码单位的选择每循环一次，高位识别地址译码器就对高位识别地址进行译码，从而依次选择基本译码单位内的位线。这里，通过地址转换部，基本位线组的两端位线中至少某一个被由识别地址选择的初始地址或终端地址以外的地址选择。

另外，与第九方案有关的半导体存储装置的位线选择方法的特征是：当在多条位线的每一个上连接了存储单元的状态下，通过依次选择位线并将其连接到放大电路上来进行连续访问时，

物理上连续的位线被划分为基本位线组，在每一个基本位线组中，将由预定位数的部分识别地址识别的位线作为基本译码单位，并以使基本译码单位内的位线识别顺序一致的方式连续配置2个以上的基本译码单位，此外，划分为基本位线组的位线的依次选择包括：优先选择步骤，在固定基本译码单位内的位线的物理位置的基础上，依次变更被选择的基本译码单位；以及选择分配步骤，在划分为基本位线组的位线的依次选择中，将最初的选择或最后的选择中的至少某一个分配给处于所述基本位线组的两端位线以外的物理位置上的位线。

根据第九方案有关的半导体存储装置的位线选择方法，被划分为基本位线组的位线的依次选择在优先选择步骤中，在固定了选择位线在基本译码单位内的物理位置的状态下，优先进行构成基本位线组的基本译码单位的依次变更。基本译码单位的选择每循环一次，基本译码单位内的位线的选择就会改变。在选择分配步骤中，将位线的依次选择中的最初的选择或最后的选择中的至少某一个分配给处于基本位线组的两端位线以外的物理位置上的位线。

由此，当在划分物理上连续的位线的基本位线组中，通过依次选择每个位线并将其连接到放大电路上来进行连续访问时，通过用于译码低位识别地址的低位识别地址译码器或优先选择步骤，在每次访问时依次选择基本译码单位。在此期间，基本译码单位内的位线的物理位置是固定的。此时，由于各基本译码单位被配置成基本译码单位内的位线识别顺序一致，即基本译码单位中的位线的选择顺序结构维持相同方向(以下称为平移(shift)配置)，所以相邻的访问期间依次选择的位线是配置在间隔了构成基本译码单位的位线数目的间距的物理位置上的位线。存在于依次选择的位线间的线间寄生电容变得很少，从而残余在上一次访问中选择的位线上的电气状态不会对下一次存储中选择的位线造成不良影响。

即使由于半导体存储装置的精细化、大容量化，位线的配线容量及相邻位线间的线间寄生电容增大，以及由于高速化，访问之后位线上剩有电荷等的情况下，也能够消除对下一次访问中选择的位线的不良影响。

另外，没有必要为了消除由于线间寄生电容造成的不良影响而在相邻位线间设置屏蔽线，从而可在存储单元阵列中高效率地配置位线，这有利于芯片的集成。

另外，与第二方案有关的半导体存储装置的特征是：在第一方案所记载的半导体存储装置中，基本译码单位具有由n位的高位(upper)识别地址识别的2ⁿ条的位线，基本位线组具有由1位的低位(lower)识别地址识别的2个基本译码单位，地址转换部在高位识别地址中，根据最高位位位置的地址的逻辑电平，翻转其余位位置的地址的逻辑电平。

在第二方案的半导体存储装置中，基本译码单位由2ⁿ条位线构成，并由n位的高位识别地址识别各位线。基本位线组由平移配置的2个基本译码单位构成。高位识别地址在由地址转换部根据最高位位位置的地址的逻辑电平对其余位位置的地址的逻辑电平进行翻转之后，被高位识别地址译码器译码。

另外，与第十方案有关的半导体存储装置的位线选择方法的特征是：在第九方案所记载的半导体存储装置的位线选择方法中，基本译码单位具有由n位的部分识别地址识别的2ⁿ条的位线，基本位线组具有2个基本译码单位，选择分配步骤将配置在基本译码单位上的位线分割为具有2^(n-1)条位线的子单位，并在一个子单位中相对于位线的物理位置按升序进行选择，而在另一个子单位中相对于位线的物理位置按降序进行选择。

在第十方案的半导体存储装置的位线选择方法中，基本译码单位由2ⁿ条位线，并由n位的部分识别地址识别各位线。基本位线组由平移配置的2个基本译码单位构成。配置在基本译码单位上的2ⁿ条位线通过选择分配步骤被分割为具有2^(n-1)条位线的子单位，其中在一个子单位中相对于位线的物理位置按升序进行选择，而在另一个子单位中按降序进行选择。

由此，在高位识别地址或部分识别地址中，若根据最高位位位置的地址的逻辑电平，翻转其余位位置的地址的逻辑电平，则能够对将2ⁿ条位线二分所得的具有2^(n-1)条位线的子单位中的某一子单位设置升序选择，而对另一子单位设置降序选择。

具体来说，若在最高位位位置的地址的逻辑电平为“0”时，翻转其余位位置的地址的逻辑电平，则在二分后的具有2^(n-1)条位线的子单位中，可对配置在前一半物理位置上的位线进行降序选择，并可对后一半的位线进行升序选择。与此相对，若在最高位位位置的地址的逻辑电平为“1”时，翻转其余位位置的地址的逻辑电平，则在二分后的具有2^(n-1)条位线的子单位中，可对配置在后一半物理位置上的位线进行降序选择，并可对前一半的位线进行升序选择。

另外，与第三方案有关的半导体存储装置的特征是：在第一方案所记载的半导体存储装置中，基本译码单位具有由n位的高位识别地址识别的2ⁿ条位线，基本位线组具有由m(m≥2)位的低位识别地址识别的2^m个基本译码单位，地址转换部在高位或低位识别地址中，根据最高位位位置的地址的逻辑电平，翻转其余位位置的地址的逻辑电平。

在第三方案的半导体存储装置中，基本译码单位由2ⁿ条位线构成，各位线由n位的高位识别地址识别。基本位线组由平移配置的2^m个基本译码单位构成，并由m(m≥2)位的低位识别地址识别。高位或低位识别地址在由地址转换部根据最高位位位置的地址的逻辑电平对其余位位置的地址的逻辑电平进行翻转后，被高位或低位识别地址译码器译码。

另外，与第十一方案有关的半导体存储装置的位线选择方法的特征是：在第九方案所记载的半导体存储装置的位线选择方法中，基本译码单位具有由n位的部分识别地址识别的2ⁿ条位线，基本位线组具有2^m(m≥2)的基本译码单位，选择分配步骤将配置在基本译码单位上的位线分割为具有2^(n-1)条位线的子单位，或者将配置在基本位线组上的基本译码单位分割为具有2^(m-1)个单位的子译码单位，并且在一个子单位或子译码单位中相对于位线或基本译码单位的物理位置按升序进行选择，而在另一个子单位或子译码单位中相对于位线或基本译码单位的物理位置按降序进行选择。

在第十一方案的半导体存储装置的位线选择方法中，基本译码单位由2ⁿ条位线构成，各位线由n位的部分识别地址识别。基本位线组由平移配置的2^m(m≥2)的基本译码单位构成。2ⁿ条位线或2^m基本译码单位通过选择分配步骤被分割为具有2^(n-1)条位线的子单位或具有2^(m-1)个单位的子译码单位，其中的一个相对于物理位置被升序选择，另一个被降序选择。

由此，即使在基本位线组由2^m个基本译码单位构成的情况下，也可以根据高位识别位的最高位位位置的地址的逻辑电平来翻转其余位位置的地址的逻辑电平，并通过将2ⁿ条位线分割为2个子单位，能够对其中一个进行升序选择，对另一个进行降序选择。

另外，若根据低位识别位的最高位位位置的地址的逻辑电平来翻转其余位位置的地址的逻辑电平，则通过将2^m的基本译码单位分割为2个子译码单位，能够对其中一个进行升序选择，对另一个进行降序选择。

另外，与第四方案有关的半导体存储装置的特征是：在第一方案所记载的半导体存储装置中，基本译码单位具有由n位的高位识别地址识别的2ⁿ条位线，基本位线组具有由m(m≥2)位的低位识别地址识别的2^m个基本译码单位，地址转换部在高位或低位识别地址中，根据预定位位置的地址的逻辑电平，翻转处于比预定位位置低的位位置上的至少1个地址的逻辑电平。

在第四方案的半导体存储装置中，基本译码单位由2ⁿ条位线构成，各位线由n位的高位识别地址识别。基本位线组由平移配置的2^m个基本译码单位构成，并由m(m≥2)位的低位识别地址识别。高位或低位识别地址在由地址转换部根据预定位位置的地址的逻辑电平，对处于比预定位位置低的位位置上的至少1个地址的逻辑电平进行翻转后，被高位或低位识别地址译码器译码。

由此，可使基本译码单位内的位线或基本位线组内的基本译码单位的最初的选择或最后的选择落在与基本译码单位内的两端位线或配置与基本位线组两端的基本译码单位不同的物理位置上。

另外，与第五方案有关的半导体存储装置的特征是：在第二至第四方案中任一方案记载的半导体存储装置中，地址转换部具有异或运算部，从而基于最高位位位置的地址和其余位位置的地址、或者预定位位置的地址和低位位位置的地址的异或运算，来翻转所述其余位位置或低位位位置的地址的逻辑电平。

在第五方案的半导体存储装置中，具有异或运算部，从而进行地址的异或运算。

由此，可根据最高位位位置的地址或预定位位置的地址的逻辑电平，对其余位位置的地址或低位位位置的地址，进行逻辑电平的翻转、非翻转的控制。

另外，与第六方案有关的半导体存储装置是在多条位线的每一个上连接了存储单元的状态下，通过依次选择位线并将其连接到放大电路上来进行连续访问的半导体存储装置，其特征是：物理上连续的位线被划分为每组均由4条位线构成的基本位线组，并且包括地址转换部，该地址转换部在用于识别基本位线组中的位线选择顺序的2位的识别地址中，将高位识别地址分配给识别位线物理位置的低位物理地址，将翻转后的低位识别地址分配给识别位线物理位置的高位物理地址。

另外，与第七方案有关的半导体存储装置的特征是：包括地址转换部，该地址转换部在用于识别基本位线组中的位线选择顺序的2位的识别地址中，将翻转后的高位识别地址分配给识别位线物理位置的低位物理地址，将低位识别地址分配给识别位线物理位置的高位物理地址。

在第六方案或第七方案的半导体存储装置中，对于识别基本位线组的位线选择顺序的2位的识别地址中的一个，在进行逻辑翻转之后翻转位位置，然后在分配给用于识别位线物理位置的高或低位物理地址。

另外，与第八方案有关的半导体存储装置的特征是：划分物理上连续的位线的基本位线组被配置为相邻基本位线组间的位线识别顺序相同或相反。

在与第八方案有关的半导体存储装置中，划分物理上连续的位线的基本位线组结构如下：在相邻的基本位线组之间，将位线识别顺序配置为相同(平移配置)或颠倒配置(镜向配置)。

另外，与第十二方案有关的半导体存储装置的位线选择方法的特征是：当在多条位线的每一个上连接了存储单元的状态下，通过依次选择位线并将其连接到放大电路上来进行连续访问时，物理上连续的位线被划分为每组均由4条位线构成的基本位线组，并且包括组内选择步骤和组间划分步骤，其中，在所述组内选择步骤中，关于被划分为基本位线组的位线的在物理位置上的依次选择的顺序是第1选择顺序或第2选择顺序，所述第1选择顺序按照第3物理位置、第1物理位置、第4物理位置、及第2物理位置的顺序进行选择，所述第2选择顺序按照第2物理位置、第4物理位置、第1物理位置、及第3物理位置的顺序进行选择，在所述组间划分步骤中，物理上连续的位线通过具有第1或第2选择顺序中某一选择顺序的基本位线组来划分，或者通过交替配置具有第1及第2选择顺序的基本位线组来划分。

在第十二方案的半导体存储装置的位线选择方法中，根据组内选择步骤，基本位线组的位线的选择顺序被设为第1选择顺序或第2选择顺序。另外，根据组间划分步骤，物理上连续的位线通过具有第1或第2选择顺序中某一选择顺序的基本位线组而被划分(基本位线组的平移配置)，或者通过交替配置具有第1及第2选择顺序的基本位线组而被划分(基本位线组的镜向配置)。

由此，在对于用于识别位线的选择顺序的2位的识别地址的一个进行逻辑翻转后使位位置翻转，然后再分配给识别位线物理位置的物理地址，因此基本位线组中的位线选择顺序可以是第1或第2选择顺序。另外，基本位线组间的配置可能是平移配置、镜向配置中的任一种。

在划分物理上连续的位线的基本位线组中，当通过依次选择每个位线并将其连接到放大电路上来进行连续访问时，在相邻的访问期间依次选择的位线可以是配置于间隔了充分距离的物理位置上的位线，而不用在物理上相邻。存在于依次选择的位线间的线间寄生电容变得很少，从而残余在上一次访问中选择的位线上的电气状态不会对下一次存储中选择的位线造成不良影响。

即使由于半导体存储装置的精细化、大容量化而导致位线的配线容量及相邻位线间的线间寄生电容增大，以及由于高速化导致存储后位线上存在剩余电荷等，也可以消除对下一次访问中选择的位线造成的不良影响。

另外，没有必要为了消除由于线间寄生电容造成的不良影响而在相邻位线间设置屏蔽线，从而可以在存储单元阵列中高效率地配置位线，这有利于芯片的集成。

附图说明

图1是第一实施方式的电路图；

图2是与第一实施方式起到同样作用和效果的电路示例图；

图3是示出在第一实施方式中位线的选择顺序的示意图；

图4是第一实施方式的第一变形图；

图5是第一实施方式的第二变形图；

图6是第一实施方式的第三变形图；

图7是第一实施方式的第四变形图；

图8是第二实施方式的电路图；

图9是第二实施方式的第一变形图；

图10是第二实施方式的第二变形图；

图11是现有技术的电路图；

图12是示出现有技术中位线的选择顺序的示意图；

图13是与第一实施方式起同样作用和效果的另外的第二电路示例。

具体实施方式

下面，一边参照图1至图10的附图，一边详细说明将本发明的半导体存储装置以及半导体装置的位线选择方法具体化了的实施方式。

图1所示的第一实施方式的电路图是示出用于从存储单元阵列中配置的多条位线BL0A～BL15A、BL0B～BL15B、…中选择一条位线并将其连接到数据线DB上的电路结构及位线的选择方法的电路图。

存储单元阵列被分割为多个子阵列AA、AB、…。图中示出了通过列地址A(k+4)可识别2个子阵列AA、AB的情况。虽然没有图示，但通常是，存储单元阵列通过包括列地址A(k+4)在内的多个地址被分割为更多的子阵列。或者，通过被连接到不同的数据线上而被分割。

图1例示了闪存等非易失性半导体存储装置，可电改写的非易失性晶体管MC作为存储单元被配置在位线和接地电压之间。

字线贯穿存储单元阵列中的子阵列AA、AB、…而布线，并被共通连接在非易失性晶体管MC的栅极接线端上，其中这些非易失性晶体管MC被配置于各子阵列AA、AB、…中布线的每个位线BL0A～BL15A、BL0B～BL15B、…上。在图1中，作为一个例子示出了字线WLn。

当字线WLn变为预定的电压电平从而被激活时，虽然在非易失性晶体管MC上施加有偏压，但由于非易失性晶体管MC的阈值电压根据存储数据“0”、“1”的不同而不同，所以，各位线BL0A～BL15A、BL0B～BL15B、…与接地电压之间的导通状态将根据数据“0”、“1”的不同而被设定。具体来说，由于存储了数据“1”的非易失性存储器的阈值电压低，因此在位线与接地电压之间构成导通状态，从而形成电流通路。相反，由于存储了数据“0”的非易失性存储器的阈值电压高，因此位线与接地电压之间维持在非导通状态，从而不形成电流通路。由此，从通过字线WLn选择的存储单元往各位线BL0A～BL15A、BL0B～BL15B、…读取数据。

被读取的数据通过列地址A(k)～A(k+4)、并且根据需要还通过用于识别子阵列的没有图示的地址而被译码，通过所选择的一条位线被连接到数据线DB上而被读取，并通过电流电压转换电路320在差动放大器330中被进行与参考电压VRF之间的差动放大。

并且，下面的说明中，针对子阵列AA所记载的内容同样也可以适用于其他的子阵列AB、…。另外，列地址A(k)中的变量k表示预定的位位置。该变量k示出了与半导体存储装置中寻址结构相应而分配的位位置。

在图1中，通过4位的列地址A(k)～A(k+3)进行位线选择。在4位的列地址A(k)～A(k+3)中，高位列地址A(k+1)～A(k+3)由高位列译码器11译码，从而在高位传输门210、211中，择一选择用设置在位线BL0A～BL7A、BL8A～BL15A每一个上的NMOS晶体管构成的传输门晶体管。另外，低位列地址A(k)由低位列译码器12译码，从而择一选择用低位传输门220内的2个NMOS晶体管构成的传输门晶体管。

高位译码器11根据列地址A(k+1)～A(k+3)的逻辑电平输出译码信号YD10～TD17。在地址的输入级设有地址转换电路20。地址转换电路20具有2个异或门，从而替代在现有技术中输入的列地址A(k+1)、A(k+2)，而向高位列地址11输入列地址A(k+1)和A(k+3)的异或和、列地址A(k+2)和A(k+3)的异或和。

因为异或和在逻辑电平一致的情况下输出低电平信号，而在不一致的情况下输出高电平信号，所以根据最高位列地址A(k+3)的逻辑电平，剩余的高位列地址A(k+1)、A(k+2)的逻辑电平被翻转。

具体来说，当最高位列地址A(k+3)为低电平时，与高位列地址A(k+1)、A(k+2)相同的逻辑电平被输入到高位列译码器11中。由此，相对于(A(k+3)、A(k+2)、A(k+1))＝(0、0、0)～(0、1、1)，译码信号YD10～TD13变成高电平从而被激活。位线BL0A～BL3A、BL8A～BL11A根据物理配置按升序被选择。当最高位列地址A(k+3)为高电平时，高位列地址A(k+1)、A(k+2)的逻辑电平被翻转后输入到高位列译码器11中。由此，相对于(A(k+3)、A(k+2)、A(k+1))＝(1、0、0)～(1、1、1)，译码信号YD14～TD17变成高电平从而被激活。位线BL4A～BL7A、BL12A～BL15A在与物理配置相反的方向上按降序被选择。

低位列译码器12对于低电平的低位列地址A(k)，输出译码信号YD20，从而选择子阵列AA内的左侧区域AA0。对于高电平的低位列地址A(k)输出译码信号YD21，从而选择子阵列AA内的右侧区域AA1。

这里，配置在各子阵列AA、AB、…中的高位传输门210、211彼此具有相同的结构，位于相同物理位置上的传输门晶体管共同由相同的译码信号YD10-YD17进行导通控制。同样，配置在各子阵列AA、AB、…中的低位传输门220、…彼此具有相同的结构，彼此位于相同物理位置上的传输门晶体管共同由相同的译码信号YD20、YD21进行导通控制。因此，通过列地址A(k)～A(k+3)进行的各子阵列AA、AB、…中位线BL0A～BL15A、BL0B～BL15B、…的选择顺序在子阵列之间是相同的(以下称这种结构为平移配置)。

通过高位/低位列译码器11/12，布线于子阵列AA中的位线BL0A～BL15A中的某一位线被选择并被连接到数据线DB上。在被选择的一条位线被连接到数据线DB上之后，在读取数据之前，在电流电压转换电路320中均衡信号EQ被激活为高电平。NMOS晶体管M21导通，从而从数据线DB经由低位传输门220、及高位传输门210或211向位线开始充电。此时，由NMOS晶体管M23检测出数据线DB的电压电平，并通过NMOS晶体管M23调整NMOS晶体管M22的门电压电平。其结果是，从数据线DB到位线的通路上的充电电压被限制在大约0.6V左右。这是为了避免在进行读取时由于向非易失性晶体管施加过度的电压电平而引起不必要的写入操作、即干扰现象而采取的电压限制。

在被选择的位线充电到预定电压电平后，均压期间(equalizingperiod)结束，NMOS晶体管M21变为非导通。之后，依据存储在存储单元上的数据，并根据从电阻R21经由构成存储单元的非易失性晶体管到接地电压的电流通路是否被形成来设定提供给差动放大器330的电压电平，并且进行用于数据读取的差动放大。

在读取结束后，由复位电路310将从数据线DB经由高位/低位传输门210或211/220连接的位线放电到接地电压。

猝发读取访问是在将所选择的字线WLn维持在激活状态的状态下，通过将列地址A(k)～A(k+3)、并且根据猝发长度还将地址A(k+4)以及没有图示的地址按每一读取周期依次增加来进行的。即，在每一次访问时，在交替选择子阵列AA的左侧区域AA0和右侧区域AA1的同时，而且在左侧/右侧区域AA0/AA1内根据物理配置按升序依次选择右半边的4条位线BL0A～BL3A、BL8A～BL11A，然后，相对物理配置按降序依次选择左半边的4条位线BL4A～BL7A、BL12A～BL15A。因此，在相邻的访问中选择的位线间隔构成左侧/右侧区域AA0/AA1的8条位线间距的距离，从而在相邻的访问中选择的位线间的线间寄生电容仅为很小的电容值，因此不成为问题。

并且，即使在猝发读取访问越过子阵列而继续的情况下，在相邻的访问中选择的位线也只间隔4条位线间距的距离，从而在相邻的访问中选择的位线间的线间寄生电容仅为很小的电容值，因此不成为问题。

图2所示的电路图是与第一实施方式(图1)起到同样作用和效果的另一电路图。若代替第一实施方式(图1)中的地址转换电路20，而设置下述的转换部21或转换部23中的某一种，则能够起到与第一实施方式(图1)相同的作用和效果，其中，所述转换部21用于转换从高位列译码器11输出的译码信号YD14～YD17和构成高位传输门210、211的传输门晶体管之间的连接所述转换部23用于转换位线BL4A～BL7A/BL12A～BL15A和高位传输门210/211之间的连接。这里，转换部21、23不限于图2所示的结构，当然也可以是根据基于列地址A(k)～A(k+3)的位线的选择顺序来适当改变了接线结构的结构。此外，除了在具有转换部21、23中的某一种时，能够起到与第一实施方式(图1)相同的作用和效果之外，通过适当组合转换部21和23，也可以起到相同的作用和效果。

此外，图13所示的电路示例是与第一实施方式(图1)以及图2所示的另一电路示例起到同样的作用和效果的其他的第二电路示例。其具有代替图1的地址转换电路20和图2的变换部21而改变了向列译码器的译码部的地址输入的结构。

图3是根据第一实施方式的位线选择顺序的示意图。该图示出了子阵列AA(由低电平的地址A(k+4)选择)、以及AB(由高电平的地址A(k+4)选择)的一部分中的位线的物理配置。其中示出了多条位线BL0A～BL15A及BL0B～BL3B。对于该物理配置，由高位/低位列译码器11/12、以及地址转换部20或转换部21、23决定选择顺序，从而按(1)～(23)所示的顺序依次选择位线。

具体来说，根据由低位列译码器12输出的译码信号YD20、YD21，子阵列AA内的16条位线被识别为左侧/右侧区域AA0、AB0/AA1内每8条位线。另外，根据从高位列译码器11依次输出的译码信号YD10～YD17来选择以8条为单位的位线内的选择顺序。在列阵列每一次变换时，译码信号YD20、YD21被交替切换，同时依次选择译码信号YD10～YD17。位线的选择顺序如下：在每次访问时交替选择在2组以8条为单位的位线BL0A～BL7A及BL8A～BL15A中的相同的物理位置，同时按升序选择8条单位内的左侧4条的位线BL0A～BL3A及BL8A～BL11A并按降序选择右侧4条的位线BL4A～BL7A及BL12A～BL15A。另外，当猝发读取操作越过子阵列AA而继续到子阵列AB时，紧接着在子阵列AA中最后被选择的位线BL12A，选择子阵列AB中的位线BL0B。越过子阵列进行连续访问时的位线间的间距是与4条位线间距相当的距离。

图4～图6所示的第一实施方式的第一～第三变形例是地址转换电路20(图1)的变形例。这些变形例示出了在列地址A(k+1)～A(k+3)中，根据预定的高位位位置的列地址A(k+3)/A(k+2)，翻转逻辑电平的预定的低位位位置的列地址A(k+2)、A(k+1)/A(k+1)的组合。在各变形例中，可通过为作为对象的列地址设置异或门来实现。

图4的第一变形例在最高位位位置的列地址A(k+3)为高电平时翻转列地址A(k+2)的逻辑电平。针对以8条为单位的位线中的右侧4条位线BL4A～BL7A、BL12A～BL15A，选择顺序翻转。即变成顺序为位线BL6A/14A、BL7A/15A、位线BL4A/12A、BL5A/13A的选择顺序。就在相邻的访问中选择的2条位线而言，在子阵列AA内的选择中，可维持8条位线间距的间隔距离，并且在子阵列AA和AB的边界上的选择中，可维持3条位线间距的间隔距离。

图5的第二变形例在最高位位位置的列地址A(k+3)为高电平时翻转列地址A(k+1)的逻辑电平。针对以8条为单位的位线中的右侧4条位线BL4A～BL7A、BL12A～BL15A，选择顺序翻转。即变成顺序为位线BL5A/13A、BL4A/12A、BL7A/15A、BL6A/14A的选择顺序。就在相邻的访问中选择的2条位线而言，在子阵列AA内的选择中，可维持8条位线间距的间隔距离，并且在子阵列AA和AB的边界上的选择中，可维持2条位线间距的间隔距离。

图6的第三变形例在比最高位低一位的位位置的列地址A(k+2)为高电平时，翻转列地址A(k+1)的逻辑电平。该变形例具有在以8条为单位的位线中对每2条重复进行升序选择和降序选择。即，就在相邻访问中选择的2条位线而言，在子阵列AA内的选择中，可维持8条位线间距的间隔距离，并且在子阵列AA和AB的边界上的选择中，可维持2条位线间距的间隔距离。

接下来，在图7中示出作为第一实施方式的第四变形例的电路图。在第四变形例中，代替第一实施方式中的高位/低位列译码器11/12，而设有高位/低位列译码器13U/13L。并且，代替高位传输门210和211、低位传输门220，而设有高位传输门410～413、低位传输门420。此外，代替地址转换电路20而设有地址转换电路25。

高位传输门410～413以及低位传输门420每一个均由4个传输门晶体管构成，通过被设置在子阵列AA的16条位线中的每4条上的4组高位传输门410～413，从以4条为单位的位线中选择一条位线，并且通过低位传输门420从4组高位传输门410～413中选择一个。由此从16条位线中选择一条位线。高位列译码器13U对高位的2位列地址A(k+2)、A(k+3)进行译码，低位列译码器13L对低位的2位列地址A(k)、A(k+1)进行译码。

地址转换电路25转换要输入高位列译码器13U中的列地址。其中具有进行列地址A(k+2)和A(k+3)的异或控制的异或门，从而代替列地址A(k+2)的输入，而输入异或门的输出信号。

由此，在以4条为单位的位线中位线被分割为左右各2条，并对于左侧2条位线进行升序选择，而对于右侧2条位线进行降序选择(图7中的(A)情况)。

位线的选择顺序和第一实施方式中的情况一样，在每4条位线上设置的高位传输门410～430中选择相同物理位置的位线，同时在每一次访问时通过低位传输门420依次切换高位传输门410～413。

在子阵列AA内的相邻访问中被选择的位线具有4条位线间距的间隔距离，并且在相邻的子阵列之间也具有4条位线间距的间隔距离。

在图7的第四变形例中，针对将地址转换电路25设置在向高位列译码器13U输入列地址的输入级上的情况进行了说明，但代替高位列译码器13U、或者与列译码器13U同时还在低位列译码器13L的输入级设置上述地址转换电路25时，也可以起到同样的作用和效果。在子阵列AA中，最初或最后被选择的位线可以是与子阵列AA两端的位位置不同的物理位置的位线。可以使在子阵列AA内被依次选择的位线间的距离充分分离(图7中的(B)情况)。

如以上的详细说明，根据第一实施方式的半导体存储装置以及半导体存储装置的位线选择方法，当在划分物理上连续的位线BL0A～BL15A、BL0B～BL15B的作为基本位线组的实施方式的子阵列AA、AB中，通过依次选择各个位线并将其连接到作为放大电路的差动放大电路330上来进行连续访问时，利用作为低位识别地址译码器的实施方式的低位列译码器12(图1、图2)或13L(图7)对作为低位识别地址的实施方式的列地址A(k)(图1、图2)或A(k)、A(k+1)(图7)进行译码，并在每次访问时依次切换选择作为基本译码单位的实施方式的左侧/右侧区域AA0/AA1、AB0/AB1(图1、图2)或者以4条为单位的位线(图7)。在此期间，在左侧/右侧区域AA0/AA1、AB0/AB1或以4条为单位的位线中被选择的位线是固定的。在这里，在各个左侧/右侧区域AA0/AA1、AB0/AB1或以4条为单位的位线中，当以8条或4条为单位设置位线时位线识别顺序彼此相同，左侧/右侧区域AA0/AA1、AB0/AB1或以4条为单位的位线以相互并行移动的方式配置(以下称为平移配置)。

因此，当相邻的访问期间被依次选择的位线为子阵列AA、AB内的位线时，被依次选择的位线是配置在如下的物理位置上的位线，即，该位线间的距离间隔8条或4条位线间距的距离，所述8条或4条位线是左侧/右侧区域AA0/AA1、AB0/AB1的构成单位。。

另外，当在相邻的访问期间依次选择的位线是越过子阵列AA、AB而被选择时，因为由地址转换电路20(图1、图4～图6)、25(图7)、转换部21或23(图2)，根据与高位位位置的列地址的逻辑电平，翻转低位位位置的列地址的逻辑电平，所以也能够将子阵列AA、AB内的最初的选择位线或最后的选择位线设于与两端位线不同的物理位置上。从而能够充分确保在子阵列间被依次选择的位线间的距离。

由于存在于被依次选择的位线间的线间寄生电容变得很少，所以，残余在前一次访问中选择的位线上的电气状态不会对下一次访问中选择的位线造成不良影响。

另外，没有必要为了消除由于线间寄生电容造成的不良影响而在相邻位线间设置屏蔽线，另外，位线能够以设计规则允许的最小间隔进行布线，而可以不考虑相邻布线的位线间的线间寄生电容。可以在存储单元阵列中可将位线高效率地布在所需最小区域内。。

当在猝发读取访问中缩短周期时间以满足高速访问的要求时，位线的复位时间有可能不充分。当随着半导体存储装置的大容量化，位线的布线电容增大时，结合布线电阻，位线将构成CR时间常数电路，因此，配置在数据线DB上的复位电路310的放电操作可能会变得越来越困难。在闪存等非易失性半导体存储装置中，在复位期间没有放完的残余电荷将在下一个访问周期或者以后，通过存储了数据“1”的非易失性晶体管放电。

在闪存等非易失性半导体存储装置中，为了防止在数据的读取过程中由于干扰现象而引起向非易失性晶体管的误写入，位线上的偏置电压被限制在大约0.6V左右，但即使在这种情况下，残余电荷的放电操作不会由于电容耦合影响到选择位线，从而无论位线上的低偏置电压，也能够进行稳定的读取操作，而不会受到电容耦合的影响。

图8所示的第二实施方式的电路图是示出下述电路结构和位线的选择方法的电路图，即将存储单元阵列中配置的位线划分为可用列地址A(k+2)进行识别的以4条为单位的位线BL0A～BL3A、BL0B～BL3B(基本位线组)，并从中选择一条位线连接到数据线DB上。在第一实施方式中，将子阵列二分为左侧/右侧区域AA0/AA1、AB0/AB1，并在每次访问时从左侧/右侧区域中交替选择位线，但第二实施方式与上述情况不同，按以4条为单位的基本位线组进行位线的依次选择。

在第二实施方式中，代替第一实施方式(图1)的高位/低位传输门210、211/220而设置了传输门510、511，并通过设置于在每组以4条为单位的基本位线组上的传输门晶体管被连接到数据线DB上。另外，代替高位/低位列译码器11/12而设置了列译码器13U，并通过输出的译码信号YD10～YD13在每个传输门510、511中选择一个传输门晶体管。

此时，传输门510、511都有相同的结构，并且还共同连接有用来对各传输门晶体管进行导通控制的译码信号YD10～YD13，因此对于预定的译码信号，相同物理位置上的位线被选择(以下称为基本位线组的平移配置)。

并且，代替地址转换电路20，设置了地址转换电路27。对于要输入到列译码器13U中的列地址A(k)、A(k+1)，地址转换电路27在翻转列地址A(k)的基础上，使位位置颠倒后提供。因此，根据列地址A(k)、A(k+1)的各逻辑电平，由列译码器13U选择的译码信号YD10～YD13的输出位置将被转换。由此，以4条为单位的基本位线组的选择顺序成为BL2A、BL0A、BL3A、BL1A、BL2B、BL0B、BL3B、BL1B的顺序。

在相邻的访问中选择的位线间的距离，在以4条为单位的基本位线组内具有2条或3条位线间距的间隔距离，在越过以4条为单位的基本位线组访问的情况下，具有5条位线间距的间隔距离。

在图9所示的第二实施方式的第一变形例中，代替图8的第二实施方式中的传输门511，设置了用于控制传输门晶体管的译码信号YD10～YD13的供给顺序颠倒了的传输门512。因此，在以4条为单位的位线BL0A～BL3A和位线BL0B～BL3B中，位线的选择顺序成为镜向对称(以下称为基本位线组的镜向配置)。即，以4条为单位的基本位线组中的位线选择顺序成为BL2A、BL0A、BL3A、BL1A、BL1B、BL3B、BL0B、BL2B的顺序。

即使在这种情况下，在相邻的访问中选择的位线间的距离，也同样在以4条为单位的基本位线组内，也具有2条或3条位线间距的间隔距离，并在越过以4条为单位的基本位线组访问的情况下，具有4条位线间距的间隔距离。

在图10所示的第二实施方式的第二变形例中，代替图8的第二实施方式中的地址转换电路27，设置了地址转换电路29。相对于在地址转换电路27(图8)中列地址A(k+1)被逻辑翻转，列地址A(k+2)被逻辑翻转后被提供。此外，可以选择具有传输门510、511的平移配置，或者具有传输门510、512的镜向配置。

由此，以4条为单位的基本位线组的选择顺序在平移配置的情况下，成为BL1A、BL3A、BL0A、BL2A、BL1B、BL3B、BL0B、BL2B的顺序。而在镜向配置的情况下，成为BL1A、BL3A、BL0A、BL2A、BL2B、BL0B、BL3B、BL1B的顺序。

在相邻的访问中选择的位线间的距离，在以4条为单位的基本位线组内，具有2条或3条位线间距的间隔距离，在越过以4条为单位的位线访问的情况下，具有3条位线间距(平移配置的情况)、或者4条位线间距(镜向配置的情况)的间隔距离。

如以上的详细说明，根据第二实施方式的半导体存储装置以及半导体存储装置的位线选择方法，通过对列地址A(k)、A(k+1)的一个进行逻辑翻转来颠倒位位置的，因此基本位线组的位线的选择顺序可以是第1选择顺序(图8、图9)或第2选择顺序(图10)，这里所述的列地址A(k)、A(k+1)是一种用于识别位线选择顺序的2位识别地址的实施方式。另外，基本位线组间的配置可以是平移配置、镜向配置中的任一种。

当通过依次选择每个位线并将其连接到放大电路上来进行连续访问时，不用使在相邻的访问期间依次选择的位线在物理是相邻，而是可将所述依次选择的位线设为配置于间隔2至4条位线间距的间隔距离，即充分的距离的物理位置上的位线。由于存在于依次选择的位线间的线间寄生电容变得很少，所以残余在上一次访问中选择的位线上的电气状态不会对下一次存储中选择的位线造成不良影响。

即使由于半导体存储装置的精细化、大容量化导致位线的布线电容及相邻位线间的线间寄生电容增大，以及由于高速化导致访问后位线上存在剩余电荷，也可以消除对下一次访问中选择的位线造成不良影响。

另外，没有必要为了消除由于线间寄生电容造成的不良影响而在相邻位线间设置屏蔽线，从而可以在存储单元阵列中高效率地配置位线，这有利于芯片的集成。

不用说，本发明不限于上述实施方式，在不脱离本发明宗旨的范围内可以进行各种改进、变更。

例如，在本实施方式中，作为半导体存储装置的例子，举例说明了闪存等非易失性半导体存储装置，但本发明并不局限于此，同样可以适用于在多个位线的每一个上连接了存储单元的状态下，通过依次选择位线并将其连接到放大电路上来进行连续访问的半导体存储装置等，其中，这种半导体存储装置具有非选择位线的电气波动通过由于线间寄生电容造成的电容耦合影响选择位线的电路结构。

另外，在本实施方式中对半导体存储装置进行了说明，但实施方式中的电路示例不是被特定为半导体存储装置的电路，内嵌于半导体存储装置以外的半导体集成电路装置内的存储宏(memory macros)中也具有同样的电路结构，因此，不用说本发明也可以适用于此。

另外，在本实施方式中，作为连续访问的一个例子举例说明了猝发读取访问，但是本发明不限定于此，对于要求非选择位线的电气波动不影响选择位线的的写入操作，也可以同样有效。

工业实用性

从以上的说明中显而意见，根据本发明，可提供一种半导体存储装置以及半导体存储装置的位线选择方法，该半导体存储装置通过消除由相邻位线之间的电容耦合引起的不良影响，能够稳定地进行连续存取操作，而不需要增加芯片的核心尺寸。

Claims (12)

1.一种半导体存储装置，在存储单元连接到多条位线的每一条上的状态下，通过依次选择位线并将其连接到放大电路上来进行连续访问，其特征是，

物理上连续的位线被划分为基本位线组，在每一个基本位线组中，将由预定位数的高位识别地址识别的位线作为基本译码单位，并以使基本译码单位内的位线识别顺序一致的方式连续配置由预定位数的低位识别地址识别的2个以上的基本译码单位，

所述半导体存储装置包括：

高位识别地址译码器，用于选择基本译码单位内的预定位线；

低位识别地址译码器，用于选择预定基本译码单位；以及

地址转换部，其将识别地址的起始地址或终端地址中的至少某一个分配为位于所述基本位线组两端位线以外的物理位置上的位线，其中所述识别地址由所述高位识别地址和所述低位识别地址构成，用于识别以基本位线组划分的位线。

2.如权利要求1所述的半导体存储装置，其特征是，

基本译码单位具有由n位的所述高位识别地址识别的2ⁿ条位线，

基本位线组具有由1位的所述低位识别地址识别的2个基本译码单位，

所述地址转换部，根据所述高位识别地址中的最高位位位置的地址的逻辑电平，翻转其余位位置的地址的逻辑电平。

3.如权利要求1所述的半导体存储装置，其特征是，

基本译码单位具有由n位的所述高位识别地址识别的2ⁿ条位线，

基本位线组具有由m(m≥2)位的所述低位识别地址识别的2^m个基本译码单位，

所述地址转换部，根据所述高位或低位识别地址上最高位位位置的地址的逻辑电平，翻转其余位位置地址的逻辑电平。

4.如权利要求1所述的半导体存储装置，其特征是，

基本译码单位具有由n位的所述高位识别地址识别的2ⁿ条位线，

基本位线组具有由m(m≥2)位的所述低位识别地址识别的2^m个基本译码单位，

所述地址转换部，根据所述高位或低位识别地址中预定位位置的地址的逻辑电平，翻转处于比预定位位置低的位位置上的至少1个地址的逻辑电平。

5.如权利要求2至4中任一项所述的半导体存储装置，其特征是，

所述地址转换部具有异或运算部，并且

基于所述最高位位位置的地址和所述其余位位置的地址、或者所述预定位位置的地址和所述低位位位置的地址的异或运算，来翻转所述其余位位置或低位位位置的地址的逻辑电平。

6.一种半导体存储装置，在存储单元连接到多条位线中每一条上的状态下，通过依次选择位线并将其连接到放大电路上来进行连续访问，其特征是，

物理上连续的位线被划分为每组由4条位线构成的基本位线组，

并且包括地址转换部，其在用于识别基本位线组中的位线选择顺序的2位的识别地址中，将高位识别地址分配给识别位线物理位置的低位物理地址，将翻转后的低位识别地址分配给识别位线物理位置的高位物理地址。

7.一种半导体存储装置，在存储单元连接到多条位线中每一条上的状态下，通过依次选择位线并将其连接到放大电路上来进行连续访问，其特征是，

物理上连续的位线被划分为每组由4条位线构成的基本位线组，

并且包括地址转换部，其在用于识别基本位线组中的位线选择顺序的2位的识别地址中，将翻转后的高位识别地址分配给识别位线物理位置的低位物理地址，将低位识别地址分配给识别位线物理位置的高位物理地址。

8.如权利要求6或7所述的半导体存储装置，其特征是，

划分物理上连续的位线的基本位线组以使相邻基本位线组间的位线识别顺序相同或相反地配置。

9.一种半导体存储装置的位线选择方法，在存储单元连接到多条位线中每一条上的状态下，通过依次选择位线并将其连接到放大电路上来进行连续访问，其特征是，

物理上连续的位线被划分为基本位线组，在每一个基本位线组中，将由预定位数的部分识别地址识别的位线作为基本译码单位，并以使基本译码单位内的位线识别顺序一致的方式连续配置2个以上的基本译码单位，

划分为基本位线组的位线的依次选择包括：

优先选择步骤，在固定基本译码单位内的位线的物理位置的基础上，依次变更被选择的基本译码单位，以及

选择分配步骤，在划分为基本位线组的位线的依次选择中，将最初的选择或最后的选择中的至少某一个分配给处于所述基本位线组的两端位线以外的物理位置上的位线。

10.如权利要求9所述的半导体存储装置的位线选择方法，其特征是，

基本译码单位具有由n位的所述部分识别地址识别的2ⁿ条位线，

基本位线组具有2个基本译码单位，

所述选择分配步骤将配置在基本译码单位上的位线分割为具有2^(n-1)条位线的子单位，并且在一个子单位中相对于位线的物理位置按升序进行选择，在另一个子单位中相对于位线的物理位置按降序进行选择。

11.如权利要求9所述的半导体存储装置的位线选择方法，其特征是，

基本译码单位具有由n位的所述部分识别地址识别的2ⁿ条位线，

基本位线组具有2^m(m≥2)个基本译码单位，

所述选择分配步骤

将配置在基本译码单位上的位线分割为具有2^(n-1)条位线的子单位，或者将配置在基本位线组上的基本译码单位分割为具有2^(m-1)个单位的子译码单位，并且

在一个子单位或子译码单位中相对于位线或基本译码单位的物理位置按升序进行选择，在另一个子单位或子译码单位中相对于位线或基本译码单位的物理位置按降序进行选择。

12.一种半导体存储装置的位线选择方法，在存储单元连接到多条位线中每一条上的状态下，通过依次选择位线并将其连接到放大电路上来进行连续访问，其特征是，

物理上连续的位线被划分为每组由4条位线构成的基本位线组，

并且包括组内选择步骤和组间划分步骤，其中，

在所述组内选择步骤中，关于被划分为基本位线组的位线的在物理位置上的依次选择的顺序是第1选择顺序或第2选择顺序，所述第1选择顺序按照第3物理位置、第1物理位置、第4物理位置、及第2物理位置的顺序进行选择，所述第2选择顺序按照第2物理位置、第4物理位置、第1物理位置、及第3物理位置的顺序进行选择，

在所述组间划分步骤中，物理上连续的位线通过具有第1或第2选择顺序中某一选择顺序的基本位线组来划分，或者通过交替配置具有第1、第2选择顺序的基本位线组来划分。

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