CN109509500B - 半导体存储装置 - Google Patents

Abstract

本发明的实施方式提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置包含第1及第2导电体以及第1至第4支柱。第1导电体在第1方向上延伸设置，作为第1字线发挥功能。第1支柱通过第1导电体而设置，与第1导电体的交叉部分作为第1存储单元发挥功能。第2导电体在第1方向上延伸设置，作为包含于读出放大器且连接在第1存储单元的第1晶体管的栅极电极发挥功能。第2支柱在第1方向上的第2导电体的一端部分设置在第2导电体上。第3支柱在第1方向上的第2导电体的另一端部分设置在第2导电体上。第4支柱配置在第2支柱与第3支柱之间，设置在第2导电体上。

Description

半导体存储装置

[相关申请案]

本申请案享有将日本专利申请案2017-176657号(申请日：2017年9月14日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有存储单元三维地积层而成的NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够高速地动作的半导体存储装置。

实施方式的半导体存储装置包含第1及第2导电体以及第1至第4支柱。第1导电体在第1方向上延伸设置，作为第1字线发挥功能。第1支柱通过第1导电体而设置，与第1导电体的交叉部分作为第1存储单元发挥功能。第2导电体在第1方向上延伸设置，作为包含于读出放大器且连接在第1存储单元的第1晶体管的栅极电极发挥功能。第2支柱在第1方向上的第2导电体的一端部分设置在第2导电体上。第3支柱在第1方向上的第2导电体的另一端部分设置在第2导电体上。第4支柱配置在第2支柱与第3支柱之间，设置在第2导电体上。

附图说明

图1是表示第1实施方式的半导体存储装置的整体构成的一例的框图。

图2是表示第1实施方式的半导体存储装置中所包含的存储单元阵列的构成例的电路图。

图3是表示第1实施方式的半导体存储装置中所包含的存储单元晶体管的阈值分布及数据分配的一例的图。

图4是第1实施方式的半导体存储装置中所包含的行解码器模块的详细构成例的框图。

图5是表示第1实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。

图6是表示第1实施方式的半导体存储装置中所包含的读出放大器模块的构成例的电路图。

图7是表示第1实施方式的半导体存储装置中所包含的存储单元阵列的平面布局的一例的图。

图8是沿图7所示的VIII-VIII的存储单元阵列的剖视图。

图9是表示第1实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的剖面构造的一例的图。

图10是表示第1实施方式的半导体存储装置中所包含的读出放大器模块的平面布局的一例的图。

图11是表示第1实施方式的半导体存储装置的读出动作的一例的流程图。

图12是表示第1实施方式的半导体存储装置的读出动作的波形的一例的图。

图13是表示第2实施方式的半导体存储装置的读出动作的波形的一例的图。

图14是表示第3实施方式的半导体存储装置的读出动作的波形的一例的图。

图15是表示第4实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。

图16是表示第4实施方式的半导体存储装置中所包含的读出放大器模块的平面布局的一例的图。

图17是表示第5实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。

图18是表示第5实施方式的半导体存储装置的读出动作的一例的表。

图19是表示第6实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。

图20是表示第6实施方式的半导体存储装置的读出动作的一例的表。

图21是表示第7实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细构成例的框图。

图22是表示第1实施方式的半导体存储装置的读出动作的一例的流程图。

图23是表示第7实施方式的半导体存储装置的读出动作的波形的一例的图。

图24是表示第8实施方式的半导体存储装置的读出动作的波形的一例的图。

图25是表示第9实施方式的半导体存储装置的读出动作的波形的一例的图。

图26是表示第10实施方式的半导体存储装置的读出动作的波形的一例的图。

图27是表示第11实施方式的半导体存储装置的读出动作的波形的一例的图。

图28是表示第12实施方式的半导体存储装置的读出动作的波形的一例的图。

图29是表示第13实施方式的半导体存储装置中所包含的行解码器模块的详细构成例的框图。

图30是表示第13实施方式的半导体存储装置的读出动作的波形的一例的图。

图31是表示第14实施方式的半导体存储装置的读出动作的一例的流程图。

图32是表示第15实施方式的半导体存储装置的读出动作的一例的流程图。

具体实施方式

以下，参照附图对实施方式进行说明。附图是示意图。此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同的符号。构成参照符号的字符后的数字、及构成参照符号的数字后的字符是为了区分通过包含相同的字符及数字的参照符号加以参照且具有相同的构成的要素彼此而使用。在无需相互区分包含相同的字符及数字的参照符号所表示的要素的情况下，这些要素是通过仅包含相同的字符及数字的参照符号加以参照。

[1]第1实施方式

以下，对第1实施方式的半导体存储装置进行说明。

[1-1]构成

[1-1-1]半导体存储装置10的整体构成

图1是表示第1实施方式的半导体存储装置10的整体构成的一例的框图。如图1所示，半导体存储装置10具备存储单元阵列11、行解码器模块12A及12B、读出放大器模块13、输入输出电路14、寄存器15、逻辑控制器16、定序器17、就绪/忙碌控制电路18、以及电压产生电路19。

存储单元阵列11包含功能块BLK0～BLKn(n为1以上的整数)。功能块BLK是与位线及字线建立关联的多个非易失性存储单元的集合，例如成为数据的删除单位。半导体存储装置10例如能够通过应用MLC(Multi-Level Cell，多层单元)方式来使各存储单元存储2比特以上的数据。

行解码器模块12A及12B能够基于地址寄存器15B中保存的功能块地址，选择执行各种动作的对象的功能块BLK。而且，行解码器模块12A及128能够将从电压产生电路19供给的电压传输至所选择的功能块BLK。关于行解码器模块12A及12B的详细情况在下文叙述。

读出放大器模块13能够将从存储单元阵列11读出的数据DAT经由输入输出电路14输出至外部控制器。另外，读出放大器模块13能够将从外部控制器经由输入输出电路14获取的写入数据DAT传输至存储单元阵列11。

输入输出电路14能够与外部控制器之间收发例如8比特宽的输入输出信号I/O(I/O1～I/O8)。例如输入输出电路14将从外部控制器接收到的输入输出信号I/O中所包含的写入数据DAT传输至读出放大器模块13，将从读出放大器模块13传输的读出数据DAT作为输入输出信号I/O发送至外部控制器。

寄存器15包含状态寄存器15A、地址寄存器15B、指令寄存器15C。状态寄存器15A例如保存定序器17的状态信息STS，并基于定序器17的指示将该状态信息STS传输至输入输出电路14。地址寄存器15B保存从输入输出电路14传输的地址信息ADD。地址信息ADD中所包含的功能块地址、列地址、及页面地址例如分别用于行解码器模块12、读出放大器模块13、及定序器17。指令寄存器15C保存从输入输出电路14传输的指令CMD。

逻辑控制器16能够基于从外部控制器接收到的各种控制信号，控制输入输出电路14及定序器17。作为各种控制信号，例如使用芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号/RE、及写入保护信号/WP。信号/CE是用于激活半导体存储装置10的信号。信号CLE是将输入至半导体存储装置10的信号为指令CMD通知给输入输出电路14的信号。信号ALE是将输入至半导体存储装置10的信号为地址信息ADD通知给输入输出电路14的信号。信号/WE及/RE是分别对输入输出电路14命令例如输入输出信号I/O的输入及输出的信号。信号/WP是例如于电源接通断开时用于使半导体存储装置10为保护状态的信号。

定序器17能够基于地址寄存器15B中保存的地址信息ADD、及指令寄存器15C中保存的指令CMD来控制半导体存储装置10整体的动作。例如定序器17控制行解码器模块12、读出放大器模块13、电压产生电路19等来执行写入动作或读出动作等各种动作。

就绪/忙碌控制电路18能够基于定序器17的动作状态而产生就绪/忙碌信号RBn。信号RBn是将半导体存储装置10为受理来自外部控制器的命令的就绪状态、或为不受理命令的忙碌状态通知给外部控制器的信号。

电压产生电路19能够基于定序器17的控制产生所需的电压，并将所产生的电压供给至存储单元阵列11、行解码器模块12、读出放大器模块13等。例如电压产生电路19根据页面地址而对与选择字线对应的信号线、及与非选择字线对应的信号线分别施加所需的电压。

[1-1-2]存储单元阵列11的构成

图2是表示第1实施方式的半导体存储装置10中所包含的存储单元阵列11的构成例的电路图，表示存储单元阵列11内的1个功能块BLK的详细的电路构成的一例。如图2所示，功能块BLK包含例如4个串单元SU0～SU3。

各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS包含例如存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。

存储单元晶体管MT具备控制栅极及电荷蓄积层，能够非易失性地存储数据。各NAND串NS中所包含的存储单元晶体管MT0～MT7串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。同一功能块BLK中所包含的存储单元晶体管MT0～MT7的控制栅极分别共通连接在字线WL0～WL7。此外，在以下的说明中，将每个串单元SU中连接在共用字线WL的多个存储单元晶体管MT所存储的1比特数据的集合称为“页面”。因此，在1个存储单元晶体管MT中存储2比特数据的情况下，1个串单元SU内连接在共用字线WL的多个存储单元晶体管MT的集合存储2页面的数据。

选择晶体管ST1及ST2用于选择各种动作时的串单元SU。与同一列地址对应的NAND串NS中所包含的选择晶体管ST1的漏极共通连接在对应的位线BL。串单元SU0～SU3各自所包含的选择晶体管ST1的栅极分别共通连接在选择栅极线SGD0～SGD3。在同一功能块BLK内，选择晶体管ST2的源极共通连接在源极线SL，选择晶体管ST2的栅极共通连接在选择栅极线SGS。

在以上所说明的存储单元阵列11的电路构成中，字线WL0～WL7针对每个功能块BLK而设置。位线BL0～BLm在多个功能块BLK间共有。源极线SL在多个功能块BLK间共有。此外，各功能块BLK所包含的串单元SU的个数与各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数只不过为一例，能够设计为为任意个数。字线WL以及选择栅极线SGD及SGS的根数基于存储单元晶体管MT以及选择晶体管ST1及ST2的个数而变更。

另外，在以上所说明的存储单元阵列11的电路构成中，通过1个串单元SU内连接在共用字线WL的多个存储单元晶体管MT的阈值电压所形成的阈值分布的一例示于图3中。图3表示1个存储单元晶体管MT存储2比特数据的情况下的阈值分布、读出电压、及数据的分配的一例，纵轴与存储单元晶体管MT的个数对应，横轴与存储单元晶体管MT的阈值电压Vth对应。

如图3所示，多个存储单元晶体管MT基于存储的2比特数据而形成4个阈值分布。将该4个阈值分布从阈值电压低的分布依序称为“ER”电平、“A”电平、“B”电平、“C”电平。在MLC方式中，例如对“ER”电平、“A”电平、“B”电平、及“C”电平分别分配“10(Lower(低位)、Upper(高位))”数据、“11”数据、“01”数据、及“00”数据。

而且，在以上所说明的阈值分布中，在相邻的阈值分布之间分别设定读出电压。例如读出电压AR设定在“ER”电平下的最大阈值电压与“A”电平下的最小阈值电压之间，用于判定存储单元晶体管MT的阈值电压包含于“ER”电平的阈值分布、还是包含于“A”电平以上的阈值分布的动作。其他读出电压BR及CR也设定为与读出电压AR相同。读出电压BR设定在“A”电平的阈值分布与“B”电平的阈值分布之间，读出电压CR设定在“B”电平的阈值分布与“C”电平的阈值分布之间。如果对存储单元晶体管MT施加读出电压BR，则与“ER”及“A”电平对应的存储单元晶体管成为接通状态，与“B”电平及“C”电平对应的存储单元晶体管成为断开状态。如果对存储单元晶体管MT施加读出电压CR，则与“ER”电平、“A”电平、及“B”电平对应的存储单元晶体管成为接通状态，与“C”电平对应的存储单元晶体管成为断开状态。对于比最高的阈值分布中的最大阈值电压高的电压，设定读出导通电压Vread。栅极被施加读出导通电压Vread的存储单元晶体管MT不依存于存储的数据而成为接通状态。

此外，以上所说明的1个存储单元晶体管MT中存储的数据的比特数与存储单元晶体管MT的相对于阈值分布的数据的分配只不过为一例，但并不限定于此。例如1比特或3比特以上的数据也可存储在1个存储单元晶体管MT，其他各种数据的分配也可相对于各阈值分布而应用。

[1-1-3]行解码器模块12的构成

图4是表示第1实施方式的半导体存储装置10中所包含的行解码器模块12A及12B的详细构成例的框图，表示存储单元阵列11中所包含的各功能块BLK与行解码器模块12A及12B的关系。如图4所示，行解码器模块12A包含多个行解码器RDA，行解码器模块12B包含多个行解码器RDB。

多个行解码器RDA与偶数功能块(例如BLK0、BLK2、…)分别对应设置，多个行解码器RDB与奇数功能块(例如BLK1、BLK3、…)分别对应设置。具体来说，例如功能块BLK0及BLK2分别与不同的行解码器RDA建立关联，功能块BLK1及BLK3分别与不同的行解码器RDB建立关联。

经由行解码器RDA及RDB的任一个对各功能块BLK施加从电压产生电路19供给的电压。行解码器RDA对偶数功能块的字线WL从字线WL的延伸方向的一侧施加电压，行解码器RDB对奇数功能块的字线WL从字线WL的延伸方向的另一侧施加电压。而且，如图4所示，针对以上所说明的构成定义区域AR1及AR2。

区域AR1及AR2是在字线WL的延伸方向(功能块BLK的延伸方向)上分割存储单元阵列11而定义的区域，区域AR1与字线WL的延伸方向的一侧的区域对应，区域AR2与字线WL的延伸方向的另一侧的区域对应。存储单元阵列11在区域AR1连接着行解码器模块12A，在区域AR2连接着行解码器模块12B。在以下的说明中，将接近连接着与各功能块BLK对应的行解码器RDA或RDB的区域的区域称为“Near(近)”，将远离连接着与各功能块BLK对应的行解码器RDA或RDB的区域的区域称为“Far(远)”。即，例如在功能块BLK0，区域AR1与Near侧对应，区域AR2与Far侧对应。同样地，在功能块BLK1，区域AR2与Near侧对应，区域AR1与Far侧对应。

[1-1-4]读出放大器模块13及电压产生电路19的构成

图5是表示第1实施方式的半导体存储装置10中所包含的读出放大器模块13及电压产生电路19的详细构成例的框图。如图5所示，读出放大器模块13包含多个读出放大器组SAG以及晶体管TL、TR、及TD，电压产生电路19包含BLC驱动器DR。

多个读出放大器组SAG例如沿字线WL的延伸方向排列。各读出放大器组SAG例如包含沿位线BL的延伸方向排列的8个读出放大器单元SAU0～SAU7。在各读出放大器单元SAU分别连接着1根位线BL。读出放大器模块13整体中所包含的读出放大器单元SAU的个数例如与位线BL的根数对应。

另外，多个读出放大器组SAG包含与设置在区域AR1的存储单元所连接的位线BL对应的读出放大器组、及与设置在区域AR2的存储单元所连接的位线BL对应的读出放大器组。例如在读出动作中，在选择偶数功能块的情况下，与区域AR1对应的读出放大器单元SAU读出设置在选择功能块的Near侧的存储单元的数据，与区域AR2对应的读出放大器单元SAU读出设置在选择功能块的Far侧的存储单元的数据。同样地，在选择奇数功能块的情况下，与区域AR1对应的读出放大器单元SAU读出设置在选择功能块的Far侧的存储单元的数据，与区域AR2对应的读出放大器单元SAU读出设置在选择功能块的Near侧的存储单元的数据。

对晶体管TL、TR、及TD的栅极分别输入控制信号SELL、SELR、及RPD。控制信号SELL、SELR、及RPD是通过例如定序器17产生的控制信号。晶体管TL、TR、及TD的一端共通连接在BLC驱动器DR的输出节点。BLC驱动器DR基于未图示的电荷泵所产生的电压而产生控制信号BLC，经由晶体管TL、TR、及TD将控制信号BLC供给至各读出放大器单元SAU。被输入控制信号BLC的晶体管的栅极电极在读出放大器模块13上与字线WL并排地配线。关于将控制信号BLC供给至读出放大器模块13的配线的具体构造在下文叙述。

图5中分别以配线L0～L7表示对读出放大器单元SAU0～SAU7各者供给控制信号BLC的配线。晶体管TL的另一端连接在配线L0～L7的一端。晶体管TR的另一端连接在配线L0～L7的另一端。晶体管TD的另一端连接在配线L0～L7的一端及另一端间。此外，晶体管TD的另一端也可在配线L0～L7的一端及另一端间连接在多个部位。另外，读出放大器模块13也可包含多个晶体管TD。

以上所说明的第1实施方式的读出放大器单元SAU的电路构成的一例示于图6中。如图6所示，读出放大器单元SAU包含以能够相互收发数据的方式连接的读出放大器部SA、以及锁存电路SDL、LDL、UDL、及XDL。

读出放大器部SA在例如读出动作中，感测在对应的位线BL中读出的数据，判定读出的数据是“0”还是“1”。如图6所示，读出放大器部SA包含p通道MOS晶体管20、n通道MOS晶体管21～27、及电容器28。

晶体管20的一端连接在电源线，晶体管20的栅极连接在节点INV。晶体管21的一端连接在晶体管20的另一端，晶体管21的另一端连接在节点COM，晶体管21的栅极被输入控制信号BLX。晶体管22的一端连接在节点COM，晶体管22的另一端连接在对应的位线BL，晶体管22的栅极被输入控制信号BLC。晶体管23的一端连接在节点COM，晶体管23的另一端连接在节点SRC，晶体管23的栅极连接在节点INV。晶体管24的一端连接在晶体管20的另一端，晶体管24的另一端连接在节点SEN，晶体管24的栅极被输入控制信号HLL。晶体管25的一端连接在节点SEN，晶体管25的另一端连接在节点COM，晶体管25的栅极被输入控制信号XXL。晶体管26的一端接地，晶体管26的栅极连接在节点SEN。晶体管27的一端连接在晶体管26的另一端，晶体管27的另一端连接在总线LBUS，晶体管27的栅极被输入控制信号STB。电容器28的一端连接在节点SEN，电容器28的另一端被输入时钟CLK。

以上所说明的控制信号BLX、HLL、XXL、及STB例如通过定序器17产生。另外，对连接在晶体管20的一端的电源线施加例如半导体存储装置10的电源电压即电压Vdd，对节点SRC施加例如半导体存储装置10的接地电压即电压Vss。

锁存电路SDL、LDL、UDL、及XDL能够暂时保存读出数据。锁存电路XDL连接在输入输出电路14，用于读出放大器单元SAU与输入输出电路14之间的数据的输入输出。如图6所示，锁存电路SDL具备反相器30及31、以及n通道MOS晶体管32及33。

反相器30的输入节点连接在节点LAT，反相器30的输出节点连接在节点INV。反相器31的输入节点连接在节点INV，反相器31的输出节点连接在节点LAT。晶体管32的一端连接在节点INV，晶体管32的另一端连接在总线LBUS，晶体管32的栅极被输入控制信号STI。晶体管33的一端连接在节点LAT，晶体管33的另一端连接在总线LBUS，晶体管33的栅极被输入控制信号STL。锁存电路LDL、UDL、及XDL的电路构成例如与锁存电路SDL的电路构成相同，因此省略说明。

此外，第1实施方式的读出放大器模块13的构成并不限定于此。例如读出放大器单元SAU所具备的锁存电路的个数能够设计为任意个数。在该情况下，锁存电路的个数例如基于1个存储单元晶体管MT所保存的数据的比特数来设计。另外，在以上的说明中，列举读出放大器单元SAU及位线BL一对一对应的情况为例，但并不限定于此。例如也可多个位线BL经由选择器连接在1个读出放大器单元SAU。

[1-1-5]半导体存储装置10的构造

以下，对第1实施方式的半导体存储装置10中所包含的存储单元阵列11、行解码器模块12、及读出放大器模块13的构造进行说明。

图7表示第1实施方式的存储单元阵列11的平面布局的一例，表示存储单元阵列11内的1个串单元SU0的平面布局的一例。此外，在以下的附图中，X轴与字线WL的延伸方向对应，Y轴与位线BL的延伸方向对应，Z轴与相对于衬底表面的铅垂方向对应。

如图7所示，串单元SU0设置于在X方向上延伸且Y方向上相邻的接触插塞LI间。接触插塞LI设置在使相邻的串单元SU间绝缘的狭缝内。即，在存储单元阵列11中，在未图示的区域，多个接触插塞LI沿Y方向排列，在相邻的接触插塞LI间分别设有串单元SU。

在这种串单元SU0的构成中，在X方向上定义区域CR及HR。区域CR是作为实质性的数据保存区域发挥功能的区域，在区域CR设有多个半导体支柱MH。1个半导体支柱MH例如与1个NAND串NS对应。区域HR是用来将设置在串单元SU0的各种配线与行解码器模块12A之间连接的区域。具体来说，在串单元SU0上，以具有不与上层的导电体重叠的部分的方式设有例如作为选择栅极线SGS发挥发挥功能的导电体41、作为字线WL0～WL7分别发挥功能的8个导电体42、及作为选择栅极线SGD发挥功能的导电体43。而且，导电体41～43的端部分别经由导电性通孔接点VC而连接于设置在串单元SU的下部的行解码器模块12A。

以上所说明的存储单元阵列11的剖面构造的一例示于图8及图9中。图8及图9表示关于存储单元阵列11内的1个串单元SU0的剖面构造的一例，图8表示沿图7的VIII-VIII线的剖面。图9表示沿图7的X方向的剖面，抽取区域HR的字线WL0(导电体42)相关的构造而表示。此外，以下的附图中省略层间绝缘膜的图示，图9省略区域CR的半导体支柱MH的构造而表示。

如图8所示，在存储单元阵列11，在形成于半导体衬底上的P型阱区域50的上方设有作为源极线SL发挥功能的导电体40。在导电体40上设有多个接触插塞LI。在相邻的接触插塞LI间且导电体40的上方，在Z方向上依序设有例如导电体41、8层导电体42、导电体43。

导电体40～43的形状为在X方向及Y方向上扩展的板状，接触插塞LI的形状为在X方向及Z方向上扩展的板状。而且，多个半导体支柱MH以通过导电体41～43的方式设置。具体来说，半导体支柱MH以从导电体43的上表面到达导电体40的上表面的方式形成。

半导体支柱MH包含例如功能块绝缘膜45、绝缘膜(电荷蓄积层)46、隧道氧化膜47、及导电性半导体材料48。具体来说，在半导体材料48的周围设有隧道氧化膜47，在隧道氧化膜47的周围设有绝缘膜46，在绝缘膜46的周围设有功能块绝缘膜45。此外，也可在半导体材料48内含有不同的材料。

在这种构造中，导电体41与半导体支柱MH交叉的部分作为选择晶体管ST2发挥功能，导电体42与半导体支柱MH交叉的部分作为存储单元晶体管MT发挥功能，导电体43与半导体支柱MH交叉的部分作为选择晶体管ST1发挥功能。

在半导体支柱MH的半导体材料48上设有导电性通孔接点BC。在通孔接点BC上，作为位线BL发挥功能的导电体44在Y方向上延伸设置。在各串单元SU中，在1个导电体44连接着1个半导体支柱MH。即，在各串单元SU中，例如在X方向上排列的多个导电体44分别连接不同的半导体支柱MH。

如图9所示，在区域HR中，在P型阱区域50的表面内形成着n⁺杂质扩散区域51及52。在扩散区域51及52间且P型阱区域50上，隔着未图示的栅极绝缘膜而设有导电体53。该扩散区域51及52以及导电体53分别作为晶体管TR的源极、漏极、及栅极电极发挥功能。晶体管TR包含于行解码器模块12A。在扩散区域51上设有通孔接点VC。通孔接点VC通过导电体40～42而连接在导电体54，通孔接点VC与导电体40～42之间利用绝缘膜而被绝缘。导电体54设置在例如设有导电体43的配线层与设有导电体44的配线层之间的配线层，经由导电性通孔接点HU而连接在与字线WL0对应的导电体42。通孔接点HU与半导体支柱MH的间隔根据设置半导体支柱MH的区域而不同，使用图4所说明的Near侧及Far侧是根据通孔接点HU与半导体支柱MH的距离来定义。

通过这种构成，行解码器模块12A能够经由晶体管TR而对与字线WL0对应的导电体42供给电压。在半导体存储装置10中，对应于导电体41～43而设有未图示的多个晶体管TR及导电体54，行解码器模块12A经由这些晶体管TR而对与各种配线对应的导电体供给电压。此外，以下将形成与晶体管TR的栅极电极对应的导电体53的配线层称为配线层GC，将形成与位线BL对应的导电体44的配线层称为配线层M1。

与奇数功能块BLK对应的串单元SU的平面布局成为例如图7所示的串单元SU0的平面布局以Y轴为对称轴而反转的平面布局。即，单元区域CR设置在与偶数功能块对应的引出区域HR和与奇数功能块对应的引出区域HR之间。与奇数功能块BLK对应的串单元SU的其他构造和与偶数功能块对应的串单元SU的构造相同，因此省略说明。

此外，第1实施方式的存储单元阵列11的构造并不限定于以上所说明的构造。例如在所述说明中，选择栅极线SGS及SGD分别包括1层导电体41及43，但选择栅极线SGS及SGD也可包括多层导电体。另外，1个半导体支柱MH通过的导电体42的个数并不限定于此。例如通过将1个半导体支柱MH通过的导电体42的个数设为9个以上，能够使1个NAND串NS中所包含的存储单元晶体管MT的个数为9个以上。

接下来，使用图10对读出放大器模块13的配线布局进行说明。图10表示读出放大器模块13中所包含的晶体管22的栅极电极所相关的配线及通孔接点的布局的一例。如图10所示，在读出放大器模块13的区域设有多个导电体60、多个通孔接点61A及61B、导电体62A及62B、通孔接点63A及63B、以及导电体64A及64B。

导电体60例如在配线层GC上沿X方向延伸设置，作为读出放大器模块13内的晶体管22的栅极电极发挥功能。例如在Y方向上排列的8个导电体60分别对应于读出放大器单元SAU0～SAU7而设置。即，图10所示的8个导电体60分别与图5所示的配线L0～L7对应。此外，导电体60的个数并不限定于此，例如基于读出放大器单元SAU的个数来设计。

通孔接点61A及61B例如设置在配线层GC与配线层M1之间，将设置在配线层GC与配线层M1的导电体间电连接。通孔接点61A设置在区域AR1侧，通孔接点61B设置在区域AR2侧。导电体62A及62B例如在配线层M1呈梳状设置，在未图示的区域分别连接在晶体管TL及TR的另一端。导电体62A经由通孔接点61A而连接在X方向上的导电体60的一端部分，导电体62B经由通孔接点61B而连接在X方向上的导电体60的另一端部分。

通孔接点63A及63B例如设置在配线层GC与配线层M2之间，将设置在配线层GC与配线层M2的导电体间电连接。配线层M2与比配线层M1更靠上层的配线层对应。导电体64A及64B例如在配线层M2呈梳状设置，在未图示的区域连接在晶体管TD的另一端。例如，导电体64A经由通孔接点63A而连接在从导电体60的中央部分起偏向一端侧的区域，导电体64B经由通孔接点63B而连接在从导电体60的中央部分起偏向另一端侧的区域。在该情况下，通孔接点63A设置在区域AR1内，通孔接点63B设置在区域AR2内。

在以上的构成中，BLC驱动器DR产生的控制信号BLC经由导电体62A及通孔接点61A而从导电体60的一端部分被供给，经由导电体62B及通孔接点61B而从导电体60的另一端部分被供给，经由导电体64及通孔接点63而从导电体60的中央部分被供给。即，控制信号BLC经由通孔接点61A、61B、63A、及63B中的至少一个而被供给至导电体60。

另外，在以上的构成中，例如设置在配线层GC的配线(导电体)的电阻值高于设置在配线层M1的配线的电阻值，设置在配线层M1的配线的电阻值高于设置在配线层M2的配线的电阻值。本说明书中，所谓「电阻值」，表示该配线的表面电阻。作为设置在配线层GC的配线的材料，例如使用钨硅化物WSi。作为设置在配线层GC与配线层M1之间的配线层M0的配线的材料，例如使用钨W。作为设置在配线层M1的配线的材料，例如使用铜Cu。作为设置在配线层M2的配线的材料，例如使用铝Al。

此外，在以上的说明中，以将设置在配线层GC及M1的导电体间连接的通孔接点与将设置在配线层GC及M2的导电体间连接的通孔接点分别经由1个通孔接点而连接的情况为例进行了说明，但并不限定于此。例如这些配线层间可经由多个通孔接点而连接，也可经由设置在不同的配线层的导电体而连接。

另外，在以上的说明中，对使用通孔接点63A将导电体60与导电体64A之间连接，使用通孔接点63B将导电体60与导电体64B之间连接的情况进行了叙述，但并不限定于此。例如也可使用导电体64A及64B中的任一个，导电体64的设置数量并不限定于2个。

本实施方式中，只要导电体64对应于各读出放大器单元SAU，经由配置在通孔接点61A及61B间的通孔接点63而连接在导电体60即可。此外，所谓通孔接点61A及618间，也允许在Y方向上偏移而配置，只要对应的通孔接点63设置在与该通孔接点61A及61B相同的导电体60上即可。

[1-2]动作

第1实施方式的半导体存储装置10在读出动作中执行突跳动作。所谓突跳动作是指将驱动器的驱动电压暂时设定为比目标电压值高的值，经过一定时间后降低至目标电压值的电压施加方法。突跳动作例如对字线WL或控制信号BLC执行。例如在对控制信号BLC执行突跳动作的情况下，对位线BL的电流的供给量增加，而对位线BL充电。此外，以下将在突跳动作时在施加目标电压之前施加的高于目标电压的电压称为突跳电压，将目标电压与突跳电压的差量称为突跳量。

而且，在第1实施方式中，在执行对控制信号BLC的突跳动作的情况下，根据选择偶数功能块还是选择奇数功能块，控制信号SELL及SELR的控制方法发生变化。换句话说，基于区域AR1及AR2的“Near”及“Far”的对应关系，定序器17变更控制信号SELL及SELR的控制方法。例如定序器17在区域AR1及AR2分别与“Near”及“Far”对应的情况下，对控制信号SELL及SELR分别应用“Near”及“Far”的控制，在区域AR1及AR2分别与“Far”及“Near”对应的情况下，对控制信号SELL及SELR应用“Far”及“Near”的控制。

图11表示第1实施方式的半导体存储装置10的读出动作的流程图的一例。如图11所示，首先，半导体存储装置10从外部控制器接收读出命令(步骤S10)。具体来说，半导体存储装置10将从控制器接收到的指令及地址信息分别储存至指令寄存器15C及地址寄存器15B。接着，定序器17根据所储存的地址信息ADD确认所选择的功能块BLK的地址，确认所选择的功能块BLK是偶数功能块还是奇数功能块(步骤S11)。继而，定序器17在选择偶数功能块的情况下，对控制信号SELL及SELR分别应用“Near”及“Far”的控制(步骤S12)，执行读出动作(步骤S14)。另一方面，定序器17在选择奇数功能块的情况下，对控制信号SELL及SELR分别应用“Far”及“Near”的控制(步骤S12)，执行读出动作(步骤S14)。

以下，对选择偶数功能块的情况下的读出动作的详细情况进行说明。图12表示第1实施方式的半导体存储装置10的读出动作的波形的一例，表示选择偶数功能块时的该功能块BLK的选择字线WL的波形、以及控制信号BLC、SELL、SELR、RPD、及ST8的波形的一例。在该情况下，对控制信号SELL应用“Near”的控制，对控制信号SELR应用“Far”的控制。

另外，图12表示BLC驱动器DR的输出节点的控制信号BLC的波形与读出放大器部SA内的控制信号BLC的波形，在字线WL的波形、及读出放大器部SA内的控制信号BLC的波形中，分别以实线及虚线表示与Near侧及Far侧对应的位置的波形。另外，输入各种控制信号的N通道MOS晶体管在栅极被施加“H”电平的电压时成为接通状态，在栅极被施加“L”电平的电压时成为断开状态。另外，以下，将作为数据的读出对象的存储单元晶体管MT称为选择存储单元。

如图12所示，在时刻t0之前的初始状态下，例如行解码器模块12A对字线WL施加电压Vss，BLC驱动器DR输出电压Vss的控制信号BLC，定序器17使控制信号SELL、SELR、RPD、及STB的电压为“L”电平。

在时刻t0，如果开始读出动作，则定序器17使控制信号SELL、SELR、及RPD为“H”电平。于是，晶体管TR、TL、及TD分别成为接通状态，形成BLC驱动器DR与读出放大器模块13之间的电流路径。

在时刻t1，行解码器模块12A对字线WL施加例如读出导通电压Vread，BLC驱动器DR输出电压VblcL的控制信号BLC。此时，BLC驱动器DR经由晶体管TR、TL、及TD对读出放大器部SA供给电压，因此读出放大器部SA内的控制信号BLC的波形例如与BLC驱动器DR的输出节点的波形相同。在以下的说明中，晶体管TR、TL、及TD为接通状态的情况下的读出放大器部SA内的控制信号BLC的波形设为与BLC驱动器DR的输出节点的控制信号BLC的波形相同。被施加电压Vread的存储单元晶体管MT与被施加电压VblcL的晶体管22成为接通状态，对位线BL充电。

在时刻t2，行解码器模块12A使所选择的字线WL的电压下降至读出电压AR。如图12所示，字线WL的Near侧的电压相比于字线WL的Far侧的电压，上升及下降变快。另外，在时刻t2，定序器17在控制信号BLC下执行突跳动作，BLC驱动器DR输出例如突跳电压Vblc+BLkick的控制信号BLC。控制信号BLC的突跳量BLkick能够设定为任意值。

在时刻t3，定序器17使控制信号SELR及RPD为“L”电平。于是，晶体管TR及TD分别成为断开状态，BLC驱动器DR与读出放大器模块13之间的电流路径减少。即，控制信号BLC经由晶体管TL而从配线L0～L7的一端侧被供给至各读出放大器单元SAU。继而，BLC驱动器DR使控制信号BLC下降至电压Vblc。此时，读出放大器部SA内的控制信号BLC的电压在Near侧变得与BLC驱动器DR的输出电压相同，在Far侧相比于Near侧变慢地下降至电压Vblc。

例如，定序器17以字线WL的Near侧的电压下降至电压AR的时点与读出放大器部SA内的Near侧的控制信号BLC下降至电压Vblc的时点一致的方式进行控制，且以字线WL的Far侧的电压下降至电压AR的时点与读出放大器部SA内的Far侧的控制信号BLC下降至电压Vblc的时点一致的方式进行控制。

在时刻t4，定序器17使控制信号SELR及RPD为“H”电平，而使晶体管TR及TD成为接通状态。然后，如果定序器17使控制信号STB为“H”电平，则读出放大器单元SAU判定所对应的选择存储单元的阈值电压是否为电压AR以上，并将判定结果保存在读出放大器单元SAU内的锁存电路。

在时刻t5，行解码器模块12A对字线WL执行突跳动作，对所选择的字线WL暂时施加突跳电压CR+CGkick。字线WL的突跳量CGkick能够设定为任意值。如图12所示，关于字线WL的Far侧的电压，电压上升得比字线WL的Near侧的电压慢。

在时刻t6，定序器17在控制信号BLC下执行突跳动作，BLC驱动器DR例如输出突跳电压Vblc+BLkick的控制信号BLC。即，定序器17在对所选择的字线WL施加着突跳电压的期间中，使控制信号BLC的电压暂时上升电压BLkick。继而，行解码器模块12A使字线WL的电压从突跳电压下降至读出电压CR。

在时刻t7，定序器17使控制信号SELR及RPD为“L”电平。于是，晶体管TR及TD分别成为断开状态，BLC驱动器DR与读出放大器模块13之间的电流路径减少。即，控制信号BLC经由晶体管TL而从配线L0～L7的一端侧被供给至各读出放大器单元SAU。继而，BLC驱动器DR使控制信号BLC下降至电压Vblc。此时，读出放大器部SA内的控制信号BLC的电压在Near侧变得与BLC驱动器DR的输出电压相同，在Far侧相比于Near侧变慢地下降至电压Vblc。此外，时刻t5时的动作是基于例如字线WL的Far侧的电压通过突跳电压而到达波峰的时点而执行。

在时刻t8，定序器17使控制信号SELR及RPD为“H”电平，使晶体管TR及TD为接通状态。然后，如果定序器17使控制信号STB为“H”电平，则读出放大器单元SAU判定所对应的选择存储单元的阈值电压是否为电压CR以上，将判定结果保存在读出放大器单元SAU内的锁存电路。

在时刻t9，行解码器模块12A及BLC驱动器DR将字线WL及控制信号BLC的电压恢复至初始状态。

在时刻t10，定序器17将控制信号SELL、SELR、及RPD恢复至初始状态，结束该页面的读出动作。

在以上所说明的读出动作中，选择奇数功能块的情况下的动作是与行解码器模块12B执行行解码器模块12A的动作，且交换控制信号SELR的动作与控制信号SELL的动作者相同，因此省略说明。

另外，在以上的说明中，以使读出动作开始时及结束时的控制信号SELL、SELR、及RPD为“L”电平的情况为例进行了说明，但并不限定于此。例如控制信号SELL、SELR、及RPD也可对应于半导体存储装置10的动作状态而维持“H”电平。

[1-3]第1实施方式的效果

根据以上所说明的第1实施方式的半导体存储装置10，能够使读出动作高速化。以下，对第1实施方式的半导体存储装置10的详细效果进行说明。

在三维地积层存储单元而成的半导体存储装置中，例如如图7及图8所示，使用形成为板状的导电体42作为字线WL。这种构造的字线WL有RC延迟量变大的倾向，在从字线WL的一端被施加电压的情况下，有在接近于驱动器的区域(Near侧)与远离驱动器的区域(Far侧)，电压的上升速度不同的情况。此外，本说明书中，所谓「RC延迟量」是指表示从对配线施加电压起至该配线的电压上升至目标值为止的时间的RC延迟时间的长度。

因此，为了辅助电压上升速度相对较慢的字线WL的Far侧的电压上升，半导体存储装置例如执行突跳动作。但是，在执行对字线WL的突跳动作的情况下，有在连接于与Near侧对应的NAND串NS的位线BL发生过度放电的情况，产生较长地设定位线BL的电位的稳定时间的必要性，因此读出动作的时间变长。

对此，半导体存储装置通过对控制信号BLC执行突跳动作，能够抑制位线BL的过度放电。字线WL的突跳量从Near侧朝向Far侧而减少，因此控制信号BLC的突跳量优选也同样地从Near侧朝向Far侧而减少。换句话说，为了有效地抑制位线的过度放电，有效的是无论对于哪一位置的存储单元，均使字线WL及控制信号BLC的电压的时间变动接近，优选针对Near侧与Far侧之间的字线WL及控制信号BLC的传输延迟取得匹配。

因此，第1实施方式的半导体存储装置10是于在存储单元阵列11的两侧设有行解码器模块12A及12B的构成中，将如下配线设置在配线层GC，该配线将控制信号BLC供给至读出放大器模块13内的多个晶体管22。由此，第1实施方式的半导体存储装置10能够使作为供给控制信号BLC的配线发挥功能的导电体60的RC延迟量接近于作为字线WL发挥功能的导电体42的RC延迟量。

而且，第1实施方式的半导体存储装置10在读出动作中，通过根据功能块地址切换控制信号BLC的驱动方向而使突跳动作时的控制信号BLC与字线WL的驱动方向一致。由此，第1实施方式的半导体存储装置10能够使字线WL的从Near侧朝向Far侧变化的突跳量的变化与控制信号BLC的从Near侧朝向Far侧变化的突跳量的变化接近。即，能够在针对字线WL的突跳量变大的驱动器近端侧，使针对控制信号BLC的突跳量(电压振幅)也变大，在针对字线WL的突跳量变小的驱动器远端侧，使针对控制信号BLC的突跳量也变小。

如上所述，第1实施方式的半导体存储装置10能够使对控制信号BLC的突跳动作时的控制信号BLC的突跳量的时间变动接近于对字线WL的突跳动作时的字线WL的突跳量的时间变动。因此，第1实施方式的半导体存储装置10能够缩小对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够使读出动作高速化。

[2]第2实施方式

第2实施方式的半导体存储装置10的构成与第2实施方式的半导体存储装置10相同。在第2实施方式中，读出动作中的各种控制信号的控制方法与第1实施方式中说明的读出动作不同。

[2-1]动作

图13表示第2实施方式的半导体存储装置10的读出动作的波形的一例，相对于使用图12所说明的第1实施方式的半导体存储装置10的读出动作，时刻t5以后的动作不同。

具体来说，如图13所示，在时刻t5，定序器17使控制信号SELR及RPD为“L”电平。于是，晶体管TR及TD分别成为断开状态，BLC驱动器DR与读出放大器模块13之间的电流路径减少。另外，定序器17在控制信号BLC下执行突跳动作，BLC驱动器DR输出例如突跳电压Vblc+BLkick的控制信号BLC。在想要使控制信号BLC的Far侧的充电电压充分接近于Near侧的情况下，定序器17也可在对所选择的字线WL施加突跳电压后，使控制信号BLC的电压上升。此时，读出放大器部SA内的控制信号BLC的电压在Near侧变得与BLC驱动器DR的输出电压相同，且电压在Far侧上升得比Near侧慢。

在时刻t6，行解码器模块12A对字线WL执行突跳动作，对所选择的字线WL暂时施加突跳电压CR+CGkick。如图13所示，关于字线WL的Far侧的电压，电压上升得比字线WL的Near侧的电压慢。继而，行解码器模块12A使字线WL的电压从突跳电压下降至读出电压CR。

在时刻t7，BLC驱动器DR使控制信号BLC下降至电压Vblc。此时，读出放大器部SA内的控制信号BLC的电压在Near侧变得与BLC驱动器DR的输出电压相同，在Far侧相比于Near侧变慢地下降至电压Vblc。时刻t7时的半导体存储装置10的动作是基于例如字线WL的Far侧的电压通过突跳电压而到达波峰的时点来执行。

第2实施方式的半导体存储装置10的读出动作中的时刻t8以后的动作与使用图12说明的第1实施方式的半导体存储装置10的读出动作的时刻t8以后的动作相同，因此省略说明。

[2-2]第2实施方式的效果

在以上所说明的第2实施方式的读出动作中，相对于第1实施方式的读出动作，突跳动作时的字线WL的Far侧的电压的峰值不同。关于突跳动作时的字线WL的Far侧的电压，第2实施方式的读出动作低于第1实施方式的读出动作。

具体来说，突跳动作时的字线WL的Far侧的电压在第1实施方式的读出动作中上升至接近突跳电压CR+CGkick的电压，但在第2实施方式的读出动作中，上升至高于读出电压CR且低于第1实施方式的读出动作的电压。该情况表示第2实施方式所选择的字线WL的RC延迟量大于第1实施方式。

相对于此，在第2实施方式中，控制信号BLC以读出放大器部SA内的Far侧的电压变化与字线WL的Far侧的电压变化连动的方式设定。即，在第2实施方式的读出动作中，突跳动作时的控制信号BLC的Far侧的峰值设定为比第1实施方式的读出动作低。

由此，第2实施方式的半导体存储装置10在字线WL的RC延迟量比第1实施方式中说明的读出动作大的情况下，能够使对控制信号BLC的突跳动作时的控制信号BLC的突跳量的时间变动接近于对字线WL的突跳动作时的字线WL的突跳量的时间变动。因此，第2实施方式的半导体存储装置10能够与第1实施方式同样地缩短对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够使读出动作高速化。

[3]第3实施方式

第3实施方式的半导体存储装置10的构成与第3实施方式的半导体存储装置10相同。在第3实施方式中，读出动作中的各种控制信号的控制方法与第1及第2实施方式中说明的读出动作不同。

[3-1]动作

图14表示第3实施方式的半导体存储装置10的读出动作的波形的一例，相对于使用图12说明的第1实施方式的读出动作，时刻t5以后的动作不同。

具体来说，如图14所示，在时刻t5，BLC驱动器DR使控制信号BLC的电压低于电压Vblc。该电压值例如为电压VblcL，能够设定为任意值。

在时刻t6，行解码器模块12A对字线WL执行突跳动作，对所选择的字线WL暂时施加突跳电压CR+CGkick。如图14所示，关于字线WL的Far侧的电压，电压上升得比字线WL的Near侧的电压慢。继而，行解码器模块12A使字线WL的电压从突跳电压下降至读出电压CR。

在时刻t7，定序器17使控制信号SELR及RPD为“L”电平。于是，晶体管TR及TD分别成为断开状态，BLC驱动器DR与读出放大器模块13之间的电流路径减少。另外，定序器17在控制信号BLC下执行突跳动作，BLC驱动器DR暂时输出例如突跳电压Vblc+BLkick的控制信号BLC。

即，定序器17在对所选择的字线WL施加突跳电压后，使控制信号BLC的电压从低于电压Vblc的电压上升。此时，读出放大器部SA内的控制信号BLC的电压在Near侧变得与BLC驱动器DR的输出电压相同，且电压在Far侧上升得比Near侧慢。继而，BLC驱动器DR使控制信号BLC下降至电压Vblc。

第3实施方式的半导体存储装置10的读出动作的时刻t8以后的动作与使用图12说明的第1实施方式的半导体存储装置10的读出动作的时刻t8以后的动作相同，因此省略说明。

[3-2]第3实施方式的效果

在以上所说明的第3实施方式的读出动作中，相对于第1及第2实施方式的读出动作，突跳动作时的字线WL的Far侧的电压的峰值不同。关于突跳动作时的字线WL的Far侧的电压，第3实施方式的读出动作低于第2实施方式的读出动作。

具体来说，在第3实施方式的读出动作中，突跳动作时的字线WL的Far侧的电压成为不超过读出电压CR的电压。该情况表示第3实施方式所选择的字线WL的RC延迟量大于第2实施方式。

相对于此，在第3实施方式中，控制信号BLC以读出放大器部SA内的Far侧的电压变化与字线WL的Far侧的电压变化连动的方式设定。即，在第3实施方式的读出动作中，突跳动作时的控制信号BLC的Far侧的峰值设定为低于第2实施方式的读出动作。

由此，第3实施方式的半导体存储装置10在字线WL的RC延迟量大于第2实施方式中说明的读出动作的情况下，能够使对控制信号BLC的突跳动作时的控制信号BLC的突跳量的时间变动接近于对字线WL的突跳动作时的字线WL的突跳量的时间变动。因此，第3实施方式的半导体存储装置10能够与第1及第2实施方式同样地缩短对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够使读出动作高速化。

[4]第4实施方式

第4实施方式的半导体存储装置10是使用设置在读出放大器模块13内的电阻部，使字线WL及控制信号BLC的突跳动作时的各电压的时间变动连动。以下，针对第4实施方式的半导体存储装置10说明与第1～第3实施方式的不同点。

[4-1]构成

图15是表示第4实施方式的半导体存储装置10中所包含的读出放大器模块13及电压产生电路19的详细构成例的框图。以下，为了简化说明，假定包含1个读出放大器组SAG的读出放大器单元SAU的个数为4个。如图15所示，读出放大器模块13例如包含电阻部REG、晶体管TL及TR、读出放大器区段SEG0～SEG7、晶体管TDL0～TDL3、以及晶体管TDR0～TDR3。

电阻部REG在字线WL的延伸方向上延伸设置。电阻部REG包含沿字线WL的延伸方向排列的节点N0～N7，电阻部REG的一端部分连接在晶体管TL的一端，电阻部REG的另一端部分连接在晶体管TR的一端。晶体管TL及TR的另一端连接在BLC驱动器DR，晶体管TL及TR的栅极分别被输入控制信号SELL及SELR。

另外，电阻部REG例如以一端及另一端间的RC延迟量与对应于字线WL的导电体42的RC延迟量变得同等的方式设计。具体来说，例如以BLC驱动器DR经由晶体管SELL及SELR中的一个对电阻部REG充放电的情况下的RC延迟量与字线WL的RC延迟量变得同等的方式设计电阻部REG。

读出放大器区段SEG0～SEG7沿字线WL的延伸方向排列。各读出放大器区段SEG例如包含沿字线WL的延伸方向排列的多个读出放大器组SAG(未图示)。在区段SEG内，包含沿字线WL的延伸方向排列的读出放大器单元SAU的组的区域构成读出放大器区域RG。例如区域RG0包含多个读出放大器单元SAU0，区域RG1包含多个读出放大器单元SAU1，区域RG2包含多个读出放大器单元SAU2，区域RG3包含多个读出放大器单元SAU3。区段SEG0的区域RG0～RG3连接在电阻部REG的节点N0，区段SEG1的区域RG0～RG3连接在电阻部REG的节点N1。以下同样地，区段SEG2～SEG7分别连接在电阻部REG的节点N2～N7。

晶体管TDL0的一端连接在区段SEG0内的区域RG0的读出放大器单元SAU。晶体管TDL1的一端连接在区段SEG1内的区域RG1的读出放大器单元SAU。晶体管TDL2的一端连接在区段SEG2内的区域RG2的读出放大器单元SAU。晶体管TDL3的一端连接在区段SEG3内的区域RG3的读出放大器单元SAU。这样，晶体管TDL0～TDL3分别连接在不同的读出放大器区段SEG且不同的读出放大器区域RG。晶体管TDL0～TDL3的另一端连接在BLC驱动器DR，晶体管TDL0～TDL3的栅极被输入控制信号RPD。

晶体管TDR0的一端连接在区段SEG7内的区域RG0的读出放大器单元SAU。晶体管TDR1的一端连接在区段SEG6内的区域RG1的读出放大器单元SAU。晶体管TDR2的一端连接在区段SEG5内的区域RG2的读出放大器单元SAU。晶体管TDR3的一端连接在区段SEG4内的区域RG3的读出放大器单元SAU。这样，晶体管TDR0～TDR3分别连接在不同的读出放大器区段SEG且不同的读出放大器区域RG。晶体管TDR0～TDR3的另一端连接在BLC驱动器DR，晶体管TDR0～TDR3的栅极被输入控制信号RPD。

在以上所说明的构成中，于在各区域RG连接着晶体管TDL及电阻部REG这两者的情况下，这些的配线共通连接。同样地，于在各区域RG连接着晶体管TDR及电阻部REG这两者的情况下，这些的配线共通连接。

图16是表示第4实施方式的半导体存储装置10中所包含的读出放大器模块13的平面布局的一例的图，从图15所示的框图中抽取与读出放大器区段SEG0～SEG3对应的区域来表示。

如图16所示，在读出放大器模块13的区域设有多个导电体60、多个通孔接点61、多个导电体62、多个通孔接点63、多个导电体64、及导电体65。

导电体60例如在配线层GC上沿X方向延伸设置。导电体60设置在每个读出放大器区域RG，作为沿X方向排列的多个晶体管22的栅极电极发挥功能。另外，在各区段SEG内，沿Y方向排列的晶体管22的组与相同的读出放大器组SAG对应，在沿X方向排列的读出放大器组SAG之间设有分流区域SHT。

通孔接点61例如设置在配线层GC与配线层M1之间。通孔接点61在例如各读出放大器区域RG的分流区域SHT，在各导电体60上设有至少一个。另外，通孔接点61在导电体65上设有至少读出放大器区段SEG的个数的量。

导电体62例如在配线层M1沿Y方向延伸设置。导电体62针对每个区段SEG，经由通孔接点61而连接在该区段SEG内的导电体60及65。

通孔接点63例如设置在配线层GC与配线层M2之间。通孔接点63例如在各读出放大器区段SEG的分流区域SHT，在对应的读出放大器区域RG的导电体60上设有至少一个。

导电体64例如在配线层M2上，在区段SEG0～SEG3的每个区域RG沿X方向延伸设置。多个导电体64分别连接在设置在不同的读出放大器区段SEG且不同的读出放大器区域RG内的导电体60上的通孔接点63，在未图示的区域连接在晶体管TDL的一端。具体来说，例如通过区域RG0上的导电体64经由通孔接点63连接在区段SEG0内的导电体60，通过区域RG3上的导电体64经由通孔接点63而连接在区段SEG3内的导电体60。

导电体65作为电阻部REG发挥功能，例如在配线层GC上沿X方向延伸设置。在导电体65上，对应于节点N0～N3而设有通孔接点61，经由这些通孔接点61而电连接在与各区段SEG对应的导电体62。另外，在未图示的区域，导电体65的X方向的一端部分连接在晶体管TL的一端，X方向的另一端部分连接在晶体管TR的一端。

区段SEG4～SEG7的平面布局例如如图15所示，与使区段SEG0～SEG3的平面布局反转所获得的构成相同。此外，与同一读出放大器区域RG对应的导电体64例如分别设置在区段SEG0～SEG3与区段SEG4～SEG7之间。另外，导电体65例如也可分别设置在与区段SEG0～SEG3对应的区域和与区段SEG4～SEG7对应的区域，它们之间由其他配线连接。

在以上所说明的半导体存储装置10的构成中，设置在配线层GC的配线的电阻值小于设置在配线层M2的配线的电阻值。另外，设置在同一区域RG的通孔接点61与通孔接点63的间隔例如小于从连接着晶体管TL的导电体65的端部到与该区域RG对应的通孔接点61为止的间隔。因此，电流从导电体64经由通孔接点63、导电体60、及通孔接点61流向导电体62的情况下的RC延迟量小于电流从导电体65经由通孔接点61流向导电体62的情况下的RC延迟量。第4实施方式的半导体存储装置10的其他构成与第1实施方式的半导体存储装置10的构成相同，因此省略说明。

此外，在以上的说明中，列举通孔接点63设置在配线层GC与配线层M2之间的情况为例，但并不限定于此。例如通孔接点63也可设置在配线层M1与配线层M2之间。在该情况下，通孔接点63设置在导电体62与导电体64之间，将导电体62与导电体64之间电连接。

[4-2]动作

第4实施方式的半导体存储装置10能够执行第1～第3实施方式中分别说明的读出动作。即，第4实施方式的读出动作的波形与第1～第3实施方式中分别说明的读出动作的波形相同。

在第4实施方式的读出放大器模块13中，各读出放大器区段SEG内的任一个读出放大器区域RG连接在通过控制信号RPD控制的晶体管TDL或TDR。由此，在第4实施方式的读出动作中，晶体管TDL及TDR与第1～第3实施方式中说明的晶体管TD同样地发挥功能，能够进行动作。第4实施方式的半导体存储装置10的其他动作与第1～第3实施方式中说明的半导体存储装置10的动作相同，因此省略说明。

[4-3]第4实施方式的效果

如上所述，在第4实施方式的半导体存储装置10中，读出放大器模块13包含电阻部REG。而且，控制信号BLC经由电阻部REG被供给至读出放大器模块13内的各读出放大器区段SEG。各读出放大器区段SEG连接在电阻部REG的位置不同。即，供给至读出放大器区段SEG的控制信号BLC在电阻部REG通过的距离根据读出放大器区段SEG与电阻部REG的连接位置而发生变化。

由此，第4实施方式的半导体存储装置10能够与第1实施方式同样地，使对控制信号BLC的突跳动作时的控制信号BLC的突跳量的时间变动接近于对字线WL的突跳动作时的字线WL的突跳量的时间变动。因此，第4实施方式的半导体存储装置10能够与第1实施方式同样地缩短对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够使读出动作高速化。

另外，第4实施方式的电阻部REG能够以简单的设计进行设计。例如在使电阻部REG的RC延迟量变大的情况下，考虑使导电体65的配线宽度变细，在使电阻部REG的RC延迟量变小的情况下，考虑使导电体65的配线宽度变粗。即，第4实施方式的电阻部REG能够对应于字线WL的设计而容易地调整RC延迟量的大小，因此能够抑制读出放大器模块13的设计成本。

[5]第5实施方式

第5实施方式的半导体存储装置10是相对于第4实施方式的读出放大器模块13追加多个电阻部REG而成。以下，针对第5实施方式的半导体存储装置10说明与第1～第4实施方式的不同点。

[5-1]构成

图17是表示第5实施方式的半导体存储装置10中所包含的读出放大器模块13及电压产生电路19的详细构成例的框图。如图17所示，第5实施方式的读出放大器模块13相对于使用图15所说明的第4实施方式的读出放大器模块13，设有多个晶体管TC、及多个电阻部REG。具体来说，第5实施方式的读出放大器模块13包含电阻部REG1及REG2、晶体管TC0～TC7。

电阻部REG1及REG2分别在字线WL的延伸方向上延伸设置，包含沿字线WL的延伸方向排列的节点N0～N7。电阻部REG1的节点N0～N7分别连接在读出放大器区段SEG0～SEG7内的读出放大器单元SAU。电阻部REG2的节点N0～N7分别连接在晶体管TC0～TC7的一端，晶体管TC0～TC7的另一端分别连接在电阻部REG1的节点N0～N7。即，电阻部REG1及REG2的节点N0～N7经由通孔接点61分别连接在设置于区段SEG0～SEG7的导电体62。电阻部REG1的一端部分连接在晶体管TL1的一端，电阻部REG1的另一端部分连接在晶体管TR1的一端。晶体管TL及TR的另一端连接在BLC驱动器DR，晶体管TL及TR的栅极分别被输入控制信号SELL及SELR。晶体管TC0～TC7的栅极被输入控制信号SELC。控制信号SELL、SELR、及SELC例如通过定序器17产生。

在如上的构成中，电阻部REG1例如设计为，一端及另一端间的RC延迟量与对应于RC延迟量小的字线WL的导电体42变得相同。电阻部REG2例如设计为，通过与电阻部REG1的组合，一端部分及另一端部分间的RC延迟量与对应于RC延迟量大的字线WL的导电体42变得相同。第5实施方式的半导体存储装置10的其他构成与第4实施方式的半导体存储装置10的构成相同，因此省略说明。

[5-2]动作

第5实施方式的半导体存储装置10通过对第4实施方式中说明的读出动作追加根据所选择的字线WL的地址来控制突跳动作时的控制信号SELC，而调整控制信号BLC的突跳量。

第5实施方式的突跳动作的控制方法的一例示于图18。以下说明的动作例如与图12所示的第1实施方式的读出动作的时刻t7～t8间的动作、图13所示的第2实施方式的读出动作的时刻t7～t8间的动作、或图14所示的第3实施方式的读出动作的时刻t7～t8间的动作对应。

如图18所示，在选择功能块为偶数功能块且增大突跳量的情况下，定序器17使控制信号SELL为“H”电平，使控制信号SELR及SELC为“L”电平。于是，控制信号BLC经由晶体管TL1及电阻部REG1被供给至各读出放大器区段SEG。

另一方面，在选择功能块为偶数功能块且减小突跳量的情况下，定序器17使控制信号SELL及SELC为“H”电平，使控制信号SELR为“L”电平。如果控制信号SELC成为“H”电平，则将电阻部REG1与电阻部REG2之间连接的晶体管TC0～TC7全部成为接通状态，供给至电阻部REG1的信号也经由晶体管TC而绕过电阻部REG2。由此，控制信号BLC经由晶体管TL与电阻部REG1及REG2而被供给至各读出放大器区段SEG。

在选择功能块为奇数功能块且增大突跳量的情况下，定序器17使控制信号SELL及SELC为“L”电平，使控制信号SELR为“H”电平。于是，控制信号BLC经由晶体管TR及电阻部REG1被供给至各读出放大器区段SEG。

另一方面，在选择功能块为奇数功能块且减小突跳量的情况下，定序器17使控制信号SELL为“L”电平，使控制信号SELR及SELC为“H”电平。于是，控制信号BLC经由晶体管TR及电阻部REG1及REG2被供给至各读出放大器区段SEG。

第5实施方式的半导体存储装置10的其他动作与第4实施方式的半导体存储装置10的动作相同，因此省略说明。

[5-3]第5实施方式的效果

如上所述，在第5实施方式的半导体存储装置10中，读出放大器模块13包含多个电阻部REG。而且，定序器17根据所选择的字线WL的地址而变更供给控制信号BLC的电阻部REG的根数。

具体来说，例如定序器17以如下方式控制晶体管TL1、TL2、TR1、及TR2，在选择RC延迟量大的字线WL的情况下，经由1根电阻部REG向各读出放大器部SA供给控制信号BLC，在选择RC延迟量小的字线WL的情况下，经由2根电阻部REG向各读出放大器部SA供给控制信号BLC。

由此，第5实施方式的半导体存储装置10能够与第1～第4实施方式同样地，使对控制信号BLC的突跳动作时的控制信号BLC的突跳量的时间变动接近于对字线WL的突跳动作时的字线WL的突跳量的时间变动。因此，第5实施方式的半导体存储装置10能够与第1～第4实施方式同样地缩短对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够使读出动作高速化。

另外，第5实施方式的半导体存储装置10通过使用多个电阻部REG以及多个晶体管TL及TR来变更控制信号BLC的RC延迟量。即，第5实施方式的半导体存储装置10的动作通过进一步与第1～第3实施方式中说明的读出动作组合，能够精度更高地使字线WL与控制信号BLC连动。

[6]第6实施方式

关于第6实施方式的半导体存储装置10，在读出放大器模块13包含多个电阻部REG的情况下，各电阻部REG分别连接在不同的读出放大器区段SEG。以下，针对第6实施方式的半导体存储装置10说明与第1～第5实施方式的不同点。

[6-1]构成

图19是表示第6实施方式的半导体存储装置10中所包含的读出放大器模块13及电压产生电路19的详细构成例的框图。如图19所示，第6实施方式的读出放大器模块13相对于使用图15所说明的第4实施方式的读出放大器模块13，设有多个晶体管SELL及SELR以及多个电阻部REG，而且晶体管TDL及TDR与各区段SEG的连接关系不同。具体来说，第6实施方式的读出放大器模块13包含读出放大器区段SEGa0～SEGa7、读出放大器区段SEGb0～SEGb7、电阻部REGa及REGb、晶体管SELLa及SELLb、以及晶体管SELRa及SELRb。

读出放大器区段SEGa例如包含读出放大器区域RG0及RG1。区段SEGaO及SEGa1的区域RG0内的读出放大器单元SAU连接在晶体管TDL0的一端，区段SEGa2及SEGa3的区域RG1内的读出放大器单元SAU连接在晶体管TDL1的一端，区段SEGa4及SEGa5的区域RG1内的读出放大器单元SAU连接在晶体管TDR1的一端，区段SEGa6及SEGa7的区域RG0内的读出放大器单元SAU连接在晶体管TDR0的一端。晶体管TDL0、TDL1、TDR0、及TDR1的另一端连接在BLC驱动器DR，晶体管TDL0、TDL1、TDR0、及TDR1的栅极被输入控制信号RPDa。

读出放大器区段SEGb例如包含读出放大器区域RG2及RG3。区段SEGb0及SEGb1的区域RG2内的读出放大器单元SAU连接在晶体管TDL2的一端，区段SEGb2及SEGb3的区域RG3内的读出放大器单元SAU连接在晶体管TDL3的一端，区段SEGb4及SEGb5的区域RG3内的读出放大器单元SAU连接在晶体管TDR3的一端，区段SEGb6及SEGb7的区域RG2内的读出放大器单元SAU连接在晶体管TDR2的一端。晶体管TDL2、TDL3、TDR2、及TDR3的另一端连接在BLC驱动器DR，晶体管TDL2、TDL3、TDR2、及TDR3的栅极被输入控制信号RPDb。

电阻部REGa及REGb分别在字线WL的延伸方向上延伸设置，包含沿字线WL的延伸方向排列的节点N0～N7。电阻部REGa的节点N0～N7分别连接在读出放大器区段SEGa0～SEGa7内的读出放大器单元SAU。具体来说，电阻部REGa的节点N0～N7经由通孔接点61而分别连接在设置于区段SEGa0～SEGa7的导电体62。电阻部REGa的一端部分连接在晶体管TLa的一端，电阻部REGa的另一端部分连接在晶体管TRa的一端。电阻部REGb的节点N0～N7分别连接在读出放大器区段SEGb0～SEGb7内的读出放大器单元SAU。具体来说，电阻部REGb的节点N0～N7经由通孔接点61而连接在设置于区段SEGb0～SEGb7内的导电体62。电阻部REGb的一端部分连接在晶体管TLb的一端，电阻部REGb的另一端部分连接在晶体管TRb的一端。晶体管TLa、TLb、TRa、及TRb的另一端连接在BLC驱动器DR，晶体管TLa、TLb、TRa、及TRb的栅极分别被输入控制信号SELLa、SELLb、SELRa、及SELRb。

在如上构成中，电阻部REGa及REGb分别例如设计为，一端部分及另一端部分间的RC延迟量与对应于字线WL的导电体42的RC延迟量变得相同。另外，以上所说明的控制信号RPDa、RPDb、SELL1、SELL2、SELR1、及SELR2例如通过定序器17产生。另外，以上所说明的读出放大器区域RG0及RG1例如连接在奇数位线，读出放大器区域RG2及RG3例如连接在奇数位线。第6实施方式的半导体存储装置10的其他构成与第4实施方式的半导体存储装置10的构成相同，因此省略说明。

[6-2]动作

第6实施方式的半导体存储装置10例如根据所选择的位线为第奇数号还是第偶数号，而使突跳动作时的控制信号SELL及SELR的控制方法变化。第6实施方式的突跳动作的控制方法的一例示于图20。此外，以下所说明的动作例如与图12所示的第1实施方式的读出动作的时刻t5～t6间的动作、图13所示的第2实施方式的读出动作的时刻t5～t6间的动作、或图14所示的第3实施方式的读出动作的时刻t5～t6间的动作对应。

如图20所示，在选择功能块选择偶数功能块且奇数位线的情况下，定序器17使控制信号SELLa为“H”电平，使控制信号SELLb、SELRa、及SELRb为“L”电平。于是，控制信号BLC经由晶体管TLa及电阻部REGa被供给至各读出放大器区段SEGa。另一方面，在选择功能块选择偶数功能块且偶数位线的情况下，定序器17使控制信号SELLb为“H”电平，使控制信号SELLa、SELRa、及SELRb为“L”电平。于是，控制信号BLC经由晶体管TLb及电阻部REGb被供给至各读出放大器区段SEGb。

在选择功能块选择奇数功能块且奇数位线的情况下，定序器17使控制信号SELRa为“H”电平，使控制信号SELLa、SELLb、及SELRb为“L”电平。于是，控制信号BLC经由晶体管TRa及电阻部REGa被供给至各读出放大器区段SEGa。另一方面，在选择功能块选择奇数功能块且偶数位线的情况下，定序器17使控制信号SELRb为“H”电平，使控制信号SELLa、SELLb、及SELRa为“L”电平。于是，控制信号BLC经由晶体管TRb及电阻部REGb被供给至各读出放大器区段SEGb。第6实施方式的半导体存储装置10的其他动作与第4实施方式的半导体存储装置10的动作相同，因此省略说明。

[6-3]第6实施方式的效果

如上所述，在第6实施方式的半导体存储装置10中，读出放大器模块13包含多个电阻部REG，且包含按照每一电阻部REG分配的读出放大器区段SEG。而且，这些电阻部REG及读出放大器区段SEG的组例如与奇数位线或偶数位线建立关联。

由此，第6实施方式的半导体存储装置10在奇数位线及偶数位线中配线电阻等不同的情况下，能够使控制信号BLC的突跳量分别最佳化。因此，第6实施方式的半导体存储装置10能够抑制针对位线BL的突跳量的不均，因此能够提高读出动作的可靠性。

此外，在以上的说明中，以读出放大器区段SEGa与奇数位线建立关联且读出放大器区段SEGb与偶数位线建立关联的情况为例进行了说明，但并不限定于此。也可对各读出放大器区段SEG应用其他不同的构成。另外，在以上的说明中，例如以晶体管TDL0连接在多个区段SEG中所包含的读出放大器区域RG0的情况为例进行了说明，但并不限定于此。例如第6实施方式的半导体存储装置10也可像第4实施方式的半导体存储装置10那样构成为针对1个晶体管TD连接1个区段SEG中所包含的1个区域RG。

[7]第7实施方式

第7实施方式的半导体存储装置10包含从供给控制信号BLC的配线的一端侧驱动的驱动器及从另一端侧驱动的驱动器，执行使字线WL及控制信号BLC的突跳量的时间变动接近的读出动作。以下，针对第7实施方式的半导体存储装置10说明与第1～第6实施方式的不同点。

[7-1]构成

图21是表示第7实施方式的半导体存储装置10中所包含的读出放大器模块13及电压产生电路19的详细构成例的框图。如图21所示，读出放大器模块13包含多个读出放大器区段SEG1及SEG2，电压产生电路19包含BLC驱动器DR1及DR2。

读出放大器区段SEG1及SEG2分别包含多个读出放大器组SAG。区段SEG1内的读出放大器SAU连接在与设置在区域AR1的NAND串NS对应的位线BL，区段SEG2内的读出放大器SAU连接在与设置在区域AR2的NAND串NS对应的位线BL。

BLC驱动器DR1及DR2基于未图示的电荷泵产生的电压，分别产生控制信号BLC1及BLC2。BLC驱动器DR1将所产生的控制信号BLC1供给至区段SEG1中所包含的读出放大器单元SAU，BLC驱动器DR2将所产生的控制信号BLC2供给至区段SEG2中所包含的读出放大器单元SAU。

在以上所说明的第7实施方式的读出放大器模块13中，在选择偶数功能块的情况下，对应于区域AR1的读出放大器区段SEG1与Near侧对应，对应于区域AR2的读出放大器区段SEG2与Far侧对应。同样地，在选择奇数功能块的情况下，对应于区域AR2的读出放大器区段SEG2与Near侧对应，对应于区域AR1的读出放大器区段SEG2与Far侧对应。

[7-2]动作

第7实施方式的半导体存储装置10于在读出动作中执行对控制信号BLC的突跳动作的情况下，根据选择偶数功能块还是选择奇数功能块，而使BLC驱动器DR1及DR2的控制方法变化。换句话说，基于区域AR1及AR2的“Near”及“Far”的对应关系，定序器17变更控制信号BLC1及BLC2的控制方法。

例如定序器17在区域AR1及AR2分别与“Near”及“Far”对应的情况下，对控制信号BLC1及BLC2分别应用“Near”及“Far”的控制，在区域AR1及AR2分别与“Far”及“Near”对应的情况下，对控制信号BLC1及BLC2应用“Near”及“Far”的控制。

图22表示第7实施方式的半导体存储装置10的读出动作的流程图的一例。如图22所示，首先，半导体存储装置10从外部控制器接收读出命令(步骤S10)。接着，定序器17根据储存的地址信息ADD，确认所选择的功能块BLK的地址，确认所选择的功能块BLK为偶数功能块还是奇数功能块(步骤S11)。继而，定序器17在选择偶数功能块的情况下，对控制信号BLC1及BLC2分别应用“Near”及“Far”的控制(步骤S15)，执行读出动作(步骤S17)。另一方面，定序器17在选择奇数功能块的情况下，对控制信号BLC1及BLC2分别应用“Far”及“Near”的控制(步骤S16)，执行读出动作(步骤S17)。

以下，对选择偶数功能块的情况下的读出动作的详细情况进行说明。图23表示第7实施方式的半导体存储装置10的读出动作的波形的一例，表示选择偶数功能块的情况下的该功能块BLK的选择字线WL的波形、以及控制信号BLC及STB的波形的一例。另外，图23在字线WL的波形及控制信号BLC的波形中，分别以实线及虚线表示与Near侧及Far侧对应的波形。

如图23所示，第7实施方式的读出动作的时刻t0～t3间的动作是与使用图12所说明的第1实施方式的读出动作的时刻t1～t9间的动作对应。具体来说，图23所示的字线WL及控制信号STB的波形与图12所示的字线WL及控制信号STB的波形相同，图23所示的控制信号BLC的波形与图23所示的控制信号BLC的波形不同。

如图23所示，在时刻t1，行解码器模块12A使字线WL的电压下降至电压AR。另外，在时刻t1，BLC驱动器DR1及DR2使控制信号BLC上升至例如突跳电压Vblc+BLkick。

继而，BLC驱动器DR1基于字线WL的Near侧的电压的时间变动而控制控制信号BLC1，BLC驱动器DR2基于字线WL的Far侧的电压的时间变动而控制控制信号BLC2。具体来说，BLC驱动器DR1使控制信号BLC1的电压与字线WL的Near侧的波形连动而阶段性地下降，BLC驱动器DR2使控制信号BLC2的电压与字线WL的Far侧的波形连动而阶段性地下降。

在时刻t2对字线WL施加突跳电压后，定序器17执行对控制信号BLC的突跳动作，BLC驱动器DR1及DR2例如输出突跳电压Vblc+BLkick的控制信号BLc。继而，BLC驱动器DR1使控制信号BLC1的电压与字线WL的Near侧的波形连动而阶段性地下降，BLC驱动器DR2使控制信号BLC2的电压与字线WL的Far侧的波形连动而阶段性地下降。第7实施方式的读出动作的其他动作与第1实施方式的读出动作相同，因此省略说明。

此外，以上所说明的使控制信号BLC1及BLC2上升及下降时阶段性地施加的电压数并不限定于图示数，能够分别设定为任意数。

[7-3]第7实施方式的效果

如上所述，第7实施方式的半导体存储装置10将读出放大器模块13在字线方向上分割成2个区域，包含与一区域对应的BLC驱动器DR1、及与另一区域对应的BLC驱动器DR2。

而且，第7实施方式的半导体存储装置10在突跳动作时，根据所选择的功能块BLK，使对应于Near侧的BLC驱动器DR及对应于Far侧的BLC驱动器DR输出不同的控制信号BLC。具体来说，在突跳动作时，以对应于Near侧的BLC驱动器DR与字线WL的Near侧的电压的时间变动连动的方式控制，且以对应于Far侧的BLC驱动器DR与字线WL的Far侧的电压的时间变动连动的方式控制。

而且，在第7实施方式中，为了在突跳动作时使控制信号BLC的电压变化与字线WL的电压的时间变动连动，BLC驱动器DR在时间方向上阶段性地施加多种电压。通过在时间方向上施加多种电压，BLC驱动器DR能够形成与例如第1实施方式中说明的读出动作的突跳动作时的Near侧及Far侧的波形相似的波形。换句话说，例如BLC驱动器DR1能够输出与对字线WL的Near侧的突跳动作连动的控制信号BLC1，BLC驱动器DR2能够输出与对字线WL的Far侧的突跳动作连动的控制信号BLC2。

由此，第7实施方式的半导体存储装置10能够与第1实施方式同样地使对控制信号BLC的突跳动作时的控制信号BLC的突跳量的时间变动接近于对字线WL的突跳动作时的字线WL的突跳量的时间变动。因此，第7实施方式的半导体存储装置10能够与第1实施方式同样地缩短对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够使读出动作高速化。

[8]第8实施方式

第8实施方式的半导体存储装置10的构成与第7实施方式的半导体存储装置10相同。在第8实施方式中，读出动作中的各种控制信号的控制方法与第7实施方式中说明的读出动作不同。

[8-1]动作

图24表示第8实施方式的半导体存储装置10的读出动作的波形的一例。如图24所示，第8实施方式的读出动作的时刻t0～t3间的动作相对于使用图23所说明的第7实施方式的读出动作，时刻t2以后的动作不同。

具体来说，如图24所示，在时刻t2对字线WL施加突跳电压后，定序器17执行对控制信号BLC的突跳动作，BLC驱动器DR1例如输出突跳电压Vblc+BLkick的控制信号BLC。另一方面，BLC驱动器DR2基于字线WL的Far侧的电压到达波峰的时点，使控制信号BLC的电压阶段性地上升至低于突跳电压Vblc+BLkick的电压。

继而，BLC驱动器DR1使控制信号BLC1的电压对应于字线WL的Near侧的波形而阶段性地下降，BLC驱动器DR2使控制信号BLC2的电压对应于字线WL的Far侧的波形而阶段性地下降。第8实施方式的读出动作的其他动作与第7实施方式的读出动作相同，因此省略说明。

[8-2]第8实施方式的效果

在以上所说明的第8实施方式的读出动作中，相对于第7实施方式的读出动作，突跳动作时的字线WL的Far侧的电压的峰值不同。关于突跳动作时的字线WL的Far侧的电压，第8实施方式的读出动作低于第7实施方式的读出动作。

具体来说，突跳动作时的字线WL的Far侧的电压在第8实施方式的读出动作中上升至接近于突跳电压CR+CGkick的电压，但在第8实施方式的读出动作中，上升至高于读出电压CR且低于第7实施方式的读出动作的电压。该情况表示第7实施方式所选择的字线WL的RC延迟量大于第8实施方式。

相对于此，在第8实施方式中，控制信号BLC以读出放大器部SA内的Far侧的电压变化与字线WL的Far侧的电压变化连动的方式设定。即，在第8实施方式的读出动作中，突跳动作时的控制信号BLC的Far侧的峰值以低于第7实施方式的读出动作的方式设定。

由此，第8实施方式的半导体存储装置10在字线WL的RC延迟量大于第7实施方式中说明的读出动作的情况下，能够使对控制信号BLC的突跳动作时的控制信号BLC的突跳量的时间变动接近于对字线WL的突跳动作时的字线WL的突跳量的时间变动。因此，第8实施方式的半导体存储装10能够与第7实施方式同样地缩短对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够使读出动作高速化。

[9]第9实施方式

第9实施方式的半导体存储装置10的构成与第7实施方式的半导体存储装置10相同。在第9实施方式中，读出动作中的各种控制信号的控制方法与第7及第8实施方式中说明的读出动作不同。

[9-1]动作

图25表示第9实施方式的半导体存储装置10的读出动作的波形的一例。如图25所示，第9实施方式的读出动作的时刻t0～t3间的动作相对于使用图23说明的第7实施方式的读出动作，时刻t2以后的动作不同。

具体来说，如图25所示，在时刻t3对字线WL施加突跳电压后，定序器17执行对控制信号BLC的突跳动作，BLC驱动器DR1输出例如突跳电压Vblc+BLkick的控制信号BLC1，使控制信号BLC1的电压对应于字线WL的Near侧的波形而阶段性地下降。

另一方面，BLC驱动器DR2使控制信号BLC2的电压对应于字线WL的Far侧的波形而阶段性地上升至电压Vblc。第9实施方式的读出动作的其他动作与第7实施方式的读出动作相同，因此省略说明。

[9-2]第9实施方式的效果

在以上所说明的第9实施方式的读出动作中，相对于第7及第8实施方式的读出动作，突跳动作时的字线WL的Far侧的电压的峰值不同。关于突跳动作时的字线WL的Far侧的电压，第9实施方式的读出动作低于第8实施方式的读出动作。

具体来说，在第9实施方式的读出动作中，突跳动作时的字线WL的Far侧的电压成为不超过读出电压CR的电压。该情况表示第9实施方式所选择的字线WL的RC延迟量大于第8实施方式。

相对于此，在第9实施方式中，控制信号BLC以读出放大器部SA内的Far侧的电压变化与字线WL的Far侧的电压变化连动的方式设定。即，在第9实施方式的读出动作中，突跳动作时的控制信号BLC的Far侧的峰值以低于第8实施方式的读出动作的方式设定。

由此，第9实施方式的半导体存储装置10在字线WL的RC延迟量大于第8实施方式中说明的读出动作的情况下，能够使对控制信号BLC的突跳动作时的控制信号BLC的突跳量的时间变动接近于对字线WL的突跳动作时的字线WL的突跳量的时间变动。因此，第9实施方式的半导体存储装置10能够与第7及第8实施方式同样地缩短对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够使读出动作高速化。

[10]第10实施方式

第10实施方式的半导体存储装置10的构成与第1实施方式的半导体存储装置10相同。在第10实施方式中，相对于第1实施方式中说明的读出动作，施加的读出电压的顺序不同。

[10-1]动作

图26表示第10实施方式的半导体存储装置10的读出动作的波形的一例。如图26所示，第10实施方式的读出动作的波形相对于使用图12说明的第1实施方式的读出动作，字线WL的波形不同。

具体来说，如图26所示，在时刻t1，行解码器模块12A对字线WL施加例如读出导通电压Vread。继而，行解码器模块12A在时刻t2之前开始字线WL的电压的下降，使字线WL的电压下降至读出电压CR。与第1实施方式同样地，字线WL的Near侧的电压比字线WL的Far侧的电压上升得快且下降得快。

此时，定序器17例如以字线WL的Near侧的电压下降至电压CR的时点与在时刻t3之后读出放大器部SA内的Near侧的控制信号BLC下降至电压Vblc的时点一致的方式进行控制，以字线WL的Far侧的电压下降至电压CR的时点与读出放大器部SA内的Far侧的控制信号BLC下降至电压Vblc的时点一致的方式进行控制。

然后，如果定序器17使控制信号STB为“H”电平，则读出放大器单元SAU判定对应的选择存储单元的阈值电压是否为电压CR以上，并将判定结果保存在读出放大器单元SAU内的锁存电路。

在时刻t5，行解码器模块12A使字线WL的电压从读出电压CR下降至读出电压AR。例如定序器17以字线WL的Near侧的电压下降至电压AR的时点与在时刻t7之后读出放大器部SA内的Near侧的控制信号BLC下降至电压Vblc的时点一致的方式进行控制，以字线WL的Far侧的电压下降至电压AR的时点与读出放大器部SA内的Far侧的控制信号BLC下降至电压Vblc的时点一致的方式进行控制。

然后，如果定序器17使控制信号STB为“H”电平，则读出放大器单元SAU判定对应的选择存储单元的阈值电压是否为电压AR以上，并将判定结果保存在读出放大器单元SAU内的锁存电路。

第10实施方式的半导体存储装置10的读出动作中的其他动作与使用图12说明的第1实施方式的半导体存储装置10的读出动作相同，因此省略说明。

[10-2]第10实施方式的效果

如上所述，在第10实施方式的读出动作中，相对于第1实施方式的读出动作，从读出电压高的动作依序执行读出。即使在这种情况下，第10实施方式的半导体存储装置10也能够获得与第1实施方式的半导体存储装置10相同的效果。

另外，在读出动作中开始有将字线WL的电压上升至读出导通电压Vread的控制的情况下，第10实施方式的读出动作中，仅成为例如将字线WL的电压阶段性地下降的控制。

由此，能够使字线WL的电压高速地转变，因此第10实施方式的半导体存储装置10能够使读出动作高速化。另外，第10实施方式的半导体存储装置10因为读出动作中的充放电次数变少，所以能够抑制伴随着充放电的电流的消耗量。

[11]第11实施方式

第11实施方式的半导体存储装置10的构成与第1实施方式的半导体存储装置10相同。在第11实施方式中，相对于第10实施方式中说明的读出动作，施加至字线WL的电压的控制方法不同。

[11-1]动作

图27表示第11实施方式的半导体存储装置10的读出动作的波形的一例。如图27所示，第11实施方式的读出动作的波形相对于使用图26说明的第10实施方式的读出动作，字线WL的波形不同。

具体来说，如图27所示，在时刻t1，行解码器模块12A对字线WL施加例如读出导通电压Vread。继而，定序器17在使字线WL的电压从读出导通电压Vread下降至读出电压CR时，执行突跳动作。

第11实施方式的对字线WL的突跳动作在减小电压的方向上进行控制。具体来说，行解码器模块12A例如在时刻t3，对所选择的字线WL暂时施加突跳电压CR－CGkick。此外，字线WL的突跳量CGkick能够设定为任意值，施加突跳电压的时点可为时刻t3之前或时刻t3之后。然后，行解码器模块12A对字线WL施加读出电压CR。

此时，定序器17例如以字线WL的Near侧的电压上升至电压CR的时点与字线WL的Far侧的电压下降至电压CR的时点一致的方式进行控制。

同样地，在时刻t5，行解码器模块12A使字线WL的电压从读出电压CR下降至读出电压AR时应用突跳动作。具体来说，行解码器模块12A例如在时刻t7，对所选择的字线WL暂时施加突跳电压AR－CGkick。此外，施加突跳电压的时点也可为时刻t3之前或时刻t3之后。然后，行解码器模块12A对字线WL施加读出电压AR。

第11实施方式的半导体存储装置10的读出动作中的其他动作与使用图26说明的第10实施方式的半导体存储装置10的读出动作相同，因此省略说明。

[11-2]第11实施方式的效果

如上所述，在第11实施方式的读出动作中，相对于第10实施方式的读出动作，追加字线WL的突跳动作。即使在这种情况下，第11实施方式的半导体存储装置10也能够获得与第10实施方式的半导体存储装置10相同的效果。

另外，在第11实施方式的读出动作中，执行对字线WL的突跳动作，因此字线WL的Far侧的电压到达所需的读出电压为止的时间快于第10实施方式的读出动作。因此，第11实施方式的半导体存储装置10相比于第10实施方式的半导体存储装置10能够使读出动作高速化。

[12]第12实施方式

第12实施方式的半导体存储装置10的构成与第1实施方式的半导体存储装置10相同。在第12实施方式中，相对于第11实施方式中说明的读出动作，控制信号BLC的控制方法不同。

[12-1]动作

图28表示第12实施方式的半导体存储装置10的读出动作的波形的一例。如图28所示，第12实施方式的读出动作的波形相对于使用图27说明的第11实施方式的读出动作，控制信号BLC的波形不同。

在第12实施方式的读出动作中，定序器17例如在时刻t2对控制信号BLC执行突跳动作，进而在时刻t3在减小电压的方向上执行突跳动作。换句话说，定序器17在对一端控制信号BLC整体执行正方向的突跳动作后，执行比目标电压小的方向(负方向)的突跳动作，之后施加目标电压。

具体来说，如图28所示，在时刻t2，BLC驱动器DR例如输出突跳电压Vblc+BLkick的控制信号BLC。继而，在时刻t3，BLC驱动器DR使控制信号BLC暂时下降至低于电压Vblc的电压后，上升至电压Vblc。

此时，定序器17例如以字线WL的Near侧的电压上升至电压CR的时点与在时刻t3后被执行突跳动作的控制信号BLC变成电压Vblc的时点一致的方式进行控制。

同样地，在时刻t6，BLC驱动器DR例如输出突跳电压Vblc+BLkick的控制信号BLC。继而，在时刻t7，BLC驱动器DR使控制信号BLC暂时下降至低于电压Vblc的电压后，上升至电压Vblc。

第12实施方式的半导体存储装置10的读出动作中的其他动作与使用图27说明的第11实施方式的半导体存储装置10的读出动作相同，因此省略说明。

[12-2]第12实施方式的效果

如上所述，在第12实施方式的读出动作中，相对于第11实施方式的读出动作，在追加控制信号BLC的正方向的突跳动作后追加负方向的突跳动作。即使在这种情况下，第12实施方式的半导体存储装置10也能够获得与第11实施方式的半导体存储装置10相同的效果。

另外，在第12实施方式的读出动作中，对控制信号BLC执行负方向的突跳动作。于是，关于即将到达目标电压之前的电压转变方向，字线WL及控制信号BLC两者均为Near侧变成电压上升的方向，Far侧变成电压下降的方向。

由此，第12实施方式的半导体存储装置10能够相比于第11实施方式而精度更高地使字线WL及控制信号BLC的变化接近，因此能够相比于第11实施方式提高读出动作的可靠性。

[13]第13实施方式

第13实施方式的半导体存储装置10是在第1实施方式的半导体存储装置10中从所有功能块BLK的两侧驱动。以下，针对第13实施方式的半导体存储装置10说明与第1实施方式的半导体存储装置10的不同点。

[13-1]构成

图29是表示第5实施方式的半导体存储装置10中所包含的存储单元阵列11及行解码器模块12的构成例的框图，相对于在第1实施方式中使用图4说明的构成，行解码器模块12A及12B的构成不同。

具体来说，如图29所示，第13实施方式的行解码器模块12A包含与功能块BLK0～BLKn对应的行解码器RDA，行解码器模块12B包含与功能块BLK0～BLKn对应的行解码器RDB。即，在第13实施方式中，各功能块BLK成为通过行解码器模块12A及12B而从功能块BLK的两侧被驱动的构成。例如行解码器RDA从与字线WL对应的导电体42的一端侧供给电压，行解码器RDB从另一端侧供给电压。

另外，如图29所示，第13实施方式的存储单元阵列11在区域AR1与区域AR2之间定义区域AR3。区域AR3例如以在偶数功能块BLK中的与行解码器RDA的距离和在奇数功能块BLK中的与行解码器RDB的距离变得相同的方式设置。即，在各功能块BLK中，区域AR3的位置例如以与对应的行解码器RD的距离包含“Near”与“Far”的中间位置的方式定义。

在以下的说明中，在各功能块BLK中，将接近于行解码器RDA及RDB的区域称为“Edge(边缘)”，将包含功能块BLK的中央部分的区域称为“Center(中心)”。即，区域AR1及AR2与Edge部对应，区域AR3与Center部对应。

此外，读出放大器模块13中所包含的多个读出放大器组SAG包含与设置在区域AR1的存储单元所连接的位线BL对应的读出放大器组、与设置在区域AR2的存储单元所连接的位线BL对应的读出放大器组、以及与设置在区域AR3的存储单元所连接的位线BL对应的读出放大器组。

例如在读出动作中，与区域AR1及AR3对应的读出放大器单元SAU读出设置在选择功能块的Edge部的存储单元的数据，与区域AR3对应的读出放大器单元SAU读出设置在选择功能块的存储单元的数据。

第13实施方式的半导体存储装置10的其他构成与第1实施方式的半导体存储装置10的构成相同，因此省略说明。

[13-2]动作

图30表示第13实施方式的半导体存储装置10的读出动作的波形的一例。图30中的字线WL的与“Edge”及“Center”对应的波形分别与图12中的字线WL的与“Near”及“Far”对应的波形相同。图30中的控制信号BLC的与“Edge”及“Center”对应的波形分别与图12中的控制信号BLC的与“Near”及“Far”对应的波形相同。

另外，在第13实施方式的读出动作中，定序器17在时刻t0～t10之间，使控制信号SELL及SELR均固定为“H”电平。即，在第13实施方式中，定序器17不依存于所选择的功能块BLK的地址，而执行对字线WL及控制信号BLC的突跳动作。

第13实施方式的半导体存储装置10的读出动作中的其他动作与使用图12说明的第1实施方式的半导体存储装置10的读出动作相同，因此省略说明。

[13-3]第13实施方式的效果

如上所述，第13实施方式的半导体存储装置10具有从功能块BLK的两侧驱动字线WL的构成。这样，在从两侧驱动字线WL的构成的情况下，相比于像第1实施方式那样从单侧驱动的情况，字线WL的电压的时间变动变快。另外，在从两侧驱动字线WL的构成的情况下，与行解码器RD的距离远的Center部的电压的时间变动相比于与行解码器RD的距离近的Edge部的电压的时间变动变慢。

因此，在第13实施方式的半导体存储装置10中，对字线WL及控制信号BLC执行与第1实施方式相同的突跳动作，对控制信号SELL及SELR进行相同的控制。具体来说，在读出动作中，通过使控制信号SELL及SELR均为“H”电平而使晶体管TL及TR分别为接通状态，而从两侧驱动控制信号BLC。

由此，第13实施方式的半导体存储装置10能够使Edge部的字线WL的电压的时间变动与对应于Edge部的控制信号BLC的电压的时间变动接近，能够使Center部的字线WL的电压的时间变动与对应于Center部的控制信号BLC的电压的时间变动接近。因此，第13实施方式的半导体存储装置10能够与第1实施方式同样地缩短对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够使读出动作高速化。

[14]第14实施方式

第14实施方式的半导体存储装置10的构成与第1实施方式的半导体存储装置10相同，在读出动作中，例如分开使用第1～第3实施方式中说明的读出动作。

[14-1]动作

字线WL的RC延迟量例如如图8所示，有根据设有对应于字线WL的导电体42的层而不同的情况。在该情况下，例如有于设置在上层的字线WL的组、设置在中层的字线WL的组、及设置在下层的字线WL的组中，RC延迟量不同的情况。

在第14实施方式的半导体存储装置10中，例如将多个字线WL从RC延迟量小的字线依序分类为例如第1～第3组。此外，字线WL的分组方法并不限定于此，例如也可考虑字线WL与半导体支柱MH的接触面积。

继而，第14实施方式的半导体存储装置10基于所选择的字线WL的组，变更要执行的读出动作。以下，将第1～第3实施方式中说明的读出动作分别称为第1～第3读出动作。

图31表示第14实施方式的半导体存储装置10的读出动作的流程图的一例。如图31所示，首先，半导体存储装置10从外部控制器接收读出命令(步骤S20)。具体来说，半导体存储装置10将从控制器接收到的指令及地址信息分别储存至指令寄存器15C及地址寄存器15B。

接着，定序器17根据所储存的地址信息ADD确认所选择的字线WL的地址，确认所选择的字线WL包含于哪个组(步骤S21)。继而，定序器17在选择第1组的字线WL的情况下执行第1读出动作(步骤S22)，在选择第2组的字线WL的情况下执行第2读出动作(步骤S23)，在选择第3组的字线WL的情况下执行第3读出动作(步骤S24)。

第14实施方式的半导体存储装置10的读出动作中的其他动作与第1～第3实施方式中说明的读出动作相同，因此省略说明。此外，在以上的说明中，对将多个字线WL分成3组的情况进行了叙述，但并不限定于此。例如也可对多个字线WL实施更细的分组。

[14-2]第14实施方式的效果

在半导体存储装置10中，字线WL的RC延迟量的大小例如有对应于形成字线WL的层的位置而变化的情况。因此，第1实施方式的半导体存储装置10将字线WL基于其RC延迟量的大小进行分组，针对每组变更要执行的读出动作。

而且，第1实施方式的半导体存储装置10对应于所选择的字线WL的组，分开使用例如使用图12～图14分别说明的第1～第3实施方式的读出动作。在该情况下，第1实施方式的读出动作以控制信号BLC的Far侧的波形与第1组的字线WL的Far侧的波形连动的方式最佳化，第2实施方式的读出动作以控制信号BLC的Far侧的波形与第2组的字线WL的Far侧的波形连动的方式最佳化，第3实施方式的读出动作以控制信号BLC的Far侧的波形与第3组的字线WL的Far侧的波形连动的方式最佳化。

由此，第14实施方式的半导体存储装置10即使在字线WL的特性存在不均的情况下，也能够使突跳动作时的控制信号BLC的波形与字线WL的波形高精度地连动。因此，第14实施方式的半导体存储装置10无论在选择功能块BLK内的哪一字线WL的情况下，均能够缩短对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够以功能块BLK整体使读出动作高速化。

此外，在以上的说明中，列举半导体存储装置10分开使用第1～第3实施方式的读出动作的情况为例，但并不限定于此。例如半导体存储装置10可利用第1～第3实施方式的读出动作中的任一个读出动作，也可利用多个读出动作。

另外，第14实施方式的半导体存储装置10也可利用其他实施方式中说明的读出动作。例如也可将第10～第12实施方式中说明的读出动作利用于第14实施方式的读出动作。另外，第14实施方式的半导体存储装置10也可在各实施方式的读出动作中应用不同的突跳量。

此外，半导体存储装置10也可包含像第1实施方式那样从单侧驱动字线WL的构成、及像第13实施方式那样从两侧驱动字线WL的构成这两种构成。例如半导体存储装置10有在下层的字线WL中设为如图29所示的两侧驱动的构成，在上层的字线WL中设为如图4所示的单侧驱动的构成的情况。在该情况下，第14实施方式的半导体存储装置10也可在读出动作的分开使用中进一步利用使用图30说明的第13实施方式的读出动作。

[15]第15实施方式

第15实施方式的半导体存储装置10的构成与第7实施方式的半导体存储装置10相同，在读出动作中分开使用例如第7～第9实施方式中说明的读出动作。

[15-1]动作

在第15实施方式的半导体存储装置10中，与第14实施方式同样地例如将多个字线WL从RC延迟量小的字线依序分类为例如第1～第3组。而且，第15实施方式的半导体存储装置10基于所选择的字线WL的组，变更要执行的读出动作。以下，将第7～第9实施方式中说明的读出动作分别称为第4～第6读出动作。

图32表示第15实施方式的半导体存储装置10的读出动作的流程图的一例。如图32所示，首先，半导体存储装置10从外部控制器接收读出命令(步骤S20)。

接着，定序器17根据所储存的地址信息ADD，确认所选择的字线WL的地址，确认所选择的字线WL包含于哪一组(步骤S21)。继而，定序器17在选择第1组的字线WL的情况下执行第4读出动作(步骤S25)，在选择第2组的字线WL的情况下执行第5读出动作(步骤S26)，在选择第3组的字线WL的情况下执行第6读出动作(步骤S27)。

第15实施方式的半导体存储装置10的读出动作中的其他动作与第7～第9实施方式中说明的读出动作相同，因此省略说明。此外，在以上的说明中，对将多个字线WL分成3组的情况进行了叙述，但并不限定于此。例如也可对多个字线WL实施更细的分组。

[15-2]第15实施方式的效果

第15实施方式的半导体存储装置10是与第14实施方式同样地，将字线WL基于其RC延迟量的大小而进行分组，针对每组变更要执行的读出动作。

而且，第15实施方式的半导体存储装置10根据所选择的字线WL的组，分开使用例如使用图23～图25分别说明的第7～第9实施方式的读出动作。在该情况下，第7实施方式的读出动作以控制信号BLC的Far侧的波形与第1组的字线WL的Far侧的波形连动的方式最佳化，第8实施方式的读出动作以控制信号BLC的Far侧的波形与第2组的字线WL的Far侧的波形连动的方式最佳化，第9实施方式的读出动作以控制信号BLC的Far侧的波形与第3组的字线WL的Far侧的波形连动的方式最佳化。

由此，第15实施方式的半导体存储装置10即使在字线WL的特性存在不均的情况下，也能够使突跳动作时的控制信号BLC的波形与字线WL的波形高精度地连动。因此，第15实施方式的半导体存储装置10无论在选择功能块BLK内的哪一字线WL的情况下，均能够缩短对字线WL执行突跳动作的情况下的位线BL的稳定时间，因此能够以功能块BLK整体使读出动作高速化。

此外，在以上的说明中，列举半导体存储装置10分开使用第7～第9实施方式的读出动作的情况为例，但并不限定于此。例如半导体存储装置10可利用第7～第9实施方式的读出动作中的任一个读出动作，也可利用多个读出动作。另外，第15实施方式的半导体存储装置10也可在各实施方式的读出动作中应用不同的突跳量。

[16]变化例等

实施方式的半导体存储装置10包含第1及第2导电体以及第1至第4支柱。第1导电体＜图9、42＞在第1方向上延伸设置，作为第1字线发挥功能。第1支柱＜图8、MH＞通过第1导电体而设置，与第1导电体的交叉部分作为第1存储单元发挥功能。第2导电体＜图10、60＞在第1方向上延伸设置，作为包含于读出放大器＜图6、SA＞且连接于第1存储单元的第1晶体管＜图6、22＞的栅极电极发挥功能。第2支柱＜图10、61A＞在第1方向上的第2导电体的一端部分设置在第2导电体上。第3支柱＜图10、61B＞在第1方向上的第2导电体的另一端部分设置在第2导电体上。第4支柱＜图10、63＞配置在第2支柱与第3支柱之间，设置在第2导电体上。由此，可提供能够高速地动作的半导体存储装置。

此外，在所述实施方式中，以Upper页面数据的读出动作为例进行了说明，但并不限定于此。例如即使对于Lower页面数据的读出动作，也能够应用所述实施方式中说明的动作。另外，在对1个存储单元存储1比特或3比特以上的数据的情况下的读出动作中，也同样地能够应用第1～第6实施方式中说明的动作。

此外，在所述实施方式中，以行解码器模块12设置在存储单元阵列11下部的情况为例进行了说明，但并不限定于此。例如也可存储单元阵列11形成在半导体衬底上，以隔着存储单元阵列11的方式配置行解码器模块12A及12B。即使在这种情况下，也能够执行所述实施方式中说明的动作。

此外，在所述实施方式中，以半导体存储装置10针对每一页面读出数据的情况为例进行了说明，但并不限定于此。例如也可半导体存储装置10批次地读出存储在存储单元的多比特的数据。即使在这种情况下，也有在施加读出动作时应用突跳动作的情况，因此半导体存储装置10能够应用所述实施方式中说明的动作。

此外，在所述实施方式中，使用表示字线WL的波形的时序图对读出动作进行了说明，但该字线WL的波形例如成为与对行解码器模块12供给电压的信号线的波形相同的波形。即，在所述实施方式中施加至字线WL的电压及对字线WL施加电压的期间能够通过调查对应的信号线的电压而大致获知。此外，字线WL的电压也有因行解码器模块12中所包含的传输晶体管所产生的电压降而相比于对应的信号线变低的情况。

此外，在所述实施方式中，以存储单元使用MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金属氧化氮氧化硅)膜的情况为例进行了说明，但并不限定于此。例如即使在使用利用浮栅的存储单元的情况下，通过执行所述实施方式中说明的读出动作及写入动作，也能够获得相同的效果。

此外，在所述实施方式中，列举电连接各导电体42的通孔接点VC通过该导电体42的情况为例，但并不限定于此。例如与各导电体42对应的通孔接点VC也可从不同的配线层的导电体42通过导电体40而连接在对应的扩散区域52。另外，在以上的说明中，以通孔接点BC、VC、HU、TRC由1段支柱形成的情况为例进行了说明，但并不限定于此。例如这些通孔接点也可连结2段以上的支柱而形成。另外，在这样连结2段以上的支柱的情况下，也可隔着不同的导电体。

此外，在所述实施方式中，存储单元阵列11的构成也可为其他构成。关于其他存储单元阵列11的构成，例如记载在题为“三维积层非易失性半导体存储器”的2009年3月19日提出申请的美国专利申请案12/407,403号中。另外，记载在题为“三维积层非易失性半导体存储器”的2009年3月18日提出申请的美国专利申请案12/406,524号、题为“非易失性半导体存储装置及其制造方法”的2010年3月25日提出申请的美国专利申请案12/679,991号、题为“半导体存储器及其制造方法”的2009年3月23日提出申请的美国专利申请案12/532,030号中。这些专利申请案是将其整体通过参照引用到本申请的说明书中。

此外，在所述实施方式中，以功能块BLK为数据的删除单位的情况为例进行了说明，但并不限定于此。关于其他删除动作，记载在题为“非易失性半导体存储装置”的2011年9月18日提出申请的美国专利申请案13/235,389号、题为“非易失性半导体存储装置”的2010年1月27日提出申请的美国专利申请案12/694,690号中。这些专利申请案是将其整体通过参照引用到本申请的说明书中。

此外，本说明书中，所谓“连接”，表示电连接，例如并不排除在之间隔着其他元件的情况。另外，本说明书中，所谓“断路”，表示该开关变成断开状态，例如并不排除流动像晶体管的泄漏电流那样的微少的电流。

此外，在所述各实施方式中，

(1)在读出动作中，施加至“A”电平的读出动作所选择的字线的电压例如为0～0.55V之间。并不限定于此，也可设为0.1～0.24V、0.21～0.31V、0.31～0.4V、0.4～0.5V、0.5～0.55V中的任一者之间。

施加至“B”电平的读出动作所选择的字线的电压例如为1.5～2.3V之间。并不限定于此，也可设为1.65～1.8V、1.8～1.95V、1.95～2.1V、2.1～2.3V中的任一者之间。

施加至“C”电平的读出动作所选择的字线的电压例如为3.0V～4.0V之间。并不限定于此，也可设为3.0～3.2V、3.2～3.4V、3.4～3.5V、3.5～3.6V、3.6～4.0V中的任一者之间。

作为读出动作的时间(tRead)，例如也可设为25～38μs、38～70μs、70～80μs之间。

(2)写入动作像所述那样包含编程动作与验证动作。编程动作时最初施加至所选择的字线的电压例如为13.7～14.3V之间。并不限定于此，例如也可设为13.7～14.0V、14.0～14.6V中的任一者之间。作为编程动作时施加至非选择的字线的电压，例如也可设为6.0～7.3V之间。并不限定于该情况，例如可设为7.3～8.4V之间，也可设为6.0V以下。

在写入动作中，选择第奇数号字线时最初施加至所选择的字线的电压与选择第偶数号字线时最初施加至所选择的字线的电压也可不同。在写入动作中，也可根据非选择的字线是第奇数号字线、还是第偶数号字线，而变更施加的导通电压。

作为将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)的情况下的编程电压的升压幅度，例如可列举0.5V左右。

作为写入动作的时间(tProg)，例如也可设为1700～1800μs、1800～1900μs、1900～2000μs之间。

(3)在删除动作中，最初施加至形成在半导体衬底上部且所述存储单元配置在上方的阱的电压例如为12.0～13.6V之间。并不限定于该情况，例如也可为13.6～14.8V、14.8～19.0V、19.0～19.8V、19.8～21.0V之间。

作为删除动作的时间(tErase)，例如也可设为3000～4000μs、4000～5000μs、4000～9000μs之间。

(4)存储单元的构造具有隔着膜厚为4～10nm的隧道绝缘膜而配置在半导体衬底(硅衬底)上的电荷蓄积层。该电荷蓄积层可设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的积层构造。另外，也可在多晶硅中添加Ru等金属。在电荷蓄积层之上具有绝缘膜。该绝缘膜例如具有隔在膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜之间的膜厚为4～10nm的氧化硅膜。作为High-k膜，可列举HfO等。另外，氧化硅膜的膜厚可大于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的材料而形成着膜厚为30～70nm的控制电极。此处，材料为TaO等金属氧化膜、TaN等金属氮化膜。控制电极可使用W等。另外，可在存储单元间形成气隙。

对本发明的若干种实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意图限定发明的范围。这些新颖的实施方式能够通过其他各种方式来实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨内，并且包含于权利要求书所记载的发明及其均等的范围内。

[符号的说明]

10 半导体存储装置

11 存储单元阵列

12 行解码器模块

13 读出放大器模块

14 输入输出电路

15 寄存器

16 逻辑控制器

17 定序器

18 就绪/忙碌控制电路

19 电压产生电路

BLK 功能块

SU 串单元

BL 位线

WL 字线

ST1、ST2 选择晶体管

MT 存储单元晶体管

DR BLC驱动器

REG 电阻部

RG 读出放大器区域

SEG 读出放大器区段

Claims (8)

1.一种半导体存储装置，其特征在于具备：

第1导电体，在第1方向上延伸设置，作为第1字线发挥功能；

第1支柱，通过所述第1导电体而设置，与所述第1导电体的交叉部分作为第1存储单元发挥功能；

第2导电体，在所述第1方向上延伸设置，作为包含于读出放大器且连接在所述第1存储单元的第1晶体管的栅极电极发挥功能；

第2支柱，在所述第1方向上的所述第2导电体的一端部分设置在所述第2导电体上；

第3支柱，在所述第1方向上的所述第2导电体的另一端部分设置在所述第2导电体上；以及

第4支柱，配置在所述第2支柱与所述第3支柱之间，设置在所述第2导电体上。

2.根据权利要求1所述的半导体存储装置，其特征在于：

由第1驱动器产生的控制信号经由所述第2支柱、所述第3支柱、及所述第4支柱中的至少一个被供给至所述第2导电体。

3.根据权利要求2所述的半导体存储装置，其特征在于还具备：

第2晶体管，栅极被输入由控制器产生的第1信号，将由所述第1驱动器产生的所述控制信号经由所述第2支柱供给至所述第2导电体；以及

第3晶体管，栅极被输入由所述控制器产生的第2信号，将所述控制信号经由所述第4支柱供给至所述第2导电体；且

对所述第1字线，通过第2驱动器从所述第1方向的一侧施加电压；

在所述第1存储单元的读出动作中，

所述第2驱动器对所述第1字线施加突跳电压，在对所述第1字线施加所述突跳电压后，使所述第1字线的电压从所述突跳电压下降至所需的读出电压，

所述第1驱动器在对所述第1字线施加着所述突跳电压的期间，产生第1电压的所述控制信号，在对所述第1字线施加所述突跳电压后，使所述控制信号的电压从所述第1电压下降至第2电压，

所述控制器在所述控制信号的电压从所述第1电压下降至所述第2电压的期间，使所述第1信号为第1逻辑电平且使所述第2信号为与所述第1逻辑电平不同的第2逻辑电平，在所述读出放大器对所述第1存储单元的存储数据进行判定时，使所述第1信号及所述第2信号为所述第1逻辑电平。

4.根据权利要求3所述的半导体存储装置，其特征在于还具备：

第4晶体管，栅极被输入由所述控制器产生的第3信号，将所述控制信号经由所述第3支柱供给至所述第2导电体，

在所述第1存储单元的所述读出动作中，

所述控制器在所述控制信号的电压从所述第1电压下降至所述第2电压的期间，使所述第3信号为所述第2逻辑电平，在所述读出放大器对所述第1存储单元的存储数据进行判定时，使所述第3信号为所述第1逻辑电平。

5.根据权利要求4所述的半导体存储装置，其特征在于还具备：

第2存储单元，包含于与所述第1存储单元不同的功能块，连接在所述第1晶体管；以及

第3导电体，在所述第1方向上延伸设置，作为连接在所述第2存储单元的第2字线发挥功能；

对所述第2字线，通过第3驱动器从所述第1方向的另一侧施加电压；

在所述第2存储单元的读出动作中，

所述第3驱动器对所述第2字线施加所述突跳电压，在对所述第2字线施加所述突跳电压后，使所述第2字线的电压从所述突跳电压下降至所述所需的读出电压，所述第1驱动器在对所述第2字线施加着所述突跳电压的期间，产生所述第1电压的所述控制信号，在对所述第2字线施加所述突跳电压后，使所述控制信号的电压从所述第1电压下降至所述第2电压，

所述控制器在所述控制信号的电压从所述第1电压下降至所述第2电压的期间，使所述第3信号为所述第1逻辑电平且使所述第1信号及所述第2信号为所述第2逻辑电平，在所述读出放大器对所述第2存储单元的存储数据进行判定时，使所述第1信号、所述第2信号、及所述第3信号为所述第1逻辑电平。

6.根据权利要求3所述的半导体存储装置，其特征在于：

在所述读出动作中，

所述控制器在所述控制信号的电压为所述第1电压的期间，将所述第1信号及所述第2信号维持为所述第1逻辑电平。

7.根据权利要求3所述的半导体存储装置，其特征在于：

在所述读出动作中，

所述第1驱动器在对所述第1字线施加所述突跳电压之前，将所述控制信号的电压维持为所述第1电压，

所述控制器在所述控制信号的电压为所述第1电压的期间，将所述第1信号及所述第2信号维持为所述第2逻辑电平。

8.根据权利要求3所述的半导体存储装置，其特征在于：

在所述读出动作中，

所述第1驱动器在对所述第1字线施加着所述突跳电压的期间且将所述控制信号的电压设为所述第1电压之前，将所述控制信号的电压设为低于所述第2电压的第3电压，

所述控制器在所述控制信号的电压为所述第1电压的期间，将所述第1信号及所述第2信号维持为所述第2逻辑电平。

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