TW201419281A - 非揮發性半導體記憶裝置 - Google Patents

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TW201419281A TW102127147A TW102127147A TW201419281A TW 201419281 A TW201419281 A TW 201419281A TW 102127147 A TW102127147 A TW 102127147A TW 102127147 A TW102127147 A TW 102127147A TW 201419281 A TW201419281 A TW 201419281A
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Toshifumi Shano
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Abstract

本發明提供一種抑制寫入干擾之非揮發性半導體記憶裝置。本發明之非揮發性半導體記憶裝置包含：記憶胞陣列(11)，其包含含有第1記憶胞(MC2)、第2記憶胞(MC3)、及第1電晶體(BG)之記憶體串；電壓產生電路(18)，其產生第1電壓(VPGM)、第2電壓(VM1)、及控制電壓(電壓VBG1、2、3等)；以及控制部，其以如下方式進行控制，即於上述第1電壓被施加於上述第2記憶胞或第3記憶胞之控制閘極之情形時，對上述第1電晶體之閘極施加第1控制電壓(VBG2)，於上述第1電壓被施加於上述第1記憶胞或第4記憶胞之控制閘極之情形時，施加第2控制電壓(VBG1)。

Description

非揮發性半導體記憶裝置 [關聯申請]
本申請享有以日本專利申請2012-223507號(申請日：2012年10月5日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。
實施形態係關於一種控制背閘極電壓之非揮發性半導體記憶裝置。
近年來，正在開發將記憶胞積層而成之積層型之半導體記憶體(BiCS：Bit Cost Scalable Flash Memory，位元可變成本之快閃記憶體)。該BiCS可以低成本實現大容量之半導體記憶體。
本發明提供一種抑制寫入干擾之非揮發性半導體記憶裝置。
根據實施形態之非揮發性半導體記憶裝置，其包含：記憶胞陣列，其含有複數個記憶體串，該等記憶體串含有：第1柱狀半導體及第2柱狀半導體，其等配置於半導體層上，且於相對於上述半導體層之法線方向延伸；第1記憶胞與第2記憶胞、及第3記憶胞與第4記憶胞，其等以隔著閘極絕緣膜而覆蓋上述第1及第2柱狀半導體之方式依 序形成，且包含電荷蓄積層及控制閘極；及第1電晶體，其形成於上述第2記憶胞與上述第3記憶胞之間，且形成於上述半導體層內；電壓產生電路，其產生對選擇字元線施加之第1電壓、對非選擇字元線施加之第2電壓、及施加於上述第1電晶體之閘極之電壓；及控制部，其以如下方式進行控制：於上述第1電壓被施加於與上述第1電晶體鄰接之上述第2記憶胞、或上述第3記憶胞之上述控制閘極之情形時，將大於上述第2電壓之第1控制電壓作為上述控制電壓而施加於上述第1電晶體之上述閘極；於上述第1電壓被施加於上述第1記憶胞、或上述第4記憶胞之上述控制閘極之情形時，將上述第2電壓以上且小於上述控制電壓之第2控制電壓作為上述控制電壓而施加於上述閘極。
11‧‧‧平面P(Plane)
12‧‧‧列解碼器
12-1‧‧‧區塊解碼器
12-2‧‧‧傳送電路
13‧‧‧資料電路‧頁面緩衝器
14‧‧‧行解碼器
15‧‧‧控制電路
15-1‧‧‧時序控制電路
15-2‧‧‧電壓編碼產生電路
16‧‧‧輸入輸出電路
17‧‧‧位址‧指令暫存器
18‧‧‧內部電壓產生電路
19‧‧‧核心驅動器
19b-1‧‧‧電壓編碼暫存器
19b-2‧‧‧電壓解碼器&切換電路
19b-3‧‧‧輸出部
19_BG‧‧‧BG線驅動器電路
19_0~19_n-1‧‧‧CG線驅動器電路
19-1‧‧‧電壓編碼暫存器
19-2‧‧‧電壓解碼器&切換電路
19-3‧‧‧輸出部
19-3_0~19-3_4‧‧‧MOS電晶體
19-4‧‧‧VCGSEL電路
19-5‧‧‧SGD驅動器
19-6‧‧‧SGS驅動器
20‧‧‧電壓施加規則設定暫存器
21‧‧‧電壓施加規則設定ROM
24a‧‧‧絕緣層(區塊層)
24b‧‧‧絕緣層(電荷蓄積層)
24c‧‧‧閘極氧化膜
40‧‧‧導電層
A、B、C、E‧‧‧狀態
BG‧‧‧閘極
BL、BL_0~BL_m‧‧‧位元線
CELSRC‧‧‧源極線
CG‧‧‧控制閘極
CG_BG、N1、N3~N9‧‧‧節點
DD‧‧‧位元線側虛設字元線
DS‧‧‧胞源極線側虛設字元線
Int.R/BB、R/BB‧‧‧信號
JP11、JP12‧‧‧結合部
LT‧‧‧閂鎖電路
MC、MC0~MC15‧‧‧記憶胞
MCBG‧‧‧後閘極元件
MS、MS0~MSi‧‧‧記憶體串
SC、SC11~SC14、SC21~SC24、SC31、SC34、SCm1、SCm4‧‧‧半導體層
SGD、SGD_0、SGD_4、SGD_5‧‧‧選擇信號線
SGS、SGS_0、SGS_5‧‧‧選擇信號線
SL‧‧‧源極
ST1、ST2‧‧‧選擇電晶體
V_AR、V_BR、V_CR、VBG1~VBG3、VCGSEL、VM1~VM3、Vpass、Vpgm、VSS‧‧‧電壓
WL、WL0~WL15‧‧‧字元線
圖1係第1實施形態之非揮發性半導體記憶裝置之整體構成例。
圖2係第1實施形態之記憶胞陣列之立體圖及記憶胞之剖面圖。
圖3係第1實施形態之記憶胞陣列之等價電路圖。
圖4係表示第1實施形態之記憶胞之閾值分佈之曲線圖。
圖5係表示第1實施形態之核心驅動器、及其他周邊電路之概念圖。
圖6係對第1實施形態之字元線之施加電壓，圖6(a)係各字元線與施加電壓之對應表，圖6(b)及圖6(c)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖7係表示第1實施形態之效果之實驗資料，圖7(a)係表示相對於施加電壓而產生閾值變動之記憶胞之數目之概念圖，圖7(b)係記憶體串之剖面圖。
圖8係第2實施形態之對字元線之施加電壓，圖8(a)係各字元線與施加電壓之對應表，圖8(b)~圖8(d)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖9係第3實施形態之對字元線之施加電壓，圖9(a)係各字元線與施加電壓之對應表，圖9(b)及圖9(c)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖10係第4實施形態之對字元線之施加電壓，圖10(a)係各字元線與施加電壓之對應表，圖10(b)及圖10(c)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖11係第5實施形態之對字元線之施加電壓，圖11(a)係各字元線與施加電壓之對應表，圖11(b)~圖11(d)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖12係第6實施形態之對字元線之施加電壓，圖12(a)係各字元線與施加電壓之對應表，圖12(b)及圖12(c)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖13係第7實施形態之對字元線之施加電壓，圖13(a)係各字元線與施加電壓之對應表，圖13(b)~圖13(d)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖14係第8實施形態之對字元線之施加電壓，圖14(a)係各字元線與施加電壓之對應表，圖14(b)~圖14(d)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖15係第9實施形態之對字元線之施加電壓，圖15(a)係各字元線與施加電壓之對應表，圖15(b)~圖15(d)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖16係第10實施形態之對字元線之施加電壓，圖16(a)係各字元線與施加電壓之對應表，圖16(b)及圖16(c)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖17係第11實施形態之對字元線之施加電壓，圖17(a)係各字元線與施加電壓之對應表，圖17(b)~圖17(d)係模式性表示針對每一字 元線之施加電壓之大小之概念圖。
圖18係第12實施形態之對字元線之施加電壓，圖18(a)係各字元線與施加電壓之對應表，圖18(b)~圖18(d)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖19係第13實施形態之對字元線之施加電壓，圖19(a)係各字元線與施加電壓之對應表，圖19(b)~圖19(d)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖20係第14實施形態之對字元線之施加電壓，圖20(a)係各字元線與施加電壓之對應表，圖20(b)及圖20(c)係模式性表示針對每一字元線之施加電壓之大小之概念圖。
圖21係表示第1變形例之核心驅動器、及其他周邊電路之概念圖。
圖22係表示第2變形例之核心驅動器、及其他周邊電路之概念圖。
以下，參照附圖對本實施形態進行說明。於該說明中，對於所有附圖中共用之構成標註共用之參照符號。其中，附圖係模式性者，應留意厚度與平面尺寸之關係、各層之厚度之比率等與現實情形不同。因此，具體之厚度或尺寸係應參酌以下之說明而判斷者。又，於附圖相互間當然亦包含相互之尺寸之關係或比率不同之部分。
以下說明之實施形態中，本實施形態係於資料寫入時，對構成使鄰接之積層構造之記憶胞耦合之背閘極元件之閘極施加適當之電壓者。
[第1實施形態] [整體構成例]
首先，參照圖1對第1實施形態之非揮發性半導體記憶裝置之整 體構成進行說明。圖1係第1實施形態之非揮發性半導體記憶裝置之方塊圖。
如圖1所示，第1實施形態之非揮發性半導體記憶裝置包含記憶胞陣列11、列解碼器12、資料電路‧頁面緩衝器13、行解碼器14、控制電路15、輸入輸出電路16、位址‧指令暫存器17、內部電壓產生電路18、及核心驅動器19。再者，雖於以下描述，但除該等構成之外，於該非揮發性半導體記憶裝置內還設置有電壓施加規則設定暫存器、及電壓施加規則設定ROM(Read-Only Memory，唯讀記憶體)(未圖示)。
<記憶胞陣列11>
如圖1所示，記憶胞陣列11例如包含平面P0及平面P1(圖1中，表記為Plane0、Plane1)。該等平面P0、及平面P1包含複數個記憶體串MS，與該記憶體串MS電性連接有位元線BL、及字元線WL、源極線CELSRC。
雖於以下描述，但記憶體串MS包含串聯連接之複數個記憶胞MC，於構成該記憶胞MC之控制閘極CG連接有上述之字元線WL。
此處，列舉出包含平面P0、及平面P1之情形，但記憶胞陣列11所保持之平面P之數目並無限制。再者，於不區別平面P0、及平面P1之情形時，僅描述為平面P。
以下，使用圖2對平面P之詳細構成進行說明。
<平面P之詳細構造>
圖2係以三維表示平面P之構造之立體圖。此處所示之平面P之構造中，由於平面P0、平面P1之任一者均為相同之構造，故而此處作為一例而著眼於平面P0進行說明。
如圖2所示，於在第1方向及第2方向形成之平面內，以矩陣狀(5×4)形成有柱狀之半導體層SC。該半導體層SC係位於背閘極導電層 BG上、且沿與第1方向及第2方向分別正交之第3方向形成。又，將沿第2方向相互鄰接之半導體層SC彼此於背閘極導電層BG內經由結合部JP而結合。藉此，相互鄰接之半導體層SC彼此經由結合部JP而形成U字形狀之記憶體串MS。
具體而言，如圖2所示，自近前側朝第2方向依序形成有半導體層SC11、SC12、SC13、及SC14。具體而言，半導體層SC11與SC12藉由結合部JP11而結合，藉此形成記憶體串MS0。又，半導體層SC13與半導體層14藉由結合部JP12而結合，藉此形成記憶體串MS1。
又，該等記憶體串MS包含記憶胞MC、選擇電晶體ST1、ST2、及背閘極元件MCBG。再者，上述結合部JP係作為背閘極元件MCBG而發揮功能。
再者，關於沿第1方向且以與該等半導體層SC11、SC12、SC 13、及SC14鄰接之方式而形成之例如包含半導體層SC21與SC22、及半導體層SC23與SC24之其他半導體層之組，亦為相同之構成，故而省略說明。又，於本變形例中，以m=5、n=4為一例而顯示，但數目上並無限定。
位於形成有該半導體層SC之區域、且沿第1方向形成之字元線WL朝第3方向而形成有複數層。在與該字元線WL和半導體層SC之交點對應之區域形成有記憶胞MC。
圖2中左上方所示之放大圖表示記憶胞MC之剖面構造。於該半導體層SC之周圍，自半導體層SC之表面沿第1方向及第2方向之面內依序形成有閘極氧化膜24c、絕緣層(電荷蓄積層)24b、及由具有較閘極氧化膜24c高之介電常數(有時亦稱為high-k)之材料所形成之絕緣層(區塊層)24a。進而，以覆蓋該區塊層24a之表面之方式形成有導電層40。該導電層40係作為記憶胞MC之控制閘極CG而發揮功能，且與上述字元線WL連接。
又，在與選擇信號線SGD和半導體層SC之交點對應之區域形成有選擇電晶體ST1，在與選擇信號線SGS和半導體層SC之交點對應之區域形成有選擇電晶體ST2。
進而，繼續進行平面P0之說明。由於上述之記憶體串MS係以U字形狀形成，故而以形成於最上層之字元線WL之更上方所設置之汲極側之選擇信號線SGD_5為基點，於下層依序形成有字元線WL7、WL6、WL5、及WL4，且經由結合部JP11(背閘極元件MCBG)而自下層朝上層沿半導體層SC11及SC12依序形成有WL3、WL2、WL1、WL0及選擇信號線SGS_5。即，將選擇電晶體ST1、記憶胞MC、背閘極元件MCBG、記憶胞MC、及選擇電晶體ST2形成為U字形狀。
再者，該記憶體串MS係將積層方向作為長度方向而排列。又，關於半導體層SC13、及SC14，亦為相同。
進而，貫通選擇信號線SGS_5之半導體層SC12之一端與源極線SL連接。於該源極線SL亦連接有鄰接之半導體層SC13之一端。亦即，設該源極線SL為共用而將鄰接之半導體層SC11、SC12與半導體層SC13、SC14結合。
進而，分別貫通選擇信號線SGD_5、SGD_4之半導體層SC11及半導體層SC14之一端，分別以位元線BL_0共用連接。以下同樣地，分別貫通選擇信號線SGD_5、SGD_4之半導體層SC21及半導體層SC24之一端，分別以位元線BL_1共用連接，半導體層SC31及半導體層SC34之一端亦分別共用連接於位元線BL_2，而且，對於半導體層SCm1及半導體層SCm4之一端亦各自以位元線BL_m共用連接。
再者，以半導體層SC13、SC14形成之記憶體串MS之構造，與以半導體層SC11與SC12形成之記憶體串MS相同，故而省略說明。
而且，如圖所示，如鄰接之例如SC11與SC12般，於半導體層SC間分離形成有字元線WL0與字元線WL7。此對於包含字元線WL1及字 元線WL6之其他字元線WL間亦為相同。
再者，藉由相互鄰接之半導體層SC12及半導體層SC13而貫通之字元線WL(WL0~WL3)之各自可如圖所示分離，亦可共用連接。
此處，以於各記憶體串MS形成有記憶胞MC0~MC7之情形為一例進行說明，但構成記憶體串MS之記憶胞MC之數目並無限制。亦即，記憶胞MC可為16個，亦可為32個。以下，視需要有時將記憶胞MC之數目設為s個(s：自然數)。
又，有時記憶體串MS包含與記憶胞MC大致相同構造之虛設胞。於圖2之例中，有將虛設胞配置於例如選擇電晶體ST1與記憶胞MC7之間、或選擇電晶體ST2與記憶胞MC0之間、或背閘極元件MCBG與記憶胞MC4及MC3之間之情形。如以上說明般，平面P0係將電性記憶資料之記憶胞MC以三維矩陣狀排列而構成。即，記憶胞MC於積層方向以矩陣狀排列，並且於與積層方向正交之水平方向亦以矩陣狀排列。如上所述，於積層方向排列之複數個記憶胞MC串聯連接而構成記憶體串MS。
<列解碼器12>
返回至圖1進行列解碼器12(以下，有時稱為區塊解碼器12)之說明。列解碼器12對自位址‧指令暫存器17輸入之區塊位址信號等進行解碼，且根據該解碼結果而選擇所需之字元線WL。對所選擇之字元線WL，經由核心驅動器19而施加內部電壓產生電路18產生之電壓。
<資料電路‧頁面緩衝器13>
資料電路‧頁面緩衝器13如放大圖所示，包含感測放大器13-1、及資料快取記憶區13-2。又，感測放大器13-1包含鎖存電路LT。
若對控制電路15輸入有執行讀取動作之指令，則感測放大器13-1會根據該控制電路15之控制而讀取選擇記憶胞MC之資料。
鎖存電路LT將所讀取之資料暫時保持之後，以特定之時序傳送 至資料快取記憶區13-2。其後，自主機機器(控制器)輸入用以輸出資料之控制信號(讀取賦能信號)。
由此，位址‧指令暫存器17將相對於讀取賦能之時鐘脈衝而以特定之關係保持‧控制之行位址供給至行解碼器14。與該位址‧指令暫存器17對應之行解碼器14成為選擇狀態，將特定之位址之資料向輸入輸出電路16輸出。輸出至輸入輸出電路16之資料根據讀取賦能信號而輸出至外部之主機機器。
又，於寫入動作時，首先，繼用以自主機機器(控制器)載入寫入資料之指令或位址之後，經由輸入輸出電路16而接收寫入資料。寫入資料被取入至資料快取記憶區13-2。
若經由位址‧指令暫存器17而對控制電路15輸入用以執行寫入動作之指令，則控制電路15以特定之時序將保持於資料快取記憶區13-2之寫入資料傳送至鎖存電路LT。其後，控制電路15將儲存於鎖存電路LT之寫入資料寫入至選擇記憶胞MC。
<行解碼器14>
行解碼器14對自位址‧指令暫存器17輸入之行位址信號進行解碼，且選擇記憶胞陣列11之行方向。
<控制電路15>
控制電路15控制非揮發性半導體記憶裝置整體之動作。即，根據自位址‧指令暫存器17所供給之控制信號、指令、及位址，而執行資料之寫入動作、讀取動作、及刪除動作時之動作序列。
為了執行該序列，控制電路15控制非揮發性半導體記憶裝置內包含之各電路區塊之動作。例如，以產生特定之電壓之方式對內部電壓產生電路18進行控制，又，控制用以將特定之電壓以特定之時序輸出至字元線WL或位元線BL之核心驅動器19。進而，亦參與輸入輸出電路16之輸入輸出之狀態控制。
又，控制電路15根據資料電路‧頁面緩衝器13之資料空缺狀況、及讀取動作狀況而將Ready/Busy(就緒/工作)B信號(以下，稱為R/BB信號，Int．R/BB信號)輸出至主機機器。
將使R/BB信號為「H」位淮之狀態稱為就緒狀態，若成為該狀態，則非揮發性半導體記憶裝置可自主機機器接收指令‧資料‧位址等。
將使R/BB信號為「L」位淮之狀態稱為工作狀態，於該狀態中，非揮發性半導體記憶裝置無法自主機機器接收指令‧資料‧位址等。
<輸入輸出電路16>
輸入輸出電路16自外部之主機機器(未圖示)接收指令、位址、及寫入資料，且將該等指令、及位址供給至位址‧指令暫存器17，又，將寫入資料供給至資料電路‧頁面緩衝器13。
進而，根據控制電路15之控制，將自資料電路‧頁面緩衝器13供給之讀取資料輸出至主機機器。
輸入輸出電路16包含用以於與主機機器之間進行控制信號或資料之交換之控制信號端子與資料輸入輸出端子。控制信號包含晶片賦能、位址鎖存賦能、指令鎖存賦能、寫入賦能、讀取賦能、及寫入保護等。資料輸入輸出端子例如包含I/O(輸入/輸出)_0~I/O_7。
根據上述控制信號之狀態之組合，將供給至資料輸入端子之資訊識別為指令、或識別為位址、或識別為資料。當然，亦可為具有指令端子或位址端子般之構成。
<位址‧指令暫存器17>
位址‧指令暫存器17之一端保持自輸入輸出電路16供給之指令、及位址，其次，將指令向控制電路15供給，且將位址向列解碼器12、及行解碼器14供給。
<內部電壓產生電路18>
內部電壓產生電路18根據控制電路15之控制，於寫入動作、讀取動作、及刪除動作中產生特定之電壓。例如，於寫入動作中產生電壓VPGM、及電壓VPASS，對選擇字元線WL供給電壓VPGM，然後對非選擇字元線WL供給電壓VPASS。
再者，所謂電壓VPGM係向下述之記憶胞MC所包含之電荷蓄積層中注入電荷而使該記憶胞MC之閾值轉移至其他位淮之程度之大小的電壓。又，所謂電壓VPASS係施加至所選擇之記憶體串MS中之非選擇字元線WL，且以對所選擇之記憶胞MC寫入資料、而不對設為非寫入之記憶胞MC進行資料寫入之方式最佳化之電壓。
又，於讀取動作中，內部電壓產生電路18產生電壓VCGR、及電壓VREAD，對選擇字元線WL供給電壓VCGR，而且對非選擇字元線WL供給電壓VREAD。
再者，所謂電壓VCGR係與欲自記憶胞MC讀取之資料對應之電壓，雖於以下描述，但係電壓V_BR、電壓V_AR、及電壓V_CR之任一電壓。又，所謂電壓VREAD係施加至所選擇之記憶體串MS中之非選擇字元線WL，不依存於記憶胞MC所保持之資料而可使該記憶胞MC為導通狀態之讀取用之旁通電壓。
進而，於刪除動作中，內部電壓產生電路18產生電壓VERA，且將其施加至位元線或胞源極線。
又，以下，對GIDL(Gate Induced Drain Leakage，閘極引發汲極漏電流)進行說明。若對成為刪除對象之選擇區塊BLK之選擇電晶體ST1及ST2之閘極施加較電壓VERA低8V左右之電壓，則於選擇電晶體ST1之位元線BL側之閘極邊緣附近之半導體層SC部、或選擇電晶體ST2之胞源極線SL側之閘極邊緣附近之半導體層SC部，藉由被稱為GIDL之現象而產生電子電洞對。藉由該電子電洞對而將記憶體串MS內之半導體層SC充電為電壓VERA。此時，藉由對記憶胞MC之控制 閘極CG供給0V，而向電荷蓄積層注入電洞，使記憶胞之閾值電壓降低。
<核心驅動器19>
核心驅動器19根據自控制電路15供給之控制信號而控制列解碼器12、及資料電路‧頁面緩衝器13。控制電路15根據自位址‧指令暫存器17供給之指令信號，而控制列解碼器12、及資料電路‧頁面緩衝器13。
<記憶胞陣列11之電路圖>
其次，使用圖3對上述之平面P之等價電路進行說明。此處，著眼於與位元線BL0連接之記憶體串MS0~MSi(圖中，為MS0~MSi，i為正實數)。再者，記憶體串MS0~MSi之各個構成為相同，故而，以下對記憶體串MS0進行說明。又，將各記憶體串MS包含之記憶胞MC設為16個(s=16)。
<關於記憶體串MS0>
如圖3所示，記憶體串MS0包含記憶胞MC0~MC15、背閘極電晶體MCBG(以下，僅稱為MCBG)、以及選擇電晶體ST1及選擇電晶體ST2。
如上所述，記憶胞MC0~MC15之控制閘極CG之各自與所對應之字元線WL連接。即，於記憶體串MS0連接有16條字元線WL。
該記憶胞MC0~MC7於選擇電晶體ST2與MCBG之間串聯連接。
選擇電晶體ST2之電流路徑之另一端連接於源極線SL，對選擇電晶體ST2之閘極供給信號SGS_0。記憶胞MC7之電流路徑之一端連接於MCBG之電流路徑之一端，對該MCBG之閘極BG供給信號BG。
又，記憶胞MC8~MC15於選擇電晶體ST1與MCBG之間串聯連接。選擇電晶體ST1之電流路徑之一端連接於位元線BL，對閘極供給信號SGD_0。記憶胞MC8之電流路徑之一端連接於MCBG之電流路徑 之另一端。
其次，設置於上述說明之記憶體串MS0~記憶體串MSi內之記憶胞MC0~記憶胞MC15各者之控制閘極CG相互共用連接。即，若著眼於記憶體串MS0~記憶體串MSi內之例如記憶胞MC0之控制閘極CG，則該控制閘極CG共用連接於字元線WL0。
再者，關於記憶胞MC1~記憶胞MC15之控制閘極CG之各者，亦與字元線WL1~字元線WL15之各者共用連接。
而且，該字元線WL0亦與連接於未圖示之其他位元線BL_1~BL_m之記憶體串MS0~記憶體串MSi內之所有記憶胞MC0共用連接。
如此字元線WL共用連接之範圍例如係根據非揮發性半導體記憶裝置之規格、記憶胞MC之尺寸或配線、及電晶體之尺寸等而決定。例如，若將與位元線BL排列之方向對應之頁面長(所謂頁面係資料存取之單位)假定為8k字節，將記憶體串MS之長度假定為16個記憶胞之串聯，將沿位元線BL之方向之記憶體串MS間之共有範圍假定為4串，及將各個記憶胞MC之資料記憶容量假定為2位元/胞，則共有字元線WL之記憶體串MS內之記憶容量成為1M字節(=8k字節×16×4×2)。此處將該範圍稱為區塊BLK。
該非揮發性半導體記憶裝置係以上述頁面長為單位而執行讀取動作或寫入動作，但於刪除動作中，係以上述區塊BLK為單位而執行。再者，上述區塊BLK之尺寸為一例，對其尺寸並無限定。
<記憶胞MC之閾值分佈>
其次，使用圖4對記憶胞MC之閾值分佈、及與各個閾值分佈對應之記憶胞MC之保持資料進行說明。如圖4所示，縱軸表示記憶胞MC之數目，橫軸表示電壓。
如圖所示，根據注入至電荷蓄積層中之電荷，可保持例如4個(4-級別)狀態(閾值電壓Vth由低至高依序為狀態E、狀態A、狀態B、及 狀態C之4種資料)中之任一個。亦即，假定為可進行2位元/胞之多值記憶者。
又，本實施形態中，係以於1個記憶胞MC中保持有2頁面量之資料之多值記憶為前提。亦即，於讀取或寫入動作中，於在著眼於一個記憶胞MC之情形時，並非對記憶於該胞中之2位元之資料進行讀寫，而是基於如下之資料分配方式，即於作為下位頁面而存取之情形時對下位頁面之1位元之資料進行讀寫，於作為上位頁面而存取之情形時對上位頁面之1位元之資料進行讀寫。
首先，對上位頁面進行明。如圖4所示，若於狀態E、及狀態A~C以上位頁面觀察，則記憶胞MC自電壓較低之側起保持有「1」、「0」、「0」、「1」。
又，若於狀態E、及狀態A~C以下位頁面觀察，則自電壓較低之側起保持有「1」、「1」、「0」、「0」。
再者，記憶胞MC中之狀態E之閾值電壓之範圍為Vth<V_AR。又，狀態A之閾值電壓之範圍為V_AR<Vth<V_BR。又，狀態B之閾值電壓之範圍為V_BR<Vth<V_CR。進而，狀態C之閾值電壓之範圍為V_CR<Vth<VREAD(未圖示)。再者，上述記憶胞MC亦可設為可保持8值以上之資料。
<關於核心驅動器19、及其他周邊電路>
使用圖5對核心驅動器19、及其他周邊電路之構成進行說明。圖5中，除核心驅動器19之外，還表示有上述之列解碼器12(圖中為區塊解碼器12-1、及傳送電路12-2)、控制電路15、內部電壓產生電路18、電壓施加規則設定暫存器20、及電壓施加規則設定ROM21。
<控制電路15之詳情>
如圖所示，控制電路15包含時序控制電路15-1及電壓編碼產生電路15-2。時序控制電路15-1經由節點N1而對電壓解碼器&切換電路 19-2輸出時序控制信號。所謂時序控制信號係對切換傳送至字元線WL之電壓之時序進行控制之信號。
又，時序控制電路15-1係將時序控制信號輸出至VCGSEL電路19-4、SGD驅動器19-5、及SGS驅動器19-6。
電壓編碼產生電路15-2係根據電壓施加規則設定暫存器20所保持之資訊而產生電壓編碼，且將該電壓編碼輸出至電壓編碼暫存器19-1。
<電壓施加規則設定暫存器20>
電壓施加規則設定暫存器20係自電壓施加規則設定ROM21供給對選擇字元線WL、及該選擇字元線WL以外之特定之字元線WL輸出哪一電壓之設定資訊。又，亦包含讀取或寫入等各動作之設定等，於電壓施加規則設定暫存器20中保持設定資訊。
<電壓施加規則設定ROM21>
電壓施加規則設定ROM21係非揮發地保持上述之設定資訊。而且，於在對非揮發性半導體記憶裝置接通電源之後，對電壓施加規則設定暫存器20執行重設動作之後，或進而於自未圖示之主機機器接收到電壓施加規則設定ROM21所保持之參數讀取指令之情形等時，將保持於電壓施加規則設定ROM21中之設定資訊傳送至電壓施加規則設定暫存器20。
<核心驅動器19之詳情>
核心驅動器19包含CG線驅動器電路19_0~CG線驅動器電路19_n-1、BG線驅動器電路19_BG、VCGSEL電路19-4、SGD驅動器19-5、及SGS驅動器19-6。
<CG線驅動器電路19_0~CG線驅動器電路19_n-1之詳情>
CG線驅動器電路19_0~CG線驅動器電路19_n-1之輸出端(圖中為節點N4)，係分別連接於所對應之CG線0~CG線n-1。
CG線0~CG線n-1係經由區塊解碼器12中所含之傳送電路12-2而與記憶胞陣列11內之字元線WL連接。圖5所示之區塊解碼器12包含與一個區塊BLKi(以下，有時亦稱為記憶體區塊BLK)對應之區塊位址解碼部12-1、及藉由該區塊位址解碼部12-1而控制之傳送電路12-2。
因此，例如，於記憶胞陣列11中包含1k個記憶體區塊BLK之情形時，含有1k個圖5所示之區塊解碼器12之電路。再者，可將CG線0~CG線n-1如圖5所示與區塊解碼器12直接連接，於如圖1所示使記憶胞陣列11分離為平面P0與平面P1之情形時，亦可與平面P0及平面P1之區塊解碼器12以可選擇性連接之方式經由傳送電路而連接。
該等CG線驅動器電路19_0~CG線驅動器電路19_n-1之各者包含電壓編碼暫存器19-1、電壓解碼器&切換電路19-2、及輸出部19-3。因構成相同，故而以下著眼於CG線驅動器電路19_0進行說明。
電壓編碼暫存器19-1接收來自電壓編碼產生電路15-2之電壓編碼，且可將其暫時保持。其次，電壓編碼暫存器19-1將該電壓編碼輸出至電壓編碼&切換電路19-2。
電壓解碼器&切換電路19-2對該電壓編碼進行解碼。藉此識別哪一CG線驅動器輸出哪一電壓。又，電壓解碼器&切換電路19-2根據該解碼結果、及自時序控制電路15-1供給之時序控制信號而控制輸出部19-3。
輸出部19-3包含5個MOS電晶體19-3_0~19-3_4。該等MOS電晶體19-3_0~19-3_4係根據上述電壓解碼器&切換電路19-2之控制而使任一個導通，於成為導通狀態後將電壓VCGSEL、電壓VSS、電壓VM1~電壓VM3之任一電壓輸出至區塊解碼器12。
此處，若如圖3所示於記憶體串內插入有虛設胞之情形時，則需要虛設字元線用之CG線驅動器，但虛設字元線用之CG線驅動器亦成為與CG線驅動器19-0相同之電路構成。
<BG線驅動器電路19_BG之詳情>
如圖所示BG線驅動器電路19_BG包含電壓編碼暫存器19b-1、電壓解碼器&切換電路19b-2、及輸出部19b-3。BG線驅動器電路19_BG與CG線驅動器電路19_0之基本構成相同，故而對構成部分進行簡單地說明。
BG線驅動器電路19_BG係根據上述電壓解碼器&切換電路19-2之控制而將電壓VCGSEL、電壓VSS、電壓VBG1~電壓VBG3中之任一電壓輸出至節點N5(CG_BG)。
以下，對輸出部19b-3之構成進行說明。
輸出部19b-3包含MOS電晶體19b-3_0~19b-3_4，各個MOS電晶體之電流路徑之一端與內部電壓產生電路18連接，電流路徑之另一端(輸出端)與節點CG_BG連接。
例如，MOS電晶體19b-3_0將自內部電壓產生電路18供給之電壓VBG1傳送至節點N5。
MOS電晶體19b-3_1將自內部電壓產生電路18供給之電壓VBG2(>電壓VBG1)傳送至節點N5。
MOS電晶體19b-3_2將自內部電壓產生電路18供給之電壓VBG3傳送至節點N5。
而且，MOS電晶體19b-3_3、19b-3_4將電壓VSS及VCGSEL電路之輸出VCGSEL分別傳送至節點N5。
再者，信號線CG_BG亦與CG線同樣地經由區塊解碼器12而與胞陣列內之BG線連接。
<VCGSEL電路19-4之詳情>
電壓VCGSEL係施加至選擇字元線WL之電壓。接收來自內部電壓產生電路18之與各動作對應之電壓之供給，VCGSEL電路19-4於讀取動作中輸出施加至選擇字元線WL之讀取電壓(V_AR、V_BR等)， 於寫入動作中輸出寫入電壓Vpgm。其次，VCGSEL電路19-4將該等電壓供給至CG線驅動器電路19-3或BG線驅動器電路19b-3。
如圖所示，VCGSEL電路19-4經由節點N1而與時序控制電路15-1連接。VCGSEL電路19-4經由節點N3而與內部電壓產生電路18連接。藉由時序控制電路15-1、及內部電壓產生電路18，而對VCGSEL電路19-4供給時序控制信號、及特定之電壓。VCGSEL電路19-4根據時序控制信號而輸出電壓VCGSEL。
<SGD驅動器19-5之詳情>
如圖所示，對SGD驅動器19-5經由節點N3而自內部電壓產生電路18供給特定之電壓，又經由節點N1而供給時序控制信號。例如，於讀取動作之情形時供給5V左右之電壓，於寫入動作之情形時供給2V左右之電壓。
SGD驅動器19-5根據時序控制信號而將上述電壓輸出至區塊解碼器12。藉此，於所選擇之區塊，可對構成記憶體串MS之選擇電晶體ST1之閘極施加所需之電壓而進行控制。
<SGS驅動器19-6之詳情>
如圖所示，對SGS驅動器19-6經由節點N3而自內部電壓產生電路18供給特定之電壓，又經由節點N1而供給時序控制信號。例如，於讀取動作之情形時供給5V左右之電壓，於寫入動作之情形時供給使SGS為斷開狀態之電壓。
SGS驅動器19-6根據時序控制信號，將上述電壓輸出至區塊解碼器12。藉此，於所選擇之區塊，可對構成記憶體串MS之選擇電晶體ST2之閘極施加所需之電壓而進行控制。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
其次，使用圖6(a)~圖6(c)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖6(a)表示切換選擇字元線WL時之施加至選擇字元線WL、非選擇字元線WL、及MCBG之閘極BG之各種電壓之概念圖。圖6(b)係抽取圖6(a)內之粗框(b)所示之電壓關係，且將此以柱形圖表示。同樣地，圖6(x)係抽取圖6(a)之粗框(c)所示之電壓關係，且將此以柱形圖表示。
首先，對圖6(a)進行說明。於列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
具體而言，於寫入動作中，對選擇字元線WL施加電壓Vpgm，對其他非選擇字元線WL施加電壓VM1，而且根據選擇字元線WL之位置而對閘極BG施加電壓VBG1或電壓VBG2。以下，舉一例進行說明。
例如，如粗框(b)所示，於對記憶胞MC1進行資料寫入時，對選擇字元線WL1施加電壓Vpgm，對非選擇字元線WL0、及WL2~WL7施加電壓VM1，而且對閘極BG施加電壓VBG1。將該狀況示於圖6(b)中。
於該情形時，使圖5所示之CG線驅動器電路19_1內之MOS電晶體19-3_0、CG線驅動器電路19_0、19_2~19_7內之MOS電晶體19-3_4、以及BG線驅動器19_BG內之MOS電晶體19b-3_0分別為導通狀態。
藉此，經由MOS電晶體19-3_0而將電壓Vpgm施加至對應之選擇字元線WL1，經由各個MOS電晶體19-3_4而將電壓VM1施加至對應之非選擇字元線WL0及WL2~WL7，其次，經由MOS電晶體19b-3_0而將電壓VBG1施加至MCBG之閘極BG上。
又，如粗框(c)所示，於對記憶胞MC3進行資料寫入時，對選擇字元線WL3施加電壓Vpgm，對非選擇字元線WL0~WL2、WL4~ WL7施加電壓VM1，其次對閘極BG施加電壓VBG2。即，若將與MCBG鄰接之記憶胞MC作為寫入對象，則對閘極BG施加大於電壓VBG1之電壓VBG2。將該狀況示於圖6(c)中。
於該情形時，使圖5所示之CG線驅動器電路19_0~19_2、及19_4~19_7內之MOS電晶體19-3_4、CG線驅動器電路19_3內之MOS電晶體19-3_0、以及BG線驅動器19_BG內之MOS電晶體19b-3_1分別為導通狀態。
藉此，該等MOS電晶體19-3_4將內部電壓產生電路18所產生之電壓VM1施加至對應之非選擇字元線WL0、WL2~WL7，其次MOS電晶體19b-3_1將內部電壓產生電路18所產生之電壓VBG1施加至MCBG之閘極BG。
再者，電壓VBG1、電壓VM1、及電壓Vpgm之關係為電壓VM1≦電壓VBG1<電壓Vpgm。
又，施加至選擇電晶體ST1、ST2之閘極之電壓，例如分別設為約2V與約0V之電壓，與選擇字元線WL之位置無關，以成為可實現對所選擇之記憶胞MC之寫入狀態與寫入禁止之電壓關係之方式而設定。
以下，於第2實施形態~第14實施形態中，亦同樣地使用上述圖5所示之電路圖，故而於以下實施形態中省略使用圖5進行之詳細說明。
<第1實施形態之效果>
若為第1實施形態之非揮發性半導體記憶裝置，則可抑制寫入干擾。
以下，列舉實驗資料對上述之效果進行說明。
<關於實驗資料>
圖7(a)係表示於寫入動作時施加至MCBG之閘極BG之電壓 Vpass、與產生閾值變動之記憶胞MC之數目之概念圖。於橫軸取施加至MCBG之閘極BG之電壓Vpass，於縱軸取因寫入干擾而產生閾值變動之記憶胞MC之數目。
又，圖7(b)中表示三維積層之記憶體串MS之概略圖(剖面方向)。再者，此處，所謂電壓Vpass係相當於上述電壓VBG1、電壓VBG2之電壓。
如圖7(a)之實驗結果所示，於對字元線WL28施加有寫入電壓Vpgm時，施加至與其鄰接之MCBG之閘極BG之電壓Vpass之值越上升(圖中為例如電壓V8)，則構成記憶體串MS內之記憶胞MC之閾值變動越降低。
相對於此，如圖7(a)、圖7(b)所示於對自MCBG離開之字元線WL29、WL30分別施加寫入電壓時，若使施加至MCBG之電壓上升至特定值(圖中為電壓V6)為止，則閾值變動之記憶胞MC之數目會改善(變少)，但若電壓Vpass超過該電壓(電壓V6)，則閾值變動之記憶胞MC之數目増加。
亦即，於對MCBG附近之記憶胞MC施加寫入電壓Vpgm之情形時，對該MCBG之閘極BG賦予電壓V6以之電壓，相對於此，於對自MCBG離開之記憶胞MC施加寫入電壓Vpgm之情形時，對MCBG之閘極BG施加電壓V6左右之電壓。
根據以上說明之實驗資料，本實施形態之非揮發性半導體記憶裝置，如圖6(a)~圖6(c)所示對選擇字元線WL施加寫入電壓Vpgm、對非選擇字元線WL施加電壓VM1，並且對MCBG之閘極BG施加電壓VBG1或電壓VBG2之任一者。
具體而言，若為第1實施形態之非揮發性半導體記憶裝置，則例如在對與MCBG鄰接之字元線WL3、及WL4施加寫入電壓Vpgm(將記憶胞MC3、記憶胞MC4作為寫入對象)時，核心驅動器19對MCBG之 閘極BG施加電壓VBG2。
又，於對除上述字元線WL3、WL4以外之字元線WL施加寫入電壓時，核心驅動器19對MCBG之閘極BG施加電壓VBG1。
藉由執行此種施加方法，而可使於寫入動作時產生閾值變動之記憶胞MC之數目減少，從而可降低寫入干擾。以下，對可降低干擾之理由進行說明。
於構成記憶胞陣列MS之記憶胞MC中，以包圍半導體層SC之周圍之方式而形成字元線WL，故而利用字元線WL對半導體層SC表面之電位之控制性佳。
此處，例如考慮如下情形：對字元線WL3施加電壓Vpgm，於寫入前使該記憶胞MC3之閾值分佈為非寫入之狀態(圖4中狀態E)。
於施加寫入電壓時，對所選擇之記憶體串MS內之汲極側選擇電晶體ST1之閘極施加約2V之電壓，對源極側選擇電晶體ST2之閘極施加0V。因此，汲極側選擇電晶體ST1保持導通狀態。
又，對記憶體串MS內之非選擇字元線WL施加電壓VM1，故而於其等非選擇記憶胞MC之半導體層SC形成通道，從而記憶體串MS導通。
此處，於對所選擇之記憶體串MS內之選擇記憶胞MC執行寫入動作之情形時，自資料電路‧頁面緩衝器13對位元線BL施加特定之低電位(例如0V)。因此，將施加至位元線BL之電位傳送至記憶體串MS內之選擇記憶胞MC為止。
由此，若對成為選擇記憶胞MC之閘極之選擇字元線WL施加電壓Vpgm，則對閘極與通道間施加充分之電位差，從而執行使閾值移位為正之所謂寫入動作。
另一方面，於設為非寫入之情形時，對位元線BL施加特定之高電位(例如3V)。又，源極側選擇電晶體ST2成為斷開狀態，故而所選 擇之記憶體串MS內之半導體層SC經由汲極側選擇電晶體ST1而自位元線BL充電。
若對非選擇字元線WL及選擇字元線WL施加電壓VM1及電壓Vpgm，則於其過渡狀態中，經由汲極側選擇電晶體ST1進行充電，並且半導體層SC之通道之電位上升。
其後，若通道電位達到(或超過)(約3V~選擇電晶體ST1之閾值)，則選擇電晶體ST1成為斷開狀態，記憶體串MS內之半導體層SC成為浮動狀態。藉此，半導體層SC之電位主要追隨於非選擇字元線WL之升高而上升。
該情形時，認為選擇記憶胞MC3之通道電位有藉由施加至字元線WL3之電壓Vpgm，而較施加有電壓VM1等之非選擇記憶胞MC4等非選擇記憶胞部之通道電位上升之情形。
此時，若形成於寫入對象之記憶胞MC3正下方之通道之電位、與形成有鄰接之MCBG之區域附近之通道之電位之間的電位差較大，則認為於半導體層SC部產生電子電洞對。
其結果為，若所產生之該載子被周圍之電荷陷阱依序捕獲，則有可能使周圍之記憶胞MC之閾值電壓變動即產生所謂之寫入干擾。
然而，若為第1實施形態之非揮發性半導體記憶裝置，則於寫入對象為記憶胞MC3或MC4之情形時，對與該等鄰接之MCBG之閘極BG施加較電壓VBG1大之電壓VBG2。
因此，可抑制於設為寫入對象之記憶胞MC3、MC4、與和該等鄰接之MCBG之間產生電子電洞對，從而可降低寫入干擾。
[第2實施形態]
其次，對第2實施形態之非揮發性半導體記憶裝置進行說明。第2實施形態係除產生電壓VBG1、電壓VBG2以外進而產生電壓VBG3(>電壓VBG2)，且將其施加至MCBG之閘極BG者。再者，關於 構成，因與上述第1實施形態為相同故而省略說明。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
其次，使用圖8(a)~圖8(d)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。再者，對於與上述第1實施形態相同之內容省略說明。
圖8(a)表示切換選擇字元線WL時之施加至選擇字元線WL、非選擇字元線WL、及MCBG之閘極BG之各種電壓之概念圖。圖8(b)係抽取圖8(a)內之粗框(b)所示之電壓關係，且將此以柱形圖表示。同樣地，於圖8(c)、圖8(d)相同。
首先，對圖8(a)進行說明。於列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及閘極BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
具體而言，於寫入動作中，對選擇字元線WL施加電壓Vpgm，對其他非選擇字元線WL施加電壓VM1，而且對MCBG之閘極BG施加電壓VBG1~電壓VBG3。以下舉一例進行說明。
例如，如粗框(b)所示，於對記憶胞MC1進行資料寫入時，對選擇字元線WL1施加電壓Vpgm，對非選擇字元線WL0、及WL2~WL7施加電壓VM1，然後對閘極BG施加電壓VBG1。將該狀況示於圖8(b)中。
例如，如粗框(c)所示，於對記憶胞MC2進行資料寫入時，對選擇字元線WL2施加電壓Vpgm，對非選擇字元線WL0及WL1、以及WL3~WL7施加電壓VM1，然後對MCBG施加電壓VBG2。將該狀況示於圖8(c)中。
又，如粗框(d)所示，於選擇字元線WL3、且對所對應之記憶胞MC3進行資料寫入時，對選擇字元線WL3施加電壓Vpgm，對非選擇 字元線WL0~WL2、WL4~WL7施加電壓VM1，然後對MCBG施加電壓VBG3。即，若將與MCBG鄰接之記憶胞MC作為寫入對象，則對該閘極BG施加大於電壓VBG2之電壓VBG3。將該狀況示於圖8(d)中。
<第2實施形態之效果>
若為第2實施形態之非揮發性半導體記憶裝置，則可使產生閾值變動之記憶胞MC之數目較上述第1實施形態更有效地減少，從而可降低寫入干擾。
其原因在於，若為第2實施形態之非揮發性半導體記憶裝置，則除電壓VBG1、及電壓VBG2之外，亦將電壓VBG3施加至MCBG之閘極BG，又，其原因在於，如上述實驗資料所示，對與MCBG相隔2條、3條之字元線WL施加有最佳之電壓。
此根據實驗結果而可瞭解，具體而言，對於與MCBG相隔2條之字元線WL，將電壓VBG1以之電壓(例如，電壓VBG2)設為最佳，對於與MCBG相隔3條之字元線WL，將電壓VBG1設為最佳。
而且，若為本實施形態之非揮發性半導體記憶裝置，則藉由自MCBG觀察將哪一條字元線WL設為寫入對象，而可使施加至MCBG之閘極BG之電壓細微地變化。
其原因在於，具體而言，如圖5所示輸出部19b-3包含輸出電壓VBG1~電壓VBG3之MOS電晶體19b-3_0~19b-3_3，根據所選擇之字元線WL，電壓解碼器&切換電路19b-2可對該等MOS電晶體19b-3_0~19b-3_3之導通‧斷開進行切換。
如此若為本實施形態之非揮發性半導體記憶裝置，則可使產生閾值變動之記憶胞MC之數目減少，從而可降低寫入干擾。
[第3實施形態]
其次，對第3實施形態之非揮發性半導體記憶裝置進行說明。第3實施形態與上述第1實施形態之不同點在於，對上述第1實施形態之 非選擇字元線WL除施加電壓VM1之外，亦施加電壓VM2。
此處，將電壓VM1施加至與設為寫入對象之記憶胞MC鄰接之非選擇之記憶胞MC之控制閘極CG，且將電壓V2施加至除此以外之非選擇之記憶胞MC之控制閘極CG。再者，關於構成，因與上述第1實施形態為相同故而省略說明。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
其次，使用圖9(a)~圖9(c)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖9(a)表示切換選擇字元線WL時之施加至非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。又，圖9(b)及圖9(c)係抽取圖9(a)內之粗框(b)所示之電壓關係，且將此以柱形圖表示。
首先，對圖9(a)進行說明。於列(橫方向)及行(縱方向)之縱軸及橫軸上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及MCBG、以及選擇電晶體ST1及ST2。列(橫方向)橫軸表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
例如，如粗框(b)所示，於對記憶胞MC1進行資料寫入時，對選擇字元線WL1施加電壓Vpgm，對與該選擇字元線WL鄰接之非選擇字元線WL0及WL2施加電壓VM1，且對其他非選擇字元線WL3~WL7施加電壓VM2。再者，於該情形時對MCBG施加電壓VBG1。將該狀況示於圖9(b)中。
又，如粗框(c)所示，於對記憶胞MC3進行資料寫入時，對選擇字元線WL3施加電壓Vpgm，對與該字元線WL3鄰接之非選擇字元線WL2及WL4施加電壓VM1，又對其他非選擇字元線WL0及WL1、以及非選擇字元線WL5~WL7施加電壓VM2，然後對MCBG之閘極BG施加電壓VBG2。
即，若將與MCBG鄰接之記憶胞MC設為寫入對象，則對該MCBG之閘極BG施加較電壓VBG1大之電壓VBG2。將該狀況示於圖9(c)中。
<第3實施形態之效果>
若為第3實施形態之非揮發性半導體記憶裝置，則除上述效果之外，可進一步降低寫入干擾。
若為第3實施形態之非揮發性半導體記憶裝置，則對與選擇字元線WL鄰接之非選擇字元線WL施加電壓VM1，對其周圍之非選擇字元線WL施加電壓VM2。其原因在於，具體而言如圖5所示，輸出部19-3包含輸出電壓VM1、及電壓VM2之MOS電晶體19-3_3、及19-3_4，電壓解碼器&切換電路19b-2可對該等MOS電晶體19-3_3、及19-3_4之導通‧斷開進行切換。
藉此，於鄰接之記憶胞MC間亦不會產生較大之電位差而可降低寫入干擾。此與以上說明之記憶胞MC、與和其鄰接之MCBG之間之寫入干擾為相同，故而省略說明。
[第4實施形態]
其次，對第4實施形態之非揮發性半導體記憶裝置進行說明。第4實施形態與上述第3實施形態之不同點在於，在對選擇字元線WL3及WL4施加寫入電壓Vpgm之情形時，變更施加至非選擇字元線WL之電壓。再者，關於構成，因與上述第1實施形態為相同故而省略說明，僅說明與上述第3實施形態不同之點。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖10(a)、及圖10(b)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖10(a)表示切換選擇字元線WL時之施加至非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。又，圖10(b)係抽取圖10(a)內之 粗框(b)所示之電壓關係，且將此以柱形圖表示。
對圖10(a)進行說明。於列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。以下，舉一例進行說明。
於第4實施形態中，如粗框(b)所示，例如於選擇字元線WL3時，對與該字元線WL3鄰接之字元線WL2施加電壓VM1，對除該字元線WL2以外之非選擇字元線WL0及WL1、以及非選擇字元線WL4~WL7施加電壓VM2。將該狀況示於圖10(b)中。
再者，於對選擇字元線WL4施加電壓Vpgm之情形時亦為相同。
<第4實施形態之效果>
即便為第4實施形態之非揮發性半導體記憶裝置，亦可獲得與上述第3實施形態相同之效果。即，第4實施形態之非揮發性半導體記憶裝置於選擇字元線WL3或字元線WL4之任一者時，對與該字元線WL3、或字元線WL4之任一者鄰接之字元線WL2、或字元線WL5施加電壓VM1。
如此，若對與選擇字元線WL鄰接之至少一者施加電壓VM1，則可使構成記憶體串MS內之記憶胞MC之閾值變動降低，藉此，可降低寫入干擾。
即，即便為第4實施形態之非揮發性半導體記憶裝置，亦可獲得與上述第1實施形態相同之效果。
[第5實施形態]
其次，對第5實施形態之非揮發性半導體記憶裝置進行說明。第5實施形態之非揮發性半導體記憶裝置與上述第3實施形態之不同點在於，進而使用電壓VBG3。再者，關於構成，因與上述第1實施形態為 相同故而省略說明，僅說明與上述第3實施形態不同之點。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖11(a)、及圖11(b)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖11(a)表示切換選擇字元線WL時之施加至選擇字元線WL、非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。又，圖11(b)及圖11(c)係分別抽取圖11(a)內之粗框(b)及(c)所示之電壓關係，且將此以柱形圖表示。
對圖11(a)進行說明。於列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
於第5實施形態中，如粗框(b)所示，例如於選擇字元線WL1時，對與該字元線WL1鄰接之字元線WL0及WL2施加電壓VM1，且對除此以外之非選擇字元線WL3~WL7施加電壓VM2。將該狀況示於圖11(b)中。
又，如粗框(c)所示於選擇字元線WL2時，對與該字元線WL2鄰接之字元線WL1及WL3施加電壓VM1，且對除此以外之非選擇字元線WL0、及WL4~WL7施加電壓VM2。將該狀況示於圖11(c)。
進而，如粗框(d)所示於選擇字元線WL3時，對與該字元線WL3鄰接之字元線WL2及WL4施加電壓VM1，且對除此以外之非選擇字元線WL0及WL2、以及WL5~WL7施加電壓VM2。將該狀況示於圖11(d)中。
<第5實施形態之效果>
若為第5實施形態之非揮發性半導體記憶裝置，則可使上述第3實施形態中獲得之效果進一步提高。具體而言，可一方面獲得第3實 施形態之效果，一方面使上述第1實施形態之效果提高。
於上述第1實施形態中已有說明，於自實驗資料對字元線WL3、WL4施加寫入電壓之情形時，可獲得如下結果：對MCBG之閘極BG施加越大之電壓，則記憶胞MC之閾值變動越少。若為第5實施形態之非揮發性半導體記憶裝置，則如上所述，於將字元線WL3、WL4設為選擇字元線WL時，對MCBG施加大於電壓VBG2之電壓VBG3。因此，可進一步抑制干擾。
其原因在於，具體而言，如圖5所示，輸出部19b-3包含輸出電壓VBG1~電壓VBG3之MOS電晶體19b-3_0~19b-3_3，根據所選擇之字元線WL，電壓解碼器&切換電路19b-2可對該等MOS電晶體19b-3_0~19b-3_3之導通‧斷開進行切換。
因此，如第5實施形態般藉由將電壓VBG3(>電壓VBG2)施加至MCBG之閘極BG而可進一步抑制寫入干擾。
[第6實施形態]
其次，對第6實施形態之非揮發性半導體記憶裝置進行說明。第6實施形態之非揮發性半導體記憶裝置與上述第3實施形態之不同點在於，在對與MCBG鄰接之記憶胞MC3、或MC4(字元線WL3、或WL4)之任一者施加寫入電壓Vpgm時，對鄰接之記憶胞MC(非選擇字元線WL)之一者施加電壓VM1。再者，關於構成，因與上述第1實施形態為相同故而省略說明，僅說明與上述第3實施形態不同之點。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖12(a)~圖12(c)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖12(a)表示於切換選擇字元線WL時，施加至選擇字元線WL、非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。又，圖12(b)及圖12(c)係抽取圖12(a)內之粗框(b)及粗框(c)所示之電壓關係，且將 此以柱形圖而表示。
首先，對圖12(a)進行說明。於列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
於第6實施形態中，如粗框(b)所示於選擇與MCBG鄰接之記憶胞MC3時，對鄰接之記憶胞MC2之控制閘極CG(字元線WL2)施加電壓VM1，但對字元線WL4施加電壓VM2而非電壓VM1。
同樣地，如粗框(c)所示於選擇與MCBG鄰接之記憶胞MC4時，對鄰接之記憶胞MC3之控制閘極CG施加電壓VM2而非電壓VM1。關於其他電壓施加方法，因與上述第5實施形態為相同故而省略說明。
<第6實施形態之效果>
即便為第6實施形態之非揮發性半導體記憶裝置，亦可獲得與上述第3實施形態相同之效果。即，則構成記憶體串MS內之記憶胞MC之閾值變動降低，從而可降低寫入干擾。
若為第6實施形態之非揮發性半導體記憶裝置，則如上所述於選擇記憶胞MC3或記憶胞MC4(字元線WL3或字元線WL4)之任一者時，對與該記憶胞MC3或記憶胞MC4(字元線WL3、或字元線WL4)之任一者鄰接之記憶胞MC2、或記憶胞MC5之控制閘極CG(字元線WL2、或字元線WL5)施加電壓VM1。換言之，對與選擇記憶胞MC鄰接之至少一者之非選擇記憶胞MC之控制閘極CG施加電壓VM1。
如此，例如只要對與選擇記憶胞MC鄰接之至少一個記憶胞MC施加電壓VM1，則構成記憶體串MS內之記憶胞MC之閾值變動降低，藉此，可降低寫入干擾。
根據以上所述，即便為第6實施形態之非揮發性半導體記憶裝置，亦可獲得與上述第3實施形態相同之效果。
[第7實施形態]
其次，對第7實施形態進行說明。第7實施形態之非揮發性半導體記憶裝置與上述第3實施形態之不同點在於，對非選擇字元線WL進而施加較電壓VM2小之電壓VM3。再者，關於構成，因與上述第1實施形態為相同故而省略說明，僅說明與上述第3實施形態不同之點。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖13(a)~圖13(d)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖13(a)表示於切換選擇字元線WL時，施加至選擇字元線WL、非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。又，圖13(b)~圖13(c)係抽取圖13(a)內之粗框(b)~粗框(d)所示之電壓關係，且將此以柱形圖而表示。
對圖13(a)進行說明。於列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
如粗框(b)所示，於選擇字元線WL1時，對與該字元線WL1鄰接之非選擇字元線WL0及WL2施加電壓VM1，且對與該字元線WL2鄰接之非選擇字元線WL3施加電壓VM2，進而對其他非選擇字元線WL4~WL7施加電壓VM3(<電壓VM2)。將該狀況示於圖13(b)中。
又，如粗框(c)所示，於選擇字元線WL2時，亦成為與選擇上述字元線WL1之情形相同之電壓施加方法。亦即，以選擇字元線WL2為中心，對非選擇字元線WL1及WL3施加電壓VM1，進而對與該WL1及WL3鄰接之WL0及WL4施加電壓VM2，且對其他非選擇字元線WL5~WL7施加電壓VM3。
<第7實施形態之效果>
若為第7實施形態之非揮發性半導體記憶裝置，則除上述第1~第6實施形態所獲得之效果之外，亦可緩和鄰接之記憶胞MC間之通道之電位差。
若為第7實施形態之非揮發性半導體記憶裝置，則具備如下構成：除產生電壓VM1、電壓VM2之外，亦產生電壓VM3。其原因在於，具體而言，如圖5所示第7實施形態之非揮發性半導體記憶裝置包含：輸出部19-3，其包含傳送電壓VM1~電壓VM3之MOS電晶體19-3_2~19-3_4；及電壓解碼器&切換電路19-2，其使該等MOS電晶體19-3_2~19-3_4選擇性地導通‧斷開。
使用該輸出部19-3及電壓解碼器&切換電路19-2，如圖13(a)~圖13(d)所示，使以選擇字元線WL為中心而施加至非選擇字元線WL之電壓按VM1電壓VM2VM3逐漸減小，由此可緩和鄰接之記憶胞MC之通道電位之電位差。
因此，可抑制由鄰接之記憶胞MC間較大之電位差而導致之電子電洞對之產生，從而可降低寫入干擾。
[第8實施形態]
其次，對第8實施形態之非揮發性半導體記憶裝置進行說明。第8實施形態之非揮發性半導體記憶裝置與上述第4實施形態之不同點在於，藉由使用電壓VM3，而使施加至非選擇字元線WL之電壓階段性地減小。再者，關於構成，因與上述第1實施形態為相同故而省略說明，僅說明與上述第4實施形態不同之點。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖14(a)~圖14(d)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖14(a)表示切換選擇字元線WL時之施加至非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。列(橫方向)及行(縱方向)上分別 取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
又，圖14(b)~圖14(d)係抽取圖14(a)內之粗框(b)~(d)所示之電壓關係，且將此以柱形圖而表示。
如圖14(a)所示，例如於選擇字元線WL1時，以該字元線WL1為中心，對鄰接之字元線WL0及WL2分別施加電壓VM1，對字元線WL3施加電壓VM2。
又，對其他非選擇字元線WL4~WL7施加電壓VM3(參照粗框(b))。再者，將該狀況示於圖14(b)中。
進而，例如於選擇字元線WL2時，以該字元線WL2為中心，對鄰接之字元線WL1及WL3分別施加電壓VM1，進而對與該等字元線WL1鄰接之字元線WL0、及經由MCBG而與字元線WL3鄰接之WL4施加電壓VM2。
又，對其他非選擇字元線WL5~WL7施加電壓VM3(參照粗框(c))。再者，將該狀況示於圖14(c)中。
又，進而，例如於選擇字元線WL3時，以該字元線WL3為中心，對鄰接之字元線WL2施加電壓VM1，且對與該字元線WL2鄰接之字元線WL1、及字元線WL4施加電壓VM2，進而對其他字元線WL5~WL7施加電壓VM3(參照粗框(d))。再者，將該狀況示於圖14(d)中。
<第8實施形態之效果>
即便為第8實施形態之非揮發性半導體記憶裝置，亦可獲得上述第1實施形態之效果，並且使上述第3及第4實施形態之效果提高。
亦即，可如第1實施形態所說明般抑制寫入干擾，並且抑制記憶胞MC間之寫入干擾。
其原因在於，如上所述，第7實施形態中包含如圖5所示之核心 驅動器19。具體而言，包含：輸出部19-3，其包含傳送電壓VM1~電壓VM3之MOS電晶體19-3_2~19-3_4、及電壓解碼器&切換電路19-2，其使該等MOS電晶體19-3_2~19-3_4選擇性地導通‧斷開，如圖14(a)~圖14(d)所示，使以選擇字元線WL為中心而施加至非選擇字元線WL之電壓逐漸減小。如此藉由施加適當之電壓，而可獲得上述實施形態之效果。
[第9實施形態]
其次，使用圖15對第9實施形態之非揮發性半導體記憶裝置進行說明。第9實施形態之非揮發性半導體記憶裝置與上述第5實施形態之不同點在於，進而藉由使用電壓VM3，而使施加至非選擇字元線WL之電壓階段性地減小。再者，關於構成，因與上述第1實施形態為相同故而省略說明，僅說明與上述第5實施形態不同之點。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖15(a)~圖15(d)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖15(a)表示於切換選擇字元線WL時，施加至選擇字元線WL、非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
又，圖15(b)~圖15(d)係抽取圖15(a)內之粗框(b)~(d)所示之電壓關係，且將此以柱形圖而表示。
如圖15(a)所示，例如於選擇字元線WL1時，以該字元線WL1為中心，對鄰接之字元線WL0及WL2分別施加電壓VM1，對字元線WL3施加電壓VM2。
又，對其他非選擇字元線WL4~WL7施加電壓VM3(參照粗框(b))。再者，將該狀況示於圖15(b)中。
同樣地，例如於選擇字元線WL2時，以該字元線WL2為中心，對鄰接之字元線WL1及WL3分別施加電壓VM1，進而對與該等字元線WL1鄰接之字元線WL0、及經由MCBG而與字元線WL3鄰接之WL4施加電壓VM2。
又，對其他非選擇字元線WL5~WL7施加電壓VM3(參照粗框(c))。再者，將該狀況示於圖15(c)中。
又，關於字元線WL3，亦與選擇上述字元線WL1、WL2之情形為相同(參照粗框(d))。再者，將該狀況示於圖15(d)中。
<第9實施形態之效果>
若為第9實施形態之非揮發性半導體記憶裝置，則可使上述第5實施形態所獲得之效果進一步提高。其原因在於，若為第9實施形態之非揮發性半導體記憶裝置，則於將字元線WL3、WL4作為選擇字元線WL時，對MCBG施加較電壓VBG2大之電壓VBG3，並且對特定之非選擇字元線WL施加電壓VM1~電壓VM3之任一者。
因此，若為第9實施形態之非揮發性半導體記憶裝置，則使以選擇字元線WL為中心而施加至非選擇字元線WL之電壓按VM1電壓VM2VM3逐漸減小，緩和鄰接之記憶胞MC間之通道之電位差，由此可緩和鄰接之記憶胞MC之通道電位之電位差。
因此，可抑制由鄰接之記憶胞MC間較大之電位差而導致之電子電洞對之產生，從而可降低寫入干擾。
[第10實施形態]
其次，使用圖16對第10實施形態之非揮發性半導體記憶裝置進行說明。第10實施形態之非揮發性半導體記憶裝置與上述第6實施形態之不同點在於，除使用電壓VM1、電壓VM2之外亦使用電壓VM3； 以及隨著遠離選擇字元線WL而使施加至非選擇字元線WL之電壓階段性地減小。再者，關於構成，因與上述第1實施形態為相同故而省略說明，僅說明與上述第6實施形態不同之點。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖16(a)~圖16(c)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖16(a)表示於切換選擇字元線WL時，施加至選擇字元線WL、非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
又，圖16(b)、及圖16(c)係抽取圖16(a)內之粗框(b)、及(c)所示之電壓關係，且將此以柱形圖而表示。
如圖16(a)所示，於選擇與MCBG鄰接之記憶胞MC3時，對與該記憶胞MC3鄰接之記憶胞MC2之控制閘極CG(字元線WL2)施加電壓VM1，對介隔MCBG而與記憶胞MC3鄰接之記憶胞MC4之控制閘極CG(字元線WL4)施加電壓VM2(參照粗框(b))。將該狀況示於圖16(b)中。
同樣地，於選擇記憶胞MC4時，對與該記憶胞MC4(字元線WL4)鄰接之記憶胞MC5之控制閘極CG(字元線WL5)施加電壓VM1，對介隔MCBG而與記憶胞MC4鄰接之記憶胞MC3之控制閘極CG(字元線WL3)施加電壓VM2。將該狀況示於圖16(c)中(參照粗框(c))。
<第10實施形態之效果>
若為第10實施形態之非揮發性半導體記憶裝置，則可使上述第6實施形態所獲得之效果進一步提高。其原因在於，若為第10實施形態 之非揮發性半導體記憶裝置，則於將字元線WL3、WL4設為選擇字元線WL時，一方面對MCBG之閘極BG施加大於電壓VBG2之電壓VBG3，一方面對特定之非選擇字元線WL施加電壓VM1~電壓VM3之任一者。
因此，若為第10實施形態之非揮發性半導體記憶裝置，則使以選擇字元線WL為中心而施加至非選擇字元線WL之電壓按VM1電壓VM2VM3逐漸減小，緩和鄰接之記憶胞MC間之通道之電位差，由此可緩和鄰接之記憶胞MC之通道電位之電位差。
因此，可抑制由鄰接之記憶胞MC間較大之電位差而導致之電子電洞對之產生，從而可降低寫入干擾。
[第11實施形態]
其次，使用圖17對第11實施形態之非揮發性半導體記憶裝置進行說明。第11實施形態之非揮發性半導體記憶裝置係使上述第9實施形態中以選擇字元線WL為中心而施加至位於源極側之非選擇字元線WL之電壓之大小、與施加至位於汲極側之非選擇字元線WL之電壓之大小為非對稱。再者，關於構成，因與上述第1實施形態為相同故而省略說明，僅說明與上述第9實施形態不同之點。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖17(a)~圖17(d)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖17(a)表示於切換選擇字元線WL時，施加至選擇字元線WL、非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
又，圖17(b)~圖17(d)係抽取圖17(a)內之粗框(b)~(d)所示之電壓關係，且將此以柱形圖而表示。
如圖17(a)所示，於選擇記憶胞MC1(字元線WL1)時，對位於較該記憶胞MC1更靠近源極側之記憶胞MC0之控制閘極CG(字元線WL0)施加電壓VM1，對位於較該記憶胞MC1更靠近汲極側之記憶胞MC2及MC3之控制閘極CG(字元線WL2及WL3)分別施加電壓VM1及電壓VM2。進而對除此以外之非選擇字元線WL4~WL7施加電壓VM2。
即，並未如上述實施形態般使以選擇字元線WL為中心而施加至非選擇字元線WL之電壓階段性地降低，而是使自該選擇字元線WL觀察時施加至源極側之字元線WL之電壓之大小、與施加至汲極側之字元線WL之電壓之大小為非對稱(參照粗框(b))。將該狀況示於圖17(b)中。
與上述同樣地於選擇記憶胞MC2(字元線WL2)時，對位於較該記憶胞MC2更靠近源極側之記憶胞MC1、及MC0之控制閘極CG(字元線WL1及WL0)分別施加電壓VM1及電壓VM2，對位於較該記憶胞MC2更靠近汲極側之記憶胞MC3之控制閘極CG(字元線WL3)施加電壓VM1。進而，對字元線WL4~WL7施加電壓VM2。如此，使自記憶胞MC2觀察時施加至源極側之記憶胞MC之控制閘極CG(字元線WL)之電壓的大小、與施加至汲極側之記憶胞MC之控制閘極CG(字元線WL)之電壓的大小為非對稱(參照粗框(c))。將該狀況示於圖17(c)。
再者，選擇字元線WL3之情形與以上所述為相同，故而省略說明。
以下，以此種方法施加電壓之理由在於相對於記憶胞MC之資料寫入之順序。以下進行說明。
作為理由，具體而言，係由於考慮記憶胞MC之寫入順序後之施加電壓(由於以選擇字元線WL為中心而位於該字元線WL之汲極側、 與源極側之記憶胞MC之閾值電位之狀態)。
一般之記憶體中之資料寫入係自記憶體串MS之位於源極線SL側之記憶胞MC進行資料之寫入。
因此，於著眼於某選擇字元線WL之情形時，產生如下狀況：對源極側之記憶胞MC進行資料寫入，且使汲極側之記憶胞MC大多保持為刪除狀態。
例如，對與選擇字元線WL對應之記憶胞MC進行「1」資料寫入(非寫入狀態)之情形時，欲提高記憶體串MS內之通道區域之電位，以使對選擇記憶胞MC之應力儘可能變小。
舉一例而言，例如於將記憶胞MC2設為寫入對象之情形時，已對記憶胞MC1寫入「0」資料，其結果使閾值電壓變高，且記憶胞MC3此後為進行資料寫入之所謂刪除狀態(閾值電壓較低之狀態)。
該情形時，用以施加至非選擇記憶胞MC1之電壓(電壓Vpass)、與用以施加至非選擇記憶胞MC3之電壓(電壓Vpass)不同。
因此，對於與選擇字元線WL鄰接之非選擇字元線WL，如上所述施加特定之較高之電壓，但對於離開之非選擇字元線WL，則較理想的是使位元線BL側較低(例如電壓VM3)，使源極SL側較高(例如電壓VM2)。
再者，以選擇字元線WL為中心而向源極側SL成為電壓Vpgm→電壓VM1→電壓VM3，其次以選擇字元線WL為中心而向位元線BL側成為電壓Vpgm→電壓VM1→電壓VM2，分別將2種電壓施加至非選擇字元線WL上，但亦可使用該等2種以之電壓，使非選擇字元線WL之電位更多階段地變化。此情形於以下第12實施形態中亦為相同。
<第11實施形態之效果>
即便為第11實施形態之非揮發性半導體記憶裝置，亦可獲得與上述第9實施形態相同之效果。
即，即便為第11實施形態之非揮發性半導體記憶裝置，亦可使寫入動作時產生閾值變動之記憶胞MC之數目減少，又可降低寫入干擾。
即，以選擇記憶胞MC為中心而於源極側及汲極側施加至非選擇記憶胞MC之控制閘極CG之電壓不同，但與上述第9實施形態同樣地，於將記憶胞MC3、MC4設為寫入對象時，對MCBG之閘極BG施加較電壓VBG2大之電壓VBG3，並且對特定之非選擇記憶胞MC之控制閘極CG施加電壓VM1~電壓VM3之任一者，故而與上述第9實施形態之非揮發性半導體記憶裝置同樣地，可抑制干擾。
[第12實施形態]
其次，對第12實施形態之非揮發性半導體記憶裝置進行說明。第12實施形態之非揮發性半導體記憶裝置係使第10實施形態中以選擇記憶胞MC為中心而施加至位於源極SL側之非選擇之記憶胞MC之控制閘極CG之電壓的大小、與施加至位於汲極側之非選擇之記憶胞MC之控制閘極CG之電壓的大小為非對稱。再者，關於構成，因與上述第1實施形態為相同故而省略說明，僅說明與上述第10實施形態不同之點。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖18(a)~圖18(d)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖18(a)表示於切換選擇字元線WL時，施加至選擇字元線WL、非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
又，圖18(b)~圖18(d)係抽取圖18(a)內之粗框(b)~(d)所示之電壓關係，且將此以柱形圖而表示。
如圖18(a)所示，於選擇記憶胞MC1(字元線WL1)時，對位於較該記憶胞MC1更靠近源極側之記憶胞MC0之控制閘極CG施加電壓VM1，對位於較該記憶胞MC1更靠近汲極側之記憶胞MC2及MC3之控制閘極CG分別施加電壓VM1及電壓VM2。進而對除此以外之記憶胞MC4~MC7之控制閘極CG施加電壓VM2。將該狀況示於圖18(b)中。
又，將於選擇記憶胞MC2及MC3(字元線WL2及字元線WL3)時之對非選擇字元線WL之電壓施加方法顯示於對應之圖18(c)及圖18(d)中。
<第12實施形態之效果>
即便為第12實施形態之非揮發性半導體記憶裝置，亦可獲得與上述第10實施形態相同之效果。
即，即便為第12實施形態之非揮發性半導體記憶裝置，亦可使寫入動作時產生閾值變動之記憶胞MC之數目減少，又可降低寫入干擾。
即，以選擇記憶胞MC為中心而於源極側及汲極側施加至非選擇之記憶胞MC之控制閘極CG之電壓不同，但與上述第10實施形態同樣地，於將記憶胞MC3、MC4設為寫入對象時，對MCBG之閘極BG施加較電壓VBG2大之電壓VBG3，並且對特定之非選擇記憶胞MC之控制閘極CG施加電壓VM1~電壓VM3之任一者，故而與上述第10實施形態之非揮發性半導體記憶裝置同樣地，可抑制干擾。
[第13實施形態]
其次，使用圖19對第13實施形態之非揮發性半導體記憶裝置進行說明。第13實施形態之非揮發性半導體記憶裝置係藉由將尚未進行寫入之(刪除狀態之)記憶胞MC之通道電位保持得較高而抑制干擾， 故而藉由使上述第11實施形態中施加至非選擇記憶胞MC之控制閘極CG之施加電壓自選擇記憶胞MC向源極側階段性地降低而減小鄰接之記憶胞MC間之電位差，又，於成為最低電壓(例如電壓VM5)之後，以施加有該最低電壓之記憶胞MC為界而提高再次施加之電壓。
以下，使用圖19對電壓施加方法進行說明。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖19(a)~圖19(d)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖19(a)表示於切換選擇字元線WL時，施加至非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
又，圖19(b)~圖19(d)係抽取圖19(a)內之粗框(b)~(d)所示之電壓關係，且將此以柱形圖表示。
如圖19(a)所示，例如於選擇記憶胞MC3時，對位於較該記憶胞MC3更靠近源極側之記憶胞MC2、MC1、及MC0之各個控制閘極CG分別施加電壓VM1、電壓VM3、及電壓VM4，對位於較記憶胞MC3更靠近汲極側之記憶胞MC4之控制閘極CG施加電壓VM1，進而對記憶胞MC5之控制閘極CG、以及經由MCBG進而對記憶胞MC6~MC11之控制閘極CG分別施加電壓VM1及電壓VM2。再者，對選擇電晶體ST2之閘極施加電壓VM5。將該狀況示於圖19(b)中。
與上述同樣地於選擇記憶胞MC4時，對位於較該記憶胞MC4更靠近源極側之記憶胞MC3~MC0之控制閘極CG施加電壓VM1~電壓VM5，對位於較該記憶胞MC4更靠近汲極側之記憶胞MC5之控制閘極CG施加電壓VM1，且經由MCBG而對記憶胞MC6~MC11之控制閘極 CG施加電壓VM2。再者，對選擇電晶體ST2之閘極施加電壓VM4。將該狀況示於圖19(c)中。
進而，於選擇記憶胞MC5時，對位於較該記憶胞MC5更靠近源極側之記憶胞MC4~MC1之控制閘極CG施加電壓VM1~電壓VM5，且以記憶胞MC1為界，對位於該記憶胞MC1之源極側之記憶胞MC0之控制閘極CG施加電壓VM4。再者，關於施加至位於較記憶胞MC5更靠近汲極側之記憶胞MC之控制閘極CG之電壓的大小，與上述第11實施形態為相同故而省略說明。將該狀況示於圖19(d)中。
如此，例如圖19(d)般，以記憶胞MC1為界，藉由使所施加之電壓之值反轉而將該記憶胞MC1之源極側之區域、與記憶胞MC1之汲極區域~記憶胞MC11為止之區域電性斷開。
<第13實施形態之效果>
若為第13實施形態之非揮發性半導體記憶裝置，則除上述第1~第12實施形態之效果之外，進而於寫入時，可將位元線BL側之通道電位維持為高電位。
即，如上所述若為第13實施形態之非揮發性半導體記憶裝置，則可階段性地減小施加至非選擇字元線WL之電壓之值，例如藉由斷開施加有電壓VM5之記憶胞MC之源極側之區域，而可抑制資料寫入時之自位元線BL至選擇記憶胞MC(於上述第13實施形態中，自位元線BL例如至字元線WL5為止)之汲極側之區域為止之通道之電位降低。
藉此，即便將非選擇電壓VM1~電壓VM5之任一者施加至非選擇記憶胞MC之控制閘極CG上，亦可抑制對該等非選擇記憶胞MC進行誤寫入。
[第14實施形態]
其次，使用圖20對第14實施形態之非揮發性半導體記憶裝置進行說明。第14實施形態與上述第13實施形態之不同點在於，在對與 MCBG鄰接之記憶胞MC5、或MC6之控制閘極CG之任一者施加寫入電壓Vpgm時，對鄰接之非選擇記憶胞MC之控制閘極CG之一者施加不同於電壓VM1之電壓VM2或電壓VM3之任一者。再者，關於構成，因與上述第1實施形態為相同故而省略說明，僅說明與上述第3實施形態不同之點。
<對MCBG之閘極BG、及字元線WL之電壓施加方法>
使用圖20(a)~圖20(c)，說明對MCBG之閘極BG、及字元線WL之電壓施加方法。
圖20(a)表示於切換選擇字元線WL時，施加至非選擇字元線WL、及MCBG之閘極BG之電壓之概念圖。又，圖20(b)及圖20(c)係抽取圖20(a)內之粗框(b)及粗框(c)所示之電壓關係，且將此以柱形圖而表示。
對圖20(a)進行說明。列(橫方向)及行(縱方向)上分別取字元線WL(僅記為數字0~7)、位元線側虛設字元線(記為DD)、胞源極線側虛設字元線(記為DS)、及BG。列(橫方向)表示其等中成為選擇狀態者，縱方向表示於該選擇狀態下對各者施加之電壓。
如粗框(b)所示，於選擇記憶胞MC5(字元線WL5)時，對經由MCBG而與該記憶胞MC5鄰接之非選擇記憶胞MC6之控制閘極CG施加電壓VM2。將該狀況示於圖20(b)中。
又，如粗框(c)所示於選擇記憶胞MC6(字元線WL6)時，亦成為與將上述記憶胞MC5作為寫入對象之情形相同之電壓施加方法。亦即，對經由MCBG而與該字元線WL6鄰接之記憶胞MC5之控制閘極CG施加電壓VM3。將該狀況示於圖20(c)中。
<第14實施形態之效果>
若為第14實施形態之非揮發性半導體記憶裝置，則可獲得與上述第1~第13實施形態相同之效果。
即，如上所述即便為第14實施形態之非揮發性半導體記憶裝置，亦可階段性地減小施加至非選擇之記憶胞MC之控制閘極CG之電壓的值，例如藉由斷開施加有電壓VM5之記憶胞MC之源極側之區域，而可抑制資料寫入時之自位元線BL至選擇記憶胞MC(於上述第13實施形態中，自位元線BL例如至字元線WL5為止)之汲極側之區域為止之通道之電位降低。
<第1變形例>
其次，對第1變形例之非揮發性半導體記憶裝置進行說明。第1變形例係將施加至MCBG之閘極BG之電壓以電壓VM1~VM3之任一電壓代替者。以下，對第1變形例之核心驅動器19之構成進行說明。再者，對於與上述第1實施形態中說明之核心驅動器19相同之構成省略說明。
<核心驅動器19之構成>
使用圖21對第1變形例之核心驅動器19之構成進行說明。此處，對CG線驅動器電路19_0~19_(n-1)內之輸出部19-3_0~輸出部19-3_(n-1)、及BG線驅動器電路19_BG內之輸出部19b-3進行說明。再者，以下，將輸出部19-3_0~輸出部19-3_(n-1)僅稱為輸出部19-3。
如圖所示，將輸出部19-3及輸出部19b-3內之MOS電晶體19-3_2及19b-3_2之電流路徑之一端以節點N6而共用連接。而且，對於該節點N6，自內部電壓產生電路18供給有電壓VM3。即，MOS電晶體19b-3_2具有對MCBG之閘極BG施加電壓VM3之功能。
將輸出部19-3及輸出部19b-3內之MOS電晶體19-3_1及19b-3_1之電流路徑之一端以節點N7共用連接。而且，對於該節點N7，自內部電壓產生電路18供給有電壓VM2。即，MOS電晶體19b-3_1具有對MCBG之閘極BG施加電壓VM2之功能。
其次，將輸出部19-3及輸出部19b-3內之MOS電晶體19-3_0及 19b-3_0之電流路徑之一端以節點N8共用連接。而且，對於該節點N8，自內部電壓產生電路18供給有電壓VM1。即，MOS電晶體19b-3_0具有對MCBG之閘極BG施加電壓VM1之功能。
如以上般，於可將施加至MCBG之閘極BG之電壓以電壓VM1~電壓VM3之任一者代替之情形時，亦可採用第1變形例之核心驅動器19之構成。
而且，若為該第1變形例之非揮發性半導體記憶裝置，則由於共有供給電壓之信號線，故而可減少配線，且可削減面積。
<第2變形例>
其次，對第2變形例之非揮發性半導體記憶裝置進行說明。第2變形例係將施加至MCBG之閘極BG之電壓VBG1以電壓VM1代替者。以下，對第2變形例之核心驅動器19之構成進行說明。再者，對於與上述第1實施形態中說明之核心驅動器19相同之構成省略說明。
<核心驅動器19之構成>
使用圖22對第2變形例之核心驅動器19之構成進行說明。此處，對CG線驅動器電路19_0~19_(n-1)內之輸出部19-3_0~輸出部19-3_(n-1)、及BG線驅動器電路19_BG內之輸出部19b-3進行說明。再者，以下，將輸出部19-3_0~輸出部19-3_(n-1)僅稱為輸出部19-3。
如圖所示，將輸出部19-3及輸出部19b-3內之MOS電晶體19-30及19b-3_0之電流路徑之一端以節點N9而共用連接。而且，對於該節點N9，自內部電壓產生電路18供給有電壓VM1。即，MOS電晶體19b-3_0具有對MCBG之閘極BG施加電壓VM1之功能。對於除此之MOS電晶體19b-3_0、19b-3_1，與上述第1實施形態為相同故而省略說明。
如以上般，於可將施加至MCBG之閘極BG之電壓以電壓VM1代替之情形時，亦可採用第2變形例之核心驅動器19之構成。
而且，即便為該第2變形例之非揮發性半導體記憶裝置，亦由於共有供給電壓之信號線，故而可減少配線，且可削減面積。
再者，本案之發明並非係限定於上述實施形態者，可於實施階段於不脫離其要旨之範圍內實施各種變形。進而，上述實施形態中包含各種階段之發明，可藉由所揭示之複數個構成要件之適當之組合而提出各種發明。例如，於即便自實施形態所示之所有構成要件中刪除若干個構成要件，亦可解決「發明所欲解決之問題」欄中所述之課題，且可獲得「發明之效果」中所述之效果之情形時，可將刪除該構成要件後之構成作為發明而提出。
BG‧‧‧後閘極導電層
DD‧‧‧位元線側虛設字元線
DS‧‧‧胞源極線側虛設字元線
VBG1、VBG2、VM1、VM2、Vpgm‧‧‧電壓

Claims (6)

  1. 一種非揮發性半導體記憶裝置，其包含：記憶胞陣列，其含有複數個記憶體串，該等記憶體串包含：第1柱狀半導體及第2柱狀半導體，其等配置於半導體層上，且於相對於上述半導體層之法線方向延伸；第1記憶胞與第2記憶胞、及第3記憶胞與第4記憶胞，其等以隔著閘極絕緣膜而覆蓋上述第1及第2柱狀半導體之方式依序形成，且包含電荷蓄積層及控制閘極；及第1電晶體，其係形成於上述第2記憶胞與上述第3記憶胞之間，且形成於上述半導體層內；電壓產生電路，其產生對選擇字元線施加之第1電壓、對非選擇字元線施加之第2電壓、及施加於上述第1電晶體之閘極之電壓；及控制部，其以如下方式進行控制：於上述第1電壓被施加於與上述第1電晶體鄰接之上述第2記憶胞、或上述第3記憶胞之上述控制閘極之情形時，將大於上述第2電壓之第1控制電壓作為上述控制電壓而施加於上述第1電晶體之上述閘極；於上述第1電壓被施加於上述第1記憶胞、或上述第4記憶胞之上述控制閘極之情形時，將上述第2電壓以上且小於上述控制電壓之第2控制電壓作為上述控制電壓而施加於上述閘極。
  2. 如請求項1之非揮發性半導體記憶裝置，其中上述記憶體串進而包含位於上述第1記憶胞之上層之第5記憶胞，於上述第1電壓被施加於上述第2記憶胞之上述控制閘極之情形時，上述電壓產生電路對上述第2記憶胞之上述控制閘極施加上述第2電壓，且對上述第5記憶胞之上述控制閘極施加小於上 述第2電壓之第3電壓。
  3. 如請求項2之非揮發性半導體記憶裝置，其進而包含形成於上述第5記憶胞上之第7記憶胞，且上述電壓產生電路對上述第7記憶胞之上述控制閘極施加上述第4電壓。
  4. 一種非揮發性半導體記憶裝置，其特徵在於包含：記憶胞陣列，其含有複數個記憶體串，該等記憶體串含有：第1柱狀半導體及第2柱狀半導體，其等於沿第1方向、及與該第1方向正交之第2方向之每一列及行而配置於半導體層上，且於分別與上述第1方向及上述第2方向正交之第3方向延伸，且相互鄰接；第1記憶胞、第2記憶胞、第3記憶胞、以及第4記憶胞，其等以隔著閘極絕緣膜而覆蓋上述第1及第2柱狀半導體之方式依序形成，包含電荷蓄積層、及控制閘極，且可保持資料；及第1電晶體，其於每一上述第1及第2柱狀半導體上沿上述第3方向形成，且形成於上述第3記憶胞與上述第4記憶胞之間之上述半導體層內；電壓產生電路，其產生對選擇字元線施加之第1電壓、對非選擇字元線施加之第2電壓、及施加於上述第1電晶體之閘極之電壓、且較上述第2電壓大之控制電壓；及控制部，其以如下方式進行控制：於上述第1電壓被施加於與上述第1電晶體鄰接之上述第3記憶胞之上述控制閘極之情形時，對上述第1電晶體之上述閘極施加大於上述第2電壓之第1控制電壓作為上述控制電壓；於上述第1電壓被施加於上述第2記憶胞之上述控制閘極之情形時，對上述閘極施加大於上述第2電壓且小於上述第1控制電壓之第2控制電壓作為上述控制電壓， 於上述第1電壓被施加於上述第1記憶胞之上述控制閘極之情形時，對上述閘極施加上述第2電壓以上且小於上述第2控制電壓之第3控制電壓作為上述控制電壓。
  5. 如請求項4之非揮發性半導體記憶裝置，其中於上述第1電壓被施加於與上述第1電晶體鄰接之上述第3記憶胞之上述控制閘極之情形時，對與該第3記憶胞鄰接之上述第2記憶胞之上述控制閘極施加上述第2電壓，且對與上述第2記憶胞鄰接之上述第1記憶胞之上述控制閘極施加小於上述第2電壓之第3電壓。
  6. 如請求項5之非揮發性半導體記憶裝置，其中上述記憶體串進而包含位於上述第1記憶胞之上層之第5記憶胞，上述電壓產生電路對上述第5記憶胞之上述控制閘極施加小於上述第3電壓之第4電壓。
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