JP2021136042A - 半導体記憶装置 - Google Patents

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Abstract

【課題】面積を小さくし選択電圧による非選択ワード線等の電圧変動を抑制できるメモリを提供する。【解決手段】メモリはｍ本（ｍは２以上の整数）ずつの複数のグループに分けられた複数の第１信号線と複数の第２信号線とを備える。セルアレイは複数の第１信号線と複数の第２信号線との交点に対応して設けられた複数のメモリセルを有する。ｍ＋２本以上のグローバル信号線は複数の第１信号線のいずれかに選択電圧を印加する。複数の第１トランジスタは複数の第１信号線のそれぞれに対応して１つずつ設けられ、複数の第１信号線とグローバル信号線との間に接続されている。複数の第１選択信号線は複数のグループのそれぞれに対応して設けられ、該対応するグループに含まれる第１トランジスタのゲート電極に共通に接続されている。互いに隣接する任意の２つのグループのそれぞれの両端に位置する第１信号線は互いに異なるグローバル信号線に接続されている。【選択図】図３

Description

本発明実施形態は、半導体記憶装置に関する。
近年、半導体記憶装置の大容量化に伴い、ビット線またはワード線の本数が多くなる傾向にある。また、ビット線またはワード線の本数が多くなると、ビット線またはワード線を選択するデコーダの配置面積も、それに伴って大きくなる傾向にある。そのため、デコーダにおいて、ビット線やワード線を選択するマルチプレクサの配置面積を小さくすることが望まれている。
マルチプレクサの配置面積を小さくするために、例えば、マルチプレクサに含まれるトランジスタの一部を省略することが考えられる。しかし、単純にマルチプレクサからトランジスタを省略すると、例えば、ビット線やワード線に電圧を印加する際の制御性・自由度が低下する。その結果、選択ビット線または選択ワード線以外の非選択ビット線や非選択ワード線の電圧を、適切に制御できなくなるおそれがある。
米国特許公開公報２０１６−１４１０３９号
面積を小さくしつつ、選択ビット線、選択ワード線、非選択ビット線および非選択ワード線に適切な電圧を印加することができる半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、ｍ本（ｍは２以上の整数）ずつの複数のグループに分けられた複数の第１信号線と、複数の第２信号線とを備える。メモリセルアレイは、複数の第１信号線と複数の第２信号線との交点に対応して設けられた複数のメモリセルを有する。ｍ＋２本以上のグローバル信号線は、複数の第１信号線のいずれかに選択電圧を印加する。複数の第１トランジスタは、複数の第１信号線のそれぞれに対応して１つずつ設けられ、複数の第１信号線とグローバル信号線との間に接続されている。複数の第１選択信号線は、複数のグループのそれぞれに対応して設けられ、該対応するグループに含まれる第１トランジスタのゲート電極に共通に接続されている。互いに隣接する任意の２つのグループのそれぞれの両端に位置する第１信号線は、互いに異なるグローバル信号線に接続されている。
第１実施形態による半導体記憶装置の構成例を示すブロック図。 ロウデコーダ、ワード線ドライバおよびワード線の構成例を示すブロック図。 第１実施形態によるロウデコーダ内のマルチプレクサの構成例を示す回路図。 グループの端部ワード線を選択する場合の様子を示す図。 第１実施形態の変形例によるロウデコーダ内のマルチプレクサの構成例を示す回路図。 第２実施形態によるロウデコーダ内のマルチプレクサの構成例を示す回路図。 グループの端から２番目のワード線を選択する場合の様子を示す図。 第２実施形態の変形例によるロウデコーダ内のマルチプレクサの構成例を示す回路図。 メモリセルアレイに含まれるメモリセルと、ビット線と、ワード線を模式的に示す斜視図。 メモリセルアレイの回路構成を模式的に示す図。 メモリセルアレイ、ビット線およびワード線の接続関係を模式的に示す図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１は、例えば、ＤＲＡＭ等の揮発性メモリ、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only-Memory）、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ等の不揮発性メモリでよい。また、半導体記憶装置１は、例えば、１つのメモリチップでもよく、複数のメモリチップを含むＤＩＭＭ（Dual Inline Memory Module）のようなモジュールであってもよい。
図１に示す半導体記憶装置１は、例えば、１つのメモリチップとして構成されている。半導体記憶装置１は、以下、メモリチップ１という。メモリチップ１は、メモリセルアレイＭＣＡと、カラムデコーダＣＤと、ロウデコーダＲＤと、センスアンプＳＡと、リード・ライト・バッファＲＷＢと、周辺回路ＰＣとを備えている。
メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、例えば、ＰＣＭである。メモリセルＭＣは、例えば、ビット線ＢＬとワード線ＷＬとの交点に対応して配置されている。即ち、メモリセルアレイＭＣＡは、所謂、クロスポイント型メモリセルアレイである。半導体基板の上方から見たときに、ビット線ＢＬは、ワード線ＷＬと略直交する。複数のビット線ＢＬは、メモリセルアレイＭＣＡのそれぞれメモリセルＭＣの一端に接続される。複数のワード線ＷＬは、メモリセルアレイＭＣＡのそれぞれメモリセルＭＣの他の一端と接続されるか、ゲート電極として機能する場合もある。メモリセルアレイＭＣＡは、１チップ内において複数のバンクＢＮＫに分割されており、各バンクＢＮＫごとにセンスアンプＳＡ、データラッチＤＬ、アドレスラッチＡＬ等が設けられている。
センスアンプＳＡは、例えば、カラムデコーダＣＤおよびビット線ＢＬを介してメモリセルＭＣに接続されており、ビット線ＢＬを介して書込み電圧（例えば、ＶＤＤ、ＶＳＳ）や読出電圧をメモリセルＭＣに印加する。センスアンプＳＡは、メモリセルＭＣに書込み電圧を印加することによってデータをメモリセルＭＣに書き込み、あるいは、メモリセルＭＣに読出し電圧を印加することによってメモリセルＭＣからデータを読み出す。
リード・ライト・バッファＲＷＢは、センスアンプＳＡで検出されたデータやアドレスをページごとに一時的に保持し、あるいは、メモリセルアレイＭＣＡに書き込むデータやアドレスをページごとに一時的に保持する。
ロウデコーダＲＤおよびカラムデコーダＣＤは、バンクアドレスやページアドレスに基づいてメモリセルアレイＭＣＡにアクセスし、選択されたワード線ＷＬや選択されたビット線ＢＬに書込み電圧や読出し電圧を印加する。ロウデコーダＲＤは、複数のワード線ＷＬの中から選択された選択ワード線に書込み電圧または読出し電圧を印加する。カラムデコーダＣＤは、複数のビット線ＢＬの中から選択された選択ビット線をセンスアンプＳＡに接続する。センスアンプＳＡは、選択ビット線に書込み電圧または読出し電圧を印加する。これにより、メモリチップ１は、メモリセルＭＣ内の所望のメモリセルＭＣへデータを書き込み、あるいは、所望のメモリセルＭＣからデータを読み出すことができる。
周辺回路ＰＣは、図示しないが、例えば、電圧ジェネレータ、リード・ライト・エンジン、アドレスコントローラ、コマンドコントローラ、入出力回路等を備えている。
電圧ジェネレータは、データ読出し動作およびデータ書込み動作に必要なワード線ＷＬの電圧やビット線ＢＬの電圧を生成する。
リード・ライト・エンジンは、コマンドおよびアドレスに従って、データをバンクＢＮＫ内の所望のメモリセルＭＣに書き込むようにカラムデコーダＣＤおよびロウデコーダＲＤを制御し、あるいは、バンクＢＮＫ内の所望のメモリセルＭＣからデータを読み出す。リード・ライト・エンジンは、読み出しデータを入出力回路のＤＱバッファへ転送する。
アドレスコントローラは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードする。コマンドコントローラは、データ読出し動作、データ書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドをリード・ライト・エンジンへ転送する。
入出力回路（ＩＯ）は、コマンドおよびアドレスをＣＡ端子ＣＡから取り込み、コマンドをコマンドコントローラへ転送し、アドレスをアドレスコントローラへ転送する。コマンドは、書込み動作を指示する書込みコマンドであったり、読出し動作を指示する読出しコマンドでよい。アドレスは、メモリセルアレイＭＣＡのいずれかのバンクＢＮＫを示すバンクアドレス、および、バンクＢＮＫ内の読出しまたは書込み対象のページやメモリセルＭＣを示すアドレスでよい。複数のバンクＢＮＫが１つのバンクグループを構成する場合には、アドレスは、バンクグループのアドレスであってもよい。
また、入出力回路は、書込みデータをＤＱ端子から取り込み、書込みデータをリード・ライト・バッファＲＷＢへ転送する。あるいは、入出力回路は、データラッチＤＬに保持された読出しデータを受け取り、その読出しデータをＤＱ端子から出力する。
メモリチップ１の外部には、複数のメモリチップ１全体を制御するメモリコントローラ（図示せず）が設けられていてもよい。
図２は、ロウデコーダＲＤ、ワード線ドライバＷＬＤＲＶおよびワード線ＷＬの構成例を示すブロック図である。ロウデコーダＲＤは、マルチプレクサＭＵＸを備えている。ワード線ドライバＷＬＤＲＶは、上記電圧ジェネレータの一部として構成されている。
マルチプレクサＭＵＸは、ワード線ＷＬとワード線ドライバＷＬＤＲＶとの間に設けられている。マルチプレクサＭＵＸは、選択電圧ＶＷＬおよび非選択電圧ＶＷＬＵを受けて、ワード線ＷＬのそれぞれにそれらのいずれかを印加可能に構成されている。マルチプレクサＭＵＸの内部構成については、後述する。
ワード線ドライバＷＬＤＲＶは、選択電圧ＶＷＬとして、例えば、書込み電圧（例えば、ＶＤＤ、ＶＳＳ）や読出電圧を選択されたメモリセルＭＣに印加する。
非選択電圧生成部ＶＷＬＵＧＥＮは、選択されていない非選択のメモリセルＭＣに印加する非選択電圧ＶＷＬＵを生成する。非選択電圧生成部ＶＷＬＵＧＥＮは、周辺回路ＰＣ内に組み込んでもよく、あるいは、メモリチップ１の外部に設けられていてもよい。非選択電圧ＶＷＬＵは、例えば、接地電圧でよい。選択電圧ＶＷＬは、電源電圧から生成された所定の電圧でよい。
図３は、第１実施形態によるロウデコーダＲＤ内のマルチプレクサＭＵＸの構成例を示す回路図である。以下、マルチプレクサＭＵＸは、第１信号線としてワード線ＷＬを選択的に駆動するロウデコーダＲＤ内に設けられる。この場合、第２信号線はビット線ＢＬとなる。しかし、マルチプレクサＭＵＸは、ビット線ＢＬを選択的に駆動するカラムデコーダＣＤ内に設けられてもよい。この場合、第２信号線がワード線ＷＬとなる。また、マルチプレクサＭＵＸは、カラムデコーダＣＤおよびロウデコーダＲＤの両方に設けられてもよい。
ワード線ＷＬは、ｍ本（ｍは２以上の整数）ずつの複数のグループに分割されている。例えば、本実施形態では、１６本のワード線ＷＬが、４本ずつ、４つのグループＧＰ０〜ＧＰ３に分割されている。即ち、本実施形態では、ｍ＝４である。尚、複数のワード線ＷＬの分割は、ワード線ＷＬへの電圧印加を行うオペレーションについての概念的な分割を意味する。また、ワード線ＷＬの総数、グループ数、各グループに含まれるワード線ＷＬの数は、特に限定しない。
グローバル信号線としてのグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＢＬ１、ＧＢＬ２、ＧＷＬＡ３、ＧＷＬＢ３が、ワード線ＷＬ全体（全グループＧＰ０〜ＧＰ３）に対して共通に設けられている。グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＢＬ１、ＧＢＬ２、ＧＷＬＡ３、ＧＷＬＢ３は、１つのグループ内に含まれるワード線ＷＬの数に２を足した数（即ち、ｍ＋２本）だけ設けられている。例えば、本実施形態では、４本のワード線ＷＬが各グループＧＰ０〜ＧＰ３のそれぞれに含まれており、６本のグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＢＬ１、ＧＢＬ２、ＧＷＬＡ３、ＧＷＬＢ３がグループＧＰ０〜ＧＰ３に対して共通に設けられている。
グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０は、隣接する２つのグループの一端に位置するワード線にそれぞれ対応している。例えば、グローバルワード線ＧＷＬＡ０は、グループＧＰ０の一端のワード線ＷＬ０に対応しており、トランジスタを介してワード線ＷＬ０に接続されている。グローバルワード線ＧＷＬＢ０は、グループＧＰ０に隣接するグループＧＰ１の一端のワード線ＷＬ４に対応しており、トランジスタを介してワード線ＷＬ４に接続されている。同様に、グローバルワード線ＧＷＬＡ０は、グループＧＰ２の一端のワード線ＷＬ８に対応しており、トランジスタを介してワード線ＷＬ８に接続されている。グローバルワード線ＧＷＬＢ０は、グループＧＰ２に隣接するグループＧＰ３の一端のワード線ＷＬ１２に対応しており、トランジスタを介してワード線ＷＬ１２に接続されている。
グローバルワード線ＧＷＬＡ３、ＧＷＬＢ３は、隣接する２つのグループの他端に位置するワード線にそれぞれ対応している。例えば、グローバルワード線ＧＷＬＡ３は、グループＧＰ０の他端のワード線ＷＬ３に対応しており、トランジスタを介してワード線ＷＬ３に接続されている。グローバルワード線ＧＷＬＢ３は、グループＧＰ０に隣接するグループＧＰ１の他端のワード線ＷＬ７に対応しており、トランジスタを介してワード線ＷＬ７に接続されている。同様に、グローバルワード線ＧＷＬＡ３は、グループＧＰ２の他端のワード線ＷＬ１１に対応しており、トランジスタを介してワード線ＷＬ１１に接続されている。グローバルワード線ＧＷＬＢ３は、グループＧＰ２に隣接するグループＧＰ３の他端のワード線ＷＬ１５に対応しており、トランジスタを介してワード線ＷＬ１５に接続されている。
グループＧＰ１の両端のワード線ＷＬ４、ＷＬ７は、それに隣接するグループＧＰ０、ＧＰ２の両端のワード線ＷＬ０、ＷＬ３およびワード線ＷＬ８、ＷＬ１１とはグローバルワード線を共有しておらず、それぞれ異なるグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ３、ＧＷＬＢ３に接続されている。同様に、グループＧＰ２の両端のワード線ＷＬ８、ＷＬ１１は、それに隣接するグループＧＰ１、ＧＰ３の両端のワード線ＷＬ４、ＷＬ７およびワード線ＷＬ１２、ＷＬ１５とはグローバルワード線を共有しておらず、それぞれ異なるグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ３、ＧＷＬＢ３に接続されている。尚、グループ数は４以上でもよいため、グループＧＰ０、ＧＰ３についても同様に構成され得る。
このように、グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ３、ＧＷＬＢ３は、各グループの端部に位置するワード線に対して２本ずつ設けられている。尚且つ、グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ３、ＧＷＬＢ３は、隣接する２つのグループ内において同一ワード線には接続されず、互いに異なるワード線に接続される。一方、グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ３、ＧＷＬＢ３は、隣接する２つのグループには共有されていないが、１つ置きに配置された複数のグループで共有されている。例えば、グローバルワード線ＧＷＬＡ０、ＧＷＬＡ３は、１つ置きに配置された２つのグループＧＰ０、ＧＰ２で共有されている。グローバルワード線ＧＷＬＢ０、ＧＷＬＢ３は、１つ置きに配置された２つのグループＧＰ１、ＧＰ３で共有されている。これにより、グローバルワード線は、隣接する２つのグループの端部のワード線に対しては２本ずつに分割されているが、グローバルワード線の本数を極力少なくすることができる。
さらに、各グループの両端以外の中間のワード線は、隣接する任意の２つのグループにおいてグローバルワード線を共有している。また、同一グループ内では、ワード線は、それぞれ異なるグローバルワード線ＧＷＬ１、ＧＷＬ２に接続されている。例えば、グループＧＰ０〜ＧＰ３の中間のワード線ＷＬ１、ＷＬ２、ＷＬ５、ＷＬ６、ＷＬ９、ＷＬ１０、ＷＬ１３、ＷＬ１４は、グローバルワード線ＧＷＬ１、ＧＷＬ２を共有している。また、グループＧＰ０のワード線ＷＬ１、ＷＬ２は、グローバルワード線ＧＷＬ１、ＧＷＬ２にそれぞれ接続されており、グループＧＰ１のワード線ＷＬ５、ＷＬ６は、グローバルワード線ＧＷＬ１、ＧＷＬ２にそれぞれ接続されている。グループＧＰ２，ＧＰ３に付いても同様である。これにより、グローバルワード線の本数を極力少なくすることができる。グローバルワード線の本数を少なくすることによって、ロウデコーダＲＤのレイアウト面積を小さくすることができる。
各グループＧＰ０〜ＧＰ３は、互いに異なるグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＢＬ１、ＧＢＬ２、ＧＷＬＡ３、ＧＷＬＢ３に接続されたワード線ＷＬのグループである。尚且つ、４本のグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ３、ＧＷＬＢ３は、各グループＧＰ０〜ＧＰ３の両端部の２本のワード線（ＷＬ０、ＷＬ３、ＷＬ４、ＷＬ７、ＷＬ８、ＷＬ１１、ＷＬ１２、ＷＬ１５）に対応して設けられている。よって、グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＢＬ１、ＧＢＬ２、ＧＷＬＡ３、ＧＷＬＢ３の数（ｊ）は、各グループに含まれるワード線ＷＬの数（ｍ）に２を足した数（ｍ＋２）である。尚、ロウデコーダＲＤの面積は大きくなるが、グローバルワード線の数は、ｍ＋２より多くてもよい。即ち、式１が成立する。
ｊ≧ｍ＋２ （式１）
各グループＧＰ０〜ＧＰ３内の４本のワード線ＷＬ０〜ＷＬ３、ＷＬ４〜ＷＬ７、ＷＬ８〜ＷＬ１１、ＷＬ１２〜ＷＬ１５は、グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＢＬ１、ＧＢＬ２、ＧＷＬＡ３、ＧＷＬＢ３のいずれかに、トランジスタＴｒ０〜Ｔｒ３、Ｔｒ４〜Ｔｒ７、Ｔｒ８〜Ｔｒ１１、Ｔｒ１２〜Ｔｒ１５を介して接続されている。グループＧＰ０のワード線ＷＬ０〜ＷＬ３は、それぞれトランジスタＴｒ０〜Ｔｒ３を介してグローバルワード線ＧＷＬＡ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＡ３に接続されている。グループＧＰ１のワード線ＷＬ４〜ＷＬ７は、それぞれトランジスタＴｒ４〜Ｔｒ７を介してグローバルワード線ＧＷＬＢ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＢ３に接続されている。グループＧＰ２のワード線ＷＬ８〜ＷＬ１１は、それぞれトランジスタＴｒ８〜Ｔｒ１１を介してグローバルワード線ＧＷＬＡ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＡ３に接続されている。グループＧＰ３のワード線ＷＬ１２〜ＷＬ１５は、それぞれトランジスタＴｒ１２〜Ｔｒ１５を介してグローバルワード線ＧＷＬＢ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＢ３に接続されている。
グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＡ３、ＧＷＬＢ３は、そのうち１本が選択電圧ＶＷＬを伝達し、その他の５本が非選択電圧ＶＷＬＵに維持されるか、電気的に浮遊状態となっている。非選択電圧ＶＷＬＵは、選択ワード線に隣接した非選択ワード線（隣接ワード線）に接続されたグローバルワード線に印加される。選択ワード線に隣接していない非選択ワード線に接続されたグローバルワード線は、電気的に浮遊状態でもよい。
トランジスタＴｒ０〜Ｔｒ１５は、ワード線ＷＬ０〜ＷＬ１５のそれぞれに対応して１つずつ設けられており、ワード線ＷＬ０〜ＷＬ１５とグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＡ３、ＧＷＬＢ３との間に接続されている。トランジスタＴｒ０〜Ｔｒ１５は、例えば、ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。しかし、トランジスタＴｒ０〜Ｔｒ１５は、ｎ型ＭＯＳＦＥＴで構成されてもよい。また、接続を切り替えることができるスイッチ機能を有していれば、トランジスタに限らない。
選択信号線ＳＥＬ０〜ＳＥＬ３は、グループＧＰ０〜ＧＰ３のそれぞれに対応して設けられており、対応するグループＧＰ０〜ＧＰ３に含まれるトランジスタＴｒ０〜Ｔｒ３、Ｔｒ４〜Ｔｒ７、Ｔｒ８〜Ｔｒ１１、Ｔｒ１２〜Ｔｒ１５のゲート電極にそれぞれ共通に接続されている。例えば、選択信号線ＳＥＬ０は、グループＧＰ０のトランジスタＴｒ０〜Ｔｒ３のゲート電極に共通に接続されている。選択信号線ＳＥＬ１は、グループＧＰ１のトランジスタＴｒ４〜Ｔｒ７のゲート電極に共通に接続されている。選択信号線ＳＥＬ２は、グループＧＰ２のトランジスタＴｒ８〜Ｔｒ１１のゲート電極に共通に接続されている。選択信号線ＳＥＬ３は、グループＧＰ３のトランジスタＴｒ１２〜Ｔｒ１５のゲート電極に共通に接続されている。これにより、トランジスタＴｒ０〜Ｔｒ１５は、グループＧＰ０〜ＧＰ３ごとに駆動される。選択信号線ＳＥＬ０〜ＳＥＬ３の電圧は、周辺回路ＰＣによって立ち上げ、あるいは、立ち下げられる。
例えば、トランジスタＴｒ０〜Ｔｒ１５がｐ型ＭＯＳＦＥＴであるとする。この場合、選択信号線ＳＥＬ０〜ＳＥＬ３はロウアクティブとなる。従って、グループＧＰ０が選択されると、周辺回路ＰＣは、選択信号線ＳＥＬ０を立ち下げ、グループＧＰ０に対応するトランジスタＴｒ０〜Ｔｒ３をオン状態にする。これにより、トランジスタＴｒ０〜Ｔｒ３は、グループＧＰ０に含まれるワード線ＷＬ０〜ＷＬ３をそれぞれグローバルワード線ＧＷＬＡ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＡ３に電気的に接続する。即ち、選択グループがＧＰ０の場合、トランジスタＴｒ０〜Ｔｒ３は、選択グループＧＰ０に含まれる４本のワード線ＷＬ０〜ＷＬ３と４本のグローバルワード線ＧＷＬＡ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＡ３とをそれぞれ電気的に接続する。同様に、グループＧＰ１が選択されると、周辺回路ＰＣは、選択信号線ＳＥＬ１を立ち下げ、グループＧＰ１に対応するトランジスタＴｒ４〜Ｔｒ７をオン状態にする。これにより、トランジスタＴｒ４〜Ｔｒ７は、グループＧＰ１に含まれるワード線ＷＬ４〜ＷＬ７をそれぞれグローバルワード線ＧＷＬＢ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＢ３に接続する。即ち、選択グループがＧＰ１の場合、トランジスタＴｒ４〜Ｔｒ７は、選択グループＧＰ１に含まれる４本のワード線ＷＬ４〜ＷＬ７と４本のグローバルワード線ＧＷＬＢ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＢ３とをそれぞれ電気的に接続する。同様に、グループＧＰ２が選択されると、周辺回路ＰＣは、選択信号線ＳＥＬ２を立ち下げ、グループＧＰ２に対応するトランジスタＴｒ８〜Ｔｒ１１をオン状態にする。これにより、トランジスタＴｒ８〜Ｔｒ１１は、グループＧＰ２に含まれるワード線ＷＬ８〜ＷＬ１１をそれぞれグローバルワード線ＧＷＬＡ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＡ３に接続する。グループＧＰ３が選択されると、周辺回路ＰＣは、選択信号線ＳＥＬ３を立ち下げ、グループＧＰ３に対応するトランジスタＴｒ１２〜Ｔｒ１５をオン状態にする。これにより、グループＧＰ３に含まれるワード線ＷＬ１２〜ＷＬ１５がそれぞれグローバルワード線ＧＷＬＢ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＢ３に接続される。
上述の通り、グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＢＬ１、ＧＢＬ２、ＧＷＬＡ３、ＧＷＬＢ３のうち１本が選択電圧ＶＷＬであり、その他５本のグローバルワード線は非選択電圧ＶＷＬＵに維持されるか、電気的に浮遊状態となっている。選択グループに含まれる４本のワード線のうち１本のワード線のみに選択電圧ＶＷＬが印加され、その他の３本のワード線には非選択電圧ＶＷＬＵが印加されるか、電気的に浮遊状態となっている。非選択電圧ＶＷＬＵは、選択ワード線に隣接した非選択ワード線（隣接ワード線）およびそれに接続されたグローバルワード線に印加される。選択ワード線に隣接していない非選択ワード線およびそれに接続されたグローバルワード線は、電気的に浮遊状態でもよい。
本実施形態によれば、ロウデコーダＲＤは、選択ワード線の両側にある非選択ワード線を非選択電圧ＶＷＬＵに固定する。これにより、選択ワード線の選択電圧ＶＷＬが非選択ワード線に与える影響を小さくし、非選択ワード線に接続されたメモリセルへのディスターブを抑制する。
例えば、各グループの中間部のワード線を選択する場合、選択ワード線の両側の非選択ワード線は、同一グループ内にある。従って、選択グループのみの選択信号線を立ち下げ、その他の非選択グループの選択信号線は、ハイレベルのままでよい。この場合、グローバルワード線の電圧制御によって、選択ワード線の両側の非選択ワード線は、非選択電圧ＶＷＬＵに固定され得る。例えば、グループＧＰ１のワード線ＷＬ５を選択した場合、選択信号線ＳＥＬ１をロウレベルに立ち下げ、他の選択信号線ＳＥＬ０、ＳＥＬ２、ＳＥＬ３はハイレベルのままにする。そして、グローバルワード線ＧＷＬ１を選択電圧ＶＷＬに設定し、グローバルワード線ＧＷＬＢ０、ＧＷＬ２を非選択電圧ＶＷＬＵに設定する。他のグローバルワード線ＧＷＬＡ０、ＧＷＬＡ３、ＧＷＬＢ３は、非選択電圧ＶＷＬＵまたは浮遊状態となっている。これにより、選択ワード線ＷＬ５の両側に隣接する非選択ワード線ＷＬ４、ＷＬ６は、非選択電圧ＶＷＬＵに固定される。よって、選択ワード線ＷＬ５の選択電圧ＶＷＬによって、隣接する非選択ワード線ＷＬ４、ＷＬ６のメモリセルはディスターブを受け難い。その他の非選択ワード線は、選択ワード線ＷＬ５から離間しているので、非選択電圧ＶＷＬＵまたは浮遊状態のいずれでもよい。他の中間部のワード線ＷＬ１、ＷＬ２、ＷＬ６、ＷＬ９、ＷＬ１０、ＷＬ１３、ＷＬ１４が選択された場合についても同様である。つまり、選択ワード線ＷＬ５がグループＧＰ１の中間に位置する場合、選択グループＧＰ１に含まれるトランジスタＴｒ４〜Ｔｒ７は、ワード線ＷＬ４〜ＷＬ７とグローバルワード線をそれぞれ電気的に接続する。一方、選択グループＧＰ１以外の非選択グループＧＰ０、ＧＰ２、ＧＰ３のワード線はグローバルワード線に接続されず、浮遊状態のままとなっている。
一方、選択ワード線が選択グループの端部にある場合、選択ワード線の片側に隣接する非選択ワード線は、選択グループに隣接する他のグループに属する。従って、選択ワード線に隣接する非選択グループの選択信号線も立ち下げる必要がある。つまり、選択グループのワード線だけでなく、選択ワード線に隣接する非選択グループ（隣接グループ）のトランジスタも、その隣接グループに含まれるワード線とグローバルワード線とを電気的に接続する。
例えば、図４は、グループＧＰ１の端部ワード線ＷＬ７を選択する場合の様子を示す図である。グループＧＰ１が選択グループである場合、選択信号線ＳＥＬ１がロウレベルに立ち下がる。また、ワード線ＷＬ７は、選択グループＧＰ１の端部にあるワード線である。従って、選択ワード線ＷＬ７に隣接する非選択グループＧＰ２の選択信号線ＳＥＬ２も立ち下げる。これにより、グループＧＰ１、ＧＰ２のワード線ＷＬ４〜ＷＬ１１がグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＢＬ１、ＧＢＬ２、ＧＷＬＡ３、ＧＷＬＢ３のいずれかに接続される。
このとき、選択ワード線ＷＬ７に接続されるグローバルワード線ＧＷＬＢ３には選択電圧ＶＷＬが印加されている。選択ワード線ＷＬ７に隣接する非選択ワード線ＷＬ６、ＷＬ８に接続されるグローバルワード線ＧＷＬ２、ＧＷＬＡ０には、非選択電圧ＶＷＬＵが印加されている。その他のグローバルワード線ＧＷＬＢ０、ＧＷＬ１、ＧＷＬＡ３は、非選択電圧ＶＷＬＵまたは浮遊状態のいずれでもよい。
これにより、選択ワード線ＷＬ７には選択電圧ＶＷＬが印加され、選択ワード線ＷＬ７の両側に隣接する非選択ワード線ＷＬ６、ＷＬ８には非選択電圧ＶＷＬＵが印加される。選択グループＧＰ１およびＧＰ２のその他のワード線ＷＬ４、ＷＬ５、ＷＬ９〜ＷＬ１１は、非選択電圧ＶＷＬＵまたは浮遊状態になっている。さらに、選択信号線ＳＥＬ０、ＳＥＬ３は、ハイレベルのままである。従って、非選択グループＧＰ０、ＧＰ３のワード線は、グローバルワード線から電気的に切断されており、電気的に浮遊状態となっている。即ち、選択ワード線ＷＬ７、その両側に隣接する非選択ワード線ＷＬ６、ＷＬ８以外の非選択ワード線は、電気的に浮遊状態となっている。
このように、選択ワード線ＷＬ７に隣接する２つの非選択ワード線ＷＬ６、ＷＬ８は、非選択電圧ＶＷＬＵに固定される。これにより、選択ワード線ＷＬ７と非選択ワード線ＷＬ６、ＷＬ８との容量結合が抑制され、選択ワード線ＷＬ７の選択電圧ＶＷＬは、それに隣接する非選択ワード線ＷＬ６、ＷＬ８にあまり影響しない。その結果、非選択ワード線ＷＬ６、ＷＬ８に接続されたメモリセルに対するディスターブが抑制される。その他の非選択ワード線ＷＬ０〜ＷＬ５、ＷＬ９〜ＷＬ１５は、選択ワード線ＷＬ７には直接隣接していないため、非選択電圧ＶＷＬＵに固定されていても、浮遊状態であってもよい。
ここで、各グループＧＰ０〜ＧＰ３の一端にあるワード線ＷＬ０、ＷＬ４、ＷＬ８、ＷＬ１２に対応するグローバルワード線は、ＧＷＬＡ０およびＧＷＬＢ０の２本に分割されている。また、各グループＧＰ０〜ＧＰ３の他端にあるワード線ＷＬ３、ＷＬ７、ＷＬ１１、ＷＬ１５に対応するグローバルワード線も、ＧＷＬＡ３およびＧＷＬＢ３の２本に分割されている。
図示しないが、もし、各グループＧＰ０〜ＧＰ３の端部にあるワード線ＷＬ３、ＷＬ７、ＷＬ１１、ＷＬ１５に対応するグローバルワード線が１本（ＧＷＬ３とする）である場合、ワード線ＷＬ３、ＷＬ７、ＷＬ１１、ＷＬ１５は、１本の共通のグローバルワード線ＧＷＬ３に接続されることになる。この場合、グループＧＰ１の端部のワード線ＷＬ７が選択されると、グローバルワード線ＧＷＬ３は、選択ワード線ＷＬ７だけでなく、非選択グループＧＰ２のワード線ＷＬ１１にも接続される。従って、選択ワード線ＷＬ７に隣接する非選択グループＧＰ２のワード線ＷＬ８〜ＷＬ１１をグローバルワード線に接続すると、グローバルワード線ＧＷＬ３の選択電圧ＶＷＬが選択ワード線ＷＬ７だけでなく、非選択ワード線ＷＬ１１にも印加されてしまう。この場合、非選択ワード線ＷＬ１１に接続されたメモリセルがディスターブを受けてしまう。
このような現象は、グループの一端のワード線ＷＬ４が選択された場合も同様に生じる。もし、各グループＧＰ０〜ＧＰ３の端部にあるワード線ＷＬ０、ＷＬ４、ＷＬ８、ＷＬ１２に対応するグローバルワード線が１本（ＧＷＬ０とする）である場合、ワード線ＷＬ０、ＷＬ４、ＷＬ８、ＷＬ１２は、１本の共通のグローバルワード線ＧＷＬ０に接続されることになる。この場合、グループＧＰ１の端部のワード線ＷＬ４が選択された場合に、グローバルワード線ＧＷＬ０は、選択ワード線ＷＬ４だけでなく、非選択グループＧＰ０のワード線ＷＬ０にも接続される。従って、選択ワード線ＷＬ４に隣接する非選択グループＧＰ０のワード線ＷＬ０〜ＷＬ３をグローバルワード線に接続すると、グローバルワード線ＧＷＬ０の選択電圧ＶＷＬが選択ワード線ＷＬ４だけでなく、非選択ワード線ＷＬ０にも印加されてしまう。この場合、非選択ワード線ＷＬ０に接続されたメモリセルがディスターブを受けてしまう。
これに対し、本実施形態による半導体記憶装置では、各グループＧＰ０〜ＧＰ３の一端にあるワード線ＷＬ０、ＷＬ４、ＷＬ８、ＷＬ１２に対応するグローバルワード線は、ＧＷＬＡ０およびＧＷＬＢ０の２本に分割されている。さらに、各グループＧＰ０〜ＧＰ３の他端にあるワード線ＷＬ３、ＷＬ７、ＷＬ１１、ＷＬ１５に対応するグローバルワード線も、ＧＷＬＡ３およびＧＷＬＢ３の２本に分割されている。そして、互いに隣接する任意の２つのグループにおける端部のワード線は、互いに異なるグローバルワード線（ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ３、ＧＷＬＢ３）に接続される。従って、選択グループに隣接する非選択グループのワード線をグローバルワード線に接続しても、選択電圧ＶＷＬが選択ワード線以外の非選択ワード線に印加されることはない。例えば、図３において、選択ワード線ＷＬ７に隣接する２つの非選択ワード線ＷＬ６、ＷＬ８を非選択電圧ＶＷＬＵに固定するために、隣接する非選択グループＧＰ２のワード線ＷＬ８〜ＷＬ１１をグローバルワード線に接続する。この場合、選択ワード線ＷＬ７および非選択ワード線ＷＬ１１は、互いに異なるグローバルワード線ＧＷＬＢ３、ＧＷＬＡ３にそれぞれ接続される。従って、選択電圧ＶＷＬは選択ワード線ＷＬ７にのみ印加され、非選択ワード線ＷＬ１１には印加されない。よって、選択ワード線ＷＬ７に隣接する非選択ワード線ＷＬ６、ＷＬ８を非選択電圧ＶＷＬＵに固定しつつ、非選択ワード線ＷＬ１１に接続されたメモリセルのディスターブを抑制することができる。
選択ワード線がＷＬ４の場合も同様である。選択ワード線ＷＬ４に隣接する２つの非選択ワード線ＷＬ３、ＷＬ５を非選択電圧ＶＷＬＵに固定するために、隣接する非選択グループＧＰ０のワード線ＷＬ０〜ＷＬ３をグローバルワード線に接続する。この場合、選択ワード線ＷＬ４および非選択ワード線ＷＬ０は、互いに異なるグローバルワード線ＧＷＬＢ０、ＧＷＬＡ０にそれぞれ接続される。従って、選択電圧ＶＷＬは選択ワード線ＷＬ４にのみ印加され、非選択ワード線ＷＬ０には印加されない。よって、選択ワード線ＷＬ４に隣接する非選択ワード線ＷＬ３、ＷＬ５を非選択電圧ＶＷＬＵに固定しつつ、非選択ワード線ＷＬ０に接続されたメモリセルのディスターブを抑制することができる。
本実施形態によれば、簡単化の為に、ワード線（ビット線）の総数が１６本で、それが４つのグループに分かれている例を示した。この場合、各グループは、４本のワード線で構成されている。しかし、より多数のワード線が１グループとして構成されることが可能である。例えば、１０２４本のワード線が３２グループに分割されている場合、各グループ内のワード線の数ｍは、３２本である。この場合、グローバルワード線は、少なくとも３４本設ければよい。従って、本実施形態による半導体記憶装置のレイアウト面積は、ワード線（ビット線）の総数が増えたとしても、さほど増大せず、半導体記憶装置のチップサイズに与える影響は小さい。違う言い方をすれば、本実施形態による半導体記憶装置においては、ワード線（ビット線）の総数が増えた場合のチップサイズに与える影響を、相対的に小さく抑制することが可能になる。従って、本実施形態による半導体記憶装置は、面積の増体を抑制しつつ、選択電圧による非選択ワード線へのディスターブ（電圧変動）を抑制することができる。
尚、各グループＧＰ０〜ＧＰ３の一端または他端にある端部ワード線に対応するグローバルワード線は、それぞれ２本に分割されている。しかし、端部ワード線に対応するグローバルワード線は、隣接するグループにおいて共有されない限り、３本以上に分割されていても構わない。
上記構成および機能は、ロウデコーダＲＤだけでなく、カラムデコーダＣＤにも適用可能である。カラムデコーダＣＤに適用する場合、“ワード線”に代えて、“ビット線”と換言すればよい。
（変形例）
図５は、第１実施形態の変形例によるロウデコーダＲＤ内のマルチプレクサＭＵＸの構成例を示す回路図である。本変形例では、グループＧＰ１、ＧＰ３のワード線とグローバルワード線との接続関係が第１実施形態のそれと異なる。グループＧＰ０では、ワード線ＷＬ０〜ＷＬ３は、それぞれ昇順（ＧＷＬＡ０、ＧＷＬ１、ＧＷＬ２、ＧＷＬＡ３の順）にグローバルワード線に接続されている。グループＧＰ２でも同様に昇順にグローバルワード線に接続されている。一方、グループＧＰ１では、ワード線ＷＬ４〜ＷＬ７は、それぞれ降順（ＧＷＬＢ３、ＧＷＬ２、ＧＷＬ１、ＧＷＬＢ０の順）にグローバルワード線に接続されている。
各グループＧＰ０〜ＧＰ３の一端または他端にある端部ワード線に対応するグローバルワード線は、それぞれ２本に分割されている点は、第１実施形態と同様である。このような構成であっても、第１実施形態と同様に動作することができる。
例えば、グループＧＰ１のワード線ＷＬ７を選択する場合、グループＧＰ１、ＧＰ２がグローバルワード線に接続される。そして、選択ワード線ＷＬ７に接続されるグローバルワード線ＧＷＬＢ０を選択電圧ＶＷＬに設定する。選択ワード線ＷＬ７に隣接する非選択ワード線ＷＬ６、ＷＬ８に接続されるグローバルワード線ＧＷＬ１、ＧＷＬＡ０は、非選択電圧ＶＷＬＵに設定される。その他のグローバルワード線は、非選択電圧ＶＷＬＵまたは浮遊状態のいずれでもよい。これにより、選択ワード線ＷＬ７に選択電圧ＶＷＬを印加しつつ、それに隣接する非選択ワード線ＷＬ６、ＷＬ８は非選択電圧ＶＷＬＵに固定される。よって、非選択ワード線ＷＬ６、ＷＬ８に接続されたメモリセルは、選択ワード線ＷＬ７からのディスターブ（電圧変動）を受け難くなる。また、その他の非選択ワード線は、選択ワード線ＷＬ７から離間しているので、電気的に浮遊状態であるものの、選択ワード線ＷＬ７からのディスターブ（電圧変動）を受け難い。
本変形例のその他の構成および動作は、第１実施形態の構成および動作から容易に理解できる。従って、本変形例は、第１実施形態と同様の効果を得ることができる。
（第２実施形態）
図６は、第２実施形態によるロウデコーダＲＤ内のマルチプレクサＭＵＸの構成例を示す回路図である。第２実施形態によるロウデコーダＲＤは、選択ワード線の両側に隣接する２本ずつの非選択ワード線（計４本の非選択ワード線）を非選択電圧ＶＷＬＵに固定する。その他の非選択ワード線は、非選択電圧ＶＷＬＵまたは浮遊状態のいずれでもよい。
第２実施形態では、１６本のワード線ＷＬが、８本ずつ、２つのグループＧＰ０、ＧＰ１に分割されている。即ち、第２実施形態では、ｍ＝８である。
グローバル信号線としてのグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＢＬ２〜ＧＢＬ５、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７が、ワード線ＷＬ全体（全グループＧＰ０、ＧＰ１）に対して共通に設けられている。グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＢＬ２〜ＧＢＬ５、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７は、１つのグループ内に含まれるワード線ＷＬの数に４を足した数（即ち、ｍ＋４本）だけ設けられている。例えば、本実施形態では、８本のワード線ＷＬが各グループＧＰ０、ＧＰ１のそれぞれに含まれており、１２本のグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＢＬ２〜ＧＢＬ５、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７がグループＧＰ０、ＧＰ１に対して共通に設けられている。
グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０は、隣接する２つのグループの一端に位置するワード線にそれぞれ対応している。例えば、グローバルワード線ＧＷＬＡ０は、グループＧＰ０の一端のワード線ＷＬ０に対応しており、トランジスタＴｒ０を介してワード線ＷＬ０に接続されている。グローバルワード線ＧＷＬＢ０は、グループＧＰ０に隣接するグループＧＰ１の一端のワード線ＷＬ８に対応しており、トランジスタＴｒ８を介してワード線ＷＬ８に接続されている。
グローバルワード線ＧＷＬＡ１、ＧＷＬＢ１は、隣接する２つのグループの一端から２番目に位置するワード線にそれぞれ対応している。例えば、グローバルワード線ＧＷＬＡ１は、グループＧＰ０の一端から２番目のワード線ＷＬ１に対応しており、トランジスタＴｒ１を介してワード線ＷＬ１に接続されている。グローバルワード線ＧＷＬＢ１は、グループＧＰ０に隣接するグループＧＰ１の一端から２番目のワード線ＷＬ９に対応しており、トランジスタＴｒ９を介してワード線ＷＬ９に接続されている。
グローバルワード線ＧＷＬＡ７、ＧＷＬＢ７は、隣接する２つのグループの他端に位置するワード線にそれぞれ対応している。例えば、グローバルワード線ＧＷＬＡ７は、グループＧＰ０の他端のワード線ＷＬ７に対応しており、トランジスタＴｒ７を介してワード線ＷＬ７に接続されている。グローバルワード線ＧＷＬＢ７は、グループＧＰ０に隣接するグループＧＰ１の他端のワード線ＷＬ１５に対応しており、トランジスタＴｒ１５を介してワード線ＷＬ１５に接続されている。
グローバルワード線ＧＷＬＡ６、ＧＷＬＢ６は、隣接する２つのグループの他端から２番目に位置するワード線にそれぞれ対応している。例えば、グローバルワード線ＧＷＬＡ６は、グループＧＰ０の他端から２番目のワード線ＷＬ６に対応しており、トランジスタＴｒ６を介してワード線ＷＬ６に接続されている。グローバルワード線ＧＷＬＢ６は、グループＧＰ０に隣接するグループＧＰ１の他端から２番目のワード線ＷＬ１４に対応しており、トランジスタＴｒ１４を介してワード線ＷＬ１４に接続されている。
グループＧＰ０の両側２本ずつのワード線ＷＬ０、ＷＬ１、ＷＬ６、ＷＬ７は、それぞれ異なるグローバルワード線に接続され、かつ、それに隣接するグループＧＰ１の両側２本ずつのワード線ＷＬ８、ＷＬ９、ＷＬ１４、ＷＬ１５ともグローバルワード線を共有していない。
このように、グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７は、各グループの両側２本ずつのワード線に対して設けられている。尚且つ、グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７は、隣接する２つのグループ内において同一ワード線には接続されず、互いに異なるワード線に接続される。グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７は、隣接する２つのグループには共有されていないが、１つ置きに配置された複数のグループで共有されていてもよい。これにより、グローバルワード線は、隣接する２つのグループの両側２本ずつのワード線に対して分割されているが、グローバルワード線の本数を極力少なくすることができる。
さらに、各グループの両端以外の中間のワード線ＷＬ２〜ＷＬ５、ＷＬ１０〜ＷＬ１３は、隣接する任意の２つのグループにおいてグローバルワード線ＧＷＬ２〜ＧＷＬ５を共有している。また、同一グループ内では、ワード線は、それぞれ異なるグローバルワード線ＧＷＬ２〜ＧＷＬ５に接続されている。例えば、グループＧＰ０の中間のワード線ＷＬ２〜ＷＬ５は、それぞれグローバルワード線ＧＷＬ２〜ＧＷＬ５に接続され、グループＧＰ１の中間ワード線ＷＬ１０〜ＷＬ１３は、それぞれグローバルワード線ＧＷＬ２〜ＧＷＬ５に接続されている。グループＧＰ０、ＧＰ１のワード線ＷＬ２、ＷＬ１０は、グローバルワード線ＧＷＬ２に共通に接続され、ワード線ＷＬ３、ＷＬ１１は、グローバルワード線ＧＷＬ３に共通に接続され、ワード線ＷＬ４、ＷＬ１２は、グローバルワード線ＧＷＬ４に共通に接続され、ワード線ＷＬ５、ＷＬ１３は、グローバルワード線ＧＷＬ５に共通に接続されている。
各グループＧＰ０、ＧＰ１は、互いに異なるグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＷＬ２〜ＧＷＬ５、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７に接続されたワード線ＷＬのグループである。尚且つ、８本のグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７は、各グループＧＰ０、ＧＰ１の両側２本ずつのワード線（ＷＬ０、ＷＬ１、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１４、ＷＬ１５）に対応して設けられている。よって、グローバルワード線の数（ｊ）は、各グループに含まれるワード線ＷＬの数（後述の式１のｍ）に４を足した数（ｍ＋４）かそれ以上である。即ち、式２が成立する。
ｊ≧ｍ＋４ （式２）
各グループＧＰ０、ＧＰ１内のワード線ＷＬ０〜ＷＬ７、ＷＬ８〜ＷＬ１５は、グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＷＬ２〜ＧＷＬ５、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７のいずれかに、トランジスタＴｒ０〜Ｔｒ１５を介して接続されている。トランジスタＴｒ０〜Ｔｒ１５は、ワード線ＷＬ０〜ＷＬ１５のそれぞれに対応して１つずつ設けられており、ワード線ＷＬ０〜ＷＬ１５とグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＷＬ２〜ＧＷＬ５、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７との間に接続されている。トランジスタＴｒ０〜Ｔｒ１５の構成は、第１実施形態のそれと同様でよい。
グローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＷＬ２〜ＧＷＬ５、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７は、そのうち１本が選択電圧ＶＷＬを伝達し、その他のグローバルワード線は非選択電圧ＶＷＬＵに維持されるか、電気的に浮遊状態となっている。第２実施形態では、非選択電圧ＶＷＬＵは、選択ワード線の両側に隣接した２本ずつの非選択ワード線（隣接ワード線）に接続されたグローバルワード線に印加される。選択ワード線からさらに離間する非選択ワード線に接続されたグローバルワード線は、電気的に浮遊状態でよい。
選択信号線ＳＥＬ０、ＳＥＬ１は、グループＧＰ０、ＧＰ１のそれぞれに対応して設けられており、対応するグループＧＰ０、ＧＰ１に含まれるトランジスタＴｒ０〜Ｔｒ７、Ｔｒ８〜Ｔｒ１５のゲート電極にそれぞれ共通に接続されている。これにより、トランジスタＴｒ０〜Ｔｒ１５は、グループＧＰ０、ＧＰ１ごとに駆動される。選択信号線ＳＥＬ０、ＳＥＬ１の電圧は、周辺回路ＰＣによって立ち上げ、あるいは、立ち下げられる。尚、選択信号線ＳＥＬ０、ＳＥＬ１は、ロウアクティブである。
第２実施形態によれば、ロウデコーダＲＤは、選択ワード線の両側２本ずつの非選択ワード線を非選択電圧ＶＷＬＵに固定する。これにより、選択ワード線の選択電圧ＶＷＬが非選択ワード線に与える影響を小さくし、非選択ワード線に接続されたメモリセルへのディスターブを抑制する。
例えば、各グループの両側２本ずつを除く中間部のワード線を選択する場合、選択ワード線の両側２本ずつの非選択ワード線は、同一グループ内に存在する。従って、選択グループのみの選択信号線を立ち下げ、その他の非選択グループの選択信号線は、ハイレベルのままでよい。この場合、グローバルワード線の電圧制御によって、選択ワード線の両側の非選択ワード線は、非選択電圧ＶＷＬＵに固定され得る。例えば、グループＧＰ０のワード線ＷＬ３を選択した場合、選択信号線ＳＥＬ０をロウレベルに立ち下げ、他の選択信号線ＳＥＬ１はハイレベルのままにする。そして、グローバルワード線ＧＷＬ３を選択電圧ＶＷＬに設定し、グローバルワード線ＧＷＬＡ１、ＧＷＬ２、ＧＷＬ４、ＧＷＬ５を非選択電圧ＶＷＬＵに設定する。他のグローバルワード線は、非選択電圧ＶＷＬＵまたは浮遊状態となっている。これにより、選択ワード線ＷＬ３の両側に隣接する非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４、ＷＬ５は、非選択電圧ＶＷＬＵに固定される。よって、選択ワード線ＷＬ３の選択電圧ＶＷＬによって、その両側に隣接する２本ずつの非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４、ＷＬ５のメモリセルはディスターブを受け難い。その他の非選択ワード線は、選択ワード線ＷＬ３から離間しているので、非選択電圧ＶＷＬＵまたは浮遊状態のいずれでもよい。他の中間部のワード線ＷＬ２、ＷＬ４、ＷＬ５、ＷＬ１０〜ＷＬ１３が選択された場合についても同様である。
一方、選択ワード線が選択グループの両側２本に含まれる場合、選択ワード線の片側に隣接する２本の非選択ワード線の少なくとも１本は、選択グループに隣接する他のグループに属する。従って、選択ワード線に隣接する非選択グループの選択信号線も立ち下げる必要がある。つまり、選択グループのワード線だけでなく、それに隣接する非選択グループのワード線もグローバルワード線に接続される。
例えば、図７は、グループＧＰ０の端から２番目のワード線ＷＬ６を選択する場合の様子を示す図である。グループＧＰ０が選択グループである場合、選択信号線ＳＥＬ０がロウレベルに立ち下がる。また、ワード線ＷＬ６は、選択グループＧＰ０の端から２番目にあるワード線である。従って、選択ワード線ＷＬ６に隣接する非選択グループＧＰ１の選択信号線ＳＥＬ１も立ち下げる。これにより、グループＧＰ０、ＧＰ１のワード線ＷＬ０〜ＷＬ１５がグローバルワード線ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＷＬ２〜ＧＷＬ５、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７のいずれかに接続される。
このとき、選択ワード線ＷＬ６に接続されるグローバルワード線ＧＷＬＡ６には選択電圧ＶＷＬが印加されている。選択ワード線ＷＬ６の両側に隣接する２本ずつの非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８に接続されるグローバルワード線ＧＷＬＢ０、ＧＷＬ４、ＧＷＬ５、ＧＷＬＡ７には、非選択電圧ＶＷＬＵが印加されている。その他のグローバルワード線は、非選択電圧ＶＷＬＵまたは浮遊状態のいずれでもよい。
これにより、選択ワード線ＷＬ６には選択電圧ＶＷＬが印加され、選択ワード線ＷＬ６の両側に隣接する２本ずつの非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８には非選択電圧ＶＷＬＵが印加される。その他のワード線ＷＬ０〜ＷＬ３、ＷＬ９〜ＷＬ１５は、非選択電圧ＶＷＬＵまたは浮遊状態になっている。図示しないが、他の非選択グループの選択信号線はハイレベルのままである。従って、グループＧＰ０、ＧＰ１以外の非選択ワード線は、グローバルワード線から電気的に切断されており、電気的に浮遊状態となっている。即ち、選択ワード線ＷＬ６、その両側のそれぞれに隣接する２本ずつの非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８以外の非選択ワード線は、電気的に浮遊状態となっている。
このように、選択ワード線ＷＬ６の両側に隣接する２本ずつの非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８は、非選択電圧ＶＷＬＵに固定される。これにより、選択ワード線ＷＬ６と非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８との容量結合が抑制され、選択ワード線ＷＬ６の選択電圧ＶＷＬは、それに隣接する非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８にあまり影響しない。その結果、非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８に接続されたメモリセルに対するディスターブが抑制される。その他の非選択ワード線ＷＬ０〜ＷＬ３、ＷＬ９〜ＷＬ１５は、選択ワード線ＷＬ６から離間しているため、非選択電圧ＶＷＬＵに固定されていても、浮遊状態であってもよい。
ここで、各グループＧＰ０、ＧＰ１の一端のワード線ＷＬ０、ＷＬ８に対応するグローバルワード線は、ＧＷＬＡ０およびＧＷＬＢ０の２本に分割されている。各グループＧＰ０、ＧＰ１の一端から２番目のワード線ＷＬ１、ＷＬ９に対応するグローバルワード線は、ＧＷＬＡ１およびＧＷＬＢ１の２本に分割されている。また、各グループＧＰ０、ＧＰ１の他端のワード線ＷＬ７、ＷＬ１５に対応するグローバルワード線も、ＧＷＬＡ７およびＧＷＬＢ７の２本に分割されている。各グループＧＰ０、ＧＰ１の他端から２番目のワード線ＷＬ６、ＷＬ１４に対応するグローバルワード線も、ＧＷＬＡ６およびＧＷＬＢ６の２本に分割されている。
これにより、隣接する２つのグループＧＰ０、ＧＰ１の両側の２本ずつのワード線は、互いに異なるグローバルワード線（ＧＷＬＡ０、ＧＷＬＢ０、ＧＷＬＡ１、ＧＷＬＢ１、ＧＷＬＡ６、ＧＷＬＢ６、ＧＷＬＡ７、ＧＷＬＢ７）に接続される。従って、選択グループに隣接する非選択グループのワード線をグローバルワード線に接続しても、選択電圧ＶＷＬが選択ワード線以外の非選択ワード線に印加されることはない。例えば、図７において、選択ワード線ＷＬ６の両側に隣接する２本ずつの非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８を非選択電圧ＶＷＬＵに固定するために、隣接する非選択グループＧＰ１のワード線ＷＬ８〜ＷＬ１５をグローバルワード線に接続する。この場合、選択ワード線ＷＬ６は、グループＧＰ１内の非選択ワード線ＷＬ８〜ＷＬ１５とは異なるグローバルワード線に接続される。従って、選択電圧ＶＷＬは選択ワード線ＷＬ６にのみ印加され、グループＧＰ１内の非選択ワード線ＷＬ８〜ＷＬ１５には印加されない。よって、グループＧＰ１内のメモリセルはディスターブを受けない。
隣接する２つのグループＧＰ０、ＧＰ１の両側の２本ずつのワード線のうち任意のワード線が選択された場合も同様である。
第２実施形態のその他の構成および動作は、第１実施形態と同様でよい。これにより、第２実施形態は、第１実施形態と同様の効果を得ることができる。
また、第２実施形態によれば、各グループは、８本のワード線で構成されている。しかし、各グループをより多数のワード線を含むように構成することも可能である。例えば、１０２４本のワード線が３２グループに分割されている場合、各グループ内のワード線の本数は３２本である。この場合、グローバルワード線は、少なくとも３６本設ければよい。従って、本実施形態による半導体記憶装置のレイアウト面積は、さほど増大せず、半導体記憶装置のチップサイズに与える影響は小さい。
（変形例）
図８は、第２実施形態の変形例によるロウデコーダＲＤ内のマルチプレクサＭＵＸの構成例を示す回路図である。本変形例では、グループＧＰ１のワード線とグローバルワード線との接続関係が第２実施形態のそれと異なる。グループＧＰ０では、ワード線ＷＬ０〜ＷＬ７は、それぞれ昇順（ＧＷＬＡ０、ＧＷＬＡ１、ＧＷＬ２〜ＧＷＬ５、ＧＷＬＡ６、ＧＷＬＡ７の順）にグローバルワード線に接続されている。一方、グループＧＰ１では、ワード線ＷＬ８〜ＷＬ１５は、それぞれ降順（ＧＷＬＢ７、ＧＷＬＢ６、ＧＷＬ５、ＧＷＬ４、ＧＷＬ３、ＧＷＬ２、ＧＷＬＢ１，ＧＷＬＢ０の順）にグローバルワード線に接続されている。
各グループＧＰ０、ＧＰ１の一端または他端の２本ずつワード線に対応するグローバルワード線は、それぞれ４本（計８本）に分割されている点は、第２実施形態と同様である。このような構成であっても、第２実施形態と同様に動作することができる。
例えば、グループＧＰ０のワード線ＷＬ６を選択する場合、グループＧＰ０、ＧＰ１がグローバルワード線に接続される。そして、選択ワード線ＷＬ６に接続されるグローバルワード線ＧＷＬＡ６を選択電圧ＶＷＬに設定する。選択ワード線ＷＬ６の両側に隣接する２本ずつの非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８に接続されるグローバルワード線ＧＷＬ４、ＧＷＬ５、ＧＷＬＡ７、ＧＷＬＢ７は、非選択電圧ＶＷＬＵに設定される。その他のグローバルワード線は、非選択電圧ＶＷＬＵまたは浮遊状態のいずれでもよい。これにより、選択ワード線ＷＬ６に選択電圧ＶＷＬを印加しつつ、その両側に隣接する２本ずつの非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８は非選択電圧ＶＷＬＵに固定される。よって、非選択ワード線ＷＬ４、ＷＬ５、ＷＬ７、ＷＬ８に接続されたメモリセルは、選択ワード線ＷＬ６からのディスターブを受け難くなる。また、その他の非選択ワード線は、選択ワード線ＷＬ６から離間しているので、電気的に浮遊状態であるものの、選択ワード線ＷＬ６からのディスターブ（電圧変動）を受け難い。
本変形例のその他の構成および動作は、第２実施形態の構成および動作から容易に理解できる。従って、本変形例は、第２実施形態と同様の効果を得ることができる。
以上の実施形態は、以下のようなクロスポイント型メモリに適用可能である。
図９は、メモリセルアレイＭＣＡに含まれるメモリセルＭＣと、ビット線ＢＬと、ワード線ＷＬを模式的に示す斜視図である。
図９に示されるように、例えば、複数のビット線ＢＬが間隔を空けて同じ方向に延伸しており、その上方で、複数のワード線ＷＬが間隔を空けて、ビット線ＢＬが延伸する方向と直交する方向に、延伸している。そして、複数のメモリセルＭＣが、複数のビット線ＢＬと複数のワード線ＷＬとの交点に、それぞれ配置される。これにより、複数のメモリセルＭＣが平面視でマトリクス上に配置された、クロスポイント型メモリセルアレイＭＣＡが構成される。
ビット線ＢＬおよびワード線ＷＬが各１層であり、それらの間に一層のメモリセルＭＣが配置される例を示したが、これに限られない。メモリセルＭＣが配置される層をさらに増やし、対応してビット線ＢＬ及び／又はワード線ＷＬの層をさらに増やしてもよい。例えば、図９における複数のワード線ＷＬの上に、間隔を空けて、ワード線ＷＬが延伸する方向と直交する方向に延伸する、複数のビット線ＢＬをさらに設け、複数のワード線ＷＬと上方の複数のビット線ＢＬとの交点に、複数のメモリセルＭＣをさらに配置してもよい。この場合、メモリセルＭＣは２層となり、配線層（ビット線ＢＬの層およびワード線ＷＬの層）は３層となる。また、ビット線ＢＬとワード線ＷＬを互いに入れ替えても構わない。
図１０は、メモリセルアレイＭＣＡの回路構成を模式的に示す図である。各メモリセルＭＣは、対応する１つのワード線ＷＬと、対応する１つのビット線ＢＬとの間に接続される。メモリセルＭＣは、例えば抵抗変化素子ＶＲとスイッチ素子ＳＥを含む。尚、メモリセルＭＣは、抵抗変化型素子に限定されない。
抵抗変化素子ＶＲは、低抵抗状態と高抵抗状態とになることができる。抵抗変化素子ＶＲは、低抵抗状態と高抵抗状態との抵抗状態の違いを利用して、１ビットのデータを保持する。
スイッチ素子ＳＥは、例えば、印加される電圧がしきい値未満である場合に高抵抗状態（オフ状態）となり、印加される電圧がしきい値以上である場合に導通状態（オン状態）となる。これにより、スイッチ素子ＳＥは、整流機能を持つ整流素子として機能する。スイッチ素子ＳＥは、双方向の整流素子であってもよい。
図１１は、メモリセルアレイＭＣＡ、ビット線ＢＬおよびワード線ＷＬの接続関係を模式的に示す図である。メモリセルアレイＭＣＡには、例えば、１６本のビット線ＢＬと１６本のワード線が接続される。ビット線ＢＬとワード線ＷＬは、それぞれ、４本ずつ、４個のグループＧＰに分けられる。なお、ビット線ＢＬとワード線ＷＬの総数がそれぞれ１６本である例を示したが、これに限られない。また、各グループＧＰに含まれるビット線ＢＬとワード線ＷＬの数が４本である例を示したが、これに限られない。例えば、ビット線ＢＬとワード線ＷＬの総数は、例えば１０２４本であってもよい。この場合、ビット線ＢＬとワード線ＷＬが、それぞれ３２本ずつ、３２個のグループＧＰに分けられる構成であってもよい。さらに、１つの半導体記憶装置に、複数のメモリセルアレイＭＣＡが与えられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ メモリチップ、ＭＣＡ メモリセルアレイ、ＣＤ カラムデコーダ、ＲＤ ロウデコーダ、ＳＡ センスアンプ、ＭＵＸ マルチプレクサ、ＷＬＤＲＶ ワード線ドライバ、ＷＬ ワード線、ＧＷＬＡ０等 グローバルワード線、ＧＰ０〜ＧＰ３ グループ、Ｔｒ０〜Ｔｒ１５ トランジスタ、ＳＥＬ０〜ＳＥＬ３ 選択信号線

Claims (10)

  1. ｍ本（ｍは２以上の整数）ずつの複数のグループに分けられた複数の第１信号線と、
    複数の第２信号線と、
    前記複数の第１信号線と前記複数の第２信号線との交点に対応して設けられた複数のメモリセルを有するメモリセルアレイと、
    前記複数の第１信号線のいずれかに選択電圧を印加するｍ＋２本以上のグローバル信号線と、
    前記複数の第１信号線のそれぞれに対応して１つずつ設けられ、前記複数の第１信号線と前記グローバル信号線との間に接続された複数の第１トランジスタと、
    前記複数のグループのそれぞれに対応して設けられ、該対応するグループに含まれる前記第１トランジスタのゲート電極に共通に接続された複数の第１選択信号線とを備え、
    互いに隣接する任意の２つの前記グループのそれぞれの両端に位置する前記第１信号線は、互いに異なる前記グローバル信号線に接続されている、半導体記憶装置。
  2. 前記複数のグループにおいて、それぞれの一端または他端にある前記第１信号線に対応する前記グローバル信号線は、２本以上に分割されている、請求項１に記載の半導体記憶装置。
  3. 前記複数の第１トランジスタは、前記複数のグループから選択された選択グループに含まれる前記第１信号線と前記グローバル信号線とをそれぞれ電気的に接続し、
    前記複数の第１信号線から選択される第１信号線が前記選択グループの端部に位置する場合、前記複数のトランジスタは、選択された前記第１信号線に隣接する隣接グループに含まれる前記第１信号線と前記グローバル信号線もそれぞれ電気的に接続する、請求項１または請求項２に記載の半導体記憶装置。
  4. 前記複数の第１トランジスタは、前記複数のグループから選択された選択グループに含まれる前記第１信号線と前記グローバル信号線とをそれぞれ電気的に接続し、
    前記複数の第１信号線から選択される第１信号線が前記選択グループの中間に位置する場合、前記複数のトランジスタは、前記選択グループに含まれる前記第１信号線と前記グローバル信号線をそれぞれ電気的に接続し、該選択グループ以外の非選択グループの前記第１信号線は前記グローバル信号線に接続しない、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
  5. 前記グローバル信号線は、選択された前記第１信号線に前記選択電圧を印加し、
    前記グローバル信号線は、選択された前記第１信号線の両側に隣接する前記第１信号線に非選択電圧を印加する、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
  6. 前記グローバル信号線は、選択された前記第１信号線およびその両側に隣接する前記第１信号線以外の前記第１信号線を電気的に浮遊状態にする、請求項５に記載の半導体記憶装置。
  7. 前記グローバル信号線は、選択された前記第１信号線に前記選択電圧を印加し、
    前記グローバル信号線は、選択された前記第１信号線の両側のそれぞれに隣接する２本ずつの前記第１信号線に非選択電圧を印加する、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
  8. 前記グローバル信号線は、選択された前記第１信号線およびその両側のそれぞれに隣接する２本ずつの前記第１信号線以外の前記第１信号線を電気的に浮遊状態にする、請求項７に記載の半導体記憶装置。
  9. １つ置きに配置された前記複数のグループの前記第１信号線は、前記グローバル信号線を共有している、請求項１に記載の半導体記憶装置。
  10. 互いに隣接する任意の２つの前記グループのそれぞれの両端に位置する前記第１信号線以外の中間の第１信号線は、前記グローバル信号線を共有している、請求項１に記載の半導体記憶装置。

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11469270B2 (en) 2020-08-19 2022-10-11 Kioxia Corporation Semiconductor storage device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230197140A1 (en) * 2021-12-20 2023-06-22 Micron Technology, Inc. Memory device control schemes, and associated methods, devices, and systems
JP2023184039A (ja) * 2022-06-17 2023-12-28 キオクシア株式会社 半導体記憶装置
US20240071469A1 (en) * 2022-08-23 2024-02-29 Micron Technology, Inc. Memory with single transistor sub-word line drivers, and associated systems, devices, and methods

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8116149B2 (en) * 2009-04-14 2012-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit and method for small swing memory signals
KR101060259B1 (ko) * 2009-06-29 2011-08-30 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 동작 방법
JP2012064258A (ja) * 2010-09-14 2012-03-29 Toshiba Corp 半導体記憶装置
KR102053282B1 (ko) * 2012-08-08 2019-12-06 에스케이하이닉스 주식회사 어드레스 디코더, 그것의 포함하는 반도체 메모리 장치, 그리고 그것의 동작 방법
JP2014075169A (ja) * 2012-10-05 2014-04-24 Toshiba Corp 不揮発性半導体記憶装置
US8958244B2 (en) * 2012-10-16 2015-02-17 Conversant Intellectual Property Management Inc. Split block decoder for a nonvolatile memory device
JP5883494B1 (ja) 2014-11-19 2016-03-15 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR20160061673A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 반도체 메모리 장치 그것의 동작 방법
JP6271460B2 (ja) * 2015-03-02 2018-01-31 東芝メモリ株式会社 半導体記憶装置
JP2018147530A (ja) * 2017-03-03 2018-09-20 東芝メモリ株式会社 半導体記憶装置
JP2021044041A (ja) 2019-09-12 2021-03-18 キオクシア株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11469270B2 (en) 2020-08-19 2022-10-11 Kioxia Corporation Semiconductor storage device

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