KR20100065996A - 플래시 메모리 소자 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자에 관한 것으로, 소스 선택 트렌지스터, 다수의 메모리 셀 및 드레인 선택 트렌지스터가 직렬 연결된 다수의 메모리 블럭들과, 다수의 글로벌 워드라인들과 상기 다수의 워드라인들을 스위칭하는 패스 선택부, 및 상기 다수의 메모리 블럭에 각각 대응하는 블럭 어드레스 신호들에 응답하여 상기 패스 선택부에 블럭 선택 신호를 출력하는 블럭 디코더를 포함하며, 상기 다수의 메모리 셀에 연결되는 다수의 워드라인들은 상기 다수의 메모리 블럭들 마다 공통으로 연결되는 플래시 메모리 소자를 개시한다.
Figure P1020080124610
플래시, 패스 트랜지스터, 면적, 셀 어레이

Description

플래시 메모리 소자{Flash memory device}
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 면적을 감소시켜 소자의 집적도를 개선할 수 있는 플래시 메모리 소자에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다.
이에 따라 플래시 메모리에 관한 연구가 활발히 진행되고 있다. 플래시 메모리는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND형 플래시 메모리는 복수개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨 택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND형 구조가 사용된다.
낸드형 플래시 메모리 소자는 드레인 선택 트랜지스터(Drain Select Transistor)와 소스 선택 트랜지스터(Source Select Transistor) 사이에 16개 또는 32개 단위로 셀들이 스트링(String) 형태로 직렬 연결되어 있다. 동일 워드라인(Word Line)을 공유하고 있는 셀 스트링을 그룹지어 하나의 블럭(Block)으로 정의한다. 이러한 메모리 블럭은 두 쌍씩 대칭적으로 이루어져 있으며, 블럭에 인가되는 전압의 상태에 따라 리드 동작을 위해 선택된 블럭과 선택되지 않은 블럭으로 나뉘게 된다.
이러한 플래시 메모리 소자는 다수의 메모리 블럭마다 하나의 블럭 디코더와 하나의 패스 선택부가 각각 구성되어 글로벌 워드라인과 메모리 블럭의 워드라인들의 스위칭 동작을 제어한다.
이로 인하여 다수의 메모리 블럭을 제어하기 위한 블럭 디코더와 패스 선택부의 갯수가 메모리 블럭의 수만큼 존재하여야 한다. 또한 패스 선택부는 블럭 디코더에서 출력되는 고전압의 블럭 선택 신호에 응답하여 동작하므로 일반적인 트랜지스터보다 사이즈가 큰 고전압 트랜지스터로 제작되어 그 크기가 매우 크다. 이러한 문제점들로 인하여 소자의 집적도에 악영향을 미친다.
본 발명이 이루고자 하는 기술적 과제는 글로벌 워드라인과 메모리 블럭의 다수의 워드라인들의 연결을 제어하는 패스 선택부를 다수의 메모리 블럭이 공유함으로써, 패스 선택부의 사이즈를 감소시키고 패스 선택부를 제어하기 위한 블럭 디코더의 수도 감소시켜 소자의 직접도를 개선할 수 있는 플래시 메모리 소자를 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자는 소스 선택 트렌지스터, 다수의 메모리 셀 및 드레인 선택 트렌지스터가 직렬 연결된 다수의 메모리 블럭들을 포함하며, 상기 다수의 메모리 셀에 연결되는 다수의 워드라인들은 상기 다수의 메모리 블럭들 마다 공통으로 연결된다.
다수의 글로벌 워드라인들과 상기 다수의 워드라인들을 스위칭하는 패스 선택부를 더 포함한다.
상기 다수의 메모리 블럭에 각각 대응하는 블럭 어드레스 신호들에 응답하여 상기 패스 선택부에 블럭 선택 신호를 출력하는 블럭 디코더를 더 포함한다.
상기 블럭 디코더는 상기 블럭 어드레스 신호들 중 적어도 어느 하나가 인에이블되면 상기 블럭 선택 신호를 출력한다.
상기 패스 선택부는 상기 다수의 메모리 블럭들에 공통으로 연결되는 다수의 워드라인과 다수의 글로벌 워드라인들을 각각 스위칭하는 제1 스위칭 소자들, 및 상기 다수의 메모리 블럭들 각각의 소스 선택 라인 및 드레인 선택 라인과 다수의 글로벌 소스 선택 라인들 및 다수의 글로벌 드레인 선택 라인들을 각각 스위칭하는 제2 스위칭 소자들을 포함한다.
상기 다수의 메모리 블럭들 중 적어도 하나 이상이 비선택될 경우, 비선택된 메모리 블럭의 상기 소스 선택 라인 및 상기 드레인 선택 라인에는 접지 전압이 인가되어 상기 소스 선택 트렌지스터 및 상기 드레인 선택 트렌지스터가 턴오프된다.
상기 다수의 메모리 블럭들 각각은 서로 다른 글로벌 소스 선택 라인 및 서로 다른 글로벌 드레인 선택 라인과 상기 패스 선택부를 통해 연결된다.
본 발명의 일실시 예에 따르면, 글로벌 워드라인과 메모리 블럭의 다수의 워드라인들의 연결을 제어하는 패스 선택부를 다수의 메모리 블럭이 공유함으로써, 패스 선택부의 사이즈를 감소시키고 패스 선택부를 제어하기 위한 블럭 디코더의 수도 감소시켜 소자의 직접도를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 회로도이다.
도 1을 참조하면, 본 발명의 일실시 예에 따른 플래시 메모리 소자는 제1 및 제2 메모리 셀 블럭(110 및 120), 패스 선택부(200), 및 블럭 디코더(300)를 포함한다.
제1 및 제2 메모리 셀 블럭(110 및 120) 각각은 드레인 선택 트렌지스터(DST), 다수의 메모리 셀(MC<0∼31>), 및 소스 선택 트렌지스터(SST)가 비트라인(BL)과 공통 소스 라인(CSL) 사이에 직렬 연결된 구조로 형성된다.
제1 및 제2 메모리 셀 블럭(110 및 120)의 다수의 메모리 셀(MC<0∼31>)의 게이트에 각각 연결되는 다수의 워드라인(WL<0~31>)은 소로 공통으로 연결되어 있다. 즉, 제1 메모리 셀 블럭(110)의 메모리 셀(MC<0>)은 제2 메모리 셀 블럭(120)의 메모리 셀(MC<0>)과 동일한 워드라인(WL<0>)을 공유한다.
패스 선택부(200)는 다수의 고전압 트렌지스터(PT)를 포함한다. 좀더 상세하게는 패스 선택부(200)는 다수의 글로벌 워드라인(GWL<0~31>)과 제1 및 제2 메모리 셀 블럭(110 및 120)이 공유하는 다수의 워드라인(WL<0~31>)을 스위칭 시키는 고전압 트렌지스터(PT)들을 포함한다. 또한 제1 메모리 블럭(110)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과 제1 글로벌 드레인 선택 라인(GDSL1) 및 제1 글 로벌 소스 라인(GSSL1)을 각각 스위칭시키는 고전압 트렌지스터(PT)들과, 제2 메모리 블럭(120)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과 제2 글로벌 드레인 선택 라인(GDSL2) 및 제2 글로벌 소스 라인(GSSL2)을 각각 스위칭시키는 고전압 트렌지스터(PT)들을 포함한다.
참고적으로 본원 발명의 실시 예에서는 메모리 블럭의 수 만큼 글로벌 드레인 선택 라인과 글로벌 소스 선택 라인을 구성하여 메모리 블럭을 각각 제어하는 것이 바람직하다. 이에 대해서 후술하도록 한다.
블럭 디코더(300)는 다수의 블럭 어드레스 신호(BA)에 응답하여 고전압의 블럭 선택 신호(BLKWL)를 패스 선택부(200)로 출력한다. 고전압의 블럭 선택 신호(BLKWL)에 응답하여 패스 선택부(200)의 고전압 트렌지스터(PT)들은 턴온되어 글로벌 워드라인(GWL<0~31>)과 제1 및 제2 메모리 셀 블럭(110 및 120)이 공유하는 다수의 워드라인(WL<0~31>)을 스위칭시킨다. 또한 고전압의 블럭 선택 신호(BLKWL)에 응답하여 패스 선택부(200)의 고전압 트렌지스터(PT)들은 턴온되어 제1 메모리 블럭(110)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과 제1 글로벌 드레인 선택 라인(GDSL1) 및 제1 글로벌 소스 라인(GSSL1)을 각각 스위칭시키고, 제2 메모리 블럭(120)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과 제2 글로벌 드레인 선택 라인(GDSL2) 및 제2 글로벌 소스 라인(GSSL2)을 각각 스위칭시킨다.
블럭 디코더(300)는 다수의 블럭 어드레스 신호(BA) 중 제1 및 제2 메모리 블럭(110 및 120)에 대응하는 블럭 어드레스 중 적어도 하나 이상이 인에이블 되면 고전압의 블럭 선택 신호(BLKWL)를 패스 선택부(200)로 출력한다.
도 1을 참조하여 본 발명의 플래시 메모리 소자의 동작을 설명하면 다음과 같다. 일실시 예에 따른 동작 설명은 제1 메모리 블럭(110)을 선택하고 제2 메모리 블럭(120)을 비선택하는 방법을 예로 들어 설명한다.
블럭 디코더(300)에 제1 메모리 블럭(110)에 해당하는 블럭 어드레스 신호(BA)가 인에이블되어 고전압의 블럭 선택 신호(BLKWL)가 생성된다. 이때 제2 메모리 블럭(120)에 해당하는 블럭 어드레스 신호(BA)가 디스에이블되더라도 제1 메모리 블럭(110)에 해당하는 블럭 어드레스 신호(BA)에 응답하여 고전압의 블럭 선택 신호(BLKWL)가 생성된다.
블럭 디코더(300)에서 출력된 블럭 선택 신호(BLKWL)는 패스 선택부(200)의 고전압 트렌지스터(PT)을 턴온시킨다. 이로 인하여 다수의 글로벌 워드라인(GWL<0~31>)과 제1 및 제2 메모리 셀 블럭(110 및 120)이 공유하는 다수의 워드라인(WL<0~31>)은 서로 연결되고, 제1 메모리 블럭(110)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과 제1 글로벌 드레인 선택 라인(GDSL1) 및 제1 글로벌 소스 라인(GSSL1)이 각각 연결되고, 제2 메모리 블럭(120)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과 제2 글로벌 드레인 선택 라인(GDSL2) 및 제2 글로벌 소스 라인(GSSL2)이 각각 연결된다.
이때 비 선택된 제2 메모리 블럭(120)의 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과 각각 연결되는 제2 글로벌 드레인 선택 라인(GDSL2) 및 제2 글로벌 소스 라인(GSSL2)에는 접지 전압이 인가되어 제2 메모리 블럭(120)의 드레인 선택 트렌지스터(DST) 및 소스 선택 트렌지스터(SST)는 턴오프된다. 이로 인하여 제1 메모리 블럭(110)이 선택되어 프로그램 동작을 진행하여 다수의 워드라인(WL<0~31>)에 프로그램 전압이 인가되어도 비선택된 메모리 블럭(120)은 턴오프된 드레인 선택 트렌지스터(DST) 및 소스 선택 트렌지스터(SST)에 의해 채널 부스팅 현상이 발생하여 같이 프로그램되는 현상을 방지할 수 있다.
상술한 바와 같이 본 발명의 일실시 예에 따른 플래시 메모리 소자는 다수의 메모리 블럭이 워드라인을 공유함으로써 글로벌 워드라인과 다수의 메모리 블럭과 연결된 워드라인을 스위칭하는 패스 선택부의 트렌지스터 수가 감소하게 되고, 다수의 메모리 블럭은 하나의 블럭 디코더의 출력 신호에 의해 글로벌 워드라인과 워드라인을 스위칭할 수 있어 블럭 디코더의 수를 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
110, 120 : 메모리 블럭 200 : 패스 선택부
300 : 블럭 디코더

Claims (13)

  1. 소스 선택 트렌지스터, 다수의 메모리 셀 및 드레인 선택 트렌지스터가 직렬 연결된 다수의 메모리 블럭들을 포함하며,
    상기 다수의 메모리 셀에 연결되는 다수의 워드라인들은 상기 다수의 메모리 블럭들 마다 공통으로 연결되는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    다수의 글로벌 워드라인들과 상기 다수의 워드라인들을 스위칭하는 패스 선택부를 더 포함하는 플래시 메모리 소자.
  3. 제 2 항에 있어서,
    상기 다수의 메모리 블럭에 각각 대응하는 블럭 어드레스 신호들에 응답하여 상기 패스 선택부에 블럭 선택 신호를 출력하는 블럭 디코더를 더 포함하는 플래시 메모리 소자.
  4. 제 3 항에 있어서,
    상기 블럭 디코더는 상기 블럭 어드레스 신호들 중 적어도 어느 하나가 인에이블되면 상기 블럭 선택 신호를 출력하는 플래시 메모리 소자.
  5. 제 2 항에 있어서,
    상기 패스 선택부는 상기 다수의 메모리 블럭들에 공통으로 연결되는 다수의 워드라인과 다수의 글로벌 워드라인들을 각각 스위칭하는 제1 스위칭 소자들; 및
    상기 다수의 메모리 블럭들 각각의 소스 선택 라인 및 드레인 선택 라인과 다수의 글로벌 소스 선택 라인들 및 다수의 글로벌 드레인 선택 라인들을 각각 스위칭하는 제2 스위칭 소자들을 포함하는 플래시 메모리 소자.
  6. 제 5 항에 있어서,
    상기 다수의 메모리 블럭들 중 적어도 하나 이상이 비선택될 경우, 비선택된 메모리 블럭의 상기 소스 선택 라인 및 상기 드레인 선택 라인에는 접지 전압이 인가되어 상기 소스 선택 트렌지스터 및 상기 드레인 선택 트렌지스터가 턴오프되는 플래시 메모리 소자.
  7. 제 2 항에 있어서,
    상기 다수의 메모리 블럭들 각각은 서로 다른 글로벌 소스 선택 라인 및 서로 다른 글로벌 드레인 선택 라인과 상기 패스 선택부를 통해 연결되는 플래시 메모리 소자.
  8. 소스 선택 트렌지스터, 다수의 메모리 셀 및 드레인 선택 트렌지스터가 직렬 연결된 제1 및 제2 메모리 블럭; 및
    다수의 글로벌 워드라인들과 상기 다수의 워드라인들을 스위칭하는 패스 선택부를 포함하며,
    상기 제1 및 제2 메모리 블럭은 다수의 워드라인들을 공유하는 플래시 메모리 소자.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 메모리 블럭에 각각 대응하는 블럭 어드레스 신호들에 응답하여 상기 패스 선택부에 블럭 선택 신호를 출력하는 블럭 디코더를 더 포함하는 플래시 메모리 소자.
  10. 제 9 항에 있어서,
    상기 블럭 디코더는 상기 블럭 어드레스 신호들 중 적어도 어느 하나가 인에이블되면 상기 블럭 선택 신호를 출력하는 플래시 메모리 소자.
  11. 제 8 항에 있어서,
    상기 패스 선택부는 상기 제1 및 제2 메모리 블럭에 공통으로 연결되는 다수의 워드라인들과 다수의 글로벌 워드라인들을 각각 스위칭하는 제1 스위칭 소자들; 및
    상기 제1 및 제2 메모리 블럭 각각의 소스 선택 라인 및 드레인 선택 라인과 제1 및 제2 글로벌 소스 선택 라인 및 제1 및 제2 글로벌 드레인 선택 라인들을 각각 스위칭하는 제2 스위칭 소자들을 포함하는 플래시 메모리 소자.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 메모리 블럭 중 하나 이상이 비선택될 경우, 비선택된 메모리 블럭의 상기 소스 선택 라인 및 상기 드레인 선택 라인에는 접지 전압이 인가되어 상기 소스 선택 트렌지스터 및 상기 드레인 선택 트렌지스터가 턴오프되는 플래시 메모리 소자.
  13. 제 8 항에 있어서,
    상기 제1 및 제2 메모리 블럭 각각은 서로 다른 글로벌 소스 선택 라인 및 서로 다른 글로벌 드레인 선택 라인과 상기 패스 선택부를 통해 연결되는 플래시 메모리 소자.
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* Cited by examiner, † Cited by third party
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