KR102271636B1 - 다중 데크 메모리 소자 및 동작 - Google Patents

다중 데크 메모리 소자 및 동작 Download PDF

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KR102271636B1
KR102271636B1 KR1020197006921A KR20197006921A KR102271636B1 KR 102271636 B1 KR102271636 B1 KR 102271636B1 KR 1020197006921 A KR1020197006921 A KR 1020197006921A KR 20197006921 A KR20197006921 A KR 20197006921A KR 102271636 B1 KR102271636 B1 KR 102271636B1
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고지 사꾸이
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마이크론 테크놀로지, 인크.
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Abstract

일부 실시 예가 기판, 기판 위에 위치되는 제1 메모리 셀 스트링들을 포함하는 제1 메모리 셀 블록, 제1 메모리 셀 스트링들에 결합되는 제1 데이터 라인들, 제1 메모리 셀 블록 위에 위치되는 제2 메모리 셀 스트링들을 포함하는 제2 메모리 셀 블록, 제2 메모리 셀 스트링들에 결합되는 제2 데이터 라인들, 기판 위에 위치되고 제1 데이터 라인들과 장치의 버퍼 회로망 사이에 결합되는 제1 전도성 경로들 및 기판 위에 위치되고 제2 데이터 라인들과 버퍼 회로망 사이에 결합되는 제2 전도성 경로들을 사용하는 장치들 및 방법들을 포함한다. 제1 전도성 경로들 및 제2 전도성 경로들 중 어느 전도성 경로도 제1 및 제2 메모리 셀 블록들에 의해 공유되지 않는다.

Description

다중 데크 메모리 소자 및 동작
우선권 출원
본 출원은 2016년 8월 8일에 출원된 미국 출원 15/231,011호에 대한 우선권의 혜택을 주장하며, 이는 그 전체가 참조로 본 출원에 통합된다.
메모리 소자들은 정보를 저장하기 위해 컴퓨터들 및 많은 전자 제품에 널리 사용된다. 메모리 소자는 많은 메모리 셀을 갖는다. 메모리 소자는 정보를 메모리 셀에 저장하기 위한 기록 동작, 저장된 정보를 판독하기 위한 판독 동작 및 메모리 셀들의 일부 또는 전부로부터 정보(예를 들어, 더 이상 쓸모가 없는 정보)를 소거하기 위한 소거 동작을 수행한다. 메모리 소자 내 메모리 셀들은 일반적으로 메모리 셀 블록들로 편성된다. 메모리 소자는 메모리 동작(예를 들어, 판독, 기록 또는 소거 동작) 동안 메모리 셀 블록들에 액세스하기 위한 액세스 라인들을 갖는다. 또한 메모리 소자는 메모리 셀 블록들에 저장될 또는 그로부터 판독될 정보를 전달하기 위한(예를 들어, 신호 형태로) 데이터 라인들을 갖는다. 그러나, 일부 종래의 메모리 소자는 메모리 소자의 효율 (예를 들어, 스루풋)에 영향을 미칠 수 있는 방식들로 구성된 액세스 라인들 및 데이터 라인들을 갖는다. 따라서, 그러한 종래의 메모리 소자들은 일부 어플리케이션에 적합하지 않을 수 있다.
도 1은 본 출원에 설명된 일부 실시 예에 따른 메모리 소자 형태의 장치의 블록도를 도시한다.
도 2는 본 출원에 설명된 일부 실시 예에 따른 메모리 셀 스트링들의 데크들, 데크들 사이 별개의 액세스 라인들 및 데크들 사이 별개의 데이터 라인들을 포함하는 메모리 소자의 일부분의 블록도를 도시한다.
도 3은 본 출원에 설명된 일부 실시 예에 따른 도 2의 메모리 소자의 구동 회로들 및 버퍼 회로들에 대한 세부 사항들을 포함하는 도 2의 메모리 소자의 일부분의 개략도를 도시한다.
도 4는 본 출원에 설명된 일부 실시 예에 따른 도 2의 메모리 소자의 일부분의 레이아웃을 도시한다.
도 5는 본 출원에 설명된 일부 실시 예에 따른 도 2의 메모리 소자의 일부분의 구조의 측면도를 도시한다.
도 6은 본 출원에 설명된 일부 실시 예에 따른 메모리 셀 스트링들의 데크들, 데크들 사이에 공유된 액세스 라인들 및 데크들 사이 별개의 데이터 라인들을 포함하는 메모리 소자의 개략도를 도시한다.
도 7은 본 출원에 설명된 일부 실시 예에 따른 도 6의 메모리 소자의 구동 회로들 및 버퍼 회로들에 대한 세부 사항들을 포함하는 도 6의 메모리 소자의 일부분의 개략도를 도시한다.
도 8은 본 출원에 설명된 일부 실시 예에 따른 판독, 기록 및 소거 동작들 동안 도 6 및 도 7의 메모리 소자의 일부 신호에 인가되는 예시적인 전압들을 도시한 차트이다.
도 9는 본 출원에 설명된 일부 실시 예에 따른 도 7의 메모리 소자의 변형일 수 있는 메모리 소자의 일부분의 개략도를 도시한다.
도 10은 본 출원에 설명된 일부 실시 예에 따른 판독, 기록 및 소거 동작들 동안 도 9의 메모리 소자의 일부 신호에 인가되는 예시적인 전압들을 도시한 차트이다.
도 1은 본 출원에 설명된 일부 실시 예에 따른 메모리 소자(100) 형태의 장치의 블록도를 도시한다. 메모리 소자(100)는 데크들(1150 및 1151)과 같은 데크들에 배열된 메모리 셀들(102)을 포함하는 메모리 어레이(또는 다수의 메모리 어레이)를 포함하는 소자 부분(101)을 포함할 수 있다. 각각의 데크들(1150 및 1151) 내에, 메모리 셀들(102)은 데크들(1150) 내 메모리 셀 블록들(190) 및 데크들(1151) 내 메모리 셀 블록들(191)과 같은 메모리 셀 블록들에 배열될 수 있다. 메모리 소자(100)의 물리적 구조로, 데크들(1150 및 1151)은 메모리 소자(100)의 기판(예를 들어, 반도체 기판) 위에 수직으로 배열(예를 들어, 서로 위에 적층)될 수 있다. 도 1은 일례로서, 두 개의 데크(1150 및 1151) 및 각각의 데크들 내에 각각 두 개의 메모리 셀 블록(190 및 191)을 갖는 메모리 소자(100)를 도시한다. 메모리 소자(100)는 둘보다 많은 메모리 셀들의 데크 및 각각의 데크들 내에 둘보다 많은 메모리 셀 블록을 가질 수도 있다.
도 1에 도시된 바와 같이, 메모리 소자(100)는 액세스 라인들(150)(워드 라인들을 포함할 수 있는) 및 데이터 라인들(예를 들어, 로컬 데이터 라인들)(170)(비트 라인들을 포함할 수 있는)을 포함할 수 있다. 액세스 라인들(150)은 WLm을 통해 신호들(예를 들어, 워드 라인 신호들)(WL0)을 전달할 수 있다. 데이터 라인들(170)은 BLn0를 통해 신호들(예를 들어, 비트 라인 신호들)(BL00)을 그리고 BLn1을 통해 신호들(BL01)을 전달할 수 있다. 메모리 소자(100)는 액세스 라인들(150)을 사용하여 선택적으로 데크들(1150 및 1151)의 메모리 셀들(102)에 액세스하고 데이터 라인들(170)을 사용하여 선택적으로 데크들(1150 및 1151)의 메모리 셀들(102)과 정보(예를 들어, 데이터)를 교환할 수 있다.
메모리 소자(100)는 라인들(예를 들어, 어드레스 라인들)(103) 상의 어드레스 정보(예를 들어, 어드레스 신호들)(ADDR)를 수신하기 위한 어드레스 레지스터(107)를 포함할 수 있다. 메모리 소자(100)는 어드레스 레지스터(107)로부터의 어드레스 정보를 디코딩할 수 있는 로우 액세스 회로망(108) 및 컬럼 액세스 회로망(109)을 포함할 수 있다. 디코딩된 어드레스 정보에 기초하여, 메모리 소자(100)는 메모리 동작 동안 데크(1150), 데크(1151), 데크들(1150 및 1151) 양자의 어느 메모리 셀들(102)에 액세스할지 결정할 수 있다. 메모리 소자(100)는 데크(1150), 데크(1151) 또는 데크들(1150 및 1151) 양자의 메모리 셀들(102)에서의 정보(예를 들어, 이전에 저장된 정보)를 판독(예를 들어, 감지)하기 위한 판독 동작; 또는 데크(1150), 데크(1151) 또는 데크들(1150 및 1151) 양자의 메모리 셀들(102)에의 정보를 저장(예를 들어, 프로그래밍)하기 위한 기록(예를 들어, 프로그래밍) 동작을 수행할 수 있다. 또한 메모리 소자(100)는 데크(1150), 데크(1151) 또는 데크들(1150 및 1151) 양자의 일부 또는 전부의 메모리 셀(102)에서 정보를 소거하기 위한 소거 동작도 수행할 수 있다.
메모리 소자(100)는 BLn0를 통해 신호들(BL00)과 연관된 데이터 라인들(170)을 사용하여 데크(1150)의 메모리 셀들(102)에 저장될 정보를 제공하거나, 또는 데크(1150)의 메모리 셀들(102)로부터 판독된(예를 들어, 감지된) 정보를 획득할 수 있다. 유사하게, 메모리 소자(100)는 BLn1을 통해 신호들(BL01)과 연관된 동일한 데이터 라인들(170)을 사용하여 데크(1151)의 메모리 셀들(102)에 저장될 정보를 제공하거나, 또는 데크(1151)의 메모리 셀들(102)로부터 판독된(예를 들어, 감지된) 정보를 획득할 수 있다.
메모리 소자(100)는 라인들(104) 상의 제어 신호들에 기초하여 메모리 소자(100)의 메모리 동작들을 제어하도록 구성될 수 있는 제어 유닛(118)을 포함할 수 있다. 라인들(104) 상의 제어 신호들의 예들은 메모리 소자(100)가 어느 동작(예를 들어, 판독, 기록 또는 소거 동작)을 수행할 수 있는지를 나타내는 하나 이상의 제어 신호 및 기타 신호(예를 들어, 칩 인에이블 신호(CE#), 기록 인에이블 신호(WE#))를 포함한다.
메모리 소자(100)는 감지 증폭기들 및 페이지 버퍼 회로들(예를 들어, 데이터 래치들)과 같은 구성요소들을 포함할 수 있는 버퍼 회로망(120)을 포함할 수 있다. 버퍼 회로망(120)은 컬럼 액세스 회로망(109)로부터의 신호들(BL_SEL0 내지 BL_SELn)에 응답할 수 있다. 버퍼 회로망(120)은 데크들(1150 및 1151)의 메모리 셀들(102)로부터 판독된(예를 들어, 판독 동작 동안) 정보의 값을 결정(예를 들어, 감지함으로써)하도록 그리고 정보의 값을 신호들(BL00 내지 BLn0) 및 신호들(BL01 내지 BLn1)의 형태로 라인들(예를 들어, 글로벌 데이터 라인들)(175)에 제공하도록 구성될 수 있다. 또한 버퍼 회로망(120)은 (예를 들어, 기록 동작 동안) 라인들(175) 상의 신호들을 사용하여 라인들(175) 상의 신호들의 값들(예를 들어, 전압 값들)에 기초하여 데크들(1150 및 1151)의 메모리 셀들(102)에 저장될(예를 들어, 프로그래밍될)(예를 들어, 기록 동작 동안) 정보의 값을 결정하도록 구성될 수 있다.
메모리 소자(100)는 데크들(1150 및 1151)과 라인들(예를 들어, I/O 라인들)(105) 사이에서 정보를 교환하기 위한 입력/출력(I/O) 회로망(117)을 포함할 수 있다. 라인들(105) 상의 신호들(DQ0 내지 DQN)은 데크들(1150 및 1151)의 메모리 셀들(102)로부터 판독되거나 그에 저장되는 정보를 나타낼 수 있다. 라인들(105)은 메모리 소자(100) 내에 노드들을 또는 메모리 소자(100)가 존재할 수 있는 패키지 상에 핀들(또는 솔더 볼들)을 포함할 수 있다. 메모리 소자(100) 외부의 다른 소자들(예를 들어, 메모리 제어기 또는 프로세서)은 라인들(103, 104 및 105)을 통해 메모리 소자(100)와 통신할 수 있다.
메모리 소자(100)는 공급 전압들(Vcc 및 Vss)을 포함하여, 공급 전압을 수신할 수 있다. 공급 전압(Vss)은 대지 전위(예를 들어, 대략 제로 볼트 값을 갖는)에서 동작할 수 있다. 공급 전압(Vcc)은 배터리 또는 외부 전원 또는 교류 대 직류(AC-DC) 컨버터 회로망과 같은 외부 전원으로부터 메모리 소자(100)에 공급되는 외부 전압을 포함할 수 있다.
각각의 메모리 셀들(102)은 비트의 부분의 값, 단일 비트의 값 또는 2, 3, 4 또는 다른 수의 비트와 같은 다중 비트의 값을 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 예를 들어, 각각의 메모리 셀들(102)은 단일 비트의 이진 값 "0" 또는 "1"을 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 단일 비트 셀을 때때로 단일 레벨 셀이라 칭한다. 다른 예에서, 각각의 메모리 셀들(102)은 2비트의 4개의 가능한 값 "00", "01", "10",및 "11" 중 하나, 3비트의 8개의 가능한 값 "000", "001", "010", "011", "100", "101", "110" 및 "111" 중 하나, 또는 다른 수의 다중 비트의 다른 값들 중 하나와 같은 다중 비트에 대한 값을 나타내는 정보를 저장하도록 프로그래밍될 수 있다. 다중 비트를 저장할 수 있는 능력을 갖는 셀은 때때로 멀티 레벨 셀(또는 멀티 상태 셀)이라 칭한다.
메모리 소자(100)는 비휘발성 메모리 소자를 포함할 수 있고, 메모리 셀들(102)은 비휘발성 메모리 셀들을 포함할 수 있어, 메모리 셀들(102)은 전원(예를 들어, 전압 Vcc, Vss 또는 양자)이 메모리 소자(100)에서 연결이 끊어질 때 그에 저장된 특정 정보를 유지할 수 있게 된다. 예를 들어, 메모리 소자(100)는 NAND 플래시(예를 들어, 3-차원(3-D)) NAND) 또는 NOR 플래시 메모리 소자와 같은 플래시 메모리 소자, 또는 가변 저항 메모리 소자(예를 들어, 상 변화 메모리 소자 또는 저항 RAM(랜덤 액세스 메모리) 소자와 같은 다른 유형의 메모리 소자일 수 있다.
해당 기술분야에서의 통상의 기술자는 메모리 소자(100)가 본 출원에 설명된 예시적인 실시 예들을 모호하지 않게 하기 위해 도 1에 도시되지 않은 몇몇 다른 구성요소를 포함할 수 있다는 것을 인식할 수 있다. 메모리 소자(100)의 적어도 일부분은 도 2 내지 도 10을 참조하여 후술될 임의의 메모리 소자들과 유사하거나 동일한 구조들 및 동작들을 포함할 수 있다.
도 2는 본 출원에 설명된 일부 실시 예에 따른 데크들(메모리 셀 스트링들의 데크들)(2150 및 2151)을 포함하는 메모리 소자(200)의 일부분의 블록도를 도시한다. 메모리 소자(200)는 도 1의 메모리 소자(100)에 대응할 수 있다. 예를 들어, 데크들(2150 및 2151)은 도 1의 데크들(1150 및 1151)에 각각 대응할 수 있다. 도 2는 메모리 소자(200)(도 4 및 도 5에 도시되고 상세하게 후술될)의 물리적 구조에서, 데크들(2150 및 2151)이 서로 위에 그리고 기판(예를 들어, 반도체 기판) 위에 z 차원에 위치(예를 들어, 형성)(예를 들어, 수직으로 배열)될 수 있음을 나타내기 위한 차원들(x, y 및 z)을 도시한다. z 차원은 x 차원 및 y 차원(x-y 평면에 수직한)에 수직하다.
도 2에 도시된 바와 같이, 데크(2150)는 각각, 신호들(예를 들어, 비트 라인 신호들)(BL00, BL10 및 BL20)을 전달하는 데이터 라인들(2700, 2710 및 2720)을 포함할 수 있다. 각각의 데이터 라인들(2700, 2710 및 2720)은 데크(2150)의 비트 라인을 포함할 수 있는 전도성 라인으로 구성될 수 있다. 데크(2150)는 대응하는 신호들(예를 들어, 워드 라인 신호들)(WL00, WL10, WL20 및 WL30)을 전달할 수 있는 액세스 라인들(2500, 2510, 2520 및 2530)을 포함할 수 있다. 각각의 액세스 라인들(2501, 2511, 2521 및 2531)은 데크(2150)의 워드 라인을 포함할 수 있는 전도성 라인으로 구성될 수 있다.각각의 액세스 라인들(2501, 2511, 2521 및 2531)은 데크(2150)의 워드 라인을 포함할 수 있는 전도성 라인으로 구성될 수 있다. 데크(2150)는 액세스 라인들(2500, 2510, 2520 및 2530)(또는 그의 부분)에 각각 결합될 수 있는 제어 게이트들(예를 들어, 메모리 셀 제어 게이트들)(2400, 2410, 2420 및 2430)을 포함할 수 있다.
데크 (2150)는 각각 신호들(예를 들어, 비트 라인 신호들)(BL01, BL11 및 BL21)을 전달하는 데이터 라인들(2701, 2711 및 2721)을 포함할 수 있다. 각각의 데이터 라인들(2701, 2711 및 2721)은 데크(2151)의 비트 라인을 포함할 수 있는 전도성 라인으로 구성될 수 있다. 데크(2151)는 대응하는 신호들(예를 들어, 워드 라인 신호들)(WL01, WL11, WL21 및 WL31)을 전달할 수 있는 액세스 라인들(2501, 2511, 2521 및 2531)을 포함할 수 있다. 각각의 액세스 라인들(2501, 2511, 2521 및 2531)은 데크(2151)의 워드 라인을 포함할 수 있는 전도성 라인으로 구성될 수 있다. 데크(2151)는 액세스 라인들(2501, 2511, 2521 및 2531)(또는 그의 부분)에 각각 결합될 수 있는 제어 게이트들(예를 들어, 메모리 셀 제어 게이트들)(2401, 2411, 2421 및 2431)을 포함할 수 있다.
도 2는 세 개의 데이터 라인 및 네 개의 액세스 라인(및 네 개의 대응하는 제어 게이트)을 포함하는 각각의 데크(2150 및 2151)를 예로서 도시한다. 데크들(2150 및 2151)의 데이터 라인들 및 액세스 라인들의 수는 달라질 수 있다.
도 2에 도시된 바와 같이, 메모리 소자(200)의 데크들(예를 들어, 2150 및 2151) 중 어느 데크도 메모리 소자(200)의 액세스 라인들(예를 들어, 2500, 2510, 2520, 2530, 2501, 2511, 2521 및 2531)의 액세스 라인(또는 액세스 라인들)을 메모리 소자(200)의 데크들 중의 다른 데크와 공유하지 않는다. 예를 들어, 데크들(2150 및 2151)은 액세스 라인들(2500, 2510, 2520, 2530, 2501, 2511, 2521 및 2531) 중 어느 액세스 라인도 공유하지 않는다(액세스 라인 또는 액세스 라인들을 공유하지 않는다). 그에 따라, 메모리 셀 블록들(290 및 291)이 액세스 라인들(2500, 2510, 2520, 2530, 2501, 2511, 2521 및 2531) 중 어느 액세스 라인도 공유하지 않는다(액세스 라인 또는 액세스 라인들을 공유하지 않는다).
도 2에 도시된 바와 같이, 메모리 소자(200)의 데크들(예를 들어, 2150 및 2151) 중 어느 데크도 메모리 소자(200)의 데이터 라인들(예를 들어, 2700, 2710, 2720, 2701, 2711 및 2721)의 데이터 라인(또는 데이터 라인들)을 메모리 소자(200)의 데크들 중의 다른 데크와 공유하지 않는다. 예를 들어, 데크들(2150 및 2151)은 데이터 라인들(2700, 2710, 2720, 2701, 2711 및 2721) 중 어느 데이터 라인도 공유하지 않고(데이터 라인 또는 데이터 라인들을 공유하지 않는다) 전도성 경로들(2570 및 2571) 중 어느 전도성 경로도 공유하지 않는다(전도성 경로 또는 전도성 경로들을 공유하지 않는다). 그에 따라, 데이터 라인들(2700, 2710, 2720, 2701, 2711 및 2721)의 어느 데이터 라인도 메모리 셀 블록들(290 및 291)에 의해 공유되지 않고, 전도성 경로들(2570 및 2571)의 어느 전도성 경로도 메모리 셀 블록들(290 및 291)에 의해 공유되지 않는다.
도 2에 도시된 바와 같이, 데크(2150)의 데이터 라인들(2700, 2710 및 2720)은 데크(2151)의 데이터 라인들(2701, 2711 및 2721)과 별개이고 그에 결합되어 있지 않다(예를 들어, 전기적으로 연결되어 있지 않다). 그에 따라, 데크(2150 및 2151)의 메모리 셀들에 관해 수행되는(예를 들어, 동시에 수행되는) 메모리 동작(예를 들어, 판독 또는 기록 동작) 동안, 메모리 소자(200)는 데이터 라인들(2700, 2710 및 2720)을 사용하여 데이터 라인들(2701, 2711 및 2721)에 의해 전달되는 정보(예를 들어, 데크(2151)의 메모리 셀들에 저장되거나 그로부터 판독될)와 상이한 정보(예를 들어, 데크(2150)의 메모리 셀들에 저장되거나 그로부터 판독될 정보)를 전달할 수 있다.
도 2에 도시된 바와 같이, 데크(2150)의 액세스 라인들(2500, 2510, 2520 및 2530)은 데크(2151)의 액세스 라인들(2501, 2511, 2521 및 2531)과 별개이고 그에 결합되어 있지 않다(예를 들어, 전기적으로 연결되어 있지 않다). 그에 따라, 메모리 동작(예를 들어, 판독, 기록 또는 소거 동작) 동안, 데크들(2150 및 2151) 중 단지 하나의 데크만이 선택될 수도 있고 또는 데크들(2150 및 2151) 양자가 선택될(예를 들어, 동시에 선택될) 수도 있다. 이는 메모리 소자(200)가 메모리 동작(예를 들어, 판독, 기록 또는 소거 동작) 동안, 데크들(2150 및 2151) 중 단지 하나의 데크만의 또는 데크들(2150 및 2151) 양자의 메모리 셀들에 액세스하고 그에 관해 동작할 수 있게 한다.
도 2에 도시된 바와 같이, 메모리 소자(200)는 구동 회로들(240 및 241), 로우 디코더(249), 버퍼 회로들(220 및 221), 레벨 디코더(219), 데이터 라인들(2700, 2710 및 2720)과 버퍼 회로들(220)에 결합된(예를 들어, 그 사이에 직접 결합된) 전도성 경로들(2570) 및 데이터 라인들(2701, 2711 및 2721)과 버퍼 회로들(221)에 결합된(예를 들어, 그 사이에 직접 결합된) 전도성 경로들(2571)을 포함할 수 있다. 전도성 경로들(2570)은 데이터 라인들(2700, 2710 및 2720)의 부분으로 고려될 수 있다. 전도성 경로들(2571)은 데이터 라인들(2701, 2711 및 2721)의 부분으로 고려될 수 있다.
구동 회로들(240 및 241)은 도 1의 로우 액세스 회로망(108)에 대응할 수 있는 메모리 소자(200)의 로우 액세스 회로망의 부분일 수 있다. 버퍼 회로들(220 및 221)은 도 1의 버퍼 회로망(120)에 대응하고 그와 유사한(또는 동일한) 방식으로 동작할 수 있는 메모리 소자(200)의 버퍼 회로망의 부분일 수 있다. 예를 들어, 버퍼 회로들(220)은 메모리 셀 블록(290)의 메모리 셀들로부터 판독된 정보를 감지하기 위한 감지 증폭기들을 포함할 수 있고, 데이터 래치들은 메모리 셀 블록(290)의 메모리 셀들로부터 판독된 1 비트(또는 다중 비트)의 정보를 저장(예를 들어, 임시로 저장)한다. 유사하게, 버퍼 회로(221)는 메모리 셀 블록(291)의 메모리 셀들로부터 판독된 정보를 감지하기 위한 감지 증폭기들을 포함할 수 있고, 데이터 래치들은 메모리 셀 블록(291)의 메모리 셀들로부터 판독된 1 비트(또는 다중 비트)의 정보를 저장(예를 들어, 임시로 저장)한다.
레벨 디코더(219)는 메모리 소자(200)의 컬럼 액세스 회로망(도 1의 컬럼 액세스 회로망(109)에 대응할 수 있는)의 부분일 수 있다. 레벨 디코더(219)는 ("z" 방향으로 배열되는) 데크들(2150 및 2151)의 각각의 데이터 라인들을 통해 메모리 셀들에 정보를 제공하거나 그로부터 정보를 수신하기 위해 버퍼 회로들(220 및 221)을 활성화시키도록 동작할 수 있다. 그에 따라, 레벨 디코더(219)는 "z" 디코더라 지칭할 수 있다.
도 2에 도시된 바와 같이, 데크들(2150 및 2151)은 유사한 요소들을 갖는다. 따라서 간단함을 위해, 데크들(2150 및 2151) 간 유사한 요소들에 동일한 지정 라벨들(예를 들어, 참조 부호들)이 주어진다. 다음 설명은 데크(2150)에 대한 세부 사항들에 중점을 둔다. 데크(2150)의 요소들은 유사한 설명(간단함을 위해 상세하게 후술되지 않는)을 가질 수 있다.
데크(2150)는 메모리 셀들(210, 211, 212 및 213), 선택 트랜지스터들(예를 들어, 소스 선택 트랜지스터들)(261, 262 및 263) 및 선택 트랜지스터들(예를 들어, 드레인 선택 트랜지스터들)(264, 265 및 266)을 포함한다. 메모리 셀들(210, 211, 212 및 213)은 메모리 셀 스트링들(231 내지 239)과 같은 메모리 셀 스트링들에 배열될 수 있다. 데크(2150)는 신호(SRC0)(예를 들어, 소스 라인 신호)를 전달할 수 있는 라인(2990)을 포함할 수 있다. 라인(2990)은 메모리 소자(200)의 데크(2150)의 소스의 부분(예를 들어, 소스 라인)을 형성할 수 있는 전도성 라인으로 구성될 수 있다.
데크(2150)의 각각의 메모리 셀 스트링들(231 내지 239)은 선택 트랜지스터들(264, 265 및 266) 중 하나를 통해 데이터 라인들(2700, 2710 및 2720) 중 하나에 결합될 수 있다. 또한 데크(2150)의 각각의 메모리 셀 스트링들(231 내지 239)은 선택 트랜지스터들(261, 262 및 263) 중 하나를 통해 라인(2990)에 결합될 수 있다. 예를 들어, 메모리 셀 스트링(231)은 선택 트랜지스터(264)를 통해 데이터 라인(2700)에(스트링(231)을 바로 위에) 그리고 선택 트랜지스터(261)를 통해 라인(2990)에(스트링(231)을 바로 아래에) 결합될 수 있다. 다른 예로, 메모리 셀 스트링(232)은 선택 트랜지스터(265)를 통해 데이터 라인(2700)에(스트링(232)을 바로 위에) 그리고 트랜지스터(262)를 통해 라인(2990)에(스트링(232)을 바로 아래에) 결합될 수 있다. 도 2는 각 메모리 셀 스트링에서의 9개의 메모리 셀 스트링(231 내지 239) 및 4개의 메모리 셀(210, 211, 212 및 213)의 예를 도시한다. 그러나, 데크(2150)의 메모리 셀 스트링들의 수 및 각 메모리 셀 스트링에서의 메모리 셀들의 수는 달라질 수 있다. 또한, 해당 기술분야의 통상의 기술자는 메모리 셀 스트링들(231 내지 239)의 메모리 셀들(210, 211, 212 및 213) 중 메모리 셀들의 일부가 더미 메모리 셀들로 구성될 수 있다는 것을 인식할 것이다. 더미 메모리 셀들은 정보를 저장하도록 구성되지 않는다. 더미 메모리 셀들은 해당 기술분야의 통상의 기술자들에게 알려져 있는 목적들로 구성될 수 있다. 메모리 소자(200)의 일부 예에서, 더미 메모리 셀들은 각각의 메모리 셀 스트링들(231 내지 239)의 두 종단에 하나 또는 두 개(또는 둘보다 많은) 메모리 셀을 포함할 수 있다. 예를 들어, 도 2에서, 더미 메모리 셀들은 각각의 선택 트랜지스터들(261, 262 및 263) 바로 옆 메모리 셀(또는 메모리 셀들) 및/또는 각각의 선택 트랜지스터들(264, 265 및 266) 바로 옆 메모리 셀(또는 메모리 셀들)을 포함할 수 있다.
도 2에 도시된 바와 같이, 상이한 메모리 셀 스트링들(예를 들어, 231 내지 239)의 일부 메모리 셀(예를 들어, 213)은 동일한 제어 게이트(예를 들어, 2430)에 의해 제어될수 있고 동일한 액세스 라인(예를 들어, 2530)에 결합될 수 있다. 이러한 메모리 셀 스트링들(예를 들어, 231 내지 239)의 다른 일부 메모리 셀(예를 들어, 212)은 다른 제어 게이트(예를 들어, 2420)에 의해 제어될 수 있다. 각각의 제어 게이트들(2400, 2410, 2420 및 2430)은 단일 전열판(도 4 및 도 5에 도시됨)으로 구성될 수 있다. 메모리 소자(200)의 메모리 동작 동안, 제어 게이트들(2400, 2410, 2420 및 2430)은 선택된 메모리 셀 스트링들의 메모리 셀들(210, 211, 212 및 213)에 액세스하기 위해 각각의 신호들(WL00, WL10, WL20 및 WL30)을 수신할 수 있다(각각의 액세스 라인들(2500, 2510, 2520 및 2530)을 통해).
도 2에 도시된 바와 같이, 데크(2150)의 선택 트랜지스터들(261, 262 및 263)은 선택 라인(예를 들어, 소스 선택 라인)(2800)에 결합될 수 있다. 데크(2150)의 선택 트랜지스터들(261, 262 및 263)은 선택 라인(2800)에 인가되는 SGS0 신호(예를 들어, 소스 선택 게이트 신호)와 같은 동일한 신호에 의해 제어(예를 들어, 턴 온 또는 턴 오프)될 수 있다. 판독 또는 기록 동작과 같은 메모리 동작 동안, 데크(2150)의 선택 트랜지스터들(261, 262 및 263)은 데크(2150)의 메모리 셀 스트링들(231 내지 239)을 라인(2990)에 결합시키기 위해 턴 온될 수 있다(예를 들어, SGS0 신호를 활성화시킴으로써).
데크(2150)의 선택 트랜지스터들(264, 265 및 266)은 선택 라인들(예를 들어, 드레인 선택 라인들)(2840, 2850 및 2860)에 각각 결합될 수 있다. 데크(2150)의 선택 트랜지스터들(264, 265 및 266)은 대응하는 신호들(SGD00, SGD10, SGD20)(예를 들어, 드레인 선택 게이트 신호들)에 의해 제어(예를 들어, 턴 온 또는 턴 오프)될 수 있다. 메모리 동작(예를 들어, 판독 또는 기록 동작) 동안, 데크(2150)의 선택 트랜지스터들(264, 265 및 266)은 데크(2150)의 메모리 셀 스트링들을 그것들 각각의 데이터 라인들(2700, 2710 및 2720)에 선택적으로 결합시키기 위해 선택적으로 턴 온될 수 있다(예를 들어, 신호들(SGD00, SGD10, SGD20)을 선택적으로 활성화시킴으로써). 데크(2150)의 선택 트랜지스터들(264, 265 및 266)은 데크(2150)의 메모리 셀 스트링들을 그것들 각각의 데이터 라인들(2700, 2710 및 2720)에서 선택적으로 결합 해제시키기 위해 선택적으로 턴 오프될 수 있다(예를 들어, 신호들(SGD00, SGD10, SGD20)을 선택적으로 비활성화시킴으로써).
메모리 동작(예를 들어, 판독 또는 기록 동작) 동안, 한 번에 신호들(SGD00, SGD10, SGD20) 중 단지 하나의 신호만이 활성화될 수 있다(예를 들어, 신호들은 순차적으로 활성화될 것이다). 예를 들어, 메모리 셀 스트링들(231, 234 및 237)로부터 정보를 판독(예를 들어, 감지)하기 위한 판독 동작 동안, 신호(SGD00)가 활성화되어 데크(2150)의 트랜지스터들(264)을 턴 온하고 데크(2150)의 메모리 셀 스트링들(231, 234 및 237)을 데이터 라인들(2700, 2710 및 2720)에 각각 결합시킬 수 있다. 이러한 예에서, 신호들(SGD10 및 SGD20)은 데크(2150)의 메모리 셀 스트링들(232, 235, 238, 233, 236 및 239)을 데이터 라인들(2700, 2710 및 2720)에서 결합 해제시키기 위해 비활성화될 수 있다(신호(SGD00)는 활성화되지만). 다른 예에서, 메모리 셀 스트링들(232, 235 및 238)로부터 정보를 판독하기 위한 판독 동작 동안, 신호(SGD10)가 활성화되어 트랜지스터들(265)을 턴 온하고 메모리 셀 스트링들(232, 235 및 238)을 데이터 라인들(2700, 2710 및 2720)에 각각 결합시킬 수 있다. 신호들(SGD00 및 SGD20)은 메모리 셀 스트링들(231, 234, 237, 233, 236 및 239)을 데이터 라인들(2700, 2710 및 2720)에서 결합 해제시키기 위해 비활성화될 수 있다(신호(SGD10)는 활성화되지만).
상술한 바와 같이, 데크(2151)는 데크(2150)의 요소들과 유사한 요소들을 포함한다. 예를 들어, 도 2에 도시된 바와 같이, 데크(2151)는 메모리 셀 스트링들(231 내지 239), 선택 트랜지스터들(261, 262, 263, 264, 265 및 266), 선택 라인(예를 들어, 소스 선택 라인)(2801) 및 대응하는 신호(SGS1)(예를 들어, 소스 선택 게이트 신호), 라인(2991)(예를 들어, 소스 라인) 및 대응하는 신호(SRC1)(예를 들어, 소스 라인 신호), 선택 라인들(예를 들어, 드레인 선택 라인들)(2841, 2851 및 2861) 및 대응하는 신호들(SGD01, SGD11, SGD21)(예를 들어, 드레인 선택 게이트 신호들을 포함할 수 있다.
각각의 데크들(2150 및 2151)은 각각의 메모리 셀 블록들이 메모리 스트링들을 포함하는 메모리 셀 블록들을 포함할 수 있다. 예를 들어, 데크(2150)는 데크(2150)에 메모리 셀 스트링들(231 내지 239)을 포함하는 메모리 셀 블록(290)을 포함할 수 있고, 데크(2151)는 데크(2151)에 메모리 셀 스트링들(231 내지 239)을 포함하는 메모리 셀 블록(291)을 포함할 수 있다. 메모리 셀 블록(290)은 도 1의 메모리 셀 블록들(190) 중 하나에 대응할 수 있다. 메모리 셀 블록(291)은 도 1의 메모리 셀 블록들(191) 중 하나에 대응할 수 있다. 간단함을 위해, 데크(2150)의 단지 하나의 메모리 셀 블록(290) 및 데크(2151)의 단지 하나의 메모리 셀 블록(291) 이 도 2에 도시되어 있다. 또한, 도 2는 9개의 메모리 셀 스트링(예를 들어, 231 내지 239)을 포함하는 각각의 메모리 셀 블록들(290 및 291)을 예로서 도시한다. 메모리 셀 블록들(290 및 291)에서의 메모리 셀 스트링들의 수는 달라질 수 있다.
본 출원에 설명되는 메모리 소자(예를 들어, 200)의 메모리 셀 블록(예를 들어, 290 또는 291)은 메모리 셀들의 그룹(메모리 셀 블록)에서 전부보다 적은 메모리 셀(또는 대안적으로 메모리 셀 전부)이 선택된 메모리 셀들에 정보를 저장하고(예를 들어, 기록 동작 시) 그로부터 정보를 판독하기 위해(예를 들어, 판독 동작 시) 선택된 메모리 셀들로서 선택될 수 있는 메모리 셀들의 그룹(예를 들어, 210, 211, 212 및 213)이다. 그러나, 메모리 셀들의 그룹에서 전부보다 적은 메모리 셀(예를 들어, 단지 정보를 저장한 메모리 셀들만)이 선택된 메모리 셀들에서 정보를 소거하기 위해(예를 들어, 소거 동작 시) 선택된 메모리 셀들로서 선택되지 않을 수 있다. 소거 동작 시, 메모리 셀들의 그룹에서 몇몇 메모리 셀이 정보를 저장하는 데 이용 가능하다(예를 들어, 메모리 셀들의 그룹에서 몇몇 메모리 셀은 소거 동작 전에 정보를 저장하지 않고 있다) 하더라도 메모리 셀들의 그룹(메모리 셀 블록)에서 모든 메모리 셀이 선택된다(예를 들어, 자동으로 선택된다). 그에 따라, 메모리 셀 블록은 판독 또는 기록 동작 동안 전부보다 적은 메모리 셀(또는 대안적으로 모든 메모리 셀)이 선택될 수 있는 메모리 셀들을 포함한다. 그러나, 소거 동작 시에는, 메모리 셀 블록에서 모든 메모리 셀(전체 메모리 셀 블록의 메모리 셀들)이 선택된다.
메모리 셀 블록(290)은 데크(2150) 내 고유 블록 어드레스(블록-레벨 어드레스)를 포함할 수 있다. 메모리 셀 블록(291)은 데크(2151) 내 고유 블록 어드레스(블록-레벨 어드레스)를 포함할 수 있다. 그러나, 메모리 셀 블록들(290 및 291)은 동일한 블록 어드레스(동일한 블록-레벨 어드레스)를 포함할 수 있다. 예를 들어, 메모리 셀 블록(290)은 데크(2150)의 메모리 셀 블록들의 블록 어드레스들 중에 고유한 블록 어드레스(BK-29)(예를 들어)를 포함할 수 있고, 또한 메모리 셀 블록(291)도 데크(2151)의 메모리 셀 블록들의 블록 어드레스들 중에 고유한 블록 어드레스(BK-29)를 포함할 수 있다. 데크들(2150 및 2151)은 상이한 데크 어드레스들(데크-레벨 어드레스들)을 갖는다. 메모리 동작(예를 들어, 판독, 기록 또는 소거 동작) 동안, 블록-레벨 어드레스 및 데크-레벨 어드레스에 기초하여 메모리 셀 블록들(290 및 291) 중 하나만 또는 메모리 셀 블록들(290 및 291) 양자가 선택될 수 있다. 메모리 셀 블록들(290 및 291)은 동일한 블록 어드레스를 가질 수 있으므로, 메모리 셀 블록들(290 및 291)은 어드레스 정보에 기초하여 메모리 동작 동안 동시에 선택될 수 있다. 이는 메모리 소자(200)의 로우 액세스 회로망, 컬럼 액세스 회로망, 로우 및 컬럼 액세스 회로망을 단순하게 할 수 있다.
메모리 소자(200)는 단일 데크 모드 및 다중 데크(예를 들어, 이중 데크) 모드를 포함하여, 상이한 동작들의 모드들을 포함할 수 있다. 메모리 소자는 단일 데크 모드에서는 단일 데크 동작을 그리고 다중 데크 모드에서는 다중 데크(예를 들어, 이중 데크) 동작을 수행할 수 있다. 특정 메모리 동작 동안 메모리 소자(200)에 의해 수신되는 어드레스 정보는 디코딩되어 그러한 특정 동작의 모드가 단일 데크 모드인지(단일 데크 동작을 수행하기 위한) 또는 다중 데크 모드인지(다중 데크 동작을 수행하기 위한)를 결정할 수 있다. 메모리 소자(200)는 어드레스 정보를 수신기 위한 어드레스 레지스터(도 2에는 도시되지 않으나, 그것은 도 1의 어드레스 레지스터(107)와 유사할 수 있다)를 포함할 수 있다. 어드레스 정보의 디코딩(예를 들어, 로우 디코더(249)에 의해 디코딩됨)은 단일 데크 동작 또는 다중 데크 동작을 위한 정보를 제공할 수 있다.
단일 데크 동작 시, 데크들(2150 및 2151) 중 하나의 데크는 선택(예를 들어, 액세스)될 수 있으나 다른 데크는 선택되지 않을 수 있다(예를 들어, 선택 해제되거나 액세스되지 않을 수 있다). 예를 들어, 단일 데크 동작 시, 데크들(2150)의 메모리 셀 블록(290)이 선택되어 블록(290)에서의 메모리 셀들에 액세스하고 그에 관해 동작할 수 있으나 데크(2151)의 메모리 셀 블록(291)은 선택 해제되어, 블록(291)에서의 메모리 셀들은 액세스되지 않을 수 있게 된다. 일례로서, 단일 데크 동작(예를 들어, 단일 데크 모드로 수행되는) 시 메모리 소자(200)는 메모리 셀 블록(290)의 메모리 셀들(예를 들어, 선택된 메모리 셀 스트링들의 선택된 메모리 셀들)에 액세스하기 위한 메모리 동작(예를 들어, 판독 또는 기록 동작) 동안 메모리 셀 블록(290)이 선택될 경우, 메모리 셀 블록(290)의 데이터 라인들(2700, 2710 및 2720)과 버퍼 회로들(220) 사이에 회로 경로들(예를 들어, 전류 경로들)을 확립(형성)하도록(예를 들어, 전도성 경로들(2570)을 통해) 동작할 수 있다. 이러한 예에서, 메모리 셀 블록(291)은 선택 해제될 수 있다. 그에 따라, 메모리 소자(200)는 메모리 셀 블록(291)의 데이터 라인들(2701, 2711 및 2721)과 버퍼 회로들(221) 사이에는 어느 회로 경로도 확립(예를 들어, 어느 전류 경로도 확립)하지 않을 수 있다.
다중 데크 동작 시, 데크들(2150 및 2151)은 동시에 선택(예를 들어, 동시에 액세스)될 수 있다. 예를 들어, 다중 데크 동작 시, 메모리 셀 블록들(290 및 291)은 동시에 선택되어 메모리 셀 블록들(290 및 291)에서의 메모리 셀들에 액세스하고 그에 관해 동작할 수 있다. 일례로서, 메모리 셀 블록들(290 및 291)이 선택되는(예를 들어, 동일한 판독 동작 또는 동일한 기록 동작에 동시에 선택되는) 다중 데크 동작(예를 들어, 다중 데크 모드로 수행되는) 시, 메모리 소자(200)는 메모리 셀 블록(290)의 데이터 라인들(2700, 2710 및 2720)과 버퍼 회로들(220) 사이에 회로 경로들(예를 들어, 전류 경로들)을 확립(형성)하도록(예를 들어, 전도성 경로들(2570)을 통해) 동작할 수 있다. 이러한 예에서는, 메모리 소자(200)가 메모리 셀 블록(291)의 데이터 라인들(2701, 2711 및 2721)과 버퍼 회로들(221) 사이에도 회로 경로들을 확립할 수 있다(예를 들어, 전도성 경로들(2571)을 통해).
로우 디코더(249)는 어드레스 정보(메모리 소자(200)의 어드레스 레지스터로부터의)를 디코딩하여 디코딩된 로우 어드레스 정보를 획득하도록 동작할 수 있다. 메모리 소자(200)의 트정 동작은 디코딩된 로우 어드레스 정보에 기초하여 단일 데크 동작이거나 다중 데크 동작일 수 있다. 로우 디코더(249)는 동작이 단일 데크 동작일 경우 구동 회로들(240 및 241) 중 단지 하나만을 활성화시키도록 동작(예를 들어, 메모리 셀 블록들(290 및 291) 중 단지 하나만의 메모리 셀들에 액세스하고 그에 관해 동작)할 수 있다. 로우 디코더(249)는 동작이 다중 데크 동작일 경우 구동 회로들(240 및 241) 양자를 활성화시키도록 동작(예를 들어, 메모리 셀 블록들(290 및 291) 양자의 메모리 셀들에 액세스하고 그에 관해 동작)할 수 있다.
메모리 소자(200)는 어드레스 정보에 기초하여 제어 정보(예를 들어, 명령들)를 레벨 디코더(219)에 제공할 수 있다. 그러한 제어 정보는 단일 데크 동작 또는 다중 데크 동작에 대한 정보를 포함할 수 있다. 레벨 디코더(219)는 그러한 제어 정보를 디코딩하여 그에 따라 버퍼 회로들(220 및 221)을 활성화시킬 수 있다. 예를 들어, 동작이 단일 데크 동작(예를 들어, 디코딩된 데크(2150) 및 데크(2151)의 어드레스들 중 단지 하나에 기초)일 경우, 레벨 디코더(219)는 버퍼 회로들(220 및 221) 중 단지 하나만을 활성화시키도록 동작할 수 있다. 동작이 다중 데크 동작(예를 들어, 디코딩된 데크들(2150 및 2151) 양자의 어드레스들에 기초)일 경우, 레벨 디코더(219)는 버퍼 회로들(220 및 221) 양자를 활성화시키도록 동작할 수 있다.
다음 설명은 단일 및 다중 데크 동작들에 대한 상이한 예들을 제공한다. 메모리 소자(200)의 단일 데크 동작(예를 들어, 판독, 기록 또는 소거 동작)의 일례로, 데크(2150)의 메모리 셀 블록(290)이 선택될 수 있으나 데크(2151)의 메모리 셀 블록(291)은 선택 해제된다(선택되지 않는다). 그에 따라, 이러한 예에서, 메모리 소자(200)는 메모리 셀 블록(291)의 메모리 셀들(210, 211, 212 및 213)에 관해서는 동작하지 않을 수 있다. 메모리 소자(200)는 메모리 셀 블록(290)의 메모리 셀들(210, 211, 212 및 213)에 관해 동작하여 메모리 셀 블록(290)의 선택된 메모리 셀들에 정보를 저장하거나(예를 들어, 동작이 기록 동작일 경우), 메모리 셀 블록(290)의 선택된 메모리 셀들로부터 정보를 판독하거나(예를 들어, 동작이 판독 동작일 경우), 또는 메모리 셀 블록(290)의 선택된 메모리 셀들(예를 들어, 모든 메모리 셀)에서 정보를 소거할 수 있다(예를 들어, 동작이 소거 동작일 경우). 이러한 예에서, 로우 디코더(249)는 구동 회로(240)를 활성화시킬 수 있고(예를 들어, 신호(DR_LO)를 활성화시킴으로써) 구동 회로들(241)은 활성화시키지 않을 수 있다(예를 들어, 신호(DR_UP)를 활성화시키지 않음(예를 들어, 비활성화시킴)으로써). 그에 따라, 데크(2150)의 선택된 메모리 셀 스트링들이 액세스되고 데크(2151)의 메모리 셀 스트링들은 액세스되지 않는다. 레벨 디코더(219)는 버퍼 회로들(220)을 활성화시킬 수 있고(예를 들어, 신호(BL_LO)를 활성화시킴으로써) 버퍼 회로들(221)은 활성화시키지 않을 수 있다(예를 들어, 신호(BL_UP)를 활성화시키지 않음(예를 들어, 비활성화시킴)으로써). 그 다음, 버퍼 회로들(220)(이러한 예에서 활성화된 버퍼 회로들), 전도성 경로들(2570) 및 데이터 라인들(2700, 2710 및 2720)을 사용하여 데크(2150)의 메모리 셀 블록(290)에 정보가 저장될 수 있거나(동작이 기록 동작일 경우) 메모리 셀 블록(290)으로부터 정보가 판독될 수 있다(동작이 판독 동작일 경우).
단일 데크 동작(예를 들어, 판독, 기록 또는 소거 동작)의 다른 예에서, 데크(2151)는 선택될 수 있으나 데크(2150)는 선택되지 않는다. 그에 따라, 이러한 예에서, 로우 디코더(249)는 구동 회로(241)를 활성화시킬 수 있고(예를 들어, 신호(DR_UP)를 활성화시킴으로써) 구동 회로(240)는 활성화시키지 않을 수 있다(예를 들어, 신호(DR_LO)를 활성화시키지 않음(예를 들어, 비활성화시킴)으로써). 레벨 디코더(219)는 버퍼 회로들(221)을 활성화시킬 수 있고(예를 들어, 신호(BL_UP)를 활성화시킴으로써) 버퍼 회로들(220)은 비활성화시킬 수 있다(예를 들어, 신호(BL_LO)를 활성화시키지 않음(예를 들어, 비활성화시킴)으로써). 그 다음, 버퍼 회로들(221)(이러한 예에서 활성화된 버퍼 회로들), 전도성 경로들(2571) 및 데이터 라인들(2701, 2711 및 2721)을 사용하여 데크(2151)의 메모리 셀 블록(291)에 정보가 저장될 수 있거나(동작이 기록 동작일 경우) 메모리 셀 블록(291)으로부터 정보가 판독될 수 있다(동작이 판독 동작일 경우).
다중 데크 동작의 예에서, 데크들(2150 및 2151)의 메모리 셀 블록들(290 및 291)은 동시에 선택(예를 들어, 동일한 블록 어드레스에 기초하여 동일한 시간에 선택)되어 메모리 셀 블록들(290 및 291)의 메모리 셀들(210, 211, 212 및 213)에 관해 동작할 수 있다. 이러한 예에서, 메모리 소자(200)는 메모리 셀 블록들(290 및 291)의 메모리 셀들(210, 211, 212 및 213)에 액세스하고 그에 관해 동작하여 메모리 셀 블록들(290 및 291)의 선택된 메모리 셀들에 정보를 저장하거나(예를 들어, 동작이 기록 동작일 경우), 메모리 셀 블록들(290 및 291)의 선택된 메모리 셀들로부터 정보를 판독하거나(예를 들어, 동작이 판독 동작일 경우), 또는 메모리 셀 블록들(290 및 291)의 선택된 메모리 셀들(예를 들어, 모든 메모리 셀)에서 정보를 소거할 수 있다(예를 들어, 동작이 소거 동작일 경우). 이러한 예에서(예를 들어, 판독 또는 기록 동작 시), 로우 디코더(249)는 구동 회로들(240 및 241)을 활성화(예를 들어, 동시에 활성화)시킬 수 있다(예를 들어, 신호들(DR_LO 및 DR_UP)을 동시에 활성화시킴으로써). 레벨 디코더(219)는 버퍼 회로들(220 및 221)을 활성화(예를 들어, 동시에 활성화)시킬 수 있다(예를 들어, 신호들(BL_LO 및 BL_UP)을 동시에 활성화시킴으로써(이는 디코딩된 데크 어드레스에 기초할 수 있다). 그 다음, 메모리 셀 블록들(290 및 291)과 연관된 각각의 버퍼 회로들(220 및 221), 각각의 전도성 경로들(2570 및 2571) 및 각각의 데이터 라인들(2700, 2710, 2720, 2701, 2711 및 2721)을 사용하여 정보(예를 들어, 상이한 정보)가 메모리 셀 블록들(290 및 291)에 동시에 제공되거나(메모리 셀 블록들(290 및 291)에서의 선택된 메모리 셀들에 저장되도록) 또는 메모리 셀 블록들(290 및 291)로부터 동시에 판독될 수 있다.
그 다음, 상술한 바와 같이, 메모리 소자(200)는 데크들마다 별개의 데이터 라인들(예를 들어, 데크(2150)에 대한 데이터 라인들(2700, 2710 및 2720) 및 데크(2151)에 대한 데이터 라인들(2701, 2711 및 2721)), 데크들마다 별개의(예를 들어, 전용의) 구동 회로들(예를 들어, 데크들(2150 및 2151)에 대한 각각 구동 회로들(240 및 241)) 및 데크들마다 별개의(예를 들어, 전용의) 버퍼 회로들(예를 들어, 데크들(2150 및 2151)에 대한 각각 버퍼 회로들(220 및 221))을 포함할 수 있다. 상술한 바와 같은 메모리 소자(200)의 요소들 및 동작들은 그것이 몇몇 종래 메모리 소자에 비해 개선점들을 갖게 할 수 있다. 예를 들어, 메모리 소자(200)의 스루풋(예를 들어, 판독, 기록 및 소거 동작에 대한)이 몇몇 종래 메모리 소자의 스루풋보다 높을 수 있다. 일례로서, 몇몇 종래 메모리 소자와 비교하여, 메모리 소자(200)의 스루풋은 메모리 소자(200)가 두 개의 데크(예를 들어, 2150 및 2151)를 포함할 경우 두 배 더 높거나(2배), 메모리 소자(200)가 네 개의 데크를 포함할 경우 네 배 더 높거나(4배), 또는 메모리 소자(200)가 여덟 개의 데크를 포함할 경우 여덟 배 더 높을 수 있다. 또한, 몇몇 종래 메모리 소자와 비교하여, 메모리 소자(200)에 데크들마다 별개의 데이터 라인들과 함께 데크마다(예를 들어, 2150 및 2151) 별개의 구동 회로들(예를 들어, 240 및 241)을 포함하는 것은 그것이 보다 낮은 커패시턴스(예를 들어, 결합 커패시턴스) 및 보다 작은 블록 크기(각 메모리 셀 블록마다 보다 낮은 보관 용량)을 갖게 할 수 있다.
도 3은 본 출원에 설명된 일부 실시 예에 따른 도 2의 구동 회로들(240 및 241) 및 도 2의 버퍼 회로들(220 및 221)에 대한 세부 사항들을 포함하는 도 2의 메모리 소자(200)의 일부분의 개략도를 도시한다. 도 3에 도시된 바와 같이, 구동 회로(240)는 트랜지스터들(예를 들어, 하이-전압 구동 트랜지스터)(T0)을 포함할 수 있다. 트랜지스터들(T0)은 트랜지스터 게이트(340)(예를 들어, 트랜지스터들(T0)에 공통인 공통 게이트)를 가질 수 있다. 그에 따라, 트랜지스터들(T0)은 동일한 트랜지스터 게이트(예를 들어, 트랜지스터(340))를 사용하여 제어(예를 들어, 동시에 턴 온 또는 동시에 턴 오프)될 수 있다. 구동 회로(241)는 트랜지스터들(예를 들어, 하이-전압 구동 트랜지스터)(T1)을 포함할 수 있다. 트랜지스터들(T1)은 트랜지스터 게이트(341)(예를 들어, 트랜지스터들(T1)에 공통이고 트랜지스터 게이트(340)와는 상이한 공통 게이트)를 가질 수 있다. 그에 따라, 트랜지스터들(T1)은 동일한 트랜지스터 게이트(예를 들어, 트랜지스터 게이트(341))를 사용하여 제어(예를 들어, 동시에 턴 온 또는 동시에 턴 오프)될 수 있다.
메모리 소자(200)는 각각이 신호(예를 들어, 데이터 신호와 상이한 전압 신호)를 전달할 수 있는 전도성 라인들(350, 351, 352, 353 및 354 내지 354i)을 포함할 수 있다. 일례로서, 전도성 라인들(350, 351, 352 및 353)은 각각 신호들(예를 들어, 전압 신호)(V0, V1, V2 및 V3)을 전달할 수 있다.
도 3에 도시된 바와 같이, 일부(예를 들어, 네 개의) 트랜지스터(T0)가 각각, 전도성 라인들(350, 351, 352 및 353)과 액세스 라인들(2500, 2510, 2520 및 2530) 사이에 결합될 수 있다. 일부(예를 들어, 네 개의) 트랜지스터(T1)는 각각, 전도성 라인들(350, 351, 352 및 353)과 액세스 라인들(2501, 2511, 2521 및 2531) 사이에 결합될 수 있다.
단순함을 위해, 도 3은 데크(2150)의 일부 요소와 전도성 라인들(354 내지 354i) 간 연결들(전도성 연결들)을 생략한다. 그러한 연결들은 데크(2150)의 전도성 라인들(354 내지 354i)과 선택 라인(예를 들어, 소스 선택 라인)(2800), 선택 라인들(예를 들어, 드레인 선택 라인들)(2840, 2850 및 2860)과 라인(예를 들어, 소스 라인)(2990) 간 연결들을 포함한다. 유사하게, 단순함을 위해, 도 3은 데크(2151)의 일부 요소와 전도성 라인들(354 내지 354i) 간 연결들(전도성 연결들)을 생략한다. 그러한 연결들은 데크(2151)의 전도성 라인들(354 내지 354i)과 선택 라인(예를 들어, 소스 선택 라인)(2801), 선택 라인들(예를 들어, 드레인 선택 라인들)(2841, 2851 및 2861)과 라인(예를 들어, 소스 라인)(2991) 간 연결들을 포함한다.
구동 회로(240)는 트랜지스터들(T0)을 사용하여 데크(2150)의 각각의 요소들의 전도성 라인들(350, 351, 352, 353 및 354 내지 354i)로부터의 신호들을 제공(예를 들어, 구동)할 수 있다. 예를 들어, 구동 회로(240)는 네 개의 트랜지스터(T0)를 사용하여 각각, 네 개의 대응하는 전도성 라인(350, 351, 352 및 353)으로부터 네 개의 액세스 라인(2500, 2510, 2520 및 2530)으로 신호들(V0, V1, V2 및 V3)을 제공할 수 있다.
구동 회로(241)는 트랜지스터들(T1)을 사용하여 데크(2151)의 각각의 요소들의 전도성 라인들(350, 351, 352, 353 및 354 내지 354i)로부터의 신호들을 제공(예를 들어, 구동)할 수 있다. 예를 들어, 구동 회로(241)는 네 개의 트랜지스터(T1)를 사용하여 데크(2151)의 각각, 네 개의 대응하는 전도성 라인(350, 351, 352 및 353)으로부터 네 개의 액세스 라인(2501, 2511, 2521 및 2531)으로 신호들(V0, V1, V2 및 V3)을 제공할 수 있다.
도 3에 도시된 바와 같이, 트랜지스터 게이트들(340 및 341)은 서로 별개이다. 그에 따라, 구동 회로들(240 및 241)은 트랜지스터 게이트들(340 및 341)을 별개로 사용(예를 들어, 각각의 신호들(DR_LO 및 DR_UP)을 별개로 활성화)하여 트랜지스터들(T0 및 T1)을 제어(예를 들어, 턴 온 또는 턴 오프)할 수 있다. 예를 들어, 메모리 소자(200)의 단일 데크 동작 동안, 데크(2150)가 액세스되도록(메모리 셀 블록(290)의 메모리 셀들(210, 211, 212 및 213)에 관해 동작하도록) 선택되고 데크(2151)는 액세스되도록 선택되지 않는다면, 신호(DR_LO)는 활성화될 수 있으나(예를 들어, 로우 디코더(249)에 의해) 신호(DR_UP)는 활성화되지 않는다(예를 들어, 비활성화된다). 이러한 예에서, 메모리 셀 블록(290)의 액세스 라인들(2500, 2510, 2520 및 2530)과 전도성 라인들(350, 351, 352 및 353) 사이에 회로 경로들(예를 들어, 전류 경로들)을 확립하기 위해(예를 들어, 트랜지스터들(T0)을 통해) 트랜지스터들(T0)은 턴 온될 수 있으나 트랜지스터들(T1)은 턴 오프된다. 이는 신호들(V0, V1, V2 및 V3)이 각각, 액세스 라인들(2500, 2510, 2520 및 2530)에 인가되게 한다(턴 온된 트랜지스터들(T0)을 통해). 이러한 예에서, 메모리 소자(200)는 메모리 셀 블록(291)의 액세스 라인들(2501, 2511, 2521 및 2531)과 전도성 라인들(350, 351, 352 및 353) 사이에 어느 회로 경로도 확립(예를 들어, 어느 전류 경로도 확립)하지 않을 수 있다(트랜지스터들(T1)이 턴 오프되기 때문에). 그에 따라, 이러한 예에서, 액세스 라인들(2501, 2511, 2521 및 2531)에는 신호들(V0, V1, V2 및 V3)이 인가되지 않는다.
다른 예에서, 메모리 소자(200)의 다른 단일 데크 동작 동안, 데크(2151)가 액세스되도록(메모리 셀 블록들(291)의 메모리 셀들(210, 211, 212 및 213)에 관해 동작하도록) 선택되고 데크(2150)는 액세스되도록 선택되지 않는다면, 신호(DRL_UP)는 활성화될 수 있으나(예를 들어, 디코더(249)에 의해) 신호(DR_LO)는 활성화되지 않는다(예를 들어, 비활성화된다). 이러한 예에서, 트랜지스터들(T1)은 턴 온될 수 있으나 트랜지스터들(T0)은 턴 오프된다. 이는 신호들(V0, V1, V2 및 V3)이 각각, 액세스 라인들(2501, 2511, 2521 및 2531)에 인가되게 한다(턴 온된 트랜지스터들(T1)을 통해). 이러한 예에서는, 트랜지스터들(T0)이 턴 오프되기 때문에 액세스 라인들(2500, 2510, 2520 및 2530)에 신호들(V0, V1, V2 및 V3)이 인가되지 않는다.
데크들(2150 및 2151)이 액세스되도록(메모리 셀 블록들(290 및 291)의 메모리 셀들(210, 211, 212 및 213)에 관해 동작하도록) 선택되는 예시적인 메모리 소자(200)의 다중 데크 동작에서는, 신호들(DR_LO 및 DRL_UP)이 활성화될 수 있다(예를 들어, 디코더(249)에 의해). 이러한 예에서는, 트랜지스터들(T0 및 T1)이 턴 온(예를 들어, 동시에 턴 온)된다. 이는 신호들(V0, V1, V2 및 V3)이 각각, 액세스 라인들(2500, 2510, 2520 및 2530)에 그리고 액세스 라인들(2501, 2511, 2521 및 2531)에 인가되게 하는데 이는 트랜지스터들(T0 및 T1)이 턴 온되기 때문이다.
도 3에 도시된 바와 같이, 메모리 소자(200)는 버퍼 회로(320), 버퍼 회로(321) 및 트랜지스터들(320a 및 321a)을 포함할 수 있다. 버퍼 회로(320) 및 트랜지스터(320a)는 도 2의 버퍼 회로들(221)의 부분일 수 있다. 버퍼 회로(321) 및 트랜지스터(321a)는 도 2의 버퍼 회로들(220)의 부분일 수 있다. 버퍼 회로(320)는 버퍼 회로(320)의 감지 증폭기(메모리 셀 블록(290)의 메모리 셀 스트링들(231, 232 및 233)의 메모리 셀들로부터 판독된 정보를 감지하기 위한)의 부분 그리고 메모리 셀 블록(290)의 메모리 셀 스트링들(231, 232 및 233)의 메모리 셀들로부터 판독된 정보의 1 비트(또는 다중 비트)를 저장(예를 들어, 임시로 저장)하기 위한 버퍼 회로(320)의 데이터 래치의 부분일 수 있는 트랜지스터들을 포함할 수 있다(버퍼 회로(320) 내부에). 유사하게, 버퍼 회로(321)는 버퍼 회로(321)의 감지 증폭기(메모리 셀 블록(291)의 메모리 셀 스트링들(231, 232 및 233)의 메모리 셀들로부터 판독된 정보를 감지하기 위한)의 부분 그리고 메모리 셀 블록(291)의 메모리 셀 스트링들(231, 232 및 233)의 메모리 셀들로부터 판독된 정보의 1 비트(또는 다중 비트)를 저장(예를 들어, 임시로 저장)하기 위한 버퍼 회로(321)의 데이터 래치의 부분일 수 있는 트랜지스터들을 포함할 수 있다(버퍼 회로(321) 내부에).
도 3에 도시된 바와 같이, 데이터 라인들(2700 및 2701)은 상이한 트랜지스터들(예를 들어, 320a 및 321a)을 통해 각각의 버퍼 회로들(예를 들어, 320 및 321)에 결합될 수 있다. 이는 메모리 소자(200)의 동작 모드(예를 들어, 단일 데크 또는 다중 데크 모드)에 따라, 데이터 라인들(2700 및 2701)을 그것들 각각의 버퍼 회로들(320 및 321)에 선택적으로 결합시키기 위해 레벨 디코더(219)가 신호들(BL_LO 및 BL_UP)을 선택적으로 활성화시키게 한다.
예를 들어, 메모리 소자(200)의 단일 데크 동작에서, 데크(2150)가 액세스되도록(메모리 셀 블록(290)의 메모리 셀들(210, 211, 212 및 213)에 관해 동작하도록) 선택되고 데크(2151)는 액세스되도록 선택되지 않는다면, 신호(BL_LO)는 활성화될 수 있으나(예를 들어, 레벨 디코더(219)에 의해) 신호(BL_UP)는 활성화되지 않는다(예를 들어, 비활성화된다). 이러한 예에서, 트랜지스터들(320a)은 턴 온될 수 있으나 트랜지스터들(321a)은 턴 오프된다. 이는 데이터 라인(2700)이 턴 온된 트랜지스터(320a)를 통해 버퍼 회로(320)에 결합되게 한다. 그 다음, 버퍼 회로(320)(이러한 예에서 활성화된 버퍼 회로)를 사용하여 데크(2150)의 메모리 셀 블록(290)에 정보가 저장되거나 그로부터 판독될 수 있다. 이러한 예에서, 데이터 라인(2701)은 버퍼 회로(321)에 결합되지 않는데 이는 트랜지스터(321a)가 턴 오프되기 때문이다.
메모리 소자(200)의 단일 데크 동작의 다른 예에서, 데크(2151)가 액세스되도록(메모리 셀 블록들(291)의 메모리 셀들(210, 211, 212 및 213)에 관해 동작하도록) 선택되고 데크(2150)는 액세스되도록 선택되지 않는다면, 신호(BL_UP)는 활성화될 수 있으나(예를 들어, 레벨 디코더(219)에 의해) 신호(BL_LO)는 활성화되지 않는다(예를 들어, 비활성화된다). 이러한 예에서, 트랜지스터(321a)는 턴 온될 수 있으나 트랜지스터들(320a)은 턴 오프된다. 이는 데이터 라인(2701)이 턴 온된 트랜지스터(321a)를 통해 버퍼 회로(321)에 결합되게 한다. 그 다음, 버퍼 회로(321)(이러한 예에서 활성화된 버퍼 회로)를 사용하여 데크(2151)의 메모리 셀 블록(291)에 정보가 저장되거나 그로부터 판독될 수 있다. 이러한 예에서, 데이터 라인(2700)은 버퍼 회로(320)에 결합되지 않는데 이는 트랜지스터(320a)가 턴 오프되기 때문이다.
데크들(2150 및 2151)이 액세스되도록(메모리 셀 블록들(290 및 291)의 메모리 셀들(210, 211, 212 및 213)에 관해 동작하도록) 선택되는 예시적인 메모리 소자(200)의 다중 데크 동작에서는, 신호들(DR_LO 및 DRL_UP)이 활성화(예를 들어, 레벨 디코더(219)에 의해 동시에 활성화)될 수 있다. 이러한 예에서, 트랜지스터들(320a 및 321a)은 동시에 턴 온될 수 있다. 이는 데이터 라인들(2700 및 2701)이 각각, 턴 온된 트랜지스터들(320a 및 321a)을 통해, 각각, 버퍼 회로들(320 및 321)에 결합(예를 들어, 동시에 결합)되게 한다. 그 다음, 대응하는 버퍼 회로들(320 및 321)을 사용하여 정보가 데크들(2150 및 2151)에 동시에 제공될 수 있거나(메모리 셀 블록들(290 및 291)의 각각의 메모리 셀들에 저장되도록), 또는 대응하는 버퍼 회로들(320 및 321)을 사용하여 정보가 메모리 셀 블록들(290 및 291)로부터 동시에 판독될 수 있다.
도 3에 도시된 바와 같이, 데이터 라인들(2700 및 2701)은 상이한 트랜지스터들(예를 들어, 320a 및 321a)을 통해 각각의 버퍼 회로들(예를 들어, 320 및 321)에 결합될 수 있다. 이는 메모리 소자(200)의 동작 모드(예를 들어, 단일 데크 또는 다중 데크 모드)에 따라, 데이터 라인들(2700 및 2701)을 그것들 각각의 버퍼 회로들(320 및 321)에 선택적으로 결합시키기 위해 레벨 디코더(219)가 신호들(BL_LO 및 BL_UP)을 선택적으로 활성화시키게 한다.
도 3은 데크(2150)의 데이터 라인(2700) 및 데크(2151)의 데이터 라인(2701)에 대한 버퍼 회로들(예를 들어, 320 및 321) 및 트랜지스터들(예를 들어, 320a 및 321a)을 도시한다. 그러나, 메모리 소자(200)는 또한 데크(2150)의 다른 라인들(예를 들어, 도 2의 데이터 라인들(2710 및 2720))의 각각 그리고 데크(2151)의 다른 라인들(예를 들어, 도 2의 데이터 라인들(2711 및 2721))의 각각에 대한 버퍼 회로(버퍼 회로(320 및 또는 321)와 유사한) 및 트랜지스터(트랜지스터(320a 또는 321a)와 유사한)를 갖는다.
도 3의 메모리 소자(200)의 요소들 및 동작들은 그것이 도 2에 대한 설명을 언급하며 상술된 바와 같이, 몇몇 종래 메모리 소자에 비해 개선점들(예를 들어, 보다 높은 스루풋, 보다 작은 블록 크기 및 보다 낮은 커패시턴스))을 갖게 할 수 있다.
도 4는 본 출원에 설명된 일부 실시 예에 따른 도 2의 메모리 소자의 일부분의 레이아웃을 도시한다. 도 4에 도시된 바와 같이, 메모리 소자(200)는 기판(490), 기판(490)에 형성된 도핑된 영역들(410, 411 및 412)을 포함할 수 있다. 기판(490)은 단결정질(단일 결정이라고도 지칭됨) 반도체 재료(예를 들어, 단일 결정 실리콘)를 포함할 수 있다. 기판(490)의 단결정질 반도체 재료는 불순물들을 포함할 수 있어, 기판(490)이 특정 전도 유형(예를 들어, p-형)을 가질 수 있게 된다.
도핑된 영역들(410, 411 및 412) 및 기판(490)은 상이한 전도 유형들의 재료들을 포함할 수 있다. 예를 들어, 기판(490)은 p-형의 반도체 재료를 포함할 수 있고, 각각의 도핑된 영역들(410, 411 및 412)은 n-형의 반도체 재료를 포함할 수 있다.
도핑된 영역들(410 및 412)은 구동 회로(240)의 트랜지스터들(T0)의 소스들 및 드레인들일 수 있어, 도핑된 영역들(410) 중 하나 및 도핑된 영역들(412) 중 하나가 트랜지스터들(T0) 중 하나의 소스 및 드레인일 수 있게 된다. 도핑된 영역들(411 및 412)은 구동 회로(241)의 트랜지스터들(T1)의 소스들 및 드레인들일 수 있어, 도핑된 영역들(411) 중 하나 및 도핑된 영역들(412) 중 하나가 트랜지스터들(T1) 중 하나의 소스 및 드레인일 수 있게 된다.
도 4에 도시된 바와 같이, 트랜지스터 게이트(340)는 도핑된 영역들(410 및 412) 간 위치(예를 들어, 트랜지스터들(T0)의 트랜지스터 채널들) 위에 위치될 수 있다. 트랜지스터 게이트(341)는 도핑된 영역들(411 및 412) 간 위치(예를 들어, 트랜지스터들(T1)의 트랜지스터 채널들) 위에 위치될 수 있다. 각각의 트랜지스터 게이트들(340 및 341)은 x 차원으로 연장되는(y 및 z 차원에 수직한) 길이를 가질 수 있다. 도 4의 각각의 전도성 라인들(350, 351, 352 및 353)은 각각의 트랜지스터 게이트들(340 및 341)과 동일한 방향으로 연장되는 길이를 가질 수 있다.
제어 게이트들(2400, 2410, 2420 및 2430)은 전열판들로서 형성될 수 있고 계단식 구조를 가질 수 있다. 제어 게이트들(2400, 2410, 2420 및 2430)은 각각의 액세스 라인들(2500, 2510, 2520 및 2530)을 통해 구동 회로(240)의 각각의 도핑된 영역들(410)에 결합될 수 있다. 제어 게이트들(2401, 2411, 2421 및 2431)은 각각의 액세스 라인들(2501, 2511, 2521 및 2531)을 통해 구동 회로(241)의 각각의 도핑된 영역들(411)에 결합될 수 있다.
도 4는 단순함을 위해 액세스 라인들(2500, 2510, 2520, 2530, 2501, 2511, 2521 및 2531)이 단순 라인들인 것으로 도시한다. 실제로, 각각의 이러한 액세스 라인들은 x, y 및 z 차원들에 관해 길이, 폭 및 두께를 갖는다. 유사하게, 도 4는 단순함을 위해 도핑된 영역들(412)과 각각의 전도성 라인들(350, 351, 352 및 353) 간 전도성 연결들이 단순 라인들인 것으로 도시한다. 실제로, 각각의 이러한 전도성 연결들은 x, y 및 z 차원들에 관해 길이, 폭 및 두께를 갖는다.
도 4에 도시된 바와 같이, 트랜지스터 게이트들(340 및 341)은 물리적으로 서로 별개이다. 이는 메모리 소자(200)가 도 2 및 도 3을 참조하여 상술된 바와 같이, 동작 모드(예를 들어, 단일 데크 또는 다중 데크 모드)에 따라, 신호들(DR-LO 및 DR_UP)을 선택적으로 활성화시키게 하여 액세스 라인들(2500, 2510, 2520 및 2530)(및 제어 게이트들(2400, 2410, 2420 및 2430)) 및 액세스 라인들(2501, 2511, 2521 및 2531)(및 제어 게이트들(2401, 2411, 2421 및 2431))을 각각의 전도성 라인들(350, 351, 352 및 353)에 선택적으로 결합시킨다(대응하는 신호들(V0, V1, V2 및 V3)을 수신하도록).
도 5는 본 출원에 설명된 일부 실시 예에 따른 도 2의 메모리 소자(200)의 일부분의 구조의 측면도를 도시한다. 도 5에 도시된 바와 같이, 로우 디코더(249), 구동 회로들(240 및 241), 레벨 디코더(219) 및 버퍼 회로들(220 및 221)이 기판(490)에 위치(예를 들어, 기판(490)에 형성되거나 기판(490) 상에 형성)될 수 있다. 대안적인 구조로, 로우 디코더(249), 구동 회로들(240 및 241), 레벨 디코더(219) 및 버퍼 회로들(220 및 221)의 일부 또는 전부는 기판(490) 외부에 위치(예를 들어, 기판(490) 위에 형성, 이를테면 레벨들(521 내지 528) 중 하나 이상에 형성)될 수 있다. 그에 따라, 대안적인 구조에서, 버퍼 회로들(220 및 221) 중 적어도 일부분(버퍼 회로들(220 및 221)의 단이 일부 또는 버퍼 회로들(220 및 221) 전체)이 기판(490) 외부에 형성될 수 있다.
도 5에 도시된 바와 같이, 데크(2150)는 z 차원에서 기판(490) 위에 위치(예를 들어, 형성)될 수 있다. 데크(2151)는 데크(2150) 위에 위치(예를 들어, 데크(2150) 위에 적층)될 수 있다. 메모리 소자(200)는 데크들(2150 및 2151) 사이에 유전체 재료(515)(예를 들어, 전기 절연 재료)를 포함할 수 있다. 각각의 데크들(2150 및 2151)에서, 메모리 셀 스트링들(231, 232 및 233)은 z 차원에 수직한 x 차원에 배열될 수 있다. 각각의 데이터 라인(2700 및 2701)은 x 차원으로 연장되는 길이를 가질 수 있다.
데크(2150)의 메모리 셀들(210, 211, 212 및 213)은 각각 z 차원의 메모리 소자(200)의 상이한 레벨들(521, 522, 523 및 524)에 위치될 수 있다. 데크(2151)의 메모리 셀들(210, 211, 212 및 213)은 z 차원의 메모리 소자(200)의 상이한 레벨들(525, 526, 527 및 528)에 각각 위치될 수 있다.
도 5에 도시된 바와 같이, 데크들(2150 및 2151)의 각각의 메모리 셀 스트링들(231, 232 및 233)은 각각의 데이터 라인(2700 또는 2701)과 각각의 라인(예를 들어, 소스)(2900 또는 2991) 사이에 필라 부분들(506, 507 및 508)에 의해 형성되는 필라(예를 들어, 기판(490)에 수직인 수직 바디)를 포함할 수 있다. 필라는 각각의 데이터 라인(2700 또는 2701)과 각각의 소스(라인(2990 또는 2991)) 사이에 전류 전도를 제공하도록(예를 들어, 전도성 채널을 형성하도록) 구성될 수 있다. 필라 부분들(506) 각각의 필라 부분들(507 및 508)은 상이한 전도 유형들의 재료들을 포함할 수 있다. 예를 들어, 필라 부분(506)은 p-형의 반도체 재료를 포함할 수 있고, 각각의 필라 부분들(507 및 508)은 n-형의 반도체 재료를 포함할 수 있다. 반도체 재료는 다결정질 실리콘(폴리실리콘)을 포함할 수 있다.
데크(2150)에서, 제어 게이트들(2400, 2410, 2420 및 2430)은 메모리 셀 스트링들(231, 232 및 233) 중의 각각의 메모리 셀 스트링의 필라의 필라 부분(506)의 각각의 세그먼트들을 따라 위치될 수 있다. 제어 게이트들(2400, 2410, 2420 및 2430)은 z 차원에서 데크(2150)의 메모리 셀들(210, 211, 212 및 213)이 위치되는 동일한 레벨들(예를 들어, 521, 522, 523 및 524)에 위치될 수 있다.
유사하게, 데크(2151)에서, 제어 게이트들(2401, 2411, 2421 및 2431)은 메모리 셀 스트링들(231, 232 및 233) 중의 각각의 메모리 셀 스트링의 필라의 필라 부분(506)의 각각의 세그먼트들을 따라 위치될 수 있다. 제어 게이트들(2401, 2411, 2421 및 2431)은 z 차원에서 데크(2151)의 메모리 셀들(210, 211, 212 및 213)이 위치되는 동일한 레벨들(예를 들어, 525, 526, 527 및 528)에 위치될 수 있다. 각각의 제어 게이트들(2400, 2410, 2420, 2430, 2401, 2411, 2421 및 2431)은 전도성 재료(예를 들어, 전도성 도핑된 다결정질 실리콘 또는 다른 전도성 재료)를 포함할 수 있다.
각각의 데크들(2150 및 2151)은 재료들(503, 504 및 505)을 포함할 수 있다. 간단함을 위해, 다음 설명은 데크(2150) 내 재료들(503, 504 및 505)에 중점을 둔다. 데크(2151)는 재료들(503, 504 및 505)에 대해 유사한 배열을 갖는다.
데크(2150)에서, 재료(505)는 대응하는 메모리 셀 스트링(231, 232 또는 233)의 필라(필라 부분들(506, 507 및 508)에 의해 형성되는)와 선택 라인(예를 들어, 소스 선택 라인)(2800) 사이에 형성될 수 있다. 재료(505)는 대응하는 메모리 셀 스트링(231, 232 또는 233)의 필라(필라 부분들(506, 507 및 508)에 의해 형성되는)와 각각의 선택 라인들(예를 들어, 드레인 선택 라인)(2840, 2850 및 2860) 사이에 형성될 수 있다. 재료(505)는 각각의 선택 트랜지스터들(예를 들어, 소스 선택 트랜지스터들)(261, 262 및 263) 및 각각의 선택 트랜지스터들(예를 들어, 드레인 선택 트랜지스터들)(264, 265 및 266)에 대해 게이트 산화물로서 사용될 수 있다.
데크(2150) 내 재료들(503, 504, 505)의 조합이 대응하는 필라의 필라 부분(506)과 각각의 제어 게이트들(2400, 2410, 2420, 2430) 사이에 형성될 수 있다. 재료들(503, 504, 505)의 조합은 데크(2150)의 메모리 셀(예를 들어, 메모리 셀(210, 211, 212 또는 213))의 구조의 부분을 형성할 수 있다. 예를 들어, 재료들(503, 504, 및 505)의 조합은 데크(2150) 및 데크(2151)의 각각의 메모리 셀들(210, 211, 212 및 213)의 TANOS(TaN, Al2O3, Si3N4, SiO2, Si) 구조의 부분일 수 있다. 이러한 예에서, 재료(503)(예를 들어, 공중합 유전 재료)는 전하의 터널링을 차단할 수 있는 전하 차단 재료 또는 재료들(예를 들어, TaN 및 Al2O와 같은 유전체 재료)을 포함할 수 있다. 재료(504)는 메모리 셀들(210, 211, 212 또는 213)에 저장되는 정보의 값을 나타내기 위해 전하 충전 기능(예를 들어, 트랩 전하)을 제공할 수 있는 전자 충전 요소(예를 들어, Si3N4와 같은 전하 충전 재료 또는 재료들)을 포함할 수 있다. 재료(505)는 전하(예를 들어, 전자들)의 터널링을 가능하게 할 수 있는 유전체 재료 또는 재료들(예를 들어, SiO2)을 포함할 수 있다. 일례로서, 재료(505)는 메모리 소자(200)의 기록 동작 동안 필라 부분(506)으로부터 재료(504)로의 전자들의 터널링 그리고 소거 동작 동안 재료(504)로부터 필라 부분(506)으로의 전자들의 터널링을 가능하게 할 수 있다. 또한, 재료(505)는 메모리 소자(200)의 소거 동작 동안 트랩된 전자의 재조합을 보상하여, 필라 부분(506)으로부터 재료(504)로의 홀들의 터널링을 가능하게 할 수 있다.
다른 예에서, 재료들(503, 504 및 505)의 조합은 데크(2150) 및 데크(2151)의 각각의 메모리 셀들(210, 211, 212 및 213)의 SONOS(Si, SiO2, Si3N4, SiO2, Si) 구조의 부분일 수 있다. 추가 예에서, 재료들(503, 504 및 505)의 조합은 데크(2150) 및 데크(2151)의 각각의 메모리 셀들(210, 211, 212 및 213)의 플로팅 게이트 구조의 부분일 수 있다.
도 5에 도시된 바와 같이, 데이터 라인(2700)은 전도성 경로들(2570)(도 2) 중 하나에 포함되는 전도성 경로(5700)를 통해(예를 들어, 그를 통해 직접) 버퍼 회로(220)에 결합(예를 들어, 직접 결합)될 수 있다. 전도성 경로(5700)는 데이터 라인(2700)의 부분으로 고려될 수 있으며, 그에 따라 전도성 경로(5700)의 재료가 데이터 라인(2700)의 재료와 직접 접촉할 수 있게 된다. 데이터 라인(2701)은 부분들(570A 및 570B)을 포함하는 전도성 경로(5701)를 통해(예를 들어, 그를 통해 직접) 버퍼 회로(221)에 결합(예를 들어, 직접 결합)될 수 있다. 전도성 경로(5701)는 전도성 경로들(2571)(도 2) 중 하나에 포함된다. 전도성 경로(5701)는 데이터 라인(2701)의 부분으로 고려될 수 있으며, 그에 따라 전도성 경로(5701)의 재료가 데이터 라인(2701)의 재료와 직접 접촉할 수 있게 된다. 각각의 전도성 경로들(5700 및 5701)은 전도성 도핑된 다결정질 실리콘, 금속 또는 기타 전도성 재료들과 같은 기판(490) 위에 위치(예를 들어, 형성)되는 전도성 재료(또는 전도성 재료들)를 포함할 수 있다. 부분들(570A 및 570B)은 동시에(예를 들어, 동일한 증착 프로세스에서) 또는 상이한 시기들(예를 들어, 상이한 증착 프로세스들에서)에 형성될 수 있다.
부분(570A)은 부분(570B)이 형성(예를 들어, 한 프로세스에서 형성)되기 전에 형성(예를 들어, 다르 프로세스에서 형성)될 수 있다. 예를 들어, 부분(570A)은 전도성 경로(5700)가 형성될 때(예를 들어, 데크(2150)가 형성될 때) 형성될 수 있고, 그 다음 부분(570B)이 전도성 경로(5700) 및 부분(570A)이 형성된 후 형성(예를 들어, 데크(2151)가 형성될 때 형성)될 수 있다.
도 5에 도시된 바와 같이, 전도성 경로들(5700 및 5701)은 서로 물리적으로 별개이고(예를 들어, 서로 전기적으로 연결되어 있지 않고), 데이터 라인들(2700 및 2701)은 각각 전도성 경로들(5700 및 5701)을 통해 버퍼 회로들(220 및 221)에 별개로 결합된다. 그에 따라, 전도성 경로들(5700 및 5701)은 메모리 셀 블록들(290 및 291)에 의해 공유되지 않는다. 이는 메모리 소자(200)가 도 2, 도 3 및 도 4를 참조하여 상술된 바와 같이, 단일 데크 동작 또는 다중 데크 동작 중 어느 하나로 동작하게 한다.
또한 각각의 데크(2150)의 다른 데이터 라인들(2710 및 2720) 및 데크(2151)의 데이터 라인들(예를 들어, 2711 및 2721)은 전도성 경로들(5700 및 5701)과 유사한 전도성 경로를 포함한다. 예를 들어, 메모리 소자(200)는 각각의 데이터 라인들(2710 및 2720)에 결합되는 두 개의 전도성 경로(전도성 경로(5700)와 유사한) 및 각각의 데이터 라인들(2711 및 2721)에 결합되는 두 개의 전도성 경로(전도성 경로(5701)와 유사한)를 포함할 수 있다.
도 6은 본 출원에 설명된 일부 실시 예에 따른 공유된 액세스 라인들(250, 251, 252 및 253) 및 별개의 데이터 라인들(2700, 2710, 2720, 2701, 2711 및 2721)을 포함하는 메모리 소자(600)의 개략도를 도시한다. 도 6에 도시된 바와 같이, 메모리 소자(600)는 도 2의 메모리 소자(200)의 메모리 요소들의 것들과 유사한 요소들을 포함할 수 있다. 그에 따라, 간단함을 위해, 유사한 또는 동일한 요소들에 동일한 지정 라벨들이 제공되고 그것들에 대한 설명이 여기서 반복되지 않는다.
도 6에 도시된 바와 같이, 메모리 소자(600)는 로우 디코더(649), 구동 회로(643), 레벨 디코더(619), 구동 회로(예를 들어, 레벨 구동 회로)(629) 및 버퍼 회로들(623)을 포함할 수 있다. 데크들(2150 및 2151) 라인들(250, 251, 252 및 253)에 액세스한다. 그에 따라, 메모리 셀 블록들(290 및 291)이 액세스 라인들(250, 251, 252 및 253)을 공유한다. 메모리 소자(600)는 구동 회로(643)를 사용하여 액세스 라인들(250, 251, 252 및 253)을 통해 데크들(2150 및 2151) 양자에 액세스할 수 있다. 로우 디코더(649)는 구동 회로(643)를 제어하기 위한 신호(DR)를 생성할 수 있다. 레벨 디코더(619)는 신호들(BL-LO 및 BL_UP)(버퍼 회로들(623)을 제어하기 위한) 및 구동 회로(629)를 제어하기 위한 정보(예를 들어, 신호들)(CTL)를 생성할 수 있다. 구동 회로들(629)은 각각의 선택 라인들(2800 및 2801) 및 라인들(예를 들어, 소스들)(2990 및 2991)에 신호들(예를 들어, 전압 신호들)을 제공(예를 들어, 구동)하기 위해 사용될 수 있다.
도 7은 본 출원에 설명된 일부 실시 예에 따른 도 6의 메모리 소자(600)의 구동 회로들(643) 및 버퍼 회로들(623)에 대한 세부 사항들을 포함하는 도 6의 메모리 소자(600)의 일부분의 개략도를 도시한다. 도 7에 도시된 바와 같이, 구동 회로(643)는 트랜지스터들(예를 들어, 하이-전압 구동 트랜지스터)(T2)을 포함할 수 있다. 트랜지스터들(T2)은 트랜지스터 게이트(743)(예를 들어, 트랜지스터들(T2)을 구동하기 위해 공통인 공통 게이트)를 가질 수 있다. 그에 따라, 트랜지스터들(T2)은 동일한 트랜지스터 게이트(예를 들어, 트랜지스터(743))를 사용하여 제어(예를 들어, 동시에 턴 온 또는 동시에 턴 오프)될 수 있다.
전도성 라인들(350, 351, 352, 353 및 354 내지 354i)(및 신호들(V0, V1, V2 및 V3))은 도 3을 참조하여 상술된 것들과 유사하다. 도 7에 도시된 바와 같이, 일부(예를 들어, 네 개의) 트랜지스터(T2)가 각각, 전도성 라인들(350, 351, 352 및 353)과 액세스 라인들(250, 251, 252 및 253) 사이에 결합될 수 있다. 단순함을 위해, 도 7은 데크(2150)의 일부 요소와 전도성 라인들(354 내지 354i) 간 연결들(전도성 연결들)을 생략한다. 그러한 연결들은 전도성 라인들(354 내지 354i) 및 선택 라인들(예를 들어, 드레인 선택 라인들)(2840, 2850, 2860, 2841, 2851 및 2861) 간 연결들을 포함한다.
구동 회로(643)는 트랜지스터들(T2)을 사용하여 데크(2150 및 2151)의 각각의 요소들로 전도성 라인들(350, 351, 352, 353 및 354 내지 354i)로부터의 신호들을 제공(예를 들어, 구동)할 수 있다. 예를 들어, 구동 회로(643)는 네 개의 트랜지스터(T2)를 사용하여 각각, 네 개의 대응하는 전도성 라인(350, 351, 352 및 353)으로부터 네 개의 액세스 라인(250, 251, 252 및 253)으로 신호들(V0, V1, V2 및 V3)을 제공할 수 있다.
메모리 소자(600)의 메모리 동작 동안, 데크(2150) 또는 데크(2151) 중 어느 하나가 액세스되도록 선택될 때, 구동 회로(643)는 신호(DR)를 활성화시켜 트랜지스터들(T2)을 턴 온할 수 있다. 이는 신호들(V0, V1, V2 및 V3)이 각각, 액세스 라인들(250, 251, 252 및 253)에 인가되게 한다(턴 온된 트랜지스터들(T2)을 통해). 메모리 소자(600)는 메모리 셀들에 관해 동작하여 선택된 데크(데크(2150 또는 2511))의 선택된 메모리 셀들에 정보를 저장하거나 그로부터 정보를 판독하거나(예를 들어, 동작이 기록 또는 판독 동작일 경우), 또는 메모리 셀 블록(290)의 선택된 메모리 셀들(예를 들어, 모든 메모리 셀)에서 정보를 소거할 수 있다(예를 들어, 동작이 소거 동작일 경우).
도 7에 도시된 바와 같이, 메모리 소자(200)는 버퍼 회로(723) 및 트랜지스터들(7330 및 7331)을 포함할 수 있다. 버퍼 회로(723) 및 트랜지스터들(7330 및 7331)은 도 6의 버퍼 회로들(623)의 부분일 수 있다. 데이터 라인들(2700 및 2701)은 각각, 트랜지스터들(7330 및 7331)을 통해 버퍼 회로(723)에 결합될 수 있다.
구동 회로들(629)은 메모리 소자(600)의 동작들 동안 선택 라인들(2800 및 2801) 및 라인들(예를 들어, 소스들(2990 및 2991))에 제공되는 신호들(예를 들어, 전압 신호들)의 값들(예를 들어, 전압 값들)을 제어하기 위해 트랜지스터들(T2)과 유사한 트랜지스터들(예를 들어, 하이 전압 구동 트랜지스터들, 도 7에 도시되지 않음)을 포함할 수 있다.
메모리 소자(600)는 메모리 소자(600)의 메모리 동작(예를 들어, 판독, 기록 또는 소거 동작) 동안 수신된 어드레스 정보에 기초하여 제어 정보(예를 들어, 명령들)를 레벨 디코더(619)에 제공할 수 있다. 레벨 디코더(619)는 그러한 제어 정보를 디코딩하여 신호들(BL_LO 및 BL_UP)을 선택적으로 활성화시켜 트랜지스터들(7330 및 7331)을 선택적으로 턴 온할 수 있다. 레벨 디코더(619)는 또한 정보(CTL)를 구동 회로(629)에 제공하여, 구동 회로(629)가 메모리 소자(600)의 동작들 동안 선택 라인들(2800 및 2801) 및 라인들(2990 및 2991)에 제공되는 신호들의 값들을 제어할 수 있게 된다(도 8을 참조하여 보다 상세하게 후술됨).
도 7에서, 일례로서, 데크(2150)의 메모리 셀 블록(290)이 선택되고 데크(2151)의 메모리 셀 블록(291)이 선택 해제될(선택되지 않을) 경우, 로우 디코더(649)는 구동 회로(643)를 활성화하여(예를 들어, 신호(DR)를 활성화함으로써) 메모리 셀 블록(290)의 선택된 메모리 셀 스트링들의 메모리 셀들(210, 211, 212 및 213)에 액세스할 수 있다. 레벨 디코더(619)는 데이터 라인(2700)을 버퍼 회로(723)에 결합시키기 위해 신호(BL_LO)를 활성화시켜(그리고 신호(BL_UP)는 활성화시키지 않아) 트랜지스터(7330)를 턴 온할 수 있다. 이러한 예에서, 레벨 디코더(619)는 신호(BL_UP)를 활성화시키지 않아 트랜지스터(7331)를 오프로 유지(또는 턴 오프)하는 한편 트랜지스터(7330)는 턴 온됨으로써, 데이터 라인(2701)은 버퍼 회로(723)에 결합시키지 않는 한편 데이터 라인(2700)은 버퍼 회로(723)에 결합된다. 그 다음, 버퍼 회로(723)를 사용하여 데크(2150)의 메모리 셀 블록(290)에 정보가 저장되거나 그로부터 판독될 수 있다.
도 7에서, 다른 예로서, 데크(2150)의 메모리 셀 블록(291)이 선택되고 데크(2150)의 메모리 셀 블록(290)이 선택 해제될(선택되지 않을) 경우, 로우 디코더(649)는 구동 회로(643)를 활성화하여(예를 들어, 신호(DR)를 활성화함으로써) 메모리 셀 블록(291)의 선택된 메모리 셀 스트링들의 메모리 셀들(210, 211, 212 및 213)에 액세스할 수 있다. 레벨 디코더(619)는 데이터 라인(2701)을 버퍼 회로(723)에 결합시키기 위해 신호(BL_UP)를 활성화시켜(그리고 신호(BL_LO)는 활성화시키지 않아) 트랜지스터(7331)를 턴 온할 수 있다. 이러한 예에서, 레벨 디코더(619)는 신호(BL_LO)를 활성화시키지 않아 트랜지스터(7330)를 오프로 유지(또는 턴 오프)하는 한편 트랜지스터(7331)는 턴 온됨으로써, 데이터 라인(2700)은 버퍼 회로(723)에 결합시키지 않는 한편 데이터 라인(2701)은 버퍼 회로(723)에 결합된다. 그 다음, 버퍼 회로(723)를 사용하여 데크(2151)의 메모리 셀 블록(291)에 정보가 저장되거나 그로부터 판독될 수 있다.
데크(2150 또는 2151) 중 어느 하나의 메모리 셀들에 액세스하는 상기한 예들에서, 정보(CTL)는 구동 회로(629)가 선택 라인들(2800 및 2801)에 상이한 전압들을 그리고 라인들(2990 및 2991)에 상이한 전압들(예를 들어, 도 8에 도시된 전압들)을 제공하게 하기 위한 값들을 가질 수 있다. 데크들(2150 및 2151)의 몇몇 다른 신호가 또한 도 8에 도시된 전압으로 제공될 수 있다.
도 7에서, 구동 회로들(629)은 메모리 소자(600)의 동작들 동안 선택 라인들(2800 및 2801) 및 라인들(예를 들어, 소스들)(2990 및 2991)에 인가되는 신호들(예를 들어, 전압 신호들)의 값들(예를 들어, 전압 값들)을 제어하기 위해 트랜지스터들(T2)과 유사한 트랜지스터들(예를 들어, 하이 전압 구동 트랜지스터들, 도 7에 도시되지 않음)을 포함할 수 있다.
도 7에 도시된 바와 같이, 메모리 소자(600)는 각각, 선택 라인들(예를 들어, 소스 선택 라인들)(2800 및 2801)에 결합되는 전도성 경로들(7800 및 7801)을 포함할 수 있다. 전도성 경로들(7800 및 7801)은 구동 회로(629)에 결합된다. 전도성 경로들(7800 및 7801)은 서로 별개이다(예를 들어, 서로 전기적으로 연결되어 있지 않다). 그에 따라, 메모리 소자(600)의 메모리 동작(예를 들어, 판독, 기록 또는 소거 동작) 동안, 구동 회로(629)는 데크들(2150 및 2151) 중 어느 데크가 선택되는지에 따라, 상이한 값들(예를 들어, 도 8의 차트(600A)에 도시된 바와 같은)을 갖는 전압들을 갖는 신호들(SGS0 및 SGS1)을 제공(예를 들어, 인가)할 수 있다. 예를 들어, 메모리 소자(600)의 메모리 동작 동안, 구동 회로(629)는 라인(2800)을 트랜지스터(도 6에 도시되지 않음)를 통해 전도성 라인(도 6에 도시되지 않음)에 결합시키고 라인(2801)을 다른 트랜지스터(도 6에 도시되지 않음)를 통해 다른 전도성 라인(도 6에 도시되지 않음)에 결합시킬 수 있다. 전도성 라인들(구동 회로(629)에서의 트랜지스터들을 통해 라인들(2800 및 2801)에 결합되는)에는 이러한 예에서 상이한 값들 갖는 전압들이 제공될 수 있다.
도 7에 도시된 바와 같이, 메모리 소자(600)는 각각, 라인들(예를 들어, 소스들)(2990 및 2991)에 결합되는 전도성 경로들(7990 및 7991)을 포함할 수 있다. 전도성 경로들(7990 및 7991)은 구동 회로(629)에 결합된다. 전도성 경로들(7990 및 7991)은 서로 별개이다(예를 들어, 전기적으로 결합되어 있지 않다). 그에 따라, 메모리 소자(600)의 메모리 동작(예를 들어, 판독, 기록 또는 소거 동작) 동안, 구동 회로(629)는 데크들(2150 및 2151) 중 어느 데크가 선택되는지에 따라, 상이한 값들(예를 들어, 도 8의 차트(600A)에 도시된 바와 같은)을 갖는 전압들을 갖는 신호들(SRC0 및 SRC1)을 제공(예를 들어, 인가)할 수 있다. 예를 들어, 메모리 소자(600)의 메모리 동작 동안, 구동 회로(629)는 라인(2990)을 트랜지스터(도 6에 도시되지 않음)를 통해 전도성 라인(도 6에 도시되지 않음)에 결합시키고 라인(2991)을 다른 트랜지스터(도 6에 도시되지 않음)를 통해 다른 전도성 라인(도 6에 도시되지 않음)에 결합시킬 수 있다. 전도성 라인들(구동 회로(629)에서의 트랜지스터들을 통해 라인들(2990 및 2991)에 결합되는)에는 이러한 예에서 상이한 값들 갖는 전압들이 제공될 수 있다.
도 8은 본 출원에 설명된 일부 실시 예에 따른 메모리 소자(600)의 판독, 기록 및 소거 동작들 동안 도 6 및 도 7의 메모리 소자(600)의 일부 신호에 인가되는 예시적인 전압들을 도시한 차트(600A)이다. 도 6 및 도 7에서의 메모리 소자(600)의 신호들 중 일부(예를 들어, WL00, WL10, WL20, WL30, WL01, WL11, WL21 및 WL31)는 간단함을 위해 도 8에서 생략된다. 생략된 신호들은 해당 기술분야의 통상의 기술자들에게 알려진 전압들로 제공될 수 있다. 도 8에서, 간단함을 위해, 데이터 라인들(2700, 2710 및 2720) 중 단지 하나로부터의 신호(BL00) 및 데이터 라인들(2701, 2711 및 2721) 중 단지 하나로부터의 신호(BL01)가 도시되어 있다.
도 8에서의 전압(Vss)은 0V(예를 들어, 대지 전위)의 값을 가질 수 있다. 전압(Vcc)은 메모리 소자(600)(도 6 및 도 7)의 공급 전압일 수 있다. 전압(Vbl)은 선택된 메모리 셀에 저장된 정보의 값에 따른 값(예를 들어, 사전 충전 전압 값 또는 감지된 값)을 가질 수 있다. 전압(Verase)은 선택된 메모리 셀 블록(예를 들어, 도 6의 290 또는 291)의 메모리 셀에 저장된 정보의 소거를 가능하게 하기 위해 상대적으로 높은 값(예를 들어, 20V)을 가질 수 있다. 전압(Vy)은 상대적으로 낮은 값(예를 들어, 3V 내지 5V)을 가질 수 있다. 도 8에서, "플로트(FLOAT)"는 특정 전도성 라인(또는 그러한 특정 전도성 라인상으 신호)이 바이어스 전압에서 결합 해제되는(직류(DC) 전압 소스에서 결합 해제되는) 상태(예를 들어, "플로트 상태") 상황을 나타낸다. 이러한 결합 해제는 그러한 특정 전도성 라인(또는 그러한 특정 전도성 라인상의 신호)의 전압의 값이 달라지게 한다. 예를 들어, 데크(2150)가 선택되는 도 8의 판독 동작에서, 라인(2991)(신호(SRC1)를 전달하는) 데크(2151)(선택되지 않은 데크)가 플로트 상태에 놓일 수 있다. 이러한 예에서, 정보(CTL)는 데크(2151)가 선택될 경우 도 7의 구동 회로(629)가 라인(2991)에 전압을 제공(구동 회로(629)를 통해)하기 위해 사용되는 라인(2990)과 전도성 라인(도 7에 도시되지 않음) 사이에 결합되는 트랜지스터(구동 회로(629)에서의)를 턴 오프하게 하기 위한 값으로 제공될 수 있다.
도 8에 도시된 바와 같이, 판독, 기록 또는 소거 동작 시 데크(2150) 또는 데크(2151) 중 어느 하나가 선택되어 메모리 셀 블록(290 또는 291)의 선택된 메모리 셀 스트링들의 메모리 셀들(210, 211, 212 및 213)에 관해 동작할 수 있다. 그러나, 소거 동작 시에는, 데크(2150) 및 데크(2151) 양자가 선택되어(예를 들어, 동시에 선택되어) 메모리 셀 블록들(290 및 291)의 선택된 메모리 셀 스트링들의 메모리 셀들(210, 211, 212 및 213)에 관해 동작할 수 있다.
메모리 소자(600)의 요소들 및 동작들은(예를 들어, 차트(600A)에 기초한) 그것이 몇몇 종래 메모리 소자에 비해 개선점들을 갖게 할 수 있다. 예를 들어, 보다 작은 블록 크기가 데크들(2150 및 2151)의 별개의 데이터 라인들에 의해 달성될 수 있다. 또한, 도 8에 도시된 바와 같이, 판독 또는 기록 동작 시(데크(2150) 및 데크(2151) 중 단지 하나만이 선택될 수 있는), 선택되지 않은 데크의 소스상의 신호(예를 들어, SRC0 또는 SRC1)는 전압(Vss)(예를 들어, 접지된)으로 제공되고 선택되지 않은 데크의 데이터 라인상의 신호(예를 들어, BL00 또는 BL01)는 플로트 상태에 놓인다. 이는 또한 메모리 소자(600)의 선택되지 않은 데크의 메모리 셀 스트링들의 채널들(예를 들어, 도 5의 필라 부분들(506, 507 및 508)에서의 채널들과 유사한 채널들)이 플로트 상태에 놓이게 할 수 있다. 따라서, 그것은 선택되지 않은 데크의 제어 게이트들(예를 들어, 제어 게이트들(2400, 2410, 2420 및 2430) 또는 제어 게이트들(2401, 2411, 2421 및 2431))상의 커패시턴스들을 감소시키는 것을 도울 수 있다. 그것은 또한 메모리 소자(600)에서의 전력 소비를 감소시키는 것을 도울 수 있다. 또한, 선택된 데크의 소거 동작 시, 게이트 유도 드레인 누설(GIDL, gate-induce drain leakage)이 단지 선택된 데크에서만 발생될 수 있고 선택되지 않은 데크의 메모리 셀 스트링들의 채널들은 플로트 상태에 놓인다(차트(600A)에 기초하여). 그에 따라, 선택되지 않은 데크의 제어 게이트들 상의 커패시턴스들이 감소될(예를 들어, 상대적으로 작을) 수 있다. 이는 선택되지 않은 데크에서의 일부 또는 모든 메모리 셀의 소프트-프로그램 또는 소거의 발생을 감소(또는 제거)시키는 것을 도울 수 있다.
도 9는 본 출원에 설명된 일부 실시 예에 따른 도 6 및 도 7의 메모리 소자(600)의 변형일 수 있는 메모리 소자(900)의 일부분의 개략도를 도시한다. 도 9에 도시된 바와 같이, 메모리 소자(900)는 도 7의 메모리 소자(600)의 메모리 요소들의 것들과 유사한 요소들을 포함할 수 있다. 그에 따라, 간단함을 위해, 유사한 또는 동일한 요소들에 동일한 지정 라벨들이 제공되고 그것들에 대한 설명이 여기서 반복되지 않는다. 메모리 소자들(600 및 900) 간 차이들은 도 9의 버퍼 회로들(920 및 921)을 포함한다. 도 7을 참조하여 위에서 도시되고 상술된 바와 같이, 데이터 라인들(2700 및 2701)은 버퍼 회로(733)를 공유할 수 있다. 도 9에서, 데이터 라인들(2700 및 2701)은 별개의 버퍼 회로들(920 및 921)에 결합될 수 있다.
메모리 소자(900)는 단일 데크 모드에서는 단일 데크 동작을 그리고 다중 데크 모드에서는 다중 데크 동작을 수행할 수 있다. 메모리 소자(900)의 단일 데크 동작은 도 7 및 도 8을 참조하여 상술한 메모리 소자(600)의 동작과 유사할 수 있다(예를 들어, 판독 또는 기록 동작 시 메모리 셀 블록들(290 및 291) 중 하나(양자가 아니라)가 선택될 수 있다). 메모리 소자(900)의 다중 데크 동작 시에는, 메모리 셀 블록들(290 및 291) 양자가 메모리 셀 블록들(290 및 291)의 메모리 셀들(210, 211, 212 및 213)에 액세스하고 그에 관해 동작하도록 선택(예를 들어, 동시에 선택)될 수 있다. 예를 들어, 다중 데크 동작 시에는, 정보가 메모리 셀 블록들(290 및 291)에 동시에 제공되어(각각, 버퍼 회로들(920 및 921)을 통해) 메모리 셀 블록들(290 및 291)에서 선택된 메모리 셀들에 저장될 수 있거나, 정보가 메모리 셀 블록들(290 및 291)로부터 동시에 판독될 수 있거나(버퍼 회로들(920 및 921)을 통해), 또는 메모리 셀 블록들(290 및 291)에서의 정보가 동시에 제거될 수 있다.
메모리 소자(900)는 몇몇 종래 메모리 소자에 비한 개선점들을 가질 수 있다. 그러한 개선점들은 도 6, 도 7 및 도 8을 참조하여 상술된 메모리 소자(600)의 것들과 유사한 개선점을 포함한다. 또한, 데이터 라인들(2700 및 2701)이 별개의 버퍼 회로들(920 및 921)에 결합될 수 있기 때문에, 메모리 소자(900)는 메모리 소자(600)보다 높은 스루풋(예를 들어, 2배)을 가질 수 있다. 이는 또한 메모리 소자(900)가 몇몇 종래 메모리 소자보다 높은 스루풋(예를 들어, 메모리 소자(900)의 데크들의 수에 따라 두 배 또는 그 이상)을 가지게 할 수 있다.
도 10은 본 출원에 설명된 일부 실시 예에 따른 메모리 소자(900)의 판독, 기록 및 소거 동작들 동안 도 9의 메모리 소자(900)의 일부 신호에 인가되는 예시적인 전압들을 도시한 차트(900A)이다. 차트(900A)에서의 소거 동작은 차트(600A)(도 8)에서의 소거 동작과 동일할 수 있다. 차트(900A)에서의 단일 데크 동작에 대한 판독 및 기록 동작들(예를 들어, 한 번에 데크들(2150 및 2151) 중 하나만이 선택되는)은 또한 차트(600A)(도 8)에서의 판독 및 기록 동작들과 동일할 수 있다. 그러나, 도 10의 차트(900A)에 도시된 바와 같이, 데크들(2150 및 2151) 양자가 판독 동작 및 기록 동작 시 선택될(예를 들어, 다중 데크 동작 시 선택될) 수 있으며, 이때 동일한 전압들이 데크들(2150 및 2151)의 각각의 신호들에 제공될 수 있다. 차트(900A)에 기초하여 메모리 소자(900)를 전압들로 동작시키는 것은 메모리 소자(900)가 상술한 개선점들을 가지게 할 수 있다.
장치들(예를 들어, 메모리 소자들(100, 200, 600 및 900)) 및 방법들(예를 들어, 메모리 소자들(100, 200, 600 및 900)과 연관된 동작 방법들) 및 메모리 소자들의 적어도 일부분을 형성하는 방법들(예를 들어, 프로세스들)의 도해들은 다양한 실시 예의 구조에 대한 일반적인 이해를 제공하도록 의도된 것이고 본 출원에 설명된 구조들을 활용할 수 있는 장치들의 모든 요소 및 피처에 대한 완전한 설명을 제공하려는 것으로 의도되지 않는다. 본 출원에서의 장치는 예를 들어, 소자(예를 들어, 메모리 소자들(100, 200, 600 및 900) 중 임의의 메모리 소자) 또는 메모리 소자들 (100, 200, 600 및 900) 중 임의의 메모리 소자와 같은 소자를 포함하는 시스템(예를 들어, 컴퓨터, 셀룰러 폰, 또는 다른 전자 시스템) 중 어느 하나를 지칭한다.
도 1 내지 도 10을 참조하여 상술된 구성요소들 중 임의의 구성요소는 소프트웨어를 통한 시뮬레이션을 포함하여, 많은 방식으로 구현될 수 있다. 그에 따라, 상술된 장치들(예를 들어, 메모리 소자들(100, 200, 600 및 900) 또는 이러한 메모리 소자들에서의 제어 유닛, 이를테면 제어 유닛(118)(도 1)을 포함하여, 각각의 메모리 소자들의 부분)은 모두 본 출원에서 "모듈들"(또는 "모듈")로 특징지어질 수 있다. 그러한 모듈들은 다양한 실시 예의 특정 구현 예들에 대해 바람직하고/거나 적절하게, 하드웨어 회로, 단일 및/또는 다중 프로세서 회로들, 메모리 회로들, 소프트웨어 프로그램 모듈들 및 객체들 및/또는 펌웨어 및 이들의 조합들을 포함할 수 있다. 예를 들어, 그러한 모듈들은 소프트웨어 전기 신호 시뮬레이션 패키지, 전력 사용 및 범위 시뮬레이션 패키지, 커패시턴스-인덕턴스 시뮬레이션 패키지, 전력/열 발산 시뮬레이션 패키지, 신호 송신-수신 시뮬레이션 패키지 및/또는 다양한 잠재적인 실시 예의 동작을 동작시키거나 시뮬레이션하는 데 사용되는 소프트웨어 및 하드웨어의 조합과 같은 시스템 동작 시뮬레이션 패키지에 포함될 수 있다.
메모리 소자들(100, 200, 600 및 900)은 고속 컴퓨터들, 통신 및 신호 처리 회로망, 단일 또는 다중 프로세서 모듈들, 단일 또는 다중 내장 프로세서들, 멀티 코어 프로세서들, 메시지 정보 스위치들 및 멀티 레이어, 멀티 칩 모듈들을 포함하는 어플리케이션 특정 모듈들과 같은 장치들(예를 들어, 전자 회로망)에 포함될 수 있다. 그러한 장치들은 텔레비전들, 셀룰러 전화기들, 개인용 컴퓨터들(예를 들어, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 핸드헬드 컴퓨터들, 태블릿 컴퓨터들 등), 워크 스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예를 들어, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어들), 차량들, 의료 장비들(예를 들어, 심장 모니터, 혈압 모니터 등), 셋톱 박스들 등과 같은 다양한 기타 장치(예를 들어, 전자 시스템) 내에 서브 구성요소들로서 더 포함될 수 있다.
도 1 내지 도 10을 참조하여 상술한 실시 예들은 기판, 기판 위에 위치되는 제1 메모리 셀 스트링들을 포함하는 제1 메모리 셀 블록, 제1 메모리 셀 스트링들에 결합되는 제1 데이터 라인들, 제1 메모리 셀 블록 위에 위치되는 제2 메모리 셀 스트링들을 포함하는 제2 메모리 셀 블록, 제2 메모리 셀 스트링들에 결합되는 제2 데이터 라인들, 기판 위에 위치되고 제1 데이터 라인들과 장치의 버퍼 회로망 사이에 결합되는 제1 전도성 경로들 및 기판 위에 위치되고 제2 데이터 라인들과 버퍼 회로망 사이에 결합되는 제2 전도성 경로들을 사용하는 장치들 및 방법들을 포함한다. 제1 전도성 경로들 및 제2 전도성 경로들 중 어느 전도성 경로도 제1 및 제2 메모리 셀 블록들에 의해 공유되지 않는다. 추가 장치들 및 방법들을 포함하는 다른 실시 예들이 설명되었다.
상세한 설명 및 청구범위에서, "~ 중 적어도 하나"라는 용어에 의해 연결된 항목들의 리스트는 나열된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, 항목들 A 및 B가 나열된다면, "A 및 B 중 적어도 하나"라는 구는 단지 A; 단지 B; 또는 A 및 B를 의미할 수 있다. 다른 예로, 항목들 A, B 및 C가 나열된다면, "A, B 및 C 중 적어도 하나"라는 구는 단지 A; 단지 B; 단지 C; A 및 B(C 없이); A 및 C(B 없이); B 및 C(A 없이); 또는 A, B 및 C를 의미할 수 있다. 항목들 A, B 및 C의 각각은 단일 요소(예를 들어, 회로 요소) 또는 복수의 요소(예를 들어, 회로 요소들)를 포함할 수 있다.
상기한 설명 및 도면들은 해당 기술분야의 통상의 기술자들이 본 발명의 실시 예들을 실시할 수 있게 하기 위해 본 발명의 일부 실시 예를 예시한다. 다른 실시 예들은 구조적, 논리적, 전기적, 프로세스 및 기타 변경 예들을 통합할 수 있다. 예들은 단지 가능한 변형 예들을 대표한다. 일부 실시 예의 부분들 및 피처들은 다른 실시 예들의 부분들 및 피처들에 포함되거나, 그러한 부분들 및 피처들로 대체될 수 있다. 많은 다른 실시 예는 상기한 설명을 읽고 이해할 때 해당 기술분야의 통상의 기술자들에게 분명할 것이다.

Claims (27)

  1. 장치로서,
    기판;
    상기 기판 위에 위치되는 제1 메모리 셀 스트링들을 포함하는 제1 메모리 셀 블록, 및 상기 제1 메모리 셀 스트링들에 결합되는 제1 데이터 라인들;
    상기 제1 메모리 셀 블록 위에 위치되는 제2 메모리 셀 스트링들을 포함하는 제2 메모리 셀 블록, 및 상기 제2 메모리 셀 스트링들에 결합되는 제2 데이터 라인들;
    상기 기판 위에 위치되고 상기 제1 데이터 라인들과 상기 장치의 버퍼 회로망 사이에 결합되는 제1 전도성 경로들; 및
    상기 기판 위에 위치되고 상기 제2 데이터 라인들과 상기 버퍼 회로망 사이에 결합되는 제2 전도성 경로들을 포함하고,
    상기 제1 전도성 경로들 및 상기 제2 전도성 경로들 중 어느 전도성 경로도 상기 제1 메모리 셀 블록 및 상기 제2 메모리 셀 블록에 의해 공유되지 않고,
    상기 제1 메모리 셀 스트링들은 상기 제2 메모리 셀 스트링들과 전기적으로 별개인, 장치.
  2. 청구항 1에 있어서,
    상기 제1 메모리 셀 스트링들에 결합되는 제1 액세스 라인들; 및
    상기 제2 메모리 셀 스트링들에 결합되는 제2 액세스 라인들을 더 포함하되, 상기 제1 메모리 셀 블록은 상기 제2 메모리 셀 블록과 어느 액세스 라인도 공유하지 않는, 장치.
  3. 청구항 2에 있어서,
    각각이 상기 제1 액세스 라인들의 각각의 액세스 라인에 결합되는 제1 트랜지스터들; 및
    각각이 상기 제2 액세스 라인들의 각각의 액세스 라인에 결합되는 제2 트랜지스터들을 더 포함하되, 상기 제1 트랜지스터들은 제1 공통 게이트를 포함하고, 상기 제2 트랜지스터들은 상기 제1 공통 게이트와 상이한 제2 공통 게이트를 포함하는, 장치.
  4. 청구항 1에 있어서, 상기 제1 메모리 셀 스트링들 및 상기 제2 메모리 셀 스트링들에 결합되는 액세스 라인들을 더 포함하되, 상기 제1 메모리 셀 블록 및 상기 제2 메모리 셀 블록은 상기 액세스 라인들을 공유하는, 장치.
  5. 청구항 4에 있어서, 각각이 상기 액세스 라인들의 각각의 액세스 라인에 결합되는 트랜지스터들을 더 포함하되, 상기 트랜지스터들은 공통 게이트를 포함하는, 장치.
  6. 청구항 1에 있어서, 상기 버퍼 회로망은:
    제1 버퍼 회로;
    상기 제1 버퍼 회로와 상기 제1 전도성 경로들 중 하나 사이에 결합되는 제1 트랜지스터;
    제2 버퍼 회로; 및
    상기 제2 버퍼 회로와 상기 제2 전도성 경로들 중 하나 사이에 결합되는 제2 트랜지스터를 더 포함하는, 장치.
  7. 청구항 1에 있어서, 상기 버퍼 회로망은:
    버퍼 회로;
    상기 버퍼 회로와 상기 제1 전도성 경로들 중 하나 사이에 결합되는 제1 트랜지스터;
    상기 버퍼 회로와 상기 제2 전도성 경로들 중 하나 사이에 결합되는 제2 트랜지스터를 포함하는, 장치.
  8. 청구항 1에 있어서,
    각각의 상기 제1 메모리 셀 스트링들에 결합되는 제1 소스 선택 라인;
    각각의 상기 제2 메모리 셀 스트링들에 결합되는 제2 소스 선택 라인;
    상기 제1 소스 선택 라인 및 구동 회로에 결합되는 제1 추가 전도성 경로; 및
    상기 제2 소스 선택 라인 및 상기 구동 회로에 결합되는 제2 추가 전도성 경로를 더 포함하되, 상기 제1 추가 전도성 경로는 상기 제2 추가 전도성 경로와 별개인, 장치.
  9. 청구항 1에 있어서,
    각각의 상기 제1 메모리 셀 스트링들에 결합되는 제1 소스;
    각각의 상기 제2 메모리 셀 스트링들에 결합되는 제2 소스;
    상기 제1 소스 및 구동 회로에 결합되는 제1 추가 전도성 경로; 및
    상기 제2 소스 및 상기 구동 회로에 결합되는 제2 추가 전도성 경로를 더 포함하되, 상기 제1 추가 전도성 경로는 상기 제2 추가 전도성 경로와 별개인, 장치.
  10. 청구항 1에 있어서,
    상기 기판 위에 위치되는 메모리 셀 스트링들의 제1 데크로서, 상기 메모리 셀 스트링들의 제1 데크는 제1 복수의 메모리 셀 블록을 포함하고, 상기 제1 메모리 셀 블록은 상기 제1 복수의 메모리 셀 블록에 포함되는, 상기 메모리 셀 스트링들의 제1 데크; 및
    상기 메모리 셀 스트링들의 제1 데크 위에 위치되는 메모리 셀 스트링들의 제2 데크로서, 상기 메모리 셀 스트링들의 제2 데크는 제2 복수의 메모리 셀 블록을 포함하고, 상기 제2 메모리 셀 블록은 상기 제2 복수의 메모리 셀 블록에 포함되는, 상기 메모리 셀 스트링들의 제2 데크를 더 포함하는, 장치.
  11. 장치로서,
    기판 위에 위치되는 제1 메모리 셀 스트링들의 제1 데크를 포함하는 메모리 셀 스트링들의 데크들, 및 상기 제1 메모리 셀 스트링들의 제1 데크 위에 위치되는 제2 메모리 셀 스트링들의 제2 데크;
    상기 메모리 셀 스트링들의 데크들에 결합되는 액세스 라인들; 및
    상기 메모리 셀 스트링들의 데크들에 결합되는 데이터 라인들을 포함하고,
    상기 메모리 셀 스트링들의 데크들의 어느 메모리 셀 스트링들의 데크도 상기 메모리 셀 스트링들의 데크들의 다른 메모리 셀 스트링들의 데크와 상기 액세스 라인들의 액세스 라인을 공유하지 않고, 상기 메모리 셀 스트링들의 데크들의 어느 메모리 셀 스트링들의 데크도 상기 메모리 셀 스트링들의 데크들의 다른 메모리 셀 스트링들의 데크와 상기 데이터 라인들의 데이터 라인을 공유하지 않고,
    상기 제1 메모리 셀 스트링들은 상기 제2 메모리 셀 스트링들과 전기적으로 별개인, 장치.
  12. 청구항 11에 있어서,
    각각이 상기 액세스 라인들 중 제1 액세스 라인들의 각각의 액세스 라인에 결합되는 제1 트랜지스터들; 및
    각각이 상기 액세스 라인들 중 제2 액세스 라인들의 각각의 액세스 라인에 결합되는 제2 트랜지스터들을 더 포함하되, 상기 제1 트랜지스터들은 제1 공통 게이트를 포함하고, 상기 제2 트랜지스터들은 상기 제1 공통 게이트와 상이한 제2 공통 게이트를 포함하는, 장치.
  13. 청구항 12에 있어서, 상기 장치의 메모리 동작 동안 상기 제1 트랜지스터들 및 상기 제2 트랜지스터들을 동시에 턴 온하기 위한 디코더를 더 포함하는, 장치.
  14. 청구항 12에 있어서, 상기 장치의 메모리 동작 동안 상기 제1 트랜지스터들을 턴 온하고, 상기 메모리 동작 동안 상기 제1 트랜지스터들이 턴 온되는 동안 상기 제2 트랜지스터들을 턴 오프하기 위한 디코더를 더 포함하는, 장치.
  15. 청구항 11에 있어서,
    기판 위에 위치되고 상기 데이터 라인들 중 제1 데이터 라인들에 결합되는 제1 전도성 경로들; 및
    상기 기판 위에 위치되고 상기 데이터 라인들 중 제2 데이터 라인들에 결합되는 제2 전도성 경로들을 더 포함하되, 상기 제1 전도성 경로들은 상기 제2 전도성 경로들과 별개인, 장치.
  16. 청구항 15에 있어서, 상기 장치의 메모리 동작 동안 상기 제1 전도성 경로들 및 상기 제2 전도성 경로들을 상기 기판에서의 버퍼 회로망에 동시에 결합시키기 위한 디코더를 더 포함하는, 장치.
  17. 청구항 15에 있어서, 상기 장치의 메모리 동작 동안 상기 제1 전도성 경로들을 상기 기판에서의 버퍼 회로망에 결합시키지만, 상기 메모리 동작 동안 상기 제2 전도성 경로들은 상기 기판에서의 상기 버퍼 회로망에 결합시키지 않기 위한 디코더를 더 포함하는, 장치.
  18. 메모리 소자를 동작시키는 방법으로서,
    메모리 소자의 메모리 동작 동안 상기 메모리 소자의 제1 메모리 셀 블록 및 제2 메모리 셀 블록 중 적어도 하나의 메모리 셀들에 액세스하는 단계 - 상기 제1 메모리 셀 블록은 상기 메모리 소자의 기판 위에 위치되고, 상기 제2 메모리 셀 블록은 상기 제1 메모리 셀 블록 위에 위치되고, 상기 제1 메모리 셀 블록은 제1 메모리 셀 스트링들을 포함하고, 상기 제2 메모리 셀 블록은 제2 메모리 셀 스트링들을 포함하고, 상기 제1 메모리 셀 스트링들은 상기 제2 메모리 셀 스트링들과 전기적으로 별개임 -;
    상기 메모리 동작 동안 상기 제1 메모리 셀 블록의 제1 데이터 라인들과 상기 기판에서의 버퍼 회로망 사이에 제1 회로 경로들을 확립하는 단계;
    제1 시간에, 상기 제1 회로 경로들이 확립되어 있는 동안 상기 제2 메모리 셀 블록의 제2 데이터 라인들과 상기 버퍼 회로망 사이에 제2 회로 경로들을 확립하는 단계를 포함하여, 상기 메모리 소자를 제1 모드로 동작시키는 단계; 및
    제2 시간에, 상기 제2 데이터 라인들과 상기 버퍼 회로망 사이에 어느 회로 경로도 확립하지 않는 단계를 포함하여, 상기 메모리 소자를 제2 모드로 동작시키는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서, 상기 제1 회로 경로들을 확립하는 단계는 상기 제1 데이터 라인들 중 하나와 상기 버퍼 회로망의 제1 버퍼 회로 사이에 결합되는 제1 트랜지스터를 턴 온시키는 단계를 포함하고, 상기 제2 데이터 라인들과 상기 버퍼 회로망 사이에 어느 회로 경로도 확립하지 않는 단계는 상기 제1 트랜지스터가 턴 온되어 있는 동안 상기 제2 데이터 라인들 중 하나와 상기 버퍼 회로망의 제2 버퍼 회로 사이에 결합되는 제2 트랜지스터를 턴 오프시키는 단계를 포함하는, 방법.
  20. 청구항 18에 있어서, 상기 제1 회로 경로들을 확립하는 단계 및 상기 제2 회로 경로들을 확립하는 단계는 제1 트랜지스터 및 제2 트랜지스터를 동시에 턴 온시키는 단계를 포함하고, 상기 제1 트랜지스터는 상기 제1 데이터 라인들 중 하나와 상기 버퍼 회로망의 제1 버퍼 회로 사이에 결합되며, 상기 제2 트랜지스터는 상기 제2 데이터 라인들 중 하나와 상기 버퍼 회로망의 제2 버퍼 회로 사이에 결합되는, 방법.
  21. 청구항 18에 있어서, 상기 메모리 셀들에 액세스하는 단계는:
    상기 제1 메모리 셀 블록의 제1 액세스 라인들과 상기 메모리 소자의 전도성 라인들 사이에 회로 경로들을 확립하는 단계; 및
    상기 제1 액세스 라인들과 상기 전도성 라인들 사이에 상기 회로 경로들이 생성되어 있는 동안 상기 제2 메모리 셀 블록의 제2 액세스 라인들과 상기 전도성 라인들 사이에 어느 회로 경로도 확립하지 않는 단계를 포함하는, 방법.
  22. 청구항 18에 있어서,
    상기 제2 모드의 상기 메모리 동작 동안 상기 제1 메모리 셀 블록의 소스 선택 라인에 제1 값을 갖는 제1 전압을 인가하는 단계; 및
    상기 제2 모드의 상기 메모리 동작 동안 상기 제2 메모리 셀 블록의 소스 선택 라인에 제2 값을 갖는 제2 전압을 인가하는 단계를 더 포함하되, 상기 제2 값과 제1 값은 상이한, 방법.
  23. 청구항 22에 있어서, 상기 제1 값은 0보다 크고 상기 제2 값은 대지 전위를 포함하는, 방법.
  24. 청구항 18에 있어서,
    상기 제2 모드의 상기 메모리 동작 동안 상기 제2 메모리 셀 블록의 소스 선택 라인을 플로트 상태(float state)로 두는 단계를 더 포함하는, 방법.
  25. 청구항 18에 있어서,
    상기 제2 모드의 상기 메모리 동작 동안 상기 제1 메모리 셀 블록의 소스에 전압을 인가하는 단계; 및
    상기 제2 모드의 상기 메모리 동작 동안 상기 제2 메모리 셀 블록의 소스를 플로트 상태로 두는 단계를 더 포함하는, 방법.
  26. 청구항 25에 있어서, 상기 메모리 동작이 판독 동작일 경우 상기 전압은 대지 전위를 포함하는, 방법.
  27. 청구항 25에 있어서, 상기 메모리 동작이 기록 동작일 경우 상기 전압은 0보다 큰 전압을 갖는, 방법.
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