JP2019528546A

JP2019528546A - マルチデッキメモリデバイス及び操作

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Publication number: JP2019528546A
Application number: JP2019507168A
Authority: JP
Inventors: 作井　康司; 康司作井
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2016-08-08
Filing date: 2017-08-07
Publication date: 2019-10-10
Anticipated expiration: 2037-08-07
Also published as: US20180366198A1; WO2018031474A1; US20200013465A1; CN108140416A; US20180040377A1; JP6847201B2; EP3497701B1; EP3497701A1; KR20190029767A; US10074430B2; EP3497701A4; US10354730B2; CN108140416B; KR102271636B1

Abstract

いくつかの実施形態は、基板と、基板の上方に配置された複数の第１のメモリセルストリングを含む第１のメモリセルブロックと、複数の第１のメモリセルストリングに結合された複数の第１のデータ線と、第１のメモリセルブロックの上方に配置された複数の第２のメモリセルストリングを含む第２のメモリセルブロックと、複数の第２のメモリセルストリングに結合された複数の第２のデータ線と、基板の上方に配置され、複数の第１のデータ線と装置のバッファ回路との間に結合された複数の第１の導電パスと、基板の上方に配置され、複数の第２のデータ線とバッファ回路との間に結合された複数の第２の導電パスとを用いた、装置及び方法を含む。複数の第１及び第２の導電パスのうちのどの導電パスも第１及び第２のメモリセルブロックによって共有されない。【選択図】図２

Description

本出願は、２０１６年８月８日出願の米国出願第１５／２３１，０１１号の優先権の利
益を主張し、その全体を参照により本明細書に組み込む。

メモリデバイスは、コンピュータ及び多くの電子製品で情報を記憶するために幅広く使
用されている。メモリデバイスは、多数のメモリセルを有する。メモリデバイスは、メモ
リセルに情報を記憶する書き込み操作、記憶された情報を読み取る読取操作、及び、メモ
リデバイスのメモリセルの一部または全てから情報（例えば、旧い情報）を消去する消去
操作を行う。メモリデバイスのメモリセルは通常、メモリセルブロックに編成される。メ
モリデバイスは、メモリ操作（例えば、読取、書き込み、または、消去操作）中、メモリ
セルブロックにアクセスするためのアクセス線を有する。メモリデバイスは、メモリセル
ブロックに記憶する情報、または、メモリセルブロックから読み取った情報を（例えば、
信号の形態で）伝えるデータ線も有する。しかしながら、一部の従来のメモリデバイスは
、メモリデバイスの効率（例えば、スループット）に影響を与え得る構造のアクセス線及
びデータ線を有する。よって、このような従来のメモリデバイスは、用途によっては適さ
ない場合がある。

本明細書に記載のいくつかの実施形態による、メモリデバイスの形態の装置のブロック図である。本明細書に記載のいくつかの実施形態による、メモリセルストリングのデッキ、デッキ間の別々のアクセス線、及び、デッキ間の別々のデータ線を含むメモリデバイスの一部分のブロック図である。本明細書に記載のいくつかの実施形態による、図２のメモリデバイスの駆動回路とバッファ回路との細部を含む図２のメモリデバイスの一部分の概略図である。本明細書に記載のいくつかの実施形態による、図２のメモリデバイスの一部分のレイアウトである。本明細書に記載のいくつかの実施形態による、図２のメモリデバイスの一部分の構造の側面図である。本明細書に記載のいくつかの実施形態による、メモリセルストリングのデッキ、デッキ間の共有アクセス線、及び、デッキ間の別々のデータ線を含むメモリデバイスの概略図である。本明細書に記載のいくつかの実施形態による、図６のメモリデバイスの駆動回路とバッファ回路との細部を含む図６のメモリデバイスの一部分の概略図である。本明細書に記載のいくつかの実施形態による、読取操作、書き込み操作、及び、消去操作中、図６、図７のメモリデバイスの一部の信号に印加される電圧の例を示すチャートである。本明細書に記載のいくつかの実施形態による、図７のメモリデバイスの変形であってよいメモリデバイスの一部分の概略図である。本明細書に記載のいくつかの実施形態による、読取操作、書き込み操作、及び、消去操作中、図９のメモリデバイスの一部の信号に印加される電圧の例を示すチャートである。

図１は、本明細書に記載のいくつかの実施形態による、メモリデバイス１００の形態の
装置のブロック図を示す。メモリデバイス１００は、デッキ１１５_０、１１５_１等のデッ
キに並べられたメモリセル１０２を含むメモリアレイ（または、複数のメモリアレイ）を
含むデバイス部分１０１を含んでよい。デッキ１１５_０、１１５_１の各々には、メモリセ
ル１０２が、デッキ１１５_０のメモリセルブロック１９０及びデッキ１１５_１のメモリセ
ルブロック１９１等、メモリセルブロックの形で並べられてよい。メモリデバイス１００
の物理的構造において、デッキ１１５_０、１１５_１は、メモリデバイス１００の基板（例
えば、半導体基板）の上方に（例えば、互いの上にスタックされて）垂直に並べることが
できる。図１は、２つのデッキ１１５_０、１１５_１と、各デッキに、それぞれ、２つのメ
モリセルブロック１９０、１９１を有するメモリデバイス１００を例として示している。
メモリデバイス１００は、３つ以上のメモリセルデッキと、各デッキに３つ以上のメモリ
セルブロックを有してよい。

図１に示すように、メモリデバイス１００は、アクセス線１５０（ワード線を含んでよ
い）とデータ線（例えば、ローカルデータ線）１７０（ビット線を含んでよい）を含み得
る。アクセス線１５０は、信号（例えば、ワード線信号）ＷＬ０〜ＷＬｍを伝達できる。
データ線１７０は、信号（例えば、ビット線信号）ＢＬ０_０〜ＢＬｎ_０及び信号ＢＬ０_１
〜ＢＬｎ_１を伝達できる。メモリデバイス１００は、アクセス線１５０を使用して、デッ
キ１１５_０、１１５_１のメモリセル１０２に選択的にアクセスでき、データ線１７０を使
用して、デッキ１１５_０、１１５_１のメモリセル１０２と選択的に情報（例えば、データ
）を交換できる。

メモリデバイス１００は、線（例えば、アドレス線）１０３でアドレス情報（例えば、
アドレス信号）ＡＤＤＲを受信するアドレスレジスタ１０７を含んでよい。メモリデバイ
ス１００は、アドレスレジスタ１０７からのアドレス情報を解読できる行アクセス回路１
０８と列アクセス回路１０９とを含んでよい。解読されたアドレス情報に基づいて、メモ
リデバイス１００は、デッキ１１５_０、デッキ１１５_１、デッキ１１５_０と１１５_１の両
方、のどのメモリセル１０２にメモリ操作中にアクセスすべきかを決定できる。メモリデ
バイス１００は、デッキ１１５_０、デッキ１１５_１、または、デッキ１１５_０と１１５_１
の両方のメモリセル１０２の情報（例えば、以前に記憶された情報）を読み取る（例えば
、感知する）読取操作、若しくは、デッキ１１５_０、デッキ１１５_１、または、デッキ１
１５_０と１１５_１の両方のメモリセル１０２に情報を記憶（例えば、プログラム）する書
き込み（例えば、プログラミング）操作を行うことができる。メモリデバイス１００は、
デッキ１１５_０、デッキ１１５_１、または、デッキ１１５_０と１１５_１の両方のメモリセ
ル１０２の一部または全てから情報を消去する消去操作も行うことができる。

メモリデバイス１００は、信号ＢＬ０_０〜ＢＬｎ_０に関連付けられたデータ線１７０を
使用して、デッキ１１５_０のメモリセル１０２に記憶する情報を提供できる、または、デ
ッキ１１５_０のメモリセル１０２から読み取られた（または、感知された）情報を取得で
きる。同様に、メモリデバイス１００は、信号ＢＬ０_１〜ＢＬｎ_１に関連付けられた同じ
データ線１７０を使用して、デッキ１１５_１のメモリセル１０２に記憶する情報を提供で
きる、または、デッキ１１５_１のメモリセル１０２から読み取った（例えば、感知した）
情報を取得できる。

メモリデバイス１００は、線１０４の制御信号に基づいて、メモリデバイス１００のメ
モリ操作を制御するように構成できる制御ユニット１１８を含んでよい。線１０４の制御
信号の例は、１つまたは複数のクロック信号と、メモリデバイス１００がどの操作（例え
ば、読取、書き込み、または、消去操作）を行い得るかを示す他の信号（例えば、チップ
イネーブル信号ＣＥ♯、書き込みイネーブル信号ＷＥ♯）を含む。

メモリデバイス１００は、センスアンプ及びページバッファ回路（例えば、データラッ
チ）等のコンポーネントを含み得るバッファ回路１２０を含んでよい。バッファ回路１２
０は、列アクセス回路１０９からの信号ＢＬ＿ＳＥＬ０〜ＢＬ＿ＳＥＬｎに応答できる。
バッファ回路１２０は、デッキ１１５_０、１１５_１の（例えば、読取操作中）メモリセル
１０２から読み取った情報の値を（例えば、感知することによって）決定するように構成
でき、信号ＢＬ０_０〜ＢＬｎ_０及び信号ＢＬ０_１〜ＢＬｎ_１の形態で、情報の値を線（例
えば、グローバルデータ線）１７５に提供するように構成できる。バッファ回路１２０は
また、線１７５の信号を使用して、（例えば、書き込み操作中）線１７５の信号の値（例
えば、電圧値）に基づいて、（例えば、書き込み操作中）デッキ１１５_０、１１５_１のメ
モリセル１０２に記憶（例えば、プログラム）する情報の値を決定するように構成できる
。

メモリデバイス１００は、デッキ１１５_０、１１５_１と線（例えば、Ｉ／Ｏ線）１０５
との間で情報を交換する入力／出力（Ｉ／Ｏ）回路１１７を含み得る。線１０５の信号Ｄ
Ｑ０〜ＤＱＮは、デッキ１１５_０、１１５_１のメモリセル１０２から読み取られた、また
は、それらに記憶された情報を表し得る。線１０５は、メモリデバイス１００内のノード
、または、メモリデバイス１００が存在し得るパッケージ上のピン（または、ソルダーボ
ール）を含んでよい。メモリデバイス１００の外部の他のデバイス（例えば、メモリコン
トローラまたはプロセッサ）は、線１０３、１０４及び１０５を通してメモリデバイス１
００と通信できる。

メモリデバイス１００は、供給電圧Ｖｃｃ及びＶｓｓを含む供給電圧を受信できる。供
給電圧Ｖｓｓは、（例えば、約ゼロボルトの値を有する）接地電位で作用し得る。供給電
圧Ｖｃｃは、電池または交流−直流（ＡＣ−ＤＣ）コンバータ回路等の外部電源からメモ
リデバイス１００に供給される外部電圧を含み得る。

各メモリセル１０２は、分数ビットの値、シングルビットの値、または、２、３、４、
もしくは、他の数のビット等、複数ビットの値を表す情報を記憶するようにプログラムで
きる。例えば、各メモリセル１０２は、シングルビットの２進値「０」または「１」を表
す情報を記憶するようにプログラムできる。一セルあたりシングルビットは、シングルレ
ベルセルと呼ばれることもある。他の例においては、各メモリセル１０２は、２ビットの
４つの可能な値「００」、「０１」、「１０」、「１１」のうちの１つ、３ビットの８つ
の可能な値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」
、「１１０」、「１１１」のうちの１つ、または、複数ビットの他の数の他の値のうちの
１つ等、複数ビットの値を表す情報を記憶するようにプログラムできる。複数ビットを記
憶する能力を有するセルは、マルチレベルセル（または、多状態セル）と呼ばれることも
ある。

メモリデバイス１００は、不揮発メモリデバイスを含んでよく、メモリセル１０２は、
不揮発メモリセルを含んでよく、それによって、メモリセル１０２は、電力（例えば、電
圧Ｖｃｃ、Ｖｓｓ、または、その両方）がメモリデバイス１００から切られた時、記憶し
た情報を保持できる。例えば、メモリデバイス１００は、ＮＡＮＤフラッシュ（例えば、
３次元（３−Ｄ））ＮＡＮＤ）もしくはＮＯＲフラッシュメモリデバイス等のフラッシュ
メモリデバイス、または、可変抵抗メモリデバイス（例えば、相変化メモリデバイスもし
くは抵抗変化型ＲＡＭ（ランダムアクセスメモリ）デバイス）等の他の種類のメモリデバ
イスであってよい。

メモリデバイス１００は、他のコンポーネントを含んでよく、それらの幾つかは、本明
細書に記載の実施形態例を曖昧にしないように、図１には示していないことを当業者は認
識されよう。メモリデバイス１００の少なくとも一部は、図２〜図１０を参照して以下に
記載するメモリデバイスのいずれかに類似または同一の構造及び操作を含み得る。

図２は、本明細書に記載のいくつかの実施形態による、デッキ（メモリセルストリング
のデッキ）２１５_０、２１５_１を含むメモリデバイス２００の一部分のブロック図を示す
。メモリデバイス２００は、図１のメモリデバイス１００に対応し得る。例えば、デッキ
２１５_０、２１５_１は、それぞれ、図１のデッキ１１５_０、１１５_１に対応し得る。図２
は、（図４、図５に示し、以下に詳細に記載する）メモリデバイス２００の物理的構造に
おいて、デッキ２１５_０、２１５_１が、互いの上方に、及び、基板（例えば、半導体基板
）の上方に（例えば、垂直に並べられて）ｚ次元に配置（例えば、形成）できることを表
す次元ｘ、ｙ及びｚを示す。ｚ次元は、ｘ次元及びｙ次元に垂直（ｘ−ｙ平面に垂直）で
ある。

図２に示すように、デッキ２１５_０は、信号（ビット線信号）ＢＬ０_０、ＢＬ１_０、Ｂ
Ｌ２_０を、それぞれ伝達するデータ線２７０_０、２７１_０、２７２_０を含んでよい。各デ
ータ線２７０_０、２７１_０、２７２_０は、デッキ２１５_０のビット線を含み得る導電線と
して構築できる。デッキ２１５_０は、対応する信号（例えば、ワード線信号）ＷＬ０_０、
ＷＬ１_０、ＷＬ２_０、ＷＬ３_０を伝達できるアクセス線２５０_０、２５１_０、２５２_０、
２５３_０を含んでよい。各アクセス線２５０_１、２５１_１、２５２_１、２５３_１は、デッ
キ２１５_０のワード線を含み得る導電線として構築できる。デッキ２１５_０は、アクセス
線２５０_０、２５１_０、２５２_０、２５３_０にそれぞれ結合できる（または、その一部で
ある）制御ゲート（例えば、メモリセル制御ゲート）２４０_０、２４１_０、２４２_０、２
４３_０を含んでよい。

デッキ２１５_１は、信号（例えば、ビット線信号）ＢＬ０_１、ＢＬ１_１、ＢＬ２_１を、
それぞれ伝達するデータ線２７０_１、２７１_１、２７２_１を含み得る。各データ線２７０
_１、２７１_１、２７２_１は、デッキ２１５_１のビット線を含み得る導電線として構築でき
る。デッキ２１５_１は、対応する信号（例えば、ワード線信号）ＷＬ０_１、ＷＬ１_１、Ｗ
Ｌ２_１、ＷＬ３_１を伝達し得るアクセス線２５０_１、２５１_１、２５２_１、２５３_１を含
んでよい。各アクセス線２５０_１、２５１_１、２５２_１、２５３_１は、デッキ２１５_１の
ワード線を含み得る導電線として構築できる。デッキ２１５_１は、アクセス線２５０_１、
２５１_１、２５２_１、２５３_１に、それぞれ、結合し得る（または、その一部であってよ
い）制御ゲート（例えば、メモリセル制御ゲート）２４０_１、２４１_１、２４２_１、２４
３_１を含み得る。

図２は、３つのデータ線と４つのアクセス線（及び、４つの対応する制御ゲート）を含
むデッキ２１５_０、２１５_１の各々を例として示す。デッキ２１５_０、２１５_１のデータ
線及びアクセス線の数は様々であってよい。

図２に示すように、メモリデバイス２００のデッキ（例えば、２１５_０、２１５_１）の
うちのどのデッキも、メモリデバイス２００のアクセス線（例えば、２５０_０、２５１_０
、２５２_０、２５３_０、２５０_１、２５１_１、２５２_１、２５３_１）の１つのアクセス線
（または複数のアクセス線）をメモリデバイス２００のデッキのうちの他のデッキと共有
しない。例えば、デッキ２１５_０、２１５_１は、アクセス線２５０_０、２５１_０、２５２
_０、２５３_０、２５０_１、２５１_１、２５２_１、２５３_１のうち共有するアクセス線はな
い（１つのアクセス線または複数のアクセス線を共有しない）。従って、メモリセルブロ
ック２９０、２９１は、アクセス線２５０_０、２５１_０、２５２_０、２５３_０、２５０_１
、２５１_１、２５２_１、２５３_１のうち共有するアクセス線はない（１つのアクセス線ま
たは複数のアクセス線を共有しない）。

図２に示すように、メモリデバイス２００のデッキ（例えば、２１５_０、２１５_１）の
うちのどのデッキも、メモリデバイス２００のデータ線（例えば、２７０_０、２７１_０、
２７２_０、２７０_１、２７１_１、２７２_１）のうちの１つのデータ線（または複数のデー
タ線）をメモリデバイス２００のデッキのうちの他のデッキと共有しない。例えば、デッ
キ２１５_０、２１５_１は、データ線２７０_０、２７１_０、２７２_０、２７０_１、２７１_１
、２７２_１のうち共有するデータ線はなく（１つのデータ線または複数のデータ線を共有
せず）、導電パス２５７_０、２５７_１のうち共有する導電パスはない（１つの導電パスま
たは複数の導電パスを共有しない）。従って、データ線２７０_０、２７１_０、２７２_０、
２７０_１、２７１_１、２７２_１のどのデータ線もメモリセルブロック２９０、２９１によ
って共有されず、導電パス２５７_０、２５７_１のどの導電パスもメモリセルブロック２９
０、２９１によって共有されない。

図２に示すように、デッキ２１５_０のデータ線２７０_０、２７１_０、２７２_０は、デッ
キ２１５_１のデータ線２７０_１、２７１_１、２７２_１とは切り離されており、結合されて
いない（例えば、電気的に接続されていない）。従って、デッキ２１５_０、２１５_１のメ
モリセルで行われる（例えば、同時に行われる）メモリ操作（例えば、読取または書き込
み操作）中、メモリデバイス２００は、データ線２７０_０、２７１_０、２７２_０を使用し
て、データ線２７０_１、２７１_１、２７２_１が伝える（例えば、デッキ２１５_１のメモリ
セルに記憶する、または、デッキ２１５_１のメモリセルから読み取られた）情報とは異な
る情報（例えば、デッキ２１５_０のメモリセルに記憶する情報、または、デッキ２１５_０
のメモリセルから読み取られた情報）を伝達できる。

図２に示すように、デッキ２１５_０のアクセス線２５０_０、２５１_０、２５２_０、２５
３_０は、デッキ２１５_１のアクセス線２５０_１、２５１_１、２５２_１、２５３_１とは切り
離されており、結合されていない（例えば、電気的に接続されていない）。従って、メモ
リ操作（例えば、読取、書き込み、または、消去操作）中、デッキ２１５_０、２１５_１の
１つのみを選択できる、または、デッキ２１５_０、２１５_１の両方を選択できる（例えば
、同時に選択できる）。これは、メモリ操作（例えば、読取、書き込み、または、消去操
作）中、デッキ２１５_０、２１５_１のうちの一方のデッキのみのメモリセルに、または、
デッキ２１５_０、２１５_１の両方のデッキのメモリセルに、メモリデバイス２００がアク
セスし、作用するのを可能にする。

図２に示すように、メモリデバイス２００は、駆動回路２４０、２４１と、行デコーダ
２４９と、バッファ回路２２０、２２１と、レベルデコーダ２１９と、データ線２７０_０
、２７１_０、２７２_０とバッファ回路２２０とに結合（例えば、それらの間に直接、結合
）された導電パス２５７_０と、データ線２７０_１、２７１_１、２７２_１とバッファ回路２
２１とに結合（例えば、それらの間に直接、結合）された導電パス２５７_１とを含んでよ
い。導電パス２５７_０は、データ線２７０_０、２７１_０、２７２_０の一部とみなされてよ
い。導電パス２５７_１は、データ線２７０_１、２７１_１、２７２_１の一部とみなされてよ
い。

駆動回路２４０、２４１は、図１の行アクセス回路１０８に対応し得るメモリデバイス
２００の行アクセス回路の一部であってよい。バッファ回路２２０、２２１は、図１のバ
ッファ回路１２０に対応し、バッファ回路１２０に類似する（または同じ）ように動作し
得るメモリデバイス２００のバッファ回路の一部であってよい。例えば、バッファ回路２
２０は、メモリセルブロック２９０のメモリセルから読み取られた情報を感知するセンス
アンプと、メモリセルブロック２９０のメモリセルから読み取られた情報の１ビット（ま
たは、複数ビット）を記憶（例えば、一時的に記憶）するデータラッチを含んでよい。同
様に、バッファ回路２２１は、メモリセルブロック２９１のメモリセルから読み取られた
情報を感知するセンスアンプと、メモリセルブロック２９１のメモリセルから読み取られ
た情報の１ビット（または、複数ビット）を記憶（例えば、一時的に記憶）するデータラ
ッチを含んでよい。

レベルデコーダ２１９は、（図１の列アクセス回路１０９に対応し得る）メモリデバイ
ス２００の列アクセス回路の一部であってよい。レベルデコーダ２１９は、バッファ回路
２２０、２２１を作動させて、（「ｚ」方向に並べられた）デッキ２１５_０、２１５_１の
各データ線を通してメモリセルに情報を提供、または、メモリセルから情報を受信できる
。従って、レベルデコーダ２１９は、「ｚ」デコーダと呼ばれてもよい。

図２に示すように、デッキ２１５_０、２１５_１は、類似の要素を有する。従って、簡単
にするために、デッキ２１５_０と２１５_１との類似の要素には、同じ表示ラベル（例えば
、参照番号）を付する。以下の記載は、デッキ２１５_０の詳細に焦点を当てている。デッ
キ２１５_０の要素は、類似の記載を有し得る（簡単にするために以下に詳細には記載しな
い）。

デッキ２１５_０は、メモリセル２１０、２１１、２１２、２１３と、選択トランジスタ
（例えば、ソース選択トランジスタ）２６１、２６２、２６３と、選択トランジスタ（例
えば、ドレイン選択トランジスタ）２６４、２６５、２６６とを含む。メモリセル２１０
、２１１、２１２、２１３は、メモリセルストリング２３１〜２３９等、メモリセルスト
リングの形で並べることができる。デッキ２１５_０は、信号ＳＲＣ_０（例えば、ソース線
信号）を伝達できる線２９９_０を含んでよい。線２９９_０は、メモリデバイス２００のデ
ッキ２１５_０のソース（例えば、ソース線）の一部を形成し得る導電線として構築できる
。

デッキ２１５_０のメモリセルストリング２３１〜２３９のそれぞれは、選択トランジス
タ２６４、２６５、２６６のうちの１つを通してデータ線２７０_０、２７１_０、２７２_０
のうちの１つに結合できる。デッキ２１５_０のメモリセルストリング２３１〜２３９のそ
れぞれは、選択トランジスタ２６１、２６２、２６３のうちの１つを通して線２９９_０に
も結合できる。例えば、メモリセルストリング２３１は、（ストリング２３１の真上の）
選択トランジスタ２６４を通してデータ線２７０_０に結合でき、（ストリング２３１の真
下の）選択トランジスタ２６１を通して線２９９_０に結合できる。他の例においては、メ
モリセルストリング２３２は、（ストリング２３２の真上の）選択トランジスタ２６５を
通してデータ線２７０_０に結合でき、（ストリング２３２の真下の）トランジスタ２６２
を通して線２９９_０に結合できる。図２は、９つのメモリセルストリング２３１〜２３９
と、各メモリセルストリング内の４つのメモリセル２１０、２１１、２１２、２１３との
例を示す。しかしながら、デッキ２１５_０のメモリセルストリングの数と、各メモリセル
ストリング内のメモリセルの数とは、様々であってよい。さらに、メモリセルストリング
２３１〜２３９のメモリセル２１０、２１１、２１２、２１３のうちのメモリセルの一部
は、ダミーメモリセルとして構成されてもよいことを当業者は認識されよう。ダミーメモ
リセルは、情報を記憶するように構成されていない。ダミーメモリセルは、当業者に既知
の目的で構成されてよい。メモリデバイス２００の一部の例においては、ダミーメモリセ
ルは、各メモリセルストリング２３１〜２３９の両端の１つまたは２つ（または、３つ以
上）のメモリセルを含んでよい。例えば、図２において、ダミーメモリセルは、選択トラ
ンジスタ２６１、２６２、２６３のそれぞれのすぐ隣の１つのメモリセル（または複数の
メモリセル）、及び／または、各選択トランジスタ２６４、２６５、２６６のすぐ隣の１
つのメモリセル（または複数のメモリセル）を含み得る。

図２に示すように、異なるメモリセルストリング（例えば、２３１〜２３９）の一部の
メモリセル（例えば、２１３）は、同じ制御ゲート（例えば、２４３_０）によって制御で
き、同じアクセス線（例えば、２５３_０）に結合できる。これらのメモリセルストリング
（例えば、２３１〜２３９）のうちの一部の他のメモリセル（例えば、２１２）は、他の
制御ゲート（例えば、２４２_０）によって制御できる。制御ゲート２４０_０、２４１_０、
２４２_０、２４３_０のそれぞれは、（図４、図５に示す）１つの導電プレートとして構築
できる。メモリデバイス２００のメモリ操作中、制御ゲート２４０_０、２４１_０、２４２
_０、２４３_０は、（各アクセス線２５０_０、２５１_０、２５２_０、２５３_０を通して）各
信号ＷＬ０_０、ＷＬ１_０、ＷＬ２_０、ＷＬ３_０を受信して、選択したメモリセルストリン
グのメモリセル２１０、２１１、２１２、２１３にアクセスできる。

図２に示すように、デッキ２１５_０の選択トランジスタ２６１、２６２、２６３は、選
択線（例えば、ソース選択線）２８０_０に結合できる。デッキ２１５_０の選択トランジス
タ２６１、２６２、２６３は、選択線２８０_０に印加されるＳＧＳ_０信号（例えば、ソー
ス選択ゲート信号）等、同じ信号によって制御（例えば、オンまたはオフ）できる。読取
操作または書き込み操作等、メモリ操作中、デッキ２１５_０の選択トランジスタ２６１、
２６２、２６３は、（例えば、ＳＧＳ_０信号をアクティブにすることによって）オンにさ
れて、デッキ２１５_０のメモリセルストリング２３１〜２３９を線２９９_０に結合できる
。デッキ２１５_０の選択トランジスタ２６１、２６２、２６３は、（例えば、ＳＧＳ_０信
号を非アクティブにすることによって）オフにされて、デッキ２１５_０のメモリセルスト
リング２３１〜２３９を線２９９_０から減結合できる。

デッキ２１５_０の選択トランジスタ２６４、２６５、２６６は、それぞれ、選択線（例
えば、ドレイン選択線）２８４_０、２８５_０、２８６_０に結合できる。デッキ２１５_０の
選択トランジスタ２６４、２６５、２６６は、対応する信号ＳＧＤ０_０、ＳＧＤ１_０、Ｓ
ＧＤ２_０（例えば、ドレイン選択ゲート信号）によって制御（例えば、オンまたはオフ）
できる。メモリ操作（例えば、読取または書き込み操作）中、デッキ２１５_０の選択トラ
ンジスタ２６４、２６５、２６６は、（例えば、信号ＳＧＤ０_０、ＳＧＤ１_０、ＳＧＤ２
_０を選択的にアクティブにすることによって）選択的にオンにされて、デッキ２１５_０の
メモリセルストリングをそれらの各データ線２７０_０、２７１_０、２７２_０に選択的に結
合できる。デッキ２１５_０の選択トランジスタ２６４、２６５、２６６は、（例えば、信
号ＳＧＤ０_０、ＳＧＤ１_０、ＳＧＤ２_０を選択的に非アクティブにすることによって）選
択的にオフにされて、デッキ２１５_０のメモリセルストリングをそれらの各データ線２７
０_０、２７１_０、２７２_０から選択的に減結合できる。

メモリ操作（例えば、読取または書き込み操作）中、信号ＳＧＤ０_０、ＳＧＤ１_０、Ｓ
ＧＤ２_０のうちの１つの信号しか一度にアクティブにできない（例えば、信号は連続的に
アクティブにされる）。例えば、メモリセルストリング２３１、２３４、２３７から情報
を読み取る（例えば、感知する）読取操作中、信号ＳＧＤ０_０が、アクティブにされて、
デッキ２１５_０のトランジスタ２６４をオンにでき、デッキ２１５_０のメモリセルストリ
ング２３１、２３４、２３７を、それぞれ、データ線２７０_０、２７１_０、２７２_０に結
合できる。この例において、（信号ＳＧＤ０_０がアクティブにされている間）信号ＳＧＤ
１_０、ＳＧＤ２_０は、非アクティブにされて、デッキ２１５_０のメモリセルストリング２
３２、２３５、２３８、２３３、２３６、２３９をデータ線２７０_０、２７１_０、２７２
_０から減結合できる。他の例においては、メモリセルストリング２３２、２３５、２３８
から情報を読み取る読取操作中、信号ＳＧＤ１_０が、アクティブにされて、トランジスタ
２６５をオンにし、メモリセルストリング２３２、２３５、２３８を、それぞれ、データ
線２７０_０、２７１_０、２７２_０に結合できる。（信号ＳＧＤ１_０がアクティブにされて
いる間）、信号ＳＧＤ０_０、ＳＧＤ２_０は、非アクティブにされて、メモリセルストリン
グ２３１、２３４、２３７、２３３、２３６、２３９をデータ線２７０_０、２７１_０、２
７２_０から減結合できる。

上記のように、デッキ２１５_１は、デッキ２１５_０の要素と類似の要素を含む。例えば
、図２に示すように、デッキ２１５_１は、メモリセルストリング２３１〜２３９と、選択
トランジスタ２６１、２６２、２６３、２６４、２６５、２６６と、選択線（例えば、ソ
ース選択線）２８０_１及び対応する信号ＳＧＳ_１（例えば、ソース選択ゲート信号）と、
線２９９_１（例えば、ソース線）及び対応する信号ＳＲＣ_１（例えば、ソース線信号）と
、選択線（例えば、ドレイン選択線）２８４_１、２８５_１、２８６_１及び対応する信号Ｓ
ＧＤ０_１、ＳＧＤ１_１、ＳＧＤ２_１（例えばドレイン選択ゲート信号）とを含んでよい。

各デッキ２１５_０、２１５_１は、メモリセルブロックを含んでよく、各メモリセルブロ
ックは、メモリストリングを含む。例えば、デッキ２１５_０は、メモリセルブロック２９
０を含んでよく、メモリセルブロック２９０は、デッキ２１５_０にメモリセルストリング
２３１〜２３９を含み、デッキ２１５_１は、メモリセルブロック２９１を含んでよく、メ
モリセルブロック２９１は、デッキ２１５_１にメモリセルストリング２３１〜２３９を含
む。メモリセルブロック２９０は、図１の複数のメモリセルブロック１９０の１つに対応
し得る。メモリセルブロック２９１は、図１の複数のメモリセルブロック１９１の１つに
対応し得る。簡単にするために、デッキ２１５_０のメモリセルブロック２９０の１つのみ
と、デッキ２１５_１のメモリセルブロック２９１の１つのみを図２に示す。さらに、図２
は、例として、９つのメモリセルストリング（例えば、２３１〜２３９）を含むメモリセ
ルブロック２９０、２９１のそれぞれを示す。メモリセルブロック２９０、２９１のメモ
リセルストリングの数は、様々であってよい。

本明細書に記載のメモリデバイス（例えば、２００）のメモリセルブロック（例えば、
２９０または２９１）は、メモリセル（例えば、２１０、２１１、２１２、２１３）のグ
ループであり、その中で、メモリセルグループ（メモリセルブロック）のメモリセルの全
てより少ないメモリセル（あるいは、メモリセルの全て）が、選択メモリセルとして選択
されて、（例えば、書き込み操作において）選択メモリセルに情報を記憶でき、または、
（例えば、読取操作において）選択メモリセルから情報を読み取ることができる。しかし
ながら、（例えば、消去操作において）選択メモリセルから情報を消去する選択メモリセ
ルとして、メモリセルグループのメモリセルの全てより少ないメモリセル（例えば、情報
を記憶しているメモリセルのみ）を選択する必要はない。消去操作においては、メモリセ
ルグループ（メモリセルブロック）のメモリセルの一部が、情報を記憶できる（例えば、
メモリセルグループのメモリセルの一部が、消去操作前に情報を記憶していない）場合で
さえ、メモリセルグループのメモリセルの全てが選択される（例えば、自動的に選択され
る）。従って、メモリセルブロックは、メモリセルを含み、その全てより少ないメモリセ
ル（あるいは、メモリセルの全て）が読取操作または書き込み操作中に選択できる。しか
しながら、消去操作においては、メモリセルブロックのメモリセルの全て（全メモリセル
ブロックのメモリセル）が選択される。

メモリセルブロック２９０は、デッキ２１５_０内の固有のブロックアドレス（ブロック
−レベルアドレス）を含み得る。メモリセルブロック２９１は、デッキ２１５_１内の固有
のブロックアドレス（ブロック−レベルアドレス）を含み得る。しかしながら、メモリセ
ルブロック２９０、２９１は、同じブロックアドレス（同じブロック−レベルアドレス）
を含んでよい。例えば、メモリセルブロック２９０は、デッキ２１５_０のメモリセルブロ
ックのブロックアドレスのうちで固有のブロックアドレスＢＫ−２９（例えば）を含んで
よく、メモリセルブロック２９１もブロックアドレスＢＫ−２９を含んでよいが、ＢＫ−
２９は、デッキ２１５_１のメモリセルブロックのブロックアドレスのうちでは固有である
。デッキ２１５_０、２１５_１は、異なるデッキアドレス（デッキ−レベルアドレス）を有
する。メモリ操作（例えば、読取、書き込み、または、消去操作）中、メモリセルブロッ
ク２９０、２９１のうちの１つのみ、または、メモリセルブロック２９０、２９１の両方
が、ブロック−レベルアドレス及びデッキ−レベルアドレスに基づいて選択できる。メモ
リセルブロック２９０、２９１は、同じブロックアドレスを有してよいので、メモリセル
ブロック２９０、２９１は、メモリ操作中、アドレス情報に基づいて同時に選択できる。
これは、メモリデバイス２００の行アクセス回路、列アクセス回路、行アクセス回路と列
アクセス回路の両方、を簡略化し得る。

メモリデバイス２００は、シングルデッキモード及びマルチデッキ（例えば、ダブルデ
ッキ）モードを含む、異なる操作モードを含み得る。メモリデバイスは、シングルデッキ
モードでシングルデッキ操作を行ってよく、マルチデッキモードでマルチデッキ（例えば
、ダブルデッキ）操作を行ってよい。特定のメモリ操作中にメモリデバイス２００が受信
したアドレス情報を解読して、その特定の操作モードが（シングルデッキ操作を行うため
の）シングルデッキモードか、（マルチデッキ操作を行うための）マルチデッキモードか
を決定できる。メモリデバイス２００は、アドレス情報を受信するアドレスレジスタ（図
２には示していないが、図１のアドレスレジスタ１０７と類似していてよい）を含み得る
。（例えば、行デコーダ２４９によって解読される）アドレス情報の解読は、シングルデ
ッキ操作またはマルチデッキ操作に関する情報を提供できる。

シングルデッキ操作において、デッキ２１５_０、２１５_１のうちの１つが、選択（例え
ば、アクセス）でき、他のデッキは、選択されなくてよい（例えば、未選択、またはアク
セスされなくてよい）。例えば、シングルデッキ操作において、デッキ２１５_０のメモリ
セルブロック２９０が選択されて、ブロック２９０のメモリセルにアクセス及び作用でき
、デッキ２１５_１のメモリセルブロック２９１は未選択なので、メモリセルブロック２９
１のメモリセルはアクセスされなくてよい。例として、（例えば、シングルデッキモード
で行われる）シングルデッキ操作において、メモリセルブロック２９０が、メモリ操作（
例えば、読取または書き込み操作）中に選択されて、メモリセルブロック２９０のメモリ
セル（例えば、選択メモリセルストリングの選択メモリセル）にアクセスする場合、メモ
リデバイス２００は、メモリセルブロック２９０のデータ線２７０_０、２７１_０、２７２
_０とバッファ回路２２０との間に（例えば、導電パス２５７_０を通して）回路パス（例え
ば、電流経路）を確立（形成）するように動作できる。この例において、メモリセルブロ
ック２９１は、未選択であってよい。従って、メモリデバイス２００は、メモリセルブロ
ック２９１のデータ線２７０_１、２７１_１、２７２_１とバッファ回路２２１との間に回路
パスを確立しなくてよい（例えば、電流経路を確立しなくてよい）。

マルチデッキ操作において、デッキ２１５_０、２１５_１は、同時に選択（例えば、同時
にアクセス）できる。例えば、マルチデッキ操作において、メモリセルブロック２９０、
２９１は、同時に選択されて、メモリセルブロック２９０、２９１のメモリセルにアクセ
ス及び作用できる。例として、メモリセルブロック２９０、２９１が選択される（例えば
、同じ読取操作または同じ書き込み操作で同時に選択される）（例えば、マルチデッキモ
ードで行われる）マルチデッキ操作において、メモリデバイス２００は、メモリセルブロ
ック２９０のデータ線２７０_０、２７１_０、２７２_０とバッファ回路２２０との間に（例
えば、導電パス２５７_０を通して）回路パス（例えば、電流経路）を確立するように動作
できる。この例において、メモリデバイス２００は、メモリセルブロック２９１のデータ
線２７０_１、２７１_１、２７２_１とバッファ回路２２１との間にも（例えば、導電パス２
５７_１を通して）回路パス（例えば、電流経路）を確立できる。

行デコーダ２４９は、（メモリデバイス２００のアドレスレジスタからの）アドレス情
報を解読して、解読された行アドレス情報を取得するよう動作できる。メモリデバイス２
００の特定の操作は、解読された行アドレス情報に基づいたシングルデッキ操作またはマ
ルチデッキ操作であってよい。操作がシングルデッキ操作の場合、行デコーダ２４９は、
駆動回路２４０、２４１のうちの１つだけを作動させて（例えば、メモリセルブロック２
９０、２９１のうちの一方のみのメモリセルにアクセス及び作用するように）動作できる
。行デコーダ２４９は、操作がマルチデッキ操作の場合、駆動回路２４０、２４１の両方
を作動させて（例えば、メモリセルブロック２９０、２９１の両方のメモリセルにアクセ
ス及び作用するように）動作できる。

メモリデバイス２００は、アドレス情報に基づいて、制御情報（例えば、コマンド）を
レベルデコーダ２１９に提供してよい。このような制御情報は、シングルデッキ操作また
はマルチデッキ操作に関する情報を含み得る。レベルデコーダ２１９は、バッファ回路２
２０、２２１を制御情報に従って作動させるために、このような制御情報を解読できる。
例えば、操作が（例えば、解読されたデッキ２１５_０及びデッキ２１５_１のアドレスの一
方のみに基づく）シングルデッキ操作の場合、レベルデコーダ２１９は、バッファ回路２
２０、２２１の一方のみを作動させるように動作できる。操作が（例えば、解読されたデ
ッキ２１５_０、２１５_１の両方のアドレスに基づく）マルチデッキ操作の場合、レベルデ
コーダ２１９は、バッファ回路２２０、２２１の両方を作動させるように動作できる。

シングルデッキ操作及びマルチデッキ操作の異なる例を以下に記載する。メモリデバイ
ス２００のシングルデッキ操作（例えば、読取、書き込み、または、消去操作）の例にお
いて、デッキ２１５_０のメモリセルブロック２９０が選択でき、デッキ２１５_１のメモリ
セルブロック２９１は、未選択である（選択されない）。従って、この例においては、メ
モリデバイス２００は、メモリセルブロック２９１のメモリセル２１０、２１１、２１２
、２１３に作用しなくてよい。メモリデバイス２００は、メモリセルブロック２９０のメ
モリセル２１０、２１１、２１２、２１３に作用して、（例えば、操作が書き込み操作の
場合）メモリセルブロック２９０の選択メモリセルに情報を記憶してよく、（例えば、操
作が読取操作の場合）メモリセルブロック２９０の選択メモリセルから情報を読み取って
よく、または、（例えば、操作が消去操作の場合）メモリセルブロック２９０の選択メモ
リセル（例えば、メモリセルの全て）から情報を消去してよい。この例において、行デコ
ーダ２４９は、（例えば、信号ＤＲ＿ＬＯをアクティブにすることによって）駆動回路２
４０を作動でき、（例えば、信号ＤＲ＿ＵＰをアクティブにしない（例えば、非アクティ
ブにする）ことによって）駆動回路２４１を作動させなくてよい。従って、デッキ２１５
_０の選択メモリセルストリングは、アクセスされ、デッキ２１５_１のメモリセルストリン
グはアクセスされない。レベルデコーダ２１９は、（例えば、信号ＢＬ＿ＬＯをアクティ
ブにすることによって）バッファ回路２２０を作動でき、（例えば、信号ＢＬ＿ＵＰをア
クティブにしない（例えば、非アクティブにする）ことによって）バッファ回路２２１を
作動させなくてよい。そして、バッファ回路２２０（この例においては、作動されたバッ
ファ回路）と、導電パス２５７_０と、データ線２７０_０、２７１_０、２７２_０とを用いて
、（操作が書き込み操作の場合）情報をデッキ２１５_０のメモリセルブロック２９０に記
憶でき、または、（操作が読取操作の場合）デッキ２１５_０のメモリセルブロック２９０
から情報を読み取ることができる。

シングルデッキ操作（例えば、読取、書き込み、または、消去操作）の他の例において
は、デッキ２１５_１を選択でき、デッキ２１５_０は未選択である。従って、この例におい
ては、行デコーダ２４９は、（例えば、信号ＤＲ＿ＵＰをアクティブにすることによって
）駆動回路２４１を作動でき、（例えば、信号ＤＲ＿ＬＯをアクティブにしない（例えば
、非アクティブにする）ことによって）駆動回路２４０を作動しなくてよい。レベルデコ
ーダ２１９は、（例えば、信号ＢＬ＿ＵＰをアクティブにすることによって）バッファ回
路２２１を作動でき、（例えば、信号ＢＬ＿ＬＯをアクティブにしない（例えば、非アク
ティブにする）ことによって）バッファ回路２２０を停止してよい。そして、バッファ回
路２２１（この例においては、作動されたバッファ回路）と、導電パス２５７_１と、デー
タ線２７０_１、２７１_１、２７２_１とを用いて、（操作が書き込み操作の場合）デッキ２
１５_１のメモリセルブロック２９１に情報を記憶でき、または、（操作が読取操作の場合
）デッキ２１５_１のメモリセルブロック２９１から情報を読み取ることができる。

マルチデッキ操作の例においては、デッキ２１５_０、２１５_１のメモリセルブロック２
９０、２９１は、同時に選択されて（例えば、同じブロックアドレスに基づいて同時に選
択されて）、メモリセルブロック２９０、２９１のメモリセル２１０、２１１、２１２、
２１３に作用できる。この例においては、メモリデバイス２００は、メモリセルブロック
２９０、２９１のメモリセル２１０、２１１、２１２、２１３にアクセス及び作用して、
（例えば、操作が書き込み操作の場合）メモリセルブロック２９０、２９１の選択メモリ
セルに情報を記憶してよく、（例えば、操作が読取操作の場合）メモリセルブロック２９
０、２９１の選択メモリセルから情報を読み取ってよく、または、（例えば、操作が消去
操作の場合）メモリセルブロック２９０、２９１の選択メモリセル（例えば、メモリセル
の全て）から情報を消去してよい。この例において（例えば、読取または書き込み操作に
おいて）、行デコーダ２４９は、（例えば、信号ＤＲ＿ＬＯ及びＤＲ＿ＵＰを同時にアク
ティブにすることによって）駆動回路２４０、２４１を作動（例えば、同時に作動）でき
る。レベルデコーダ２１９は、（例えば、（デッキアドレスの解読に基づいてよい）信号
ＢＬ＿ＬＯ及びＢＬ＿ＵＰを同時にアクティブにすることによって）バッファ回路２２０
、２２１を作動（例えば、同時に作動）できる。そして、メモリセルブロック２９０、２
９１に関連付けられた各バッファ回路（２２０、２２１）と、各導電パス（２５７_０、２
５７_１）と、各データ線（２７０_０、２７１_０、２７２_０、２７０_１、２７１_１、２７２
_１）とを用いて、情報（例えば、異なる情報）が、同時にメモリセルブロック２９０、２
９１に提供される（メモリセルブロック２９０、２９１の選択メモリセルに記憶される）
ことができ、または、同時にメモリセルブロック２９０、２９１から読み取られてよい。

従って、上記のように、メモリデバイス２００は、異なるデッキに対して別々のデータ
線（例えば、デッキ２１５_０に対してデータ線２７０_０、２７１_０、２７２_０、デッキ２
１５_１に対してデータ線２７０_１、２７１_１、２７２_１）と、異なるデッキに対して別々
の（例えば、専用の）駆動回路（例えば、デッキ２１５_０、２１５_１に対して、それぞれ
、駆動回路２４０、２４１）と、異なるデッキに対して別々の（例えば、専用の）バッフ
ァ回路（例えば、デッキ２１５_０、２１５_１に対して、それぞれ、バッファ回路２２０、
２２１）と、を含み得る。メモリデバイス２００の要素及び操作は、上記のように、一部
の従来のメモリデバイスに対する改良点を有することを可能にし得る。例えば、メモリデ
バイス２００の（例えば、読取操作、書き込み操作、及び、消去操作に関する）スループ
ットは、一部の従来のメモリデバイスのスループットより高くすることができる。例とし
て、一部の従来のメモリデバイスと比較して、メモリデバイス２００のスループットは、
メモリデバイス２００が２つのデッキ（例えば、２１５_０、２１５_１）を含む場合、２倍
高くなり、メモリデバイス２００が４つのデッキを含む場合、４倍高くなり、メモリデバ
イス２００が８つのデッキを含む場合、８倍高くなる。さらに、一部の従来のメモリデバ
イスと比較すると、メモリデバイス２００の異なるデッキに対する別々のデータ線と共に
、異なるデッキ（例えば、２１５_０、２１５_１）に対して別々の駆動回路（例えば、２４
０、２４１）を含むことは、より低い容量（例えば、結合容量）と、より小さいブロック
サイズ（各メモリセルブロックに対してより小さい記憶容量）を有することを可能にし得
る。

図３は、本明細書に記載のいくつかの実施形態による、図２の駆動回路２４０、２４１
と、図２のバッファ回路２２０、２２１との細部を含む、図２のメモリデバイス２００の
一部分の概略図を示す。図３に示すように、駆動回路２４０は、トランジスタ（例えば、
高電圧駆動トランジスタ）Ｔ０を含み得る。トランジスタＴ０は、トランジスタゲート３
４０（例えば、トランジスタＴ０に共通の共通ゲート）を有し得る。従って、トランジス
タＴ０は、同じトランジスタゲート（例えば、トランジスタゲート３４０）を用いて、制
御（例えば、同時にオン、または、同時にオフ）できる。駆動回路２４１は、トランジス
タ（例えば、高電圧駆動トランジスタ）Ｔ１を含み得る。トランジスタＴ１は、トランジ
スタゲート３４１（例えば、トランジスタＴ１に共通で、トランジスタゲート３４０とは
異なる共通ゲート）を有し得る。従って、トランジスタＴ１は、同じトランジスタゲート
（例えば、トランジスタゲート３４１）を用いて、制御（例えば、同時にオン、または、
同時にオフ）できる。

メモリデバイス２００は、導電線３５０、３５１、３５２、３５３、及び、３５４〜３
５４ｉを含んでよく、導電線のそれぞれは、信号（例えば、データ信号とは異なる電圧信
号）を伝達できる。例として、導電線３５０、３５１、３５２、３５３は、それぞれ、信
号（例えば、電圧信号）Ｖ０、Ｖ１、Ｖ２、Ｖ３を伝達できる。

図３に示すように、トランジスタＴ０の一部（例えば、４つ）は、それぞれ、導電線３
５０、３５１、３５２、３５３とアクセス線２５０_０、２５１_０、２５２_０、２５３_０と
の間に結合できる。トランジスタＴ１の一部（例えば、４つ）は、それぞれ、導電線３５
０、３５１、３５２、３５３とアクセス線２５０_１、２５１_１、２５２_１、２５３_１との
間に結合できる。

簡単にするために、図３は、デッキ２１５_０の一部の要素と導電線３５４〜３５４ｉと
の間の接続（導電接続）を省略する。このような接続は、導電線３５４〜３５４ｉと、デ
ッキ２１５_０の選択線（例えば、ソース選択線）２８０_０、選択線（例えば、ドレイン選
択線）２８４_０、２８５_０、２８６_０、及び、線（例えば、ソース線）２９９_０との間の
接続を含む。同様に、簡単にするために、図３は、デッキ２１５_１の一部の要素と、導電
線３５４〜３５４ｉとの間の接続（導電接続）を省略する。このような接続は、導電線３
５４〜３５４ｉと、デッキ２１５_１の選択線（例えば、ソース選択線）２８０_１、選択線
（例えば、ドレイン選択線）２８４_１、２８５_１、２８６_１、及び、線（例えば、ソース
線）２９９_１との間の接続を含む。

駆動回路２４０は、トランジスタＴ０を使用して、導電線３５０、３５１、３５２、３
５３、及び、３５４〜３５４ｉからの信号をデッキ２１５_０の各要素に提供（例えば、駆
動）できる。例えば、駆動回路２４０は、トランジスタＴ０のうちの４つを使用して、そ
れぞれ、４つの対応する導電線３５０、３５１、３５２、３５３からアクセス線２５０_０
、２５１_０、２５２_０、２５３_０に信号Ｖ０、Ｖ１、Ｖ２、Ｖ３を提供できる。

駆動回路２４１は、トランジスタＴ１を使用して、導電線３５０、３５１、３５２、３
５３、及び、３５４〜３５４ｉからデッキ２１５_１の各要素に信号を提供（例えば、駆動
）できる。例えば、駆動回路２４１は、トランジスタＴ１のうちの４つを使用して、４つ
の対応する導電線３５０、３５１、３５２、３５３から、デッキ２１５_１の４つのアクセ
ス線２５０_１、２５１_１、２５２_１、２５３_１にそれぞれ、信号Ｖ０、Ｖ１、Ｖ２、Ｖ３
を提供できる。

図３に示すように、トランジスタゲート３４０、３４１は、互いに切り離されている。
従って、駆動回路２４０、２４１は、トランジスタゲート３４０、３４１を別々に使用し
て（例えば、各信号ＤＲ＿ＬＯ及びＤＲ＿ＵＰを別々にアクティブにして）トランジスタ
Ｔ０、Ｔ１を制御（例えば、オンまたはオフ）できる。例えば、メモリデバイス２００の
シングルデッキ操作中、デッキ２１５_０がアクセスされるように選択されて（メモリセル
ブロック２９０のメモリセル２１０、２１１、２１２、２１３に作用し）、デッキ２１５
_１がアクセスされるように選択されない場合、信号ＤＲ＿ＬＯは、（例えば、行デコーダ
２４９によって）アクティブにでき、信号ＤＲ＿ＵＰは、アクティブにされない（例えば
、非アクティブにされる）。この例において、メモリセルブロック２９０のアクセス線２
５０_０、２５１_０、２５２_０、２５３_０と導電線３５０、３５１、３５２、３５３との間
に（例えば、トランジスタＴ０を通して）回路パス（例えば、電流経路）を確立するため
に、トランジスタＴ０は、オンにでき、トランジスタＴ１はオフにされる。これは、信号
Ｖ０、Ｖ１、Ｖ２、Ｖ３を、それぞれ、（オンにされたトランジスタＴ０を通して）アク
セス線２５０_０、２５１_０、２５２_０、２５３_０に印加するのを可能にする。この例にお
いては、（トランジスタＴ１はオフにされているので）メモリデバイス２００は、メモリ
セルブロック２９１のアクセス線２５０_１、２５１_１、２５２_１、２５３_１と導電線３５
０、３５１、３５２、３５３との間に回路パス（例えば、電流経路）を確立しなくてよい
。従って、この例においては、信号Ｖ０、Ｖ１、Ｖ２、Ｖ３は、アクセス線２５０_１、２
５１_１、２５２_１、２５３_１に印加されない。

他の例においては、メモリデバイス２００の他のシングルデッキ操作中、デッキ２１５
_１がアクセスされるように選択されて（メモリセルブロック２９１のメモリセル２１０、
２１１、２１２、２１３に作用し）、デッキ２１５_０がアクセスされるように選択されな
い場合、信号ＤＲＬ＿ＵＰは（例えば、デコーダ２４９によって）アクティブにでき、信
号ＤＲ＿ＬＯは、アクティブにされない（例えば、非アクティブにされる）。この例にお
いては、トランジスタＴ１は、オンにすることができ、トランジスタＴ０はオフにされる
。これは、信号Ｖ０、Ｖ１、Ｖ２、Ｖ３を、それぞれ、（オンにされたトランジスタＴ１
を通して）アクセス線２５０_１、２５１_１、２５２_１、２５３_１に印加するのを可能にす
る。この例においては、トランジスタＴ０がオフにされているので、信号Ｖ０、Ｖ１、Ｖ
２、Ｖ３は、アクセス線２５０_０、２５１_０、２５２_０、２５３_０に印加されない。

デッキ２１５_０、２１５_１の両方がアクセスされるように選択されて（メモリセルブロ
ック２９０、２９１のメモリセル２１０、２１１、２１２、２１３に作用する）メモリデ
バイス２００のマルチデッキ操作の例において、信号ＤＲ＿ＬＯ及びＤＲＬ＿ＵＰは、（
例えば、デコーダ２４９によって）アクティブにできる。この例においては、トランジス
タＴ０、Ｔ１は、オンにされる（例えば、同時にオンにされる）。これは、トランジスタ
Ｔ０、Ｔ１がオンにされるので、信号Ｖ０、Ｖ１、Ｖ２、Ｖ３が、それぞれ、アクセス線
２５０_０、２５１_０、２５２_０、２５３_０と、アクセス線２５０_１、２５１_１、２５２_１
、２５３_１とに印加されるのを可能にする。

図３に示すように、メモリデバイス２００は、バッファ回路３２０と、バッファ回路３
２１と、トランジスタ３２０ａ、３２１ａとを含み得る。バッファ回路３２０及びトラン
ジスタ３２０ａは、図２のバッファ回路２２１の一部であってよい。バッファ回路３２１
及びトランジスタ３２１ａは、図２のバッファ回路２２０の一部であってよい。バッファ
回路３２０は、（バッファ回路３２０内に）トランジスタを含んでよく、該トランジスタ
は、（メモリセルブロック２９０のメモリセルストリング２３１、２３２、２３３のメモ
リセルから読み取った情報を感知する）バッファ回路３２０のセンスアンプの一部であっ
てよく、メモリセルブロック２９０のメモリセルストリング２３１、２３２、２３３のメ
モリセルから読み取った情報の１ビット（または、複数ビット）を記憶（例えば、一時的
に記憶）するバッファ回路３２０のデータラッチの一部であってよい。同様に、バッファ
回路３２１は、（バッファ回路３２１内に）トランジスタを含んでよく、該トランジスタ
は、（メモリセルブロック２９１のメモリセルストリング２３１、２３２、２３３のメモ
リセルから読み取った情報を感知する）バッファ回路３２１のセンスアンプの一部であっ
てよく、メモリセルブロック２９１のメモリセルストリング２３１、２３２、２３３のメ
モリセルから読み取った情報の１ビット（または、複数ビット）を記憶（例えば、一時的
に記憶）するバッファ回路３２１のデータラッチの一部であってよい。

図３に示すように、データ線２７０_０、２７０_１は、各バッファ回路（例えば、３２０
、３２１）に異なるトランジスタ（例えば、３２０ａ、３２１ａ）を通して結合できる。
これは、メモリデバイス２００の操作モード（例えば、シングルデッキモードまたはマル
チデッキモード）に応じて、データ線２７０_０、２７０_１をそれらの各バッファ回路３２
０、３２１に選択的に結合するために、レベルデコーダ２１９が、信号ＢＬ＿ＬＯ及びＢ
Ｌ＿ＵＰを選択的にアクティブにするのを可能にする。

例えば、メモリデバイス２００のシングルデッキ操作において、デッキ２１５_０が、ア
クセスされるように選択されて（メモリセルブロック２９０のメモリセル２１０、２１１
、２１２、２１３に作用し）、デッキ２１５_１がアクセスされるように選択されない場合
、信号ＢＬ＿ＬＯは、（例えば、レベルデコーダ２１９によって）アクティブにでき、信
号ＢＬ＿ＵＰは、アクティブにされない（例えば、非アクティブにされる）。この例にお
いては、トランジスタ３２０ａはオンにでき、トランジスタ３２１ａはオフにされる。こ
れは、データ線２７０_０がオンにされたトランジスタ３２０ａを通してバッファ回路３２
０に結合されるのを可能にする。そして、情報は、バッファ回路３２０（この例において
は、作動されたバッファ回路）を用いて、デッキ２１５_０のメモリセルブロック２９０に
記憶できる、または、メモリセルブロック２９０から読み取ることができる。この例にお
いては、トランジスタ３２１ａはオフにされているので、データ線２７０_１は、バッファ
回路３２１に結合されない。

メモリデバイス２００のシングルデッキ操作の他の例においては、デッキ２１５_１がア
クセスされるように選択されて（メモリセルブロック２９１のメモリセル２１０、２１１
、２１２、２１３に作用し）、デッキ２１５_０がアクセスされるように選択されない場合
、信号ＢＬ＿ＵＰは、（例えば、レベルデコーダ２１９によって）アクティブにでき、信
号ＢＬ＿ＬＯは、アクティブにされない（例えば、非アクティブにされる）。この例にお
いては、トランジスタ３２１ａはオンにでき、トランジスタ３２０ａはオフにされる。こ
れは、データ線２７０_１がオンにされたトランジスタ３２１ａを通してバッファ回路３２
１に結合されるのを可能にする。そして、情報は、バッファ回路３２１（この例において
は、作動されたバッファ回路）を用いて、デッキ２１５_１のメモリセルブロック２９１に
記憶できる、または、メモリセルブロック２９１から読み取ることができる。この例にお
いては、トランジスタ３２０ａがオフにされるので、データ線２７０_０は、バッファ回路
３２０に結合されない。

デッキ２１５_０、２１５_１の両方がアクセスされるように選択されて（メモリセルブロ
ック２９０、２９１のメモリセル２１０、２１１、２１２、２１３に作用する）メモリデ
バイス２００のマルチデッキ操作の例においては、信号ＤＲ＿ＬＯ及びＤＲＬ＿ＵＰはア
クティブに（例えば、レベルデコーダ２１９によって同時にアクティブに）できる。この
例においては、トランジスタ３２０ａ、３２１ａは、同時にオンにできる。これは、デー
タ線２７０_０、２７０_１が、それぞれ、オンにされたトランジスタ３２０ａ、３２１ａを
通して、それぞれ、バッファ回路３２０、３２１に結合（例えば、同時に結合）されるの
を可能にする。そして、情報は、対応するバッファ回路３２０、３２１を用いて、デッキ
２１５_０、２１５_１に現在提供できて（メモリセルブロック２９０、２９１の各メモリセ
ルに記憶される）、または、情報は、対応するバッファ回路３２０、３２１を用いて、メ
モリセルブロック２９０、２９１から同時に読み取ることができる。

図３に示すように、データ線２７０_０、２７０_１は、異なるトランジスタ（例えば、３
２０ａ、３２１ａ）を通して各バッファ回路（例えば、３２０、３２１）に結合できる。
これは、メモリデバイス２００の操作モード（例えば、シングルデッキモードまたはマル
チデッキモード）に応じて、データ線２７０_０、２７０_１をそれらの各バッファ回路３２
０、３２１に選択的に結合するために、レベルデコーダ２１９が、信号ＢＬ＿ＬＯ及びＢ
Ｌ＿ＵＰを選択的にアクティブにするのを可能にする。

図３は、デッキ２１５_０のデータ線２７０_０とデッキ２１５_１のデータ線２７０_１に対
するバッファ回路（例えば、３２０、３２１）とトランジスタ（例えば、３２０ａ、３２
１ａ）とを示す。しかしながら、メモリデバイス２００は、デッキ２１５_０の他の線（例
えば、図２のデータ線２７１_０、２７２_０）の各線と、デッキ２１５_１の他の線（例えば
、図２のデータ線２７１_１、２７２_１）の各線に対する（バッファ回路３２０及び／また
は３２１と類似の）バッファ回路と、（トランジスタ３２０ａまたは３２１ａに類似の）
トランジスタも有する。

図３のメモリデバイス２００の要素と操作は、図２の記載に関連して前述したように、
一部の従来のメモリデバイスに対する改良点（例えば、より高いスループット、より小さ
いブロックサイズ、及び、より小さい静電容量）を有することを可能にし得る。

図４は、本明細書に記載のいくつかの実施形態による、図２のメモリデバイスの一部分
のレイアウトを示す。図４に示すように、メモリデバイス２００は、基板４９０と、基板
４９０に形成されたドープされた領域４１０、４１１、４１２とを含んでよい。基板４９
０は、モノクリスタル（単結晶とも呼ばれる）の半導体材料（例えば、単結晶シリコン）
を含み得る。基板４９０のモノクリスタルの半導体材料は、基板４９０が特定の導電型（
例えば、ｐ型）を有することができるように、不純物を含み得る。

ドープされた領域４１０、４１１、４１２と、基板４９０とは、異なる導電型の材料を
含み得る。例えば、基板４９０は、ｐ型の半導体材料を含んでよく、ドープされた各領域
４１０、４１１、４１２は、ｎ型の半導体材料を含み得る。

ドープされた領域４１０、４１２は、駆動回路２４０のトランジスタＴ０のソースとド
レインであってよく、それによって、ドープされた複数の領域４１０のうちの１つとドー
プされた複数の領域４１２のうちの１つが、複数のトランジスタＴ０のうちの１つのソー
スとドレインになり得る。ドープされた領域４１１、４１２は、駆動回路２４１のトラン
ジスタＴ１のソースとドレインであってよく、それによって、ドープされた複数の領域４
１１のうちの１つとドープされた複数の領域４１２のうちの１つが、複数のトランジスタ
Ｔ１のうちの１つのソースとドレインになり得る。

図４に示すように、トランジスタゲート３４０は、ドープされた領域４１０と４１２と
の間の場所（例えば、トランジスタＴ０のトランジスタチャネル）の上方に配置できる。
トランジスタゲート３４１は、ドープされた領域４１１と４１２との間の場所（例えば、
トランジスタＴ１のトランジスタチャネル）の上方に配置できる。トランジスタゲート３
４０、３４１のそれぞれは、（y次元とｚ次元とに垂直な）ｘ次元に延びる長さを有して
よい。図４の導電線３５０、３５１、３５２、３５３のそれぞれは、トランジスタゲート
３４０、３４１のそれぞれと同じ方向に延びる長さを有してよい。

制御ゲート２４０_０、２４１_０、２４２_０、２４３_０は、導電プレートとして形成でき
、階段構造を有してよい。制御ゲート２４０_０、２４１_０、２４２_０、２４３_０は、各ア
クセス線２５０_０、２５１_０、２５２_０、２５３_０を通して駆動回路２４０のドープされ
た各領域４１０に結合できる。制御ゲート２４０_１、２４１_１、２４２_１、２４３_１は、
各アクセス線２５０_１、２５１_１、２５２_１、２５３_１を通して駆動回路２４１のドープ
された各領域４１１に結合できる。

図４は、簡単にするために、単純な線であるアクセス線２５０_０、２５１_０、２５２_０
、２５３_０、２５０_１、２５１_１、２５２_１、２５３_１を示す。実際は、これらの各アク
セス線は、ｘ次元、ｙ次元、及び、ｚ次元に関連する長さ、幅、及び、厚さを有する。同
様に、図４は、ドープされた領域４１２と、各導電線３５０、３５１、３５２、３５３と
の間の導電接続を、簡単にするために、単純な線として示す。実際は、これらの各導電接
続は、ｘ次元、ｙ次元、及び、ｚ次元に関連する長さ、幅、及び、厚さを有する。

図４に示すように、トランジスタゲート３４０、３４１は、互いに物理的に切り離され
ている。これは、図２、図３を参照して前述したように、操作モード（例えば、シングル
デッキモードまたはマルチデッキモード）に応じて、（対応する信号Ｖ０、Ｖ１、Ｖ２、
Ｖ３を受信する）各導電線３５０、３５１、３５２、３５３に、アクセス線２５０_０、２
５１_０、２５２_０、２５３_０（及び、制御ゲート２４０_０、２４１_０、２４２_０、２４３
_０）と、アクセス線２５０_１、２５１_１、２５２_１、２５３_１（及び、制御ゲート２４０
_１、２４１_１、２４２_１、２４３_１）とを選択的に結合するように、メモリデバイス２０
０が信号ＤＲ−ＬＯ及びＤＲ＿ＵＰを選択的にアクティブにするのを可能にする。

図５は、本明細書に記載のいくつかの実施形態による、図２のメモリデバイス２００の
一部分の構造の側面図を示す。図５に示すように、行デコーダ２４９と、駆動回路２４０
、２４１と、レベルデコーダ２１９と、バッファ回路２２０、２２１とは、基板４９０に
配置（例えば、内に形成、または、上に形成）できる。他の構造においては、行デコーダ
２４９と、駆動回路２４０、２４１と、レベルデコーダ２１９と、バッファ回路２２０、
２２１との一部または全ては、基板４９０の外部に配置（例えば、レベル５２１〜５２８
の１つまたは複数に形成する等、基板４９０の上方に形成）できる。従って、他の構造に
おいては、バッファ回路２２０、２２１の少なくとも一部分（バッファ回路２２０、２２
１の一部分のみ、または、バッファ回路２２０、２２１全体）が、基板４９０の外部に形
成できる。

図５に示すように、デッキ２１５_０は、ｚ次元で、基板４９０の上方に配置（例えば、
形成）できる。デッキ２１５_１は、デッキ２１５_０の上方に配置（例えば、デッキ２１５
_０の上方にスタック）できる。メモリデバイス２００は、デッキ２１５_０と２１５_１との
間に誘電材料５１５（例えば、電気絶縁材料）を含み得る。デッキ２１５_０、２１５_１の
それぞれには、メモリセルストリング２３１、２３２、２３３が、ｚ次元に垂直なｘ次元
に並べられてよい。データ線２７０_０、２７０_１のそれぞれは、ｘ次元に延びる長さを有
してよい。

デッキ２１５_０のメモリセル２１０、２１１、２１２、２１３は、メモリデバイス２０
０の、ｚ次元の異なるレベル５２１、５２２、５２３、５２４に、それぞれ、配置できる
。デッキ２１５_１のメモリセル２１０、２１１、２１２、２１３は、メモリデバイス２０
０の、ｚ次元の異なるレベル５２５、５２６、５２７、５２８に、それぞれ、配置できる
。

図５に示すように、デッキ２１５_０、２１５_１のメモリセルストリング２３１、２３２
、２３３のそれぞれは、各データ線（２７０_０または２７０_１）と各線（例えば、ソース
）２９９_０もしくは２９９_１との間のピラー部分５０６、５０７、５０８によって形成さ
れたピラー（例えば、基板４９０に垂直な垂直体）を含んでよい。ピラーは、各データ線
（２７０_０または２７０_１）と各ソース（線２９９_０または２９９_１）との間に電流の伝
導を提供するように（例えば、導電チャネルを形成するように）構成できる。ピラー部分
５０６と、ピラー部分５０７、５０８のそれぞれとは、異なる導電型の材料を含み得る。
例えば、ピラー部分５０６は、ｐ型の半導体材料を含んでよく、ピラー部分５０７、５０
８のそれぞれは、ｎ型の半導体材料を含んでよい。半導体材料は、多結晶シリコン（ポリ
シリコン）を含んでよい。

デッキ２１５_０においては、制御ゲート２４０_０、２４１_０、２４２_０、２４３_０は、
メモリセルストリング２３１、２３２、２３３のうち各メモリセルストリングのピラーの
ピラー部分５０６の各セグメントに沿って配置できる。制御ゲート２４０_０、２４１_０、
２４２_０、２４３_０は、デッキ２１５_０のメモリセル２１０、２１１、２１２、２１３が
配置されるのと同じレベルのｚ次元（例えば、５２１、５２２、５２３、５２４）に配置
できる。

同様に、デッキ２１５_１においては、制御ゲート２４０_１、２４１_１、２４２_１、２４
３_１は、メモリセルストリング２３１、２３２、２３３のうち各メモリセルストリングの
ピラーのピラー部分５０６の各セグメントに沿って配置できる。制御ゲート２４０_１、２
４１_１、２４２_１、２４３_１は、デッキ２１５_１のメモリセル２１０、２１１、２１２、
２１３が配置されるのと同じレベルのｚ次元（例えば、５２５、５２６、５２７、５２８
）に配置できる。制御ゲート２４０_０、２４１_０、２４２_０、２４３_０、２４０_１、２４
１_１、２４２_１、２４３_１のそれぞれは、導電材料（例えば、導電性にドープされた多結
晶シリコン、または、他の導電材料）を含み得る。

デッキ２１５_０、２１５_１のそれぞれは、材料５０３、５０４、５０５を含み得る。簡
単にするために、以下の記載は、デッキ２１５_０の材料５０３、５０４、５０５に焦点を
当てる。デッキ２１５_１は、材料５０３、５０４、５０５に関して類似の配置を有する。

デッキ２１５_０において、材料５０５は、対応するメモリセルストリング（２３１、２
３２、または、２３３）の（ピラー部分５０６、５０７、５０８によって形成された）ピ
ラーと、選択線（例えば、ソース選択線）２８０_０との間に形成できる。材料５０５は、
対応するメモリセルストリング（２３１、２３２、または、２３３）の（ピラー部分５０
６、５０７、５０８によって形成された）ピラーと、選択線（例えば、ドレイン選択線）
２８４_０、２８５_０、２８６_０のそれぞれとの間に形成できる。材料５０５は、選択トラ
ンジスタ（例えば、ソース選択トランジスタ）２６１、２６２、２６３のそれぞれと、選
択トランジスタ（例えば、ドレイン選択トランジスタ）２６４、２６５、２６６のそれぞ
れとのためのゲート酸化物として使用できる。

デッキ２１５_０の材料５０３、５０４、５０５の組み合わせは、対応するピラーのピラ
ー部分５０６と、制御ゲート２４０_０、２４１_０、２４２_０、２４３_０のそれぞれとの間
に形成できる。材料５０３、５０４、５０５の組み合わせは、デッキ２１５_０のメモリセ
ル（例えば、メモリセル２１０、２１１、２１２、または、２１３）の構造の一部を形成
できる。例えば、材料５０３、５０４、５０５の組み合わせは、デッキ２１５_０及びデッ
キ２１５_１のメモリセル２１０、２１１、２１２、２１３のそれぞれのＴＡＮＯＳ（Ｔａ
Ｎ，Ａｌ_２Ｏ_３、Ｓｉ_３Ｎ_４、ＳｉＯ_２、Ｓｉ）構造の一部であってよい。この例におい
ては、材料５０３（例えば、インターポリ誘電体）は、電荷のトンネリングを遮断できる
１つまたは複数の電荷遮断材料（例えば、ＴａＮ及びＡｌ_２Ｏ等の誘電材料）を含み得る
。材料５０４は、メモリセル２１０、２１１、２１２、または、２１３に記憶された情報
の値を表す電荷蓄積機能を提供（例えば、電荷をトラップ）できる電荷蓄積要素（例えば
、Ｓｉ_３Ｎ_４等の１つまたは複数の電荷蓄積材料）を含み得る。材料５０５は、電荷（例
えば、電子）のトンネリングを可能にできる１つまたは複数のトンネル誘電材料（例えば
、ＳｉＯ_２）を含み得る。例として、材料５０５は、メモリデバイス２００の書き込み操
作中、ピラー部分５０６から材料５０４への電子のトンネリングを可能にでき、メモリデ
バイス２００の消去操作中、材料５０４からピラー部分５０６への電子のトンネリングを
可能にできる。さらに、材料５０５は、ピラー部分５０６から部分５０４への正孔のトン
ネリングを可能にできて、メモリデバイス２００の消去操作中、トラップされた電子の再
結合を補償する。

他の例においては、材料５０３、５０４、５０５の組み合わせは、デッキ２１５_０及び
デッキ２１５_１のメモリセル２１０、２１１、２１２、２１３のそれぞれのＳＯＮＯＳ（
Ｓｉ、ＳｉＯ_２、Ｓｉ３Ｎ_４、ＳｉＯ_２、Ｓｉ）構造の一部であってよい。さらなる例に
おいては、材料５０３、５０４、５０５の組み合わせは、デッキ２１５_０及びデッキ２１
５_１のメモリセル２１０、２１１、２１２、２１３のそれぞれのフローティングゲート構
造の一部であってよい。

図５に示すように、データ線２７０_０は、導電パス５７０_０を通して（例えば、直接、
通して）バッファ回路２２０に結合（例えば、直接、結合）でき、該導電パス５７０_０は
、複数の導電パス２５７_０（図２）のうちの１つに含まれる。導電パス５７０_０は、デー
タ線２７０_０の一部とみなされてよく、よって、導電パス５７０_０の材料はデータ線２７
０_０の材料に直接接触し得る。データ線２７０_１は、部分５７０Ａ、５７０Ｂを含む、導
電パス５７０_１を通して（例えば、直接、通して）バッファ回路２２１に結合（例えば、
直接、結合）できる。導電パス５７０_１は、複数の導電パス２５７_１（図２）の１つに含
まれる。導電パス５７０_１は、データ線２７０_１の一部とみなされてよく、よって、導電
パス５７０_１の材料はデータ線２７０_１の材料に直接接触し得る。導電パス５７０_０、５
７０_１のそれぞれは、導電性にドープされた多結晶シリコン、金属、または、他の導電材
料等、基板４９０の上方に配置（例えば、形成）される１つの導電材料（または複数の導
電材料）を含み得る。部分５７０Ａ、５７０Ｂは、（例えば、同じ成膜プロセスで）同時
に形成することもでき、または、（例えば、異なる成膜プロセスで）異なる時に形成する
こともできる。

部分５７０Ａは、部分５７０Ｂが形成（例えば、あるプロセスで形成）される前に、形
成（例えば、他のプロセスで形成）できる。例えば、部分５７０Ａは、導電パス５７０_０
が形成される時（例えば、デッキ２１５_０が形成される時）に形成でき、導電パス５７０
_０と部分５７０Ａが形成された後、部分５７０Ｂが、形成（例えば、デッキ２１５_１が形
成される時に形成）できる。

図５に示すように、導電パス５７０_０、５７０_１は、互いに物理的に切り離されており
（例えば、互いに電気的に未接続であり）、データ線２７０_０、２７０_１は、それぞれ、
導電パス５７０_０、５７０_１を通して別々にバッファ回路２２０、２２１に結合される。
従って、導電パス５７０_０、５７０_１は、メモリセルブロック２９０、２９１によって共
有されない。これは、図２、図３、図４を参照して前述したように、メモリデバイス２０
０が、シングルデッキ操作またはマルチデッキ操作で動作することを可能にする。

デッキ２１５_０の他のデータ線（２７１_０、２７２_０）とデッキ２１５_１のデータ線（
例えば、２７１_１、２７２_１）の各々も、導電パス５７０_０、５７０_１に類似した導電パ
スを含む。例えば、メモリデバイス２００は、各データ線２７１_０、２７２_０に結合され
た（導電パス５７０_０に類似した）２つの導電パスと、各データ線２７１_１、２７２_１に
結合された（導電パス５７０_１に類似した）２つの導電パスと、を含み得る。

図６は、本明細書に記載のいくつかの実施形態による、共有アクセス線２５０、２５１
、２５２、２５３と、別々のデータ線２７０_０、２７１_０、２７２_０、２７０_１、２７１
_１、２７２_１とを有する複数のデッキを含むメモリデバイス６００の概略図を示す。図６
に示すように、メモリデバイス６００は、図２のメモリデバイス２００のメモリ要素の要
素に類似した要素を含み得る。従って、簡単にするために、類似または同一の要素には、
同じ表示ラベルを付け、その説明はここでは繰り返さない。

図６に示すように、メモリデバイス６００は、行デコーダ６４９と、駆動回路６４３と
、レベルデコーダ６１９と、駆動回路（例えば、レベル駆動回路）６２９と、バッファ回
路６２３と、デッキ２１５_０、２１５_１と、アクセス線２５０、２５１、２５２、２５３
とを含んでよい。従って、メモリセルブロック２９０、２９１は、アクセス線２５０、２
５１、２５２、２５３を共有する。メモリデバイス６００は、駆動回路６４３を使用して
、アクセス線２５０、２５１、２５２、２５３を通してデッキ２１５_０と２１５_１の両方
にアクセスできる。行デコーダ６４９は、駆動回路６４３を制御する信号ＤＲを生成でき
る。レベルデコーダ６１９は、（バッファ回路６２３を制御する）信号ＢＬ−ＬＯ及びＢ
Ｌ＿ＵＰと、駆動回路６２９を制御する情報（例えば、信号）ＣＴＬとを生成できる。駆
動回路６２９を使用して、各選択線２８０_０、２８０_１と、線（例えば、ソース）２９９
_０、２９９_１とに信号（例えば、電圧信号）を提供（例えば、駆動）できる。

図７は、本明細書に記載のいくつかの実施形態による、図６の駆動回路６４３とバッフ
ァ回路６２３との細部を含む図６のメモリデバイス６００の一部分の概略図を示す。図７
に示すように、駆動回路６４３は、トランジスタ（例えば、高電圧駆動トランジスタ）Ｔ
２を含み得る。トランジスタＴ２は、トランジスタゲート７４３（例えば、トランジスタ
Ｔ２の駆動に共通な共通ゲート）を有してよい。従って、トランジスタＴ２は、同じトラ
ンジスタゲート（例えば、トランジスタゲート７４３）を用いて、制御（例えば、同時に
オン、または、同時にオフ）できる。

導電線３５０、３５１、３５２、３５３、及び、３５４〜３５４ｉ（及び、信号Ｖ０、
Ｖ１、Ｖ２、Ｖ３）は、図３を参照して前述したものと類似している。図７に示すように
、複数のトランジスタＴ２の一部（例えば、４つ）は、導電線３５０、３５１、３５２、
３５３と、アクセス線２５０、２５１、２５２、２５３との間に、それぞれ、結合できる
。簡単にするために、図７は、デッキ２１５_０の一部の要素と導電線３５４〜３５４ｉと
の間の接続（導電接続）を省略している。このような接続は、導電線３５４〜３５４ｉと
選択線（例えば、ドレイン選択線）２８４_０、２８５_０、２８６_０、２８４_１、２８５_１
、２８６_１との間の接続を含む。

駆動回路６４３は、トランジスタＴ２を使用して、導電線３５０、３５１、３５２、３
５３、及び、３５４〜３５４ｉからの信号をデッキ２１５_０及び２１５_１の各要素に提供
（例えば、駆動）できる。例えば、駆動回路６４３は、複数のトランジスタＴ２のうちの
４つを使用して、信号Ｖ０、Ｖ１、Ｖ２、Ｖ３を、それぞれ、４つの対応する導電線３５
０、３５１、３５２、３５３から、４つのアクセス線２５０、２５１、２５２、２５３に
提供できる。

メモリデバイス６００のメモリ操作中、デッキ２１５_０またはデッキ２１５_１のいずれ
かがアクセスされるように選択されると、駆動回路６４３は、信号ＤＲをアクティブにし
て、トランジスタＴ２をオンにできる。これは、信号Ｖ０、Ｖ１、Ｖ２、Ｖ３を、それぞ
れ、（オンにされたトランジスタＴ２を通して）アクセス線２５０、２５１、２５２、２
５３に印加するのを可能にする。メモリデバイス６００は、選択したデッキ（例えば、デ
ッキ２１５_０または２１５_１）のメモリセルに作用して、（例えば、操作が書き込み操作
、または、読取操作の場合）選択したデッキの選択したメモリセルに情報を記憶でき、ま
たは、選択したデッキの選択したメモリセルから情報を読み取ることができ、あるいは、
（例えば、操作が消去操作の場合）、メモリセルブロック２９０の選択したメモリセル（
例えば、メモリセルの全て）から情報を消去できる。

図７に示すように、メモリデバイス２００は、バッファ回路７２３と、トランジスタ７
３３_０、７３３_１とを含んでよい。バッファ回路７２３とトランジスタ７３３_０、７３３
_１は、図６のバッファ回路６２３の一部であってよい。データ線２７０_０、２７０_１は、
それぞれ、トランジスタ７３３_０、７３３_１を通してバッファ回路７２３に結合できる。

駆動回路６２９は、メモリデバイス６００の操作中に選択線２８０_０、２８０_１と線（
例えば、ソース）２９９_０、２９９_１とに与えられる信号（例えば、電圧信号）の値（例
えば、電圧値）を制御するために、トランジスタＴ２と類似したトランジスタ（図７には
示していないが、例えば、高電圧駆動トランジスタ）を含み得る。

メモリデバイス６００は、メモリデバイス６００のメモリ操作（例えば、読取、書き込
み、または、消去操作）中、受信したアドレス情報に基づいて、制御情報（例えば、コマ
ンド）をレベルデコーダ６１９に提供してよい。レベルデコーダ６１９は、信号ＢＬ＿Ｌ
ＯとＢＬ＿ＵＰを選択的にアクティブにして、トランジスタ７３３_０、７３３_１を選択的
にオンにするために、このような制御情報を解読できる。レベルデコーダ６１９はまた、
情報ＣＴＬを駆動回路６２９に提供でき、それによって、駆動回路６２９は、（図８を参
照して以下により詳細に記載する）メモリデバイス６００の操作中、選択線２８０_０、２
８０_１と線２９９_０、２９９_１とに提供される信号の値を制御できる。

図７において、例として、デッキ２１５_０のメモリセルブロック２９０が選択され、デ
ッキ２１５_１のメモリセルブロック２９１が未選択の（選択されない）場合、行デコーダ
６４９は、（例えば、信号ＤＲをアクティブにすることによって）駆動回路６４３を作動
して、メモリセルブロック２９０の選択したメモリセルストリングのメモリセル２１０、
２１１、２１２、２１３にアクセスできる。レベルデコーダ６１９は、データ線２７０_０
をバッファ回路７２３に結合するために、信号ＢＬ＿ＬＯをアクティブにし（信号ＢＬ＿
ＵＰをアクティブにせずに）トランジスタ７３３_０をオンにできる。この例において、レ
ベルデコーダ６１９は、トランジスタ７３３_０がオンの間、信号ＢＬ＿ＵＰをアクティブ
にせずに、トランジスタ７３３_１のオフを維持して（または、オフにして）よく、そうす
ることによって、データ線２７０_０がバッファ回路７２３に結合されている間、データ線
２７０_１はバッファ回路７２３に結合されない。そして、バッファ回路７２３を用いて、
デッキ２１５_０のメモリセルブロック２９０に情報を記憶できる、または、デッキ２１５
_０のメモリセルブロック２９０から情報を読み取ることができる。

図７において、他の例として、デッキ２１５_０のメモリセルブロック２９１が選択され
、デッキ２１５_０のメモリセルブロック２９０が未選択の（選択されない）場合、行デコ
ーダ６４９は、（例えば、信号ＤＲをアクティブにすることによって）駆動回路６４３を
作動させて、メモリセルブロック２９１の選択したメモリセルストリングのメモリセル２
１０、２１１、２１２、２１３にアクセスできる。レベルデコーダ６１９は、データ線２
７０_１をバッファ回路７２３に結合するために、信号ＢＬ＿ＵＰをアクティブにし（かつ
信号ＢＬ＿ＬＯをアクティブにせずに）、トランジスタ７３３_１をオンにできる。この例
においては、レベルデコーダ６１９は、トランジスタ７３３_１をオンにしている間、信号
ＢＬ＿ＬＯをアクティブにせずに、トランジスタ７３３_０をオフに維持して（または、オ
フにして）よく、それによって、データ線２７０_１がバッファ回路７２３に結合されてい
る間、データ線２７０_０をバッファ回路７２３に結合しない。そして、バッファ回路７２
３を用いて、デッキ２１５_１のメモリセルブロック２９１に情報を記憶できる、または、
デッキ２１５_１のメモリセルブロック２９１から情報を読み取ることができる。

デッキ２１５_０またはデッキ２１５_１のいずれかのメモリセルにアクセスする上記の例
において、情報ＣＴＬは、駆動回路６２９に、選択線２８０_０、２８０_１に異なる電圧を
提供させ、線２９９_０、２９９_１に異なる電圧（例えば、図８に示す電圧）を提供させる
値を有してよい。デッキ２１５_０、２１５_１の一部の他の信号も図８に示す電圧を与えら
れてよい。

図７において、駆動回路６２９は、メモリデバイス６００の操作中に選択線２８０_０、
２８０_１と、線（例えば、ソース）２９９_０、２９９_１とに印加される信号（例えば、電
圧信号）の値（例えば、電圧値）を制御するために、トランジスタＴ２と類似のトランジ
スタ（図７には示していないが、例えば、高電圧駆動トランジスタ）を含み得る。

図７に示すように、メモリデバイス６００は、選択線（例えば、ソース選択線）２８０
_０、２８０_１に、それぞれ、結合される導電パス７８０_０、７８０_１を含み得る。導電パ
ス７８０_０、７８０_１は、駆動回路６２９に結合される。導電パス７８０_０、７８０_１は
、互いに切り離されている（例えば、電気的に互いに未接続である）。従って、メモリデ
バイス６００のメモリ操作（例えば、読取、書き込み、または、消去操作）中、駆動回路
６２９は、デッキ２１５_０、２１５_１のどちらを選択するかに応じて、（例えば、図８の
チャート６００Ａに示すような）異なる値を有する電圧を、信号ＳＧＳ_０、ＳＧＳ_１に提
供（例えば、印加）できる。例えば、メモリデバイス６００のメモリ操作中、駆動回路６
２９は、トランジスタ（図６には示さず）を通して線２８０_０を導電線（図６には示さず
）に結合でき、他のトランジスタ（図６には示さず）を通して線２８０_１を他の導電線（
図６には示さず）に結合できる。（駆動回路６２９のトランジスタを通して線２８０_０、
２８０_１に結合される）導電線は、この例においては、異なる値を有する電圧を提供され
てよい。

図７に示すように、メモリデバイス６００は、線（例えば、ソース）２９９_０、２９９
_１にそれぞれ結合される導電パス７９９_０、７９９_１を含み得る。導電パス７９９_０、７
９９_１は、駆動回路６２９に結合される。導電パス７９９_０、７９９_１は、互いに切り離
されている（例えば、電気的に結合されていない）。従って、メモリデバイス６００のメ
モリ操作（例えば、読取、書き込み、または、消去操作）中、駆動回路６２９は、デッキ
２１５_０、２１５_１のどちらを選択するかに応じて、（例えば、図８のチャート６００Ａ
に示すように）異なる値を有する電圧を信号ＳＲＣ_０、ＳＲＣ_１に提供（例えば、印加）
できる。例えば、メモリデバイス６００のメモリ操作中、駆動回路６２９は、トランジス
タ（図６には示さず）を通して線２９９_０を導電線（図６には示さず）に結合でき、他の
トランジスタ（図６には示さず）を通して線２９９_１を他の導電線（図６には示さず）に
結合できる。（駆動回路６２９のトランジスタを通して線２９９_０、２９９_１に結合され
る）導電線は、この例においては、異なる値を有する電圧を提供されてよい。

図８は、本明細書に記載のいくつかの実施形態による、メモリデバイス６００の読取操
作、書き込み操作、及び、消去操作中、図６、図７のメモリデバイス６００の一部の信号
に印加される電圧の例を示すチャート６００Ａである。図６、図７のメモリデバイス６０
０の信号の一部（例えば、ＷＬ０_０、ＷＬ１_０、ＷＬ２_０、ＷＬ３_０、ＷＬ０_１、ＷＬ１
_１、ＷＬ２_１、ＷＬ３_１）は、簡単にするために、図８から省略する。省略された信号は
、当業者には既知の電圧を提供されてよい。図８においては、簡単にするために、データ
線２７０_０、２７１_０、２７２_０のうちの１つのデータ線からの信号（ＢＬ０_０）とデー
タ線２７０_１、２７１_１、２７２_１のうちの１つのデータ線からの信号（ＢＬ０_１）を示
す。

図８の電圧Ｖｓｓは、０Ｖ（例えば、接地電位）の値を有してよい。電圧Ｖｃｃは、メ
モリデバイス６００（図６、図７）の供給電圧であってよい。電圧Ｖｂｌは、選択したメ
モリセルに記憶された情報の値に応じた値（例えば、プリチャージ電圧値、または、感知
された値）を有してよい。電圧Ｖｅｒａｓｅは、選択したメモリセルブロック（例えば、
図６の２９０または２９１）のメモリセルに記憶された情報の消去を可能にする比較的高
い値（例えば、２０Ｖ）を有してよい。電圧Ｖｙは、比較的低い値（例えば、３Ｖ〜５Ｖ
）を有してよい。図８において、「ＦＬＯＡＴ」は、特定の導電線（または、その特定の
導電線の信号）がバイアス電圧から減結合されている（直流（ＤＣ）電源から減結合され
ている）状態（例えば、「フロート状態」）を示す。この減結合は、その特定の導電線（
または、その特定の導電線の信号）の電圧の値が変化するのを可能にする。例えば、図８
の読取操作においては、デッキ２１５_０が選択されると、デッキ２１５_１（未選択のデッ
キ）の（信号ＳＲＣ_１を伝える）線２９９_１は、フロート状態に置かれてよい。この例に
おいては、情報ＣＴＬは、デッキ２１５_１が選択される場合、（駆動回路６２９を通して
）線２９９_０と、線２９９_１に電圧を提供するのに使用される導電線（図７には示されて
いない）との間に結合された（駆動回路６２９の）トランジスタを図７の駆動回路６２９
にオフにさせる値を提供されてよい。

図８に示すように、デッキ２１５_０またはデッキ２１５_１のいずれかを読取操作、書き
込み操作、または、消去操作で選択して、メモリセルブロック２９０または２９１の選択
したメモリセルストリングのメモリセル２１０、２１１、２１２、２１３に作用できる。
しかしながら、消去操作においては、デッキ２１５_０及びデッキ２１５_１の両方を選択し
て（例えば、同時に選択して）メモリセルブロック２９０、２９１の選択したメモリセル
ストリングのメモリセル２１０、２１１、２１２、２１３に作用できる。

（例えば、チャート６００Ａに基づいた）メモリデバイス６００の要素及び操作は、一
部の従来のメモリデバイスに対する改良点を有することを可能にし得る。例えば、より小
さいブロックサイズが、デッキ２１５_０、２１５_１の別々のデータ線によって達成され得
る。さらに、図８に示すように、読取操作または書き込み操作において（デッキ２１５_０
とデッキ２１５_１のうちの１つのみが選択でき）、未選択のデッキのソースの信号（例え
ば、ＳＲＣ_０またはＳＲＣ_１）は、電圧Ｖｓｓ（例えば、接地電位）を提供され、未選択
のデッキのデータ線の信号（例えば、ＢＬ０_０またはＢＬ０_１）は、フロート状態に置か
れる。これはまた、メモリデバイス６００の未選択のデッキのメモリセルストリングのチ
ャネル（例えば、図５のピラー部分５０６、５０７、５０８のチャネルに類似したチャネ
ル）をフロート状態にさせてよい。よって、未選択のデッキの制御ゲート（例えば、制御
ゲート２４０_０、２４１_０、２４２_０、２４３_０、または、制御ゲート２４０_１、２４１
_１、２４２_１、２４３_１）の静電容量の低減を助け得る。それはメモリデバイス６００の
電力消費の低減も助け得る。さらに、選択したデッキの消去操作において、ゲート誘導ド
レインリーク（ＧＩＤＬ）が、選択したデッキのみで生成されてよく、未選択のデッキの
メモリセルストリングのチャネルは、（チャート６００Ａに基づいて）フロート状態にあ
る。従って、未選択のデッキの制御ゲートの静電容量は、低減されてよい（例えば、比較
的小さくてよい）。これは、未選択のデッキのメモリセルの一部または全てのソフトプロ
グラム電圧または消去の発生を低減する（または、取り除く）のを助け得る。

図９は、本明細書に記載のいくつかの実施形態による、図６、図７のメモリデバイス６
００の変形形態であり得るメモリデバイス９００の一部分の概略図を示す。図９に示すよ
うに、メモリデバイス９００は、図７のメモリデバイス６００のメモリ要素の要素と類似
の要素を含み得る。従って、簡単にするために、類似または同じ要素には、同じ表示ラベ
ルを付し、その説明はここでは繰り返さない。メモリデバイス６００と９００との相違は
、図９のバッファ回路９２０、９２１を含む。図７を参照して示し、前述したように、デ
ータ線２７０_０、２７０_１は、バッファ回路７３３を共有してよい。図９において、デー
タ線２７０_０、２７０_１は、別々のバッファ回路９２０、９２１に結合できる。

メモリデバイス９００は、シングルデッキモードのシングルデッキ操作と、マルチデッ
キモードのマルチデッキ操作を行うことができる。メモリデバイス９００のシングルデッ
キ操作は、図７、図８を参照して前述したメモリデバイス６００の操作に類似していてよ
い（例えば、メモリセルブロック２９０、２９１のうちの（両方ではなく）１つが、読取
操作または書き込み操作で選択できる）。メモリデバイス９００のマルチデッキ操作にお
いては、メモリセルブロック２９０、２９１の両方を選択して（例えば、同時に選択して
）メモリセルブロック２９０、２９１のメモリセル２１０、２１１、２１２、２１３にア
クセスし、作用できる。例えば、マルチデッキ操作においては、情報は、（それぞれ、バ
ッファ回路９２０、９２１を通して）メモリセルブロック２９０、２９１に同時に提供さ
れて、メモリセルブロック２９０、２９１の選択したメモリセルに記憶でき、情報は、（
バッファ回路９２０、９２１を通して）メモリセルブロック２９０、２９１から同時に読
み取ることができ、または、メモリセルブロック２９０、２９１の情報は、同時に消去で
きる。

メモリデバイス９００は、一部の従来のメモリデバイスに対して改良点を有し得る。こ
のような改良点は、図６、図７、図８を参照して前述したメモリデバイス６００の改良点
と類似の改良点を含む。さらに、データ線２７０_０、２７０_１は、別々のバッファ回路９
２０、９２１に結合できるので、メモリデバイス９００は、メモリデバイス６００より高
いスループット（例えば、２倍）を有し得る。これはまた、メモリデバイス９００が、一
部の従来のメモリデバイスより高いスループット（例えば、メモリデバイス９００のデッ
キの数に応じて、２倍以上）を有するのを可能にし得る。

図１０は、本明細書に記載のいくつかの実施形態による、メモリデバイス９００の読取
操作、書き込み操作、及び、消去操作中、図９のメモリデバイス９００の一部の信号に印
加される電圧の例を示すチャート９００Ａである。チャート９００Ａの消去操作は、チャ
ート６００Ａ（図８）の消去操作と同じであってよい。チャート９００Ａのシングルデッ
キ操作（例えば、デッキ２１５_０、２１５_１のうちの１つのみが一度に選択される）の読
取操作及び書き込み操作は、チャート６００Ａ（図８）の読取操作及び書き込み操作と同
じであってもよい。しかしながら、図１０のチャート９００Ａに示すように、デッキ２１
５_０、２１５_１の両方が、読取操作及び書き込み操作において選択（例えば、マルチデッ
キ操作において選択）でき、この場合、同じ電圧が、デッキ２１５_０、２１５_１の各信号
に提供されてよい。メモリデバイス９００をチャート９００Ａに基づいた電圧で動作させ
ることによって、メモリデバイス９００が、上記のように改良点を有することを可能にし
得る。

装置（例えば、メモリデバイス１００、２００、６００、９００）と、方法（例えば、
メモリデバイス１００、２００、６００、９００に関連する操作方法と、メモリデバイス
の少なくとも一部を形成する方法（例えば、プロセス））の説明は、様々な実施形態の構
造の一般的な理解を提供することを意図しており、本明細書に記載の構造を利用し得る装
置の要素及び特徴の全てを完全に記載することを意図してはいない。本明細書の装置は、
例えば、デバイス（例えば、メモリデバイス１００、２００、６００、９００のいずれか
）、または、メモリデバイス１００、２００、６００、９００のいずれか等のデバイスを
含むシステム（例えば、コンピュータ、携帯電話、または、他の電子システム）のいずれ
かを指す。

図１〜図１０を参照して前述したコンポーネントのいずれかは、ソフトウェアを用いた
シミュレーションを含む、多くの方法で実施できる。従って、上記の装置（例えば、メモ
リデバイス１００、２００、６００、９００、または、制御ユニット１１８（図１）等、
これらのメモリデバイスの制御ユニットを含む、これらの各メモリデバイスの一部）は全
て、本明細書では「複数のモジュール（または１つのモジュール）」として特徴づけられ
てよい。このようなモジュールは、所望のように、及び／または、様々な実施形態の特定
の実施に適切なように、ハードウェア回路、シングル及び／またはマルチプロセッサ回路
、メモリ回路、ソフトウェアプログラムモジュール及びオブジェクト、及び／または、フ
ァームウェア、並びに、これらの組み合わせを含んでよい。例えば、このようなモジュー
ルは、ソフトウェア電子信号シミュレーションパッケージ、電力使用量及び範囲シミュレ
ーションパッケージ、キャパシタンス−インダクタンスシミュレーションパッケージ、電
力／熱放散シミュレーションパッケージ、信号送信−受信シミュレーションパッケージ、
及び／または、様々な潜在的実施形態の運用、もしくは、運用のシミュレーションに使用
されるソフトウェア及びハードウェアの組み合わせ等、システムオペレーション・シミュ
レーションパッケージに含まれてよい。

メモリデバイス１００、２００、６００、９００は、高速コンピュータ、通信及び信号
処理回路、シングルまたはマルチプロセッサモジュール、１つまたは複数の組み込みプロ
セッサ、マルチコアプロセッサ、メッセージ情報スイッチ、及び、多層、マルチチップモ
ジュールを含む特定用途向けモジュール等、装置（例えば、電子回路）に含まれてよい。
このような装置は、さらに、テレビ、携帯電話、パーソナルコンピュータ（例えば、ラッ
プトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレ
ットコンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレ
ーヤ（例えば、ＭＰ３（ＭｏｔｉｏｎＰｉｃｔｕｒｅＥｘｐｅｒｔｓＧｒｏｕｐ，
ＡｕｄｉｏＬａｙｅｒ３）プレイヤ）、乗り物、医療機器（例えば、心臓モニタ、血
圧モニタ等）、セットトップボックス等、様々な他の装置（例えば、電子システム）内の
サブコンポーネントとして含まれてよい。

図１〜図１０を参照して前述した実施形態は、基板と、基板の上方に配置された第１の
メモリセルストリングを含む第１のメモリセルブロックと、第１のメモリセルストリング
に結合された第１のデータ線と、第１のメモリセルブロックの上方に配置された第２のメ
モリセルストリングを含む第２のメモリセルブロックと、第２のメモリセルストリングに
結合された第２のデータ線と、基板の上方に配置され、第１のデータ線と装置のバッファ
回路との間に結合された第１の導電パスと、基板の上方に配置され、第２のデータ線とバ
ッファ回路との間に結合された第２の導電パスとを用いた装置及び方法を含む。第１及び
第２の導電パスのどちらの導電パスも、第１及び第２のメモリセルブロックによって共有
されない。追加の装置及び方法を含む他の実施形態を記載する。

詳細な説明及び請求項において、「の少なくとも１つ」という語でつながれている項目
のリストは、列挙された項目の任意の組み合わせを意味してよい。例えば、項目Ａ及びＢ
が列挙されている場合、「Ａ及びＢのうちの少なくとも１つ」という句は、Ａのみ、Ｂの
み、または、Ａ及びＢを意味してよい。他の例においては、項目Ａ、Ｂ、及び、Ｃが列挙
されている場合、「Ａ、Ｂ、及び、Ｃのうちの少なくとも１つ」という句は、Ａのみ、Ｂ
のみ、Ｃのみ、Ａ及びＢ（Ｃは無し）、Ａ及びＣ（Ｂは無し）、Ｂ及びＣ（Ａは無し）、
または、Ａ、Ｂ、及び、Ｃを意味してよい。項目Ａ、Ｂ、及び、Ｃの各々は、１つの要素
（例えば、１つの回路要素）または複数の要素（例えば、複数の回路要素）を含み得る。

上記記載及び図面は、発明の一部の実施形態を説明して、当業者が発明の実施形態を実
践するのを可能にする。他の実施形態は、構造的な変更、論理的な変更、電気的な変更、
プロセスの変更、及び、他の変更を組み込んでよい。例は、可能な変形の代表例に過ぎな
い。一部の実施形態の部分及び特徴は、他の実施形態の部分及び特徴に含まれてよく、ま
たは、それらに変えられてよい。上記記載を読み、理解すると、多くの他の実施形態が、
当業者には明らかになろう。

Claims

装置であって、
基板と、
前記基板の上方に配置された複数の第１のメモリセルストリングを含む第１のメモリセ
ルブロックであって、複数の第１のデータ線が前記複数の第１のメモリセルストリングに
結合される、前記第１のメモリセルブロックと、
前記第１のメモリセルブロックの上方に配置された複数の第２のメモリセルストリング
を含む第２のメモリセルブロックであって、複数の第２のデータ線が前記複数の第２のメ
モリセルストリングに結合される、前記第２のメモリセルブロックと、
前記基板の上方に配置され、前記複数の第１のデータ線と前記装置のバッファ回路との
間に結合された複数の第１の導電パスと、
前記基板の上方に配置され、前記複数の第２のデータ線と前記バッファ回路との間に結
合された複数の第２の導電パスと、
を含み、
前記複数の第１及び第２の導電パスのうちのどの導電パスも前記第１及び第２のメモリ
セルブロックによって共有されない、
前記装置。
前記複数の第１のメモリセルストリングに結合された複数の第１のアクセス線と、
前記複数の第２のメモリセルストリングに結合された複数の第２のアクセス線と、
をさらに含み、
前記第１のメモリセルブロックは、前記第２のメモリセルブロックとアクセス線を共有
しない、
請求項１に記載の装置。
複数の第１のトランジスタであって、前記複数の第１のトランジスタの各々が、前記複
数の第１のアクセス線の各アクセス線に結合された、前記複数の第１のトランジスタと、
複数の第２のトランジスタであって、前記複数の第２のトランジスタの各々が、前記複
数の第２のアクセス線の各アクセス線に結合された、前記複数の第２のトランジスタと、
をさらに含み、
前記複数の第１のトランジスタは、第１の共通ゲートを含み、前記複数の第２のトラン
ジスタは、前記第１の共通ゲートとは異なる第２の共通ゲートを含む、
請求項２に記載の装置。
前記複数の第１及び第２のメモリセルストリングに結合された複数のアクセス線をさら
に含み、
前記第１及び第２のメモリセルブロックは前記複数のアクセス線を共有する、
請求項１に記載の装置。
複数のトランジスタであって、前記複数のトランジスタの各々が、前記複数のアクセス
線の各アクセス線に結合された、前記複数のトランジスタをさらに含み、
前記複数のトランジスタは、共通ゲートを含む、
請求項４に記載の装置。
前記バッファ回路は、
第１のバッファ回路と、
前記第１のバッファ回路と、前記複数の第１の導電パスのうちの１つとの間に結合され
た第１のトランジスタと、
第２のバッファ回路と、
前記第２のバッファ回路と、前記複数の第２の導電パスのうちの１つとの間に結合され
た第２のトランジスタと、
を含む、請求項１に記載の装置。
前記バッファ回路（buffer circuitry）は、
バッファ回路（buffercircuit）と、
前記バッファ回路（buffer circuit）と、前記複数の第１の導電パスのうちの１つとの
間に結合された第１のトランジスタと、
前記バッファ回路（buffer circuit）と、前記複数の第２の導電パスのうちの１つとの
間に結合された第２のトランジスタと、
を含む、請求項１に記載の装置。
前記複数の第１のメモリセルストリングの各々に結合された第１のソース選択線と、
前記複数の第２のメモリセルストリングの各々に結合された第２のソース選択線と、
前記第１のソース選択線と駆動回路とに結合された第１の追加の導電パスと、
前記第２のソース選択線と前記駆動回路とに結合された第２の追加の導電パスと、
をさらに含み、
前記第１の追加の導電パスは、前記第２の追加の導電パスから切り離されている、
請求項１に記載の装置。
前記複数の第１のメモリセルストリングの各々に結合された第１のソースと、
前記複数の第２のメモリセルストリングの各々に結合された第２のソースと、
前記第１のソースと駆動回路とに結合された第１の追加の導電パスと、
前記第２のソースと前記駆動回路とに結合された第２の追加の導電パスと、
をさらに含み、
前記第１の追加の導電パスは、前記第２の追加の導電パスから切り離されている、
請求項１に記載の装置。
前記基板の上方に配置された複数のメモリセルストリングの第１のデッキであって、前
記複数のメモリセルストリングの第１のデッキは、第１の複数のメモリセルブロックを含
み、前記第１のメモリセルブロックは、前記第１の複数のメモリセルブロックに含まれる
、前記複数のメモリセルストリングの第１のデッキと、
前記複数のメモリセルストリングの第１のデッキの上方に配置された複数のメモリセル
ストリングの第２のデッキであって、前記複数のメモリセルストリングの第２のデッキは
、第２の複数のメモリセルブロックを含み、前記第２のメモリセルブロックは、前記第２
の複数のメモリセルブロックに含まれる、前記複数のメモリセルストリングの第２のデッ
キと、
をさらに含む、請求項１に記載の装置。
基板の上方に配置された複数の第１のメモリセルストリングの第１のデッキと、前記複
数の第１のメモリセルストリングの第１のデッキの上方に配置された複数の第２のメモリ
セルストリングの第２のデッキとを含む、複数のメモリセルストリングの複数のデッキと
、
前記複数のメモリセルストリングの複数のデッキに結合された複数のアクセス線と、
前記複数のメモリセルストリングの複数のデッキに結合された複数のデータ線と、
を含む装置であって、
前記複数のメモリセルストリングの複数のデッキのうちのどの複数のメモリセルストリ
ングのデッキも、前記複数のメモリセルストリングの複数のデッキのうちの複数のメモリ
セルストリングの他のデッキと、前記複数のアクセス線のうちのどのアクセス線も共有せ
ず、
前記複数のメモリセルストリングの複数のデッキのうちのどの複数のメモリセルストリ
ングのデッキも、前記複数のメモリセルストリングの複数のデッキのうちの複数のメモリ
セルストリングの他のデッキと、前記複数のデータ線のうちのどのデータ線も共有しない
、
前記装置。
複数の第１のトランジスタであって、前記複数の第１のトランジスタの各々が、前記複
数のアクセス線のうちの複数の第１のアクセス線の各アクセス線に結合された、前記複数
の第１のトランジスタと、
複数の第２のトランジスタであって、前記複数の第２のトランジスタの各々が、前記複
数のアクセス線のうちの複数の第２のアクセス線の各アクセス線に結合された、前記複数
の第２のトランジスタと、
をさらに含み、
前記複数の第１のトランジスタは、第１の共通ゲートを含み、前記複数の第２のトラン
ジスタは、前記第１の共通ゲートとは異なる第２の共通ゲートを含む、
請求項１１に記載の装置。
前記装置のメモリ操作中、前記複数の第１及び第２のトランジスタを同時にオンにする
デコーダをさらに含む、
請求項１２に記載の装置。
前記装置のメモリ操作中、前記複数の第１のトランジスタをオンにし、前記メモリ操作
中、前記複数の第１のトランジスタがオンの間、前記複数の第２のトランジスタをオフに
するデコーダをさらに含む、
請求項１２に記載の装置。
基板の上方に配置され、前記複数のデータ線のうちの複数の第１のデータ線に結合され
た複数の第１の導電パスと、
前記基板の上方に配置され、前記複数のデータ線のうちの複数の第２のデータ線に結合
された複数の第２の導電パスと、
をさらに含み、
前記複数の第１の導電パスは、前記複数の第２の導電パスから切り離されている、
請求項１１に記載の装置。
前記装置のメモリ操作中、前記複数の第１の導電パスと前記複数の第２の導電パスとを
前記基板の回路に同時に結合するデコーダをさらに含む、
請求項１５に記載の装置。
前記装置のメモリ操作中、前記複数の第１の導電パスを前記基板の回路に結合し、前記
メモリ操作中、前記複数の第２の導電パスを前記基板の前記回路に結合しないデコーダを
さらに含む、請求項１５に記載の装置。
メモリデバイスを操作する方法であって、
メモリデバイスのメモリ操作中、前記メモリデバイスの第１のメモリセルブロックと第
２のメモリセルブロックとのうちの少なくとも１つのメモリセルブロックの複数のメモリ
セルにアクセスすることであって、前記第１のメモリセルブロックは、前記メモリデバイ
スの基板の上方に配置され、前記第２のメモリセルブロックは、前記第１のメモリセルブ
ロックの上方に配置される、前記複数のメモリセルにアクセスすることと、
前記メモリ操作中、前記第１のメモリセルブロックの複数の第１のデータ線と前記基板
の回路との間に複数の第１の回路パスを確立することと、
第１の時に、第１のモードで前記メモリデバイスを操作することであって、前記複数の
第１の回路パスが確立されている間、前記第２のメモリセルブロックの複数の第２のデー
タ線と前記回路との間に、複数の第２の回路パスを確立することを含む、前記第１のモー
ドで前記メモリデバイスを操作することと、
第２の時に、第２のモードで前記メモリデバイスを操作することであって、前記複数の
第２のデータ線と前記回路との間に回路パスを確立しないことを含む、前記第２のモード
で前記メモリデバイスを操作することと、
を含む、前記方法。
前記複数の第１の回路パスを確立することは、前記複数の第１のデータ線のうちの１つ
と前記回路の第１のバッファ回路との間に結合された第１のトランジスタをオンにするこ
とを含み、
前記複数の第２のデータ線と前記回路との間に回路パスを確立しないことは、前記第１
のトランジスタがオンの間、前記複数の第２のデータ線の１つと前記回路の第２のバッフ
ァ回路との間に結合された第２のトランジスタをオフにすることを含む、
請求項１８に記載の方法。
前記複数の第１の回路パスを確立することと、前記複数の第２の回路パスを確立するこ
とは、第１のトランジスタと第２のトランジスタを同時にオンにすることを含み、
前記第１のトランジスタは、前記複数の第１のデータ線の１つと前記回路の第１のバッ
ファ回路との間に結合され、
前記第２のトランジスタは、前記複数の第２のデータ線の１つと前記回路の第２のバッ
ファ回路との間に結合される、
請求項１８に記載の方法。
前記複数のメモリセルにアクセスすることは、
前記第１のメモリセルブロックの複数の第１のアクセス線と前記メモリセルデバイスの
複数の導電線との間に複数の回路パスを確立することと、
前記複数の第１のアクセス線と前記複数の導電線との間に前記複数の回路パスが生成さ
れている間、前記第２のメモリセルブロックの複数の第２のアクセス線と前記複数の導電
線との間に回路パスを確立しないことと、
を含む、請求項１８に記載の方法。
前記第２のモードで前記メモリ操作中に、第１の値を有する第１の電圧を前記第１のメ
モリセルブロックのソース選択線に印加することと、
前記第２のモードで前記メモリ操作中に、第２の値を有する第２の電圧を前記第２のメ
モリセルブロックのソース選択線に印加することと、
をさらに含み、
前記第１の値は、前記第２の値と異なる、
請求項１８に記載の方法。
前記第１の値は、ゼロより大きく、前記第２の値は、接地電位を含む、
請求項２２に記載の方法。
前記第２のモードで前記メモリ操作中に、前記第２のメモリセルブロックのソース選択
線をフロート状態に置くこと、
をさらに含む、請求項１８に記載の方法。
前記第２のモードで前記メモリ操作中に、前記第１のメモリセルブロックのソースに電
圧を印加することと、
前記第２のモードで前記メモリ操作中に、前記第２のメモリセルブロックのソースをフ
ロート状態に置くことと、
をさらに含む、請求項１８に記載の方法。
前記メモリ操作が読取操作の場合、前記電圧は接地電位を含む、
請求項２５に記載の方法。
前記メモリ操作が書き込み操作の場合、前記電圧はゼロより大きい値を有する、
請求項２５に記載の方法。