CN103811063B - 非易失性半导体存储装置 - Google Patents

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Abstract

提供一种抑制写入干扰的非易失性半导体存储装置，其包括：存储单元阵列（11），其包含由第1存储单元（MC2）、第2存储单元（MC3）和第1晶体管（BG）构成的存储串；电压发生电路（18），其生成第1电压（VPGM）、第2电压（VM1）和控制电压（电压VGB1、2、3等）；以及控制部，其进行控制，以使得在对上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对上述第1晶体管的上述栅极施加第1控制电压（VBG2），并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，施加第2控制电压（VBG1）。

Description

非易失性半导体存储装置
相关申请
本申请基于日本专利申请2012-223507号（申请日：2012年10月5日）并享受其优先权。本申请通过参照该在先申请而包含其全部内容。
技术领域
本实施方式涉及控制背栅极电压的非易失性半导体存储装置。
背景技术
近些年，已经开发了层叠了存储单元的层叠型半导体存储器（BiCS：比特成本可扩展闪存）。该BiCS能够以低成本实现大容量的半导体存储器。
发明内容
提供一种抑制写入干扰的非易失性半导体存储装置。
根据实施方式的非易失性半导体存储装置包括：存储单元阵列，其包含多个存储串，其中，上述存储串包括：第1存储单元、第2存储单元、第3存储单元和第4存储单元，其各自包含在半导体层上配置的且沿着与上述半导体层相对的法线方向延伸的第1柱形半导体和第2柱形半导体、隔着栅极绝缘膜以覆盖上述第1和第2柱形半导体的顺序形成的电荷积聚层以及控制栅极；以及第1晶体管，其在该第2存储单元与上述第3存储单元之间形成，并且在上述半导体层内形成；电压发生电路，其生成针对选择字线的第1电压、针对非选择字线的第2电压以及对上述第1晶体管的栅极施加的电压；以及控制部，其进行控制，以使得在对与上述第1晶 体管相邻的上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，将比上述第2电压大的第1控制电压作为控制电压施加在上述第1晶体管的上述栅极上，并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，将大于等于上述第2电压且比上述控制电压小的第2控制电压作为上述控制电压施加在上述栅极上。
附图说明
图1是第1实施方式所涉及的非易失性半导体存储装置的整体构成例子。
图2是第1实施方式所涉及的存储单元阵列的立体图以及存储单元的剖面图。
图3是第1实施方式所涉及的存储单元阵列的等效电路图。
图4是表示第1实施方式所涉及的存储单元的阈值分布的图。
图5是表示第1实施方式所涉及的磁芯驱动器及其周边电路的概念图。
图6是第1实施方式所涉及的针对字线的施加电压，图6（a）是各字线与施加电压的对应表，图6（b）和图6（c）是示意性地示出针对每个字线的施加电压的大小的概念图。
图7是表示第1实施方式所涉及的效果的实验数据，图7（a）是表示相对于施加电压产生了阈值变化的存储单元的数量的概念图，图7（b）是存储串的剖面图。
图8是第2实施方式所涉及的针对字线的施加电压，图8（a）是各字线与施加电压的对应表，图8（b）～图8（d）是示意性地示出针对每个字线的施加电压的大小的概念图。
图9是第3实施方式所涉及的针对字线的施加电压，图9（a）是各字线与施加电压的对应表，图9（b）和图9（c）是示意性地示出针对每个字线的施加电压的大小的概念图。
图10是第4实施方式所涉及的对字线的施加电压，图10（a）是各字 线与施加电压的对应表，图10（b）和图10（c）是示意性地示出针对每个字线的施加电压的大小的概念图。
图11是第5实施方式所涉及的对字线的施加电压，图11（a）是各字线与施加电压的对应表，图11（b）～图11（d）是示意性地示出针对每个字线的施加电压的大小的概念图。
图12是第6实施方式所涉及的对字线的施加电压，图12（a）是各字线与施加电压的对应表，图12（b）～图12（c）是示意性地示出针对每个字线的施加电压的大小的概念图。
图13是第7实施方式所涉及的对字线的施加电压，图13（a）是各字线与施加电压的对应表，图13（b）～图13（d）是示意性地示出针对每个字线的施加电压的大小的概念图。
图14是第8实施方式所涉及的对字线的施加电压，图14（a）是各字线与施加电压的对应表，图14（b）～图14（d）是示意性地示出针对每个字线的施加电压的大小的概念图。
图15是第9实施方式所涉及的对字线的施加电压，图15（a）是各字线与施加电压的对应表，图15（b）～图15（d）是示意性地示出针对每个字线的施加电压的大小的概念图。
图16是第10实施方式所涉及的对字线的施加电压，图16（a）是各字线与施加电压的对应表，图16（b）和图16（c）是示意性地示出针对每个字线的施加电压的大小的概念图。
图17是第11实施方式所涉及的对字线的施加电压，图17（a）是各字线与施加电压的对应表，图17（b）～图17（d）是示意性地示出针对每个字线的施加电压的大小的概念图。
图18是第12实施方式所涉及的对字线的施加电压，图18（a）是各字线与施加电压的对应表，图18（b）～图18（d）是示意性地示出针对每个字线的施加电压的大小的概念图。
图19是第13实施方式所涉及的对字线的施加电压，图19（a）是各字线与施加电压的对应表，图19（b）～图19（d）是示意性地示出针对每 个字线的施加电压的大小的概念图。
图20是第14实施方式所涉及的对字线的施加电压，图20（a）是各字线与施加电压的对应表，图20（b）和图20（c）是示意性地示出针对每个字线的施加电压的大小的概念图。
图21是表示第1变形例所涉及的磁芯驱动器及其周边电路的概念图。
图22是表示第2变形例所涉及的磁芯驱动器及其周边电路的概念图。
符号说明
11：平面P（平面）；12：行译码器；13：数据电路、页面缓冲器；14：列译码器；15：控制电路；16：输入输出电路；17：地址、命令寄存器；18：内部电压发生电路；19：磁芯驱动器
具体实施方式
以下参照附图对本实施方式进行说明。在说明时，对于所有图，对相同的构成付与相同的参照标记。但是，附图是示意性的，请注意厚度与平面尺寸的关系、各层的厚度的比率等与实际有所不同。因此，具体的厚度和/或尺寸应当参照以下的说明判断。另外，当然在附图相互之间还包含彼此的尺寸关系和/或比率不同的部分。
以下说明的实施方式在数据写入时，对构成结合了相邻的层叠构造的存储单元的背栅极元件的栅极施加适宜的电压。
第1实施方式
整体构成例子
首先，参照图1说明第1实施方式所涉及的非易失性半导体存储装置的整体构成。图1是第1实施方式所涉及的非易失性半导体存储装置的方框图。
如图1所示，第1实施方式所涉及的非易失性半导体存储装置具备：存储单元阵列11、行译码器12、数据电路和页面缓冲器13、列译码器14、控制电路15、输入输出电路16、地址和命令寄存器17、内部电压发生电 路18和磁芯驱动器19。另外，虽然以后说明，但除了这些构成之外，电压施加规则设定寄存器和电压施加规则设定ROM（未图示）也设置在该非易失性半导体存储装置内。
存储单元阵列11
如图1所示，存储单元阵列11例如具备平面P0和平面P1（图1中，标记为平面0，平面1）。这些平面P0和平面P1具备多个存储串MS，在该存储串MS上电气地连接有位线BL、字线WL以及源极线CELSRC。
虽然以后说明，但存储串MS具备串联连接的多个存储单元MC，在构成该存储单元MC的控制栅极CG上连接有上述的字线WL。
在此，虽然以具备平面P0以及平面P1的情形为例，但存储单元阵列11保持的平面P的数量并不限于此。另外，在不区分平面P0和平面P1的情况下，只说明为平面P。
以下，利用图2说明平面P的详细结构。
平面P的详细结构
图2是用3维表示平面P的结构的立体图。在此所示的平面P的结构，由于平面P0、平面P1都是同样的结构，因此，在此作为一个例子，着眼于平面P0进行说明。
如图2所示，在按第1方向和第2方向形成的平面内，柱形的半导体层SC被形成为矩阵形（5×4）。该半导体层SC在背栅极导电层BG上，沿着分别与第1方向和第2方向正交的第3方向形成。此外，沿着第2方向彼此相邻的半导体层SC在背栅极导电层BG内经由接合部JP而接合。由此，彼此相邻的半导体层SC经由接合部JP形成U字形的存储串MS。
具体地，如图2所示，向着第2方向从前面开始顺序地形成半导体层SC11、SC12、SC13和SC14。具体地，半导体层SC11和SC12通过接合部JP11接合，由此形成存储串MS0。此外，半导体层SC13和半导体层14通过接合部JP12接合，由此形成存储串MS1。
此外，这些存储串MS具备存储单元MC、选择晶体管ST1、ST2以及背栅极元件MCBG。另外，上述接合部JP具有作为背栅极元件MCBG 的功能。
另外，对于以沿着第1方向与这些半导体层SC11、SC12、SC13、SC14相邻的方式形成的例如包含半导体层SC21和SC22以及半导体层SC23和SC24的其它半导体层的组，由于也是同样的结构，因此省略说明。此外，在本变形例中，虽然以m=5、n=4为例，但数量并不限于此。
在形成了该半导体层SC的区域，沿着第1方向形成的字线WL朝着第3方向形成多层。在与该字线WL和半导体层SC的交叉点处对应的区域形成存储单元MC。
在图2左上所示的放大图中示出了存储单元MC的剖面结构。在该半导体层SC的周围，从半导体层SC的表面开始顺序地沿着第1方向和第2方向的平面内，形成栅极氧化膜24c、绝缘层（电荷积聚层）24b和用具有比栅极氧化膜24c更高的介电常数（也称为high-k）的材料形成的绝缘层（阻挡层）24a。进一步地，形成导电层20以覆盖该阻挡层24a的表面。该导电层20具有作为存储单元MC的控制栅极CG的功能，与上述字线WL连接。
此外，在与选择信号线SGD和半导体层SC的交叉点处对应的区域形成选择晶体管ST1，在与选择信号线SGS和半导体层SC的交叉点处对应的区域形成选择晶体管ST2。
进一步地，继续说明平面P0。由于上述的存储串MS以U字形状形成，因此，以在形成在最上层的字线WL的再上面设置的漏极侧的选择信号线SGD_5为基点，在下层顺序地形成字线WL7、WL6、WL5以及WL4，经由接合部JP11（背栅极元件MCBG）从下层开始向着上层，沿着半导体层SC11和SC12顺序地形成WL3、WL2、WL1、WL0以及选择信号线SGS_5。即，选择晶体管ST1、存储单元MC、背栅极元件MCBG、存储单元MC以及选择晶体管ST2被形成为U字形状。
另外，该存储串MS将层叠方向排列为长方向。此外，半导体层SC13和SC14也是一样。
进一步地，贯通选择信号线SGS_5的半导体层SC12的一端被连接到 源极线SL。该源极线SL还与相邻的半导体层SC13的一端连接。即，将该源极线SL作为共用，相邻的半导体层SC11、SC12与半导体层SC13、SC14被接合。
进一步地，分别贯通选择信号线SGD_5、SGD_4的半导体层SC11和半导体层SC14的一端分别通过位线BL_0共同连接。以下同样地，分别贯通选择信号线SGD_5、SGD_4的半导体层SC12和半导体层SC24的一端分别通过位线BL_1共同连接，半导体层SC31和半导体层SC34的一端也各自与位线BL_2共同连接，然后半导体层SCm1和半导体层SCm4的一端也各自通过位线BL_m共同连接。
另外，用半导体层SC13、SC14形成的存储串MS的结构由于与用半导体层SC11和SC12形成的存储串MS是一样的，因此省略说明。
然后，如图所示，在相邻的例如SC11和SC12那样的半导体层SC之间，字线WL0和字线WL7分开地形成。这对于包含字线WL1和字线WL6的其它字线WL之间也是一样的。
另外，被彼此相邻的半导体层SC12和半导体层SC13贯通的字线WL（WL0～WL3）各自可以如图所示地分开，也可以共同连接。
在此，虽然以在各存储串MS上形成存储单元MC0～MC7的情形为例进行了说明，但构成存储串MS的存储单元MC的数量并不限于此。即，存储单元MC可以是16个，也可以是32个。以下，根据需要，将存储单元MC的数量设为s个（s：是自然数）。
此外，存储串MS也存在包含与存储单元MC大致相同结构的伪单元的情况。伪单元在图2的例子中，例如可配置在选择晶体管ST1和存储单元MC7之间，或者选择晶体管ST2和存储单元MC0之间，或者背栅极元件MCBG与存储单元MC4和MC3之间。如以上所说明的，平面P0被构成为将电气存储数据的存储单元MC排列成3维矩阵状。即，存储单元MC在层叠方向排列成矩阵状，同时在与层叠方向正交的水平方向上也排列成矩阵状。如上所述，在层叠方向排列的多个存储单元MC被串联连接，构成存储串MS。
行译码器12
返回图1说明行译码器12（以下也称为块译码器12）。行译码器12对从地址和命令寄存器17输入的块地址信号等进行译码，并根据该译码结果选择所希望的字线WL。对所选择的字线WL经由磁芯驱动器19施加内部电压发生电路18生成的电压。
数据电路和页面缓冲器13
数据电路和页面缓冲器13如放大图所示，具备读出放大器13-1和数据缓存器13-2。此外，读出放大器13-1具备锁存电路LT。
当向控制电路15输入执行读出操作的命令时，根据该控制电路15的控制，读出放大器13-1读出选择存储单元MC的数据。
锁存电路LT在暂时保持所读出的数据后，在指定的定时将其转送到数据缓存器13-2。其后，用于从主机设备（控制器）输出数据的控制信号（读使能信号）被输入。
这样的话，地址和命令寄存器17向列译码器14提供对于读使能的时钟脉冲以指定的关系保持控制的列地址。与该地址和命令寄存器17对应的列译码器14变成选择状态，并向输入输出电路16输出指定的地址数据。输出到输入输出电路16的数据根据读使能信号输出到外部的主机设备。
此外，在写入操作时，首先，从主机设备（控制器）在用于加载写入数据的命令和/或地址后，经由输入输出电路16接收写入数据。写入数据被取入到数据缓存器13-2中。
当经由地址和命令寄存器17向控制电路15输入用于执行写入操作的命令时，控制电路15在指定的定时将在数据缓存器13-2中保持的写入数据转送到锁存电路LT。其后，控制电路15将在锁存电路LT中存储的写入数据写入选择存储单元MC中。
列译码器14
列译码器14对从地址和命令寄存器17输入的列地址信号进行译码，并选择存储单元阵列11的列方向。
控制电路15
控制电路15控制非易失性半导体存储装置整体的操作。即，根据从地址和命令寄存器17提供的控制信号、命令和地址，执行数据的写入操作、读出操作以及消除操作时的操作序列。
控制电路15为了执行该序列，控制在非易失性半导体存储装置内包含的各电路块的操作。例如，对于内部电压发生电路18进行控制以生成指定的电压，此外还控制用于在指定的定时将指定的电压输出到字线WL和/或位线BL的磁芯驱动器19。进一步地，还参与输入输出电路16的输入输出的状态控制。
此外，控制电路15根据数据电路和页面缓冲器13的数据空闲状况以及读出操作状况，向主机设备输出Ready/BusyB信号（以下称为R/BB信号、Int.R/BB信号）。
将R/BB信号被设为“H”电平的状态称为就绪（Ready）状态，如果变成该状态，则非易失性半导体存储装置能够从主机设备接受命令、数据、地址等。
将R/BB信号被设为“L”电平的状态称为忙（Busy）状态，在该状态中，非易失性半导体存储装置不能从主机设备接受命令、数据、地址等。
输入输出电路16
输入输出电路16从外部的主机设备（未图示）接收命令、地址以及写入数据，并将这些命令以及地址提供给地址和命令寄存器17，此外将写入数据提供给数据电路和页面缓冲器13。
进一步地，根据控制电路15的控制，将从数据电路和页面缓冲器13提供的读出数据向主机设备输出。
输入输出电路16具备用于在其与主机设备之间进行控制信号和/或数据的交换的控制信号端子和数据输入输出端子。在控制信号中包含芯片使能、地址锁存使能、命令锁存使能、写使能、读使能、写保护等。数据输入输出端子例如包括I/O（输入/输出）_0～I/O_7。
通过上述的控制信号的状态的组合，向数据输入端子提供的信息被识别为命令，或者被识别为地址，或者被识别为数据。当然，也可以是具有 命令端子和/或地址端子的构成。
地址和命令寄存器17
地址和命令寄存器17在一端保持从输入输出电路16提供的命令以及地址，接着向控制电路15提供命令，向行译码器12以及列译码器14提供地址。
内部电压发生电路18
内部电压发生电路18根据控制电路15的控制，在写入操作、读出操作以及消除操作中产生指定的电压。例如，在写入操作中，产生电压VPGM和电压VPASS，向选择字线WL提供电压VPGM，然后向非选择字线WL提供电压VPASS。
另外，所谓电压VPGM是指向以后说明的存储单元MC具备的电荷积聚层注入电荷并将该存储单元MC的阈值向其它级别转移的程度大小的电压。此外，所谓电压VPASS是指对所选择的存储串MS中的非选择字线WL施加的、向所选择的存储单元MC写入数据的、向设置为非写入的存储单元MC不进行数据写入的最佳的电压。
此外，在读出操作中，内部电压发生电路18产生电压VCGR和电压VREAD，向选择字线WL提供电压VCGR，然后向非选择字线WL提供电压VREAD。
另外，所谓电压VCGR是指与将要从存储单元MC读出的数据相应的电压，虽然以后说明，但是电压V_BR、电压V_AR和电压V_CR的任意之一的电压。此外，所谓电压VREAD是指对所选择的存储串MS中的非选择字线WL施加的、不依赖于存储单元MC保持的数据而能够将该存储单元MC设置为ON状态的用于读出的通过电压。
进一步地，在消除操作中，内部电压发生电路18产生电压VERA，并将其施加给位线和/或单元源极线。
此外，以下对GIDL（栅致漏极泄漏）进行说明。当对成为消除对象的选择块BLK的选择晶体管ST1和ST2的栅极施加比电压VERA低8V左右的电压时，在选择晶体管ST1的位线BL侧的栅极边缘附近的半导体 层SC部和/或选择晶体管ST2的单元源极线SL侧的栅极边缘附近的半导体层SC部，由于称为GIDL的现象而发生电子空穴对。由于该电子空穴对，存储串MS内的半导体层SC被充电到电压VERA。此时，通过向存储单元MC的控制栅极CG提供0V，向电荷积聚层注入空穴，使存储单元的阈值电压降低。
磁芯驱动器19
磁芯驱动器19根据从控制电路15提供的控制信号，控制行译码器12以及数据电路和页面缓冲器13。控制电路15根据从地址和命令寄存器17提供的命令信号，控制行译码器12以及数据电路和页面缓冲器13。
存储单元阵列11的电路图
以下使用图3说明上述的平面P的等效电路。在此，着眼于与位线BL0连接的存储串MS0～MSi（图中，MS0～MSi，i是正的实数）。另外，由于存储串MS0～MSi的各个的构成是相同的，因此，以下对存储串MS0进行说明。此外，各存储串MS包括的存储单元MC假设是16个（s=16）。
关于存储串MS0
如图3所示，存储串MS0包括存储单元MC0～MC15、背栅极晶体管MCBG（以下只称为MCBG）、选择晶体管ST1和选择晶体管ST2。
如上所述，存储单元MC0～MC15的控制栅极CG的各个被连接到对应的字线WL。即，在存储串MS0上连接有16条字线WL。
该存储单元MC0～MC7在选择晶体管ST2和MCBG之间串联连接。
选择晶体管ST2的电流通路的另一端连接到源极线SL，向选择晶体管ST2的栅极提供信号SGS_0。存储单元MC7的电流通路的一端与MCBG的电流通路的一端连接，向该MCBG的栅极BG提供信号BG。
此外，存储单元MC8～MC15在选择晶体管ST1和MCBG之间串联连接。选择晶体管ST1的电流通路的一端与位线BL连接，向栅极提供信号SGD_0。存储单元MC8的电流通路的一端与MCBG的电流通路的另一端连接。
接着，在上述说明的存储串MS0～存储器串MSi内设置的存储单元 MC0～存储单元MC15的各自的控制栅极CG相互共同连接。即，如果着眼于存储串MS0～存储串MSi内的例如存储单元MC0的控制栅极CG，则该控制栅极CG与字线WL0共同连接。
另外，对于存储单元MC1～存储单元MC15的控制栅极CG的各个，也与字线WL1～字线WL15的各个共同连接。
然后，该字线WL0与同未图示的其它位线BL_1～BL_m连接的存储串MS0～存储串MSi内的全部存储单元MC0也共同连接。
这样，字线WL被共同连接的范围例如根据非易失性半导体存储装置的规格和/或存储单元MC的尺寸和/或布线以及晶体管的尺寸等决定。例如，如果假定与位线BL排列的方向对应的页面长度（所谓页面是指数据访问的单位）是8k字节，存储串MS的长度是存储单元16个的串联，沿着位线BL的方向的存储串MS间的共用范围是4个串，各个存储单元MC的数据存储容量是2位/单元，则字线WL被共用的存储串MS内的存储容量变成1M字节（=8k字节×16×4×2）。在此，将该范围称为块BLK。
该非易失性半导体存储装置以上述页面长度为单位进行读出操作和/或写入操作，但在消除操作中，假设以上述块BLK为单位进行。另外，上述的块BLK的尺寸是一个例子，并不限于该尺寸。
存储单元MC的阈值分布
以下使用图4说明存储单元MC的阈值分布以及与各个阈值分布相应的存储单元MC的保持数据。如图4所示，纵轴表示存储单元MC的数量，横轴表示电压。
如图所示，根据注入到电荷积聚层中的电荷，例如能够保持4个（4个级别）状态（按照阈值电压Vth降低的顺序是状态E、状态A、状态B和状态C四种数据）中的任意之一。即，假定能够进行2位/单元的多值存储。
此外，在本实施方式中，以假设在1个存储单元MC中保持2个页面量的数据的多值存储为前提。即，在读出和/或写入操作中，当着眼于一个存储单元MC时，对于在该单元中存储的2位数据并不进行读写，而是基 于在作为下级页面访问的情况下对下级页面的1位数据进行读写而在作为上级页面访问的情况下对上级页面的1位数据进行读写这种数据分配的方式。
首先，对上级页面进行说明。如图4所示，当对于状态E以及状态A～C在上级页面看时，存储单元MC从电压低的一方开始保持“1”、“0”、“0”、“1”。
此外，当对于状态E以及状态A～C在下级页面看时，从电压低的一方开始保持“1”、“1”、“0”、“0”。
另外，存储单元MC中的状态E的阈值电压的范围是Vth＜V_AR。此外，状态A的阈值电压的范围是V_AR＜Vth＜V_BR。此外，状态B的阈值电压的范围是V_BR＜Vth＜V_CR。进一步地，状态C的阈值电压的范围是V_CR＜Vth＜VREAD（未图示）。另外，上述存储单元MC也可以保持大于等于8值的数据。
关于磁芯驱动器19及其周边电路
使用图5对磁芯驱动器19及其周边电路的构成进行说明。在图5中，除了磁芯驱动器19以外，还示出了上述的行译码器12（图中，块译码器12-1、转送电路12-2）、控制电路15、内部电压发生电路18、电压施加规则设定寄存器20和电压施加规则设定ROM21。
控制电路15的详情
如图所示，控制电路15包括定时控制电路15-1以及电压代码发生电路15-2。定时控制电路15-1经由节点N1向电压译码器和切换电路19-2输出定时控制信号。所谓定时控制信号是指控制切换向字线WL转送的电压的定时的信号。
此外，定时控制电路15-1将定时控制信号输出到VCGSEL电路19-4、SGD驱动器19-5以及SGS驱动器19-6。
电压代码发生电路15-2根据电压施加规则设定寄存器20保持的信息，产生电压代码，并将该电压代码向电压代码寄存器19-1输出。
电压施加规则设定寄存器20
电压施加规则设定寄存器20从电压施加规则设定ROM21中被提供向选择字线WL以及该选择字线WL以外的指定字线WL输出怎样的电压的设定信息。此外，还包含读出和/或写入等各操作中的设定等，并在电压施加规则设定寄存器20中保持设定信息。
电压施加规则设定ROM21
电压施加规则设定ROM21以非易失性保持上述的设定信息。然后，在向非易失性半导体存储装置提供电源后，当在电压施加规则设定寄存器20中进行了复位操作后和/或进一步在从未图示的主机设备接收电压施加规则设定ROM21保持的参数读出命令的情况下等，在电压施加规则设定ROM21中保持的设定信息被转送到电压施加规则设定寄存器20。
磁芯驱动器19的详情
磁芯驱动器19具备CG线驱动电路19_0～CG线驱动电路19_n-1、BG线驱动电路19_BG、VCGSEL电路19-4、SGD驱动器19-5以及SGS驱动器19-6。
CG线驱动电路19_0～CG线驱动电路19_n-1的详情
CG线驱动电路19_0～CG线驱动电路19_n-1的输出端（图中，节点N4）分别与对应的CG线0～CG线n-1连接。
CG线0～CG线n-1经由在块译码器12中包含的转送电路12-2与存储单元阵列11内的字线WL连接。如图5所示的块译码器12由与一个块BLKi（以下也称为存储块BLK）对应的块地址译码器部12-1和由它控制的转送电路12-2构成。
因此，例如在存储单元阵列11包含1k个存储块BLK的情况下，图5所示的块译码器12的电路变成包含1k个。另外，CG线0～CG线n-1可以如图5所示地与块译码器12直接连接，也可以在如图1所示地存储单元阵列11被分成平面P0和平面P1的情况下，经由转送电路连接以使得与平面P0和平面P1的块译码器12有选择地连接。
这些CG线驱动电路19_0～CG线驱动电路19_n-1各自包括电压代码寄存器19-1、电压译码器和切换电路19-2以及输出部19-3。由于构成是相 同的，因此，以下着眼于CG线驱动电路19_0进行说明。
电压代码寄存器19-1接收来自电压代码发生电路15-2的电压代码，并将其暂时保持。接着，电压代码寄存器19-1将该电压代码向电压代码和切换电路19-2输出。
电压代码和切换电路19-2对该电压代码进行译码。由此识别哪个CG线驱动器输出哪个电压。此外，电压译码器和切换电路19-2根据该译码结果和从定时控制电路15-1提供的定时控制信号，控制输出部19-3。
输出部19-3具备5个MOS晶体管19-3_0～19-3_4。这些MOS晶体管19-3_0～19-3_4根据上述电压译码器和切换电路19-2的控制，被导通任意一个，当成为导通状态时，将电压VCGSEL、电压VSS、电压VM1～电压VM3的任意一个的电压输出到块译码器12。
在此，如果在如图3所示地在存储串内插入伪单元的情况下，需要用于伪字线的CG线驱动器，但用于伪字线的CG驱动器也是与CG线驱动器19-0同样的电路构成。
BG线驱动电路19_BG的详情
如图所示，BG线驱动电路19_BG具备电压代码寄存器19b-1、电压译码器和切换电路19-2以及输出部19b_3。BG线驱动电路19_BG由于与CG线驱动电路19_0的基本构成相同，因此，简单地说明构成部分。
BG线驱动电路19_BG根据上述电压译码器和切换电路19-2的控制，将电压VCGSEL、电压VSS、电压VBG1～电压VBG3的任意一个电压输出到节点N5（CG_BG）。
以下对输出部19b_3的结构进行说明。
输出部19b_3具备MOS晶体管19b-3_0～19b-3_4，各个MOS晶体管的电流通路的一端与内部电压发生电路18连接，电流通路的另一端（输出端）与节点CG_BG连接。
例如，MOS晶体管19b-3_0将从内部电压发生电路18提供的电压VBG1转送到节点N5。
MOS晶体管19b-3_1将从内部电压发生电路18提供的电压VBG2（＞ 电压VBG1）转送到节点N5。
MOS晶体管19b-3_2将从内部电压发生电路18提供的电压VBG3转送到节点N5。
然后，MOS晶体管19b-3_3、19b-3_4将电压VSS以及VCGSEL电路的输出VCGSEL分别转送到节点N5。
另外，信号线CG_BG也与CG线一样，经由块译码器12与单元阵列内的BG线连接。
VCGSEL电路19-4的详情
电压VCGSEL是对选择字线WL施加的电压。从内部电压发生电路18接收与各操作相应的电压的提供，VCGSEL电路19-4在读出操作中输出对选择字线WL施加的读出电压（V_AR、V_BR等），在写入操作中输出写入电压Vpgm。VCGSEL电路19_4接着将这些电压提供给CG线驱动电路19-3和/或BG线驱动电路19b-3。
如图所示，VCGSEL电路19-4经由节点N1与定时控制电路15-1连接。VCGSEL电路19-4经由节点N3与内部电压发生电路18连接。通过定时控制电路15-1、内部电压发生电路18，向VCGSEL电路19-4提供定时控制信号以及指定的电压。VCGSEL电路19-4根据定时控制信号，输出电压VCGSEL。
SGD驱动器19-5的详情
如图所示，经由节点N3从内部电压发生电路18向SGD驱动器19-5提供指定的电压，此外，经由节点N1提供定时控制信号。例如，在读出操作的情况下，提供5V左右的电压，在写入操作的情况下，提供2V左右的电压。
SGD驱动器19-5根据定时控制信号，将上述电压输出到块译码器12。由此，在所选择的块中，能够进行对构成存储串MS的选择晶体管ST1的栅极施加所希望的电压的控制。
SGS驱动器19-6的详情
如图所示，经由节点N3从内部电压发生电路18向SGS驱动器19-6 提供指定的电压，此外，经由节点N1提供定时控制信号。例如，在读出操作的情况下，提供5V左右的电压，在写入操作的情况下，提供将SGS设为OFF状态的电压。
SGS驱动器19-6根据定时控制信号，将上述电压输出到块译码器12。由此，在所选择的块中，能够进行对构成存储串MS的选择晶体管ST2的栅极施加所希望的电压的控制。
对MCBG的栅极BG和字线WL的电压施加方法
以下使用图6（a）～图6（c）说明对MCBG的栅极BG和字线WL的电压施加方法。
图6（a）示出了在切换选择字线WL时对选择字线WL、非选择字线WL和MCBG的栅极BG施加的各种电压的概念图。图6（b）示出了取出图6（a）内的粗框（b）所示的电压关系并以棒状图表示。同样，图6（c）示出了取出图6（a）的粗框（c）所示的电压关系并以棒状图表示。
首先对图6（a）进行说明。在行（横向）和列（纵向）上分别取字线WL（只记载了数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）和BG。行（横向）表示在它们之中成为选择状态的，纵向表示在该选择状态中对各个施加的电压。
具体地，在写入操作中，对选择字线WL施加电压Vpgm，对其它非选择字线WL施加电压VM1，然后对栅极BG则根据选择字线WL的位置来施加电压VBG1或者电压VBG2。以下举例说明。
例如，如粗框（b）所示，在对存储单元MC1进行数据写入时，对选择字线WL1施加电压Vpgm，对非选择字线WL0和WL2～WL7施加电压VM1，然后对栅极BG施加电压VBG1。图6（b）示出了该情形。
在这种情况下，图5所示的CG线驱动电路19_1内的MOS晶体管19-3_0、CG线驱动电路19_0、19_2～19_7内的MOS晶体管19-3_4以及BG线驱动器19_BG内的MOS晶体管19b-3_0分别被设为导通状态。
由此，经由MOS晶体管19-3_0，电压Vpgm被施加在对应的选择字线WL1上，经由各自的MOS晶体管19-3_4，电压VM1被施加在对应的 非选择字线WL0以及WL2～WL7上，接着，经由MOS晶体管19b-3_0，电压VBG1被施加在MCBG的栅极BG上。
此外，如粗框（c）所示，在对存储单元MC3进行数据写入时，对选择字线WL3施加电压Vpgm，对非选择字线WL0～WL2、WL4～WL7施加电压BM1，接着，对栅极BG施加电压VBG2。即，当与MCBG相邻的存储单元MC被设置为写入的对象时，对栅极BG施加比电压VBG1大的电压VBG2。图6（c）示出了该情形。
在这种情况下，图5所示的CG线驱动电路19_0～19_2以及19_4～19_7内的MOS晶体管19-3_4、CG线驱动电路19_3内的MOS晶体管19-3_0以及BG线驱动器19_BG内的MOS晶体管19b-3_1被分别设置成导通状态。
由此，这些MOS晶体管19-3_4将内部电压发生电路18产生的电压VM1施加在对应的非选择字线WL0、WL2～WL7上，接着MOS晶体管19b-3_1将内部电压发生电路18产生的电压VBG1施加在MCBG的栅极BG上。
另外，电压VBG1、电压VM1以及电压Vpgm的关系是电压VM1≦电压VBG1＜电压Vpgm。
此外，对选择晶体管ST1、ST2的栅极施加的电压例如分别设置为大约2V和大约0V，不管选择字线WL的位置如何，都设定成能够实现对所选择的存储单元MC的写入状态和写入禁止的电压关系。
以下，对于第2实施方式～第14实施方式，也由于同样使用上述图5所示的电路图，因此，以下在实施方式中省略有关使用图5的详细说明。
第1实施方式所涉及的效果
根据第1实施方式所涉及的非易失性半导体存储装置，能够抑制写入干扰。
以下列举实验数据来说明上述的效果。
关于实验数据
图7（a）示出表示在写入操作时对MCBG的栅极BG施加的电压Vpass 和阈值变化产生的存储单元MC的数量的概念图。横轴取对MCBG栅极BG施加的电压Vpass，纵轴取由于写入干扰而发生了阈值变化的存储单元MC的数量。
此外，图7（b）示出了3维层叠的存储串MS的概略图（剖面方向）。另外，在此所谓电压Vpass是相当于上述电压VBG1、电压VBG2的电压。
如图7（a）的实验结果所示，当对字线WL28施加写入电压Vpgm时，对与其相邻的MCBG的栅极BG施加的电压Vpass的值上升的程度（图中，例如电压V8），构成存储串MS内的存储单元MC的阈值变化降低。
与此相反，如图7（a）、图7（b）所示在向远离MCBG的字线WL29、WL30分别施加写入电压时，当使对MCBG施加的电压上升到指定值时（图中，电压V6），阈值变化的存储单元MC的数量改善（减少），但当电压Vpass超过该电压（电压V6）时，阈值变化的存储单元MC的数量增加。
即，在向接近MCBG的存储单元MC施加写入电压Vpgm的情况下，对该MCBG的栅极BG给予大于等于电压V6的电压，与此相反，在对远离MCBG的存储单元MC施加写入电压Vpgm的情况下，对MCBG的栅极BG施加电压V6左右的电压。
根据以上说明的实验数据，在本实施方式所涉及的非易失性半导体存储装置中，如图6（a）～（b）所示，对选择字线WL施加写入电压Vpgm，对非选择字线WL施加电压VM1，同时对MCBG的栅极BG施加电压VBG1或者电压VBG2的任意之一。
具体地，根据第1实施方式所涉及的非易失性半导体存储装置，当例如对与MCBG相邻的字线WL3和WL4施加写入电压Vpgm（将存储单元MC3、存储单元MC4作为写入对象）时，磁芯驱动器19对MCBG的栅极BG施加电压VBG2。
此外，当向上述字线WL3、WL4以外的字线WL施加写入电压时，磁芯驱动器19对MCBG的栅极BG施加电压VBG1。
通过进行这样的施加方法，能够降低在写入操作时产生阈值变化的存 储单元MC的数量，并能够降低写入干扰。以下对降低干扰的理由进行说明。
在构成存储单元阵列MS的存储单元MC中，由于字线WL被形成为包围半导体层SC的周围，因此，由于字线WL而导致的半导体层SC的表面电势的控制性好。
在此，例如考虑对字线WL3施加电压Vpgm并且在写入前该存储单元MC3的阈值分布设为非写入状态（图4中的状态E）的情况。
当施加写入电压时，对所选择的存储串MS内的漏极侧选择晶体管ST1的栅极施加大约2V的电压，对源极侧选择晶体管ST2的栅极施加0V。因此，漏极侧选择晶体管ST1保持导通状态。
此外，由于对存储串MS内的非选择字线WL施加电压VM1，因此，在这些非选择存储单元MC的半导体层SC上能够形成沟道，存储串MS导通。
在此，在对所选择的存储串MS内的选择存储单元MC进行写入操作的情况下，从数据电路和页面缓冲器13向位线BL施加指定的低电位（例如0V）。因此，对位线BL施加的电位被传递直到存储串MS内的选择存储单元MC。
因此，当对成为选择存储单元MC的栅极的选择字线WL施加电压Vpgm时，对栅极和沟道间施加足够的电位差，进行使阈值正向移动的所谓写入操作。
另一方面，在假设为非写入的情况下，对位线BL施加指定的高电位（例如3V）。此外，由于源极侧选择晶体管ST2变成截止状态，因此，所选择的存储串MS内的半导体层SC经由漏极侧选择晶体管ST1从位线BL充电。
当对非选择字线WL以及选择字线WL施加电压VM1以及电压Vpgm时，在该过渡状态中，一边经由漏极侧选择晶体管ST1进行充电，一边半导体层SC的沟道的电位上升。
其后，当沟道电位达到（或者超过）（大约3V—选择晶体管ST1的 阈值）时，选择晶体管ST1变成截止状态，存储串MS内的半导体层SC变成浮动状态。由此，半导体层SC的电位主要跟随非选择字线WL的上升而上升。
在这种情况下，认为选择存储单元MC3的沟道的电位由于对字线WL3施加的电压Vpgm而存在比被施加了电压VM1等的非选择存储单元MC4等的非选择存储单元部的沟道电位更上升的情况。
此时，如果在写入对象的存储单元MC3正下方形成的沟道的电位与相邻的形成了MCBG的区域附近的沟道的电位之间的电位差大，则认为在半导体层SC部产生电子空穴对。
其结果，如果产生了的载流子按照周围的电荷阱顺序被捕获，则周围的存储单元MC的阈值电压变化，存在发生所谓写入干扰的可能性。
但是，根据第1实施方式所涉及的非易失性半导体存储装置，在写入对象是存储单元MC3或者MC4的情况下，对与其相邻的MCBG的栅极BG施加比电压VBG1大的电压VBG2。
因此，能够抑制在成为写入对象的存储单元MC3、MC4和与其相邻的MCBG之间产生电子空穴对，能够降低写入干扰。
第2实施方式
以下说明第2实施方式所涉及的非易失性半导体存储装置。在第2实施方式中，除了电压VBG1、电压VBG2以外，还生成电压VBG3（＞电压VBG2），并将其施加在MCBG的栅极BG上。另外，关于构成，由于与上述第1实施方式一样，因此省略说明。
对MCBG的栅极BG以及字线WL的电压施加方法
以下使用图8（a）～图8（d）说明针对MCBG的栅极BG以及字线WL的电压施加方法。另外，对于与上述第1实施方式相同的内容，省略说明。
图8（a）示出了在切换选择字线WL时对选择字线WL、非选择字线WL和MCBG的栅极BG施加的各种电压的概念图。图8（b）示出了取出图8（a）内的粗框（b）所示的电压关系并以棒状图表示。同样地，图 8（c）、图8（d）是一样的。
首先说明图8（a）。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）和栅极BG。行（横向）表示其中成为选择状态的，纵向表示在该选择状态下对各自施加的电压。
具体地，在写入操作中，对选择字线WL施加电压Vpgm，对其它非选择字线WL施加电压VM1，然后对MCBG的栅极BG施加电压VBG1～电压VBG3。以下举例说明。
例如，如粗框（b）所示，在对存储单元MC1进行数据写入时，对选择字线WL1施加电压Vpgm，对非选择字线WL0以及WL2～WL7施加电压VM1，然后对栅极BG施加电压VBG1。图8（b）示出了该情形。
例如，如粗框（c）所示，在对存储单元MC2进行数据写入时，对选择字线WL2施加电压Vpgm，对非选择字线WL0、WL1以及WL3～WL7施加电压VM1，然后对MCBG施加电压VBG2。图8（c）示出了该情形。
此外，如粗框（d）所示，在选择字线WL3并向对应的存储单元MC3进行数据写入时，对选择字线WL3施加电压Vpgm，对非选择字线WL0～WL2、WL4～WL7施加电压VM1，然后对MCBG施加电压VBG3。即，当与MCBG相邻的存储器元MC设为写入对象时，对该栅极BG施加比电压VBG2大的电压VBG3。图8（d）示出了该情形。
第2实施方式所涉及的效果
根据第2实施方式所涉及的非易失性半导体存储装置，与上述第1实施方式相比，还能够有效地降低发生阈值变化的存储单元MC的数量，能够降低写入干扰。
这是因为根据第2实施方式所涉及的非易失性半导体存储装置，除了电压VBG1以及VBG2以外，还对MCBG的栅极BG施加电压VBG3的缘故，此外也是因为如上述实验数据所示，向2个、3个远离MCBG的字线WL施加最佳电压的缘故。
如可根据实验结果明白那样，具体地，对于2个远离MCBG的字线 WL，大于等于电压VBG1的电压（例如，电压VBG2）成为最佳，对于3个远离MCBG的字线WL，电压VBG1成为最佳。
然后，根据本实施方式所涉及的非易失性半导体存储装置，从MCBG看，则通过将某个字线WL设为写入对象，能够使对MCBG的栅极BG施加的电压细致地变化。
这是由于具体地如图5所示，输出部19b-3具备输出电压VBG1～VBG3的MOS晶体管19-3_0～19b-3_3，根据所选择的字线WL，电压译码器和切换电路19b-2能够切换这些MOS晶体管19b-3_0～19b-3_3的导通/截止的缘故。
这样，根据本实施方式所涉及的非易失性半导体存储装置，能够减少发生阈值变化的存储单元MC的数量，能够降低写入干扰。
第3实施方式
以下说明第3实施方式所涉及的非易失性半导体存储装置。第3种实施方式的不同在于：除了上述第1实施方式中对非选择字线WL施加电压VM1之外，还施加电压VM2。
在此，电压VM1被施加在与成为写入对象的存储单元MC相邻的非选择存储单元MC的控制栅极CG上，电压VM2被施加在除此以外的非选择存储单元MC的控制栅极CG上。另外，关于构成，由于与上述第1实施方式相同，因此省略说明。
针对MCBG的栅极BG和字线WL的电压施加方法
以下使用图9（a）～图9（c）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图9（a）示出了在切换选择字线WL时对非选择字线WL以及MCBG的栅极BG施加的电压的概念图。此外，图9（b）和图9（c）示出了取出图9（a）内的粗框（b）所示的电压关系并以棒状图表示。
首先对图9（a）进行说明。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及栅极MCBG、选择晶体管ST1和ST2为纵轴和横 轴。行（横向）横轴表示其中成为选择状态的，纵向表示在选择状态中对各自施加的电压。
例如，如粗框（b）所示，当对存储单元MC1进行数据写入时，对选择字线WL1施加电压Vpgm，对与该选择字线WL相邻的非选择字线WL0和WL2施加电压VM1，对其它非选择字线WL3～WL7施加电压VM2。另外，在这种情况下对MCBG施加电压VBG1。图9（b）示出了该情形。
此外，如粗框（c）所示，当对存储单元MC3进行数据写入时，对选择字线WL3施加电压Vpgm，对与该选择字线WL3相邻的非选择字线WL2和WL4施加电压VM1，此外对其它非选择字线WL0和WL1以及非选择字线WL5～WL7施加电压VM2，然后，对MCBG施加电压VBG2。
即，当与MCBG相邻的存储单元MC被设为写入对象时，对该MCBG的栅极BG施加比电压VBG1大的电压VBG2。图9（c）示出了该情形。第3实施方式所涉及的效果
根据第3实施方式所涉及的非易失性半导体存储装置，除了上述效果以外，还能够进一步降低写入干扰。
根据第3实施方式所涉及的非易失性半导体存储装置，对与选择字线WL相邻的非选择字线WL施加电压VM1，对其周围的非选择字线WL施加电压VM2。这是因为具体地，如图5所示，输出部19-3具备输出电压VM1和电压VM2的MOS晶体管19-3_3～19-3_4，电压译码器和切换电路19b-2能够切换这些MOS晶体管19-3_3～19-3_4的导通/截止的缘故。
由此，即使在相邻的存储单元MC之间，也不会产生大的电位差，能够降低写入干扰。由于这与上述说明的存储单元MC和与其相邻的MCBG之间的写入干扰是一样的，因此省略说明。
第4实施方式
以下对第4实施方式所涉及的非易失性半导体存储装置进行说明。第4实施方式的不同在于：在上述第3实施方式中，在对选择字线WL3和WL4施加写入电压Vpgm的情况下，改变对非选择字线WL施加的电压。另外，关于结构，由于与上述第1实施方式一样，因此省略说明，只说明 与上述第3实施方式的不同点。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图10（a）和图10（b）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图10（a）示出了在切换选择字线WL时对非选择字线WL以及MCBG的栅极BG施加的电压的的概念图。此外，图10（b）示出了取出图10（a）内的粗框（b）所示的电压关系并以棒状图表示。
对图10（a）进行说明。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵向表示在选择状态中对各自施加的电压。以下举例说明。
在第4实施方式中，如粗框（b）所示，例如在选择字线WL3时，对与该选择字线WL3相邻的字线WL2施加电压VM1，对该字线WL2以外的非选择字线WL0、WL1以及非选择字线WL4～WL7施加电压VM2。图10（b）示出了该情形。
另外，在对选择字线WL4施加电压Vpgm的情况下也一样。
第4实施方式所涉及的效果
根据第4实施方式所涉及的非易失性半导体存储装置，也能够得到与上述第3实施方式一样的效果。即，第4实施方式所涉及的非易失性半导体存储装置在选择字线WL3或者字线WL4的任意之一时，对与该字线WL3或者字线WL4的任意之一相邻的字线WL2或者字线WL5施加电压VM1。
这样，如果对与选择字线WL相邻的至少一方施加电压VM1，则构成存储串MS内的存储单元MC的阈值变化下降，由此能够降低写入干扰。
即，第4实施方式所涉及的非易失性半导体存储装置也能够得到与上述第1实施方式一样的效果。
第5实施方式
以下说明第5实施方式所涉及的非易失性半导体存储装置。第5实施 方式所涉及的非易失性半导体存储装置的不同在于：在上述第3实施方式中还使用电压VBG3。另外，关于结构，由于与上述第1实施方式的相同，因此省略说明，只说明与上述第3实施方式不同的点。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图11（a）和图11（b）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图11（a）示出了在切换选择字线WL时对选择字线WL、非选择字线WL以及MCBG的栅极BG施加的电压的概念图。此外，图11（b）和图11（c）示出了分别取出图11（a）内的粗框（b）和（c）所示的电压关系并以棒状图表示。
对图11（a）进行说明。在行（横向）和列（纵向）上分别分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵向表示在该选择状态中对各自施加的电压。
在第5实施方式中，如粗框（b）所示，例如在选择字线WL1时，对与该选择字线WL1相邻的字线WL0和WL2施加电压VM1，对除此以外的非选择字线WL3～WL7施加电压VM2。图11（b）示出了该情形。
此外，如粗框（c）所示，在选择字线WL2时，对与该字线WL2相邻的字线WL1和WL3施加电压VM1，对除此以外的非选择字线WL0以及WL4～WL7施加电压VM2。图11（c）示出了该情形。
进一步地，如粗框（d）所示，在选择字线WL3时，对与该字线WL3相邻的字线WL2和WL4施加电压VM1，对除此以外的非选择字线WL0和WL2以及WL5～WL7施加电压VM2。图11（d）示出了该情形。
第5实施方式所涉及的效果
根据第5实施方式所涉及的非易失性半导体存储装置，能够进一步提高在上述第3实施方式中得到的效果。具体地，能够得到第3实施方式所涉及的效果，同时能够提高上述第1实施方式所涉及的效果。
虽然在上述第1实施方式中进行了说明，但根据实验数据在对字线 WL3、WL4施加写入电压的情况下，对MCBG的栅极BG施加大的电压时，可以得到存储单元MC的阈值变化少的结果。根据第5实施方式所涉及的非易失性半导体存储装置，如上所述，在将字线WL3、WL4作为选择字线WL时，对MCBG施加比电压VBG2大的电压VBG3。因此，能够进一步抑制干扰。
这是因为具体地，如图5所示，输出部19b-3具备输出电压VBG1～电压VBG3的MOS晶体管19-3_0～19b-3_3，根据所选择的字线WL，电压译码器和切换电路19b-2能够切换这些MOS晶体管19b-3_0～19b-3_3的导通/截止的缘故。
因此，如第5实施方式那样，通过对MCBG的栅极BG施加电压VBG3（＞电压VBG2），能够进一步抑制写入干扰。
第6实施方式
以下说明第6实施方式所涉及的非易失性半导体存储装置。第6实施方式所涉及的非易失性半导体存储装置的不同在于：在上述第3实施方式中，当对与MCBG相邻的存储单元MC3或者MC4（字线WL3或者WL4）的任意之一施加写入电压Vpgm时，对相邻的存储单元MC（非选择字线WL）一方施加电压VM1。另外，关于结构，由于与上述第1实施方式的一样，因此省略说明，只说明与上述第3实施方式不同的点。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图12（a）～图12（c）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图12（a）示出了在切换选择字线WL时对选择字线WL、非选择字线WL以及MCBG的栅极BG施加的电压的概念图。此外，图12（b）和图12（c）示出了取出图12（a）内的粗框（b）和粗框（c）所示的电压关系并以棒状图表示。
首先对图12（a）进行说明。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵 向表示在该选择状态中对各自施加的电压。
在第6实施方式中，如粗框（b）所示，在选择与MCBG相邻的存储单元MC3时，对相邻的存储单元MC2的控制栅极CG（字线WL2）施加电压VM1，但对字线WL4施加电压VM2而不是电压VM1。
同样，如粗框（c）所示，在选择与MCBG相邻的存储单元MC4时，对相邻的存储单元MC3的控制栅极CG不施加电压VM1而施加电压VM2。关于其它电压施加方法，由于与上述第5实施方式一样，因此省略说明。
第6实施方式所涉及的效果
根据第6实施方式所涉及的非易失性半导体存储装置，也能够得到与第3实施方式一样的效果。即，能够降低构成存储串MS内的存储单元MC的阈值变化，能够减少写入干扰。
根据第6实施方式所涉及的非易失性半导体存储装置，如上所述，在选择存储单元MC3或者存储单元MC4（字线WL3或者字线WL4）的任意之一时，对与该存储单元MC3或者存储单元MC4（字线WL3或者字线WL4）的任意之一相邻的存储单元MC2或者存储单元MC5的控制栅极CG（字线WL2或者字线WL5）施加电压VM1。换句话说，对与选择存储单元MC相邻的至少一个非选择存储单元MC的控制栅极CG施加电压VM1。
这样，例如如果能够对与选择存储单元MC相邻的至少一个存储单元MC施加电压VM1，则构成存储串MS内的存储单元MC的阈值变化降低，由此能够减少写入干扰。
根据以上所述，第6实施方式所涉及的非易失性半导体存储装置也能够得到与上述第3实施方式一样的效果。
第7实施方式
以下说明第7实施方式。第7实施方式所涉及的非易失性半导体存储装置的不同在于：在上述第3实施方式中，对非选择字线WL进一步施加比电压VM2小的电压VM3。另外，关于结构，由于与上述第1实施方式 的一样，因此省略说明，只说明与上述第3实施方式不同的点。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图13（a）～图13（d）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图13（a）示出了在切换选择字线WL时对选择字线WL、非选择字线WL以及MCBG的栅极BG施加的电压的概念图。此外，图13（b）～图13（c）示出了取出图13（a）内的粗框（b）～（d）所示的电压关系并以棒状图表示。
对图13（a）进行说明。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵向表示在该选择状态中对各自施加的电压。
如粗框（b）所示，在选择字线WL1时，对与该字线WL1相邻的非选择字线WL0和WL2施加电压VM1，对与该字线WL2相邻的非选择字线WL3施加电压VM2，进一步地，对其它非选择字线WL4～WL7施加电压VM3（＜电压VM2）。图13（b）示出了该情形。
此外，如粗框（c）所示，在选择字线WL2时，也是与选择上述字线WL1时相同的电压施加方法。即，以选择字线WL2为中心，对非选择字线WL1和WL3施加电压VM1，进一步地对与该WL1和WL3相邻的WL0和WL4施加电压VM2，对其它非选择字线WL5～WL7施加电压VM3。
第7实施方式所涉及的效果
根据第7实施方式所涉及的非易失性半导体存储装置，除了在上述第1～第6实施方式中得到的效果外，还能够缓和相邻的存储单元MC间的沟道的电位差。
根据第7实施方式所涉及的非易失性半导体存储装置，具备除了生成电压VM1、VM2之外还生成电压VM3的结构。具体地，如图5所示，输出部19b-3具备转送电压VM1～电压VM3的MOS晶体管19-3_2～19-3_4 以及有选择地导通/接着这些MOS晶体管19-3_2～19b-3_4的电压译码器和切换电路19-2。
使用该输出部19-3以及电压译码器和切换电路19-2，如图13（a）～图13（d）所示，通过以选择字线WL为中心将对非选择字线WL施加的电压逐渐减小为VM1=＞电压VM2=＞VM3，能够缓和相邻的存储单元MC的沟道电位的电位差。
因此，能够抑制在相邻的存储单元MC间由于大的电位差而引起的电子空穴对的产生。
第8实施方式
以下说明第8实施方式所涉及的非易失性半导体存储装置。第8实施方式所涉及的非易失性半导体存储装置的不同在于：在上述第4实施方式中，通过使用电压VM3，分阶段减小对非选择字线WL施加的电压。另外，关于结构，由于与上述第1实施方式一样，因此省略说明，只说明与上述第4实施方式不同的点。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图14（a）～图14（d）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图14（a）示出了在切换选择字线WL时对非选择字线WL以及MCBG的栅极BG施加的电压的概念图。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵向表示在该选择状态中对各自施加的电压。
此外，图14（b）～图14（d）示出了取出图14（a）内的粗框（b）～（d）表示的电压关系并以棒状图表示。
如图14（a）所示，例如在选择字线WL1时，以该字线WL1为中心，对相邻的字线WL0和WL2分别施加电压VM1，对字线WL3施加电压VM2。
此外，对除此以外的非选择字线WL4～WL7施加电压VM3（参照粗 框（b））。另外，图14（b）示出了该情形。
进一步地，例如在选择字线WL2时，以该字线WL2为中心，对相邻的字线WL1和WL3分别施加电压VM1，进一步地，对与这些字线WL1相邻的字线WL0以及经由MCBG与字线WL3相邻的WL4施加电压VM2。
此外，对除此以外的非选择字线WL5～WL7施加电压VM3（参照粗框（c））。另外，图14（c）示出了该情形。
此外，进一步地，例如在选择字线WL3时，以该字线WL3为中心，对相邻的字线WL2施加电压VM1，对与这些字线WL2相邻的字线WL1和字线WL4施加电压VM2，进一步地，对除此以外的字线WL5～WL7施加电压VM3（参照粗框（d））。另外，图14（d）示出了该情形。
第8实施方式所涉及的效果
根据第8实施方式所涉及的非易失性半导体存储装置，也能够得到上述第1实施方式所涉及的效果，同时能够提高上述第3和第4实施方式所涉及的效果。
即，如在第1实施方式中说明的，能够一边抑制写入干扰，一边抑制在存储单元MC之间的写入干扰。
这是因为如在第7实施方式中所述地具备图5所示的磁芯驱动器19的缘故。具体地，输出部19-3具备转送电压VM1～VM3的MOS晶体管19-3_2～19-3_4以及有选择地导通/截止这些MOS晶体管19-3_2～19_4的电压译码器和切换电路19b-2，如图14（a）～图14（d）所示，以选择字线WL为中心，逐渐减小对非选择字线WL施加的电压。通过这样施加适宜的电压，能够得到上述实施方式的效果。
第9实施方式
以下使用图15说明第9实施方式所涉及的非易失性半导体存储装置。第9实施方式所涉及的非易失性半导体存储装置的不同在于：在上述第5实施方式中，进一步通过使用电压VM3来分阶段地减小对非选择字线WL施加的电压。另外，关于结构，由于与上述第1实施方式一样，因此省略 说明，只说明与上述第5实施方式不同的点。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图15（a）～图15（d）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图15（a）示出了在切换选择字线WL时对选择字线WL、非选择字线WL以及MCBG的栅极BG施加的电压的概念图。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵向表示在该选择状态中对各自施加的电压。
此外，图15（b）～图15（d）示出了取出图15（a）内的粗框（b）～（d）所示的电压关系并以棒状图表示。
如图15（a）所示，例如在选择字线WL1时，以该字线WL1为中心，对相邻的字线WL0和WL2分别施加电压VM1，对字线WL3施加电压VM2。
此外，对其它的非选择字线WL4～WL7施加电压VM3（参照粗框（b））。另外，图15（b）示出了该情形。
同样，例如在选择字线WL2时，以该字线WL2为中心，对相邻的字线WL1和WL3分别施加电压VM1，进一步地，对与这些字线WL1相邻的字线WL0以及经由MCBG与字线WL3相邻的WL4施加电压VM2。
此外，对其它的非选择字线WL5～WL7施加电压VM3（参照粗框（c））。另外，图15（c）示出了该情形。
此外，对于字线WL3，也与选择上述字线WL1、WL2的情况一样（参照粗框（d））。另外，图15（d）示出了该情形。
第9实施方式所涉及的效果
根据第9实施方式所涉及的非易失性半导体存储装置，能够进一步提高在上述第5实施方式中得到的效果。这是因为根据第9实施方式所涉及的非易失性半导体存装置，在将字线WL3、WL4作为选择字线WL时，对MCBG施加比电压VBG2大的电压VBG3，同时对指定的非选择字线 WL施加电压VM1～VM3的任意之一的缘故。
因此，根据第9实施方式所涉及的非易失性半导体存储装置，以选择字线WL为中心，将对非选择字线WL施加的电压逐渐减小为VM1=＞电压VM2=＞VM3，缓和相邻的存储单元MC间的沟道的电位差，从而能够缓和相邻的存储单元MC的沟道电位的电位差。
因此，能够抑制在相邻的存储单元MC之间由于大的电位差而引起的电子空穴对的发生，能够降低写入干扰。
第10实施方式
以下使用图16说明第10实施方式所涉及的非易失性半导体存储装置。第10实施方式所涉及的非易失性半导体存储装置的不同在于：在上述第6实施方式中，除了电压VM1、电压VM2之外，进一步使用电压MV3，以及随着远离选择字线WL，分阶段地减小对非选择字线WL施加的电压。另外，关于结构，由于与上述第1实施方式一样，因此省略说明，只说明与上述第6实施方式不同的点。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图16（a）～图16（c）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图16（a）示出了在切换选择字线WL时对选择字线WL、非选择字线WL以及MCBG的栅极BG施加的电压的概念图。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵向表示在该选择状态中对各自施加的电压。
此外，图16（b）和图16（c）示出了取出图16（a）内的粗框（b）和（c）所示的电压关系并以棒状图表示。
如图16（a）所示，在选择与MCBG相邻的存储单元MC3时，对与该存储单元MC3相邻的存储单元MC2的控制栅极CG（字线WL2）施加电压VM1，对经由MCBG与存储单元MC3相邻的存储单元MC4的控制栅极CG（字线WL4）施加电压VM2（参照粗框（b））。图16（b）示 出了该情形。
同样，在选择存储单元MC4时，对与该存储单元MC4（字线WL4）相邻的存储单元MC5的控制栅极CG（字线WL5）施加电压VM1，对经由MCBG与存储单元MC4相邻的存储单元MC3的控制栅极CG（字线WL3）施加电压VM2。图16（c）示出了该情形（参照粗框（c））。
第10实施方式所涉及的效果
根据第10实施方式所涉及的非易失性半导体存储装置，能够进一步提高在上述第6实施方式中得到的效果。这是因为根据第10实施方式所涉及的非易失性半导体存装置，在将字线WL3、WL4作为选择字线WL时，对MCBG的栅极BG施加比电压VBG2大的电压VBG3，同时对指定的非选择字线WL施加电压VM1～VM3的任意之一的缘故。
因此，根据第10实施方式所涉及的非易失性半导体存储装置，以选择字线WL为中心，将对非选择字线WL施加的电压逐渐减小为VM1=＞电压VM2=＞VM3，缓和相邻的存储单元MC间的沟道的电位差，从而能够缓和相邻的存储单元MC的沟道电位的电位差。
因此，能够抑制在相邻的存储单元MC间由于大的电位差而引起的电子空穴对的发生，能够降低写入干扰。
第11实施方式
以下使用图17说明第11实施方式所涉及的非易失性半导体存储装置。第11实施方式所涉及的非易失性半导体存储装置是在上述第9实施方式中，以选择字线WL为中心，将对位于源极侧的非选择字线WL施加的电压的大小和对位于漏极侧的非选择字线WL施加的电压的大小设置成非对称。另外，关于构成，由于与上述第1实施方式相同，因此省略说明，只说明与上述第9实施方式不同的点。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图17（a）～图17（d）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图17（a）示出了在切换选择字线WL时对选择字线WL、非选择字 线WL以及MCBG的栅极BG施加的电压的概念图。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵向表示在该选择状态中对各自施加的电压。
此外，图17（b）～图17（d）示出了取出图17（a）内的粗框（b）～（d）所示的电压关系并以棒状图表示。
如图17（a）所示，在选择存储单元MC1（字线WL1）时，对与该存储器单元MC1相比更位于源极侧的存储单元MC0的控制栅极CG（字线WL0）施加电压VM1，对与该存储单元MC1相比更位于漏极侧的存储单元MC2和MC3的控制栅极CG（字线WL2和WL3）分别施加电压VM1和电压VM2。进一步地，对除此以外的非选择字线WL4～WL7施加电压VM2。
即，如上述实施方式那样，以选择字线WL为中心，并不分阶段地降低对非选择字线施加的电压，而是从该选择字线WL来看，将对源极侧的字线WL施加的电压的大小和对漏极侧的字线WL施加的电压的大小设置成非对称（参照粗框（b））。图17（b）示出了该情形。
与上述的相同，在选择存储单元MC2（字线WL2）时，对与该存储单元MC2相比更位于源极侧的存储单元MC1和MC0的控制栅极CG（字线WL1和WL0）分别施加电压VM1和电压VM2，对与该存储单元MC2相比更位于漏极侧的存储单元MC3的控制栅极CG（字线WL3）施加电压VM1。进一步地，对字线WL4～WL7施加电压VM2。这样，从存储单元MC2来看，将对源极侧的存储单元MC的控制栅极CG（字线WL）施加的电压的大小和对漏极侧的存储单元MC的控制栅极CG（字线WL）施加的电压的大小设置成非对称（参照粗框（c））。图17（c）示出了该情形。
另外，由于选择字线WL3的情况与上述相同，因此省略说明。
以下，采用这种方法施加电压，在针对存储单元MC的数据写入的顺序上存在理由。以下进行说明。
作为理由，具体是因为考虑了存储单元MC的写入顺序的施加电压（因为以选择字线WL为中心，位于该字线WL的漏极侧和源极侧的存储单元MC的阈值电位的状态）。
一般地，存储器的数据写入从位于存储串MS的源极线SL侧的存储单元MC开始进行数据的写入。
因此，在着眼于某一选择字线WL的情况下，产生对源极侧的存储单元MC进行数据写入而漏极侧的存储单元MC大多数保持在消除状态的情况。
例如，在对与选择字线WL对应的存储单元MC进行“1”数据写入（非写入状态）的情况下，想要提高存储串MS内的沟道区域的电势，以使得针对选择存储单元MC的压力尽可能变小。
作为一个例子，例如在将存储单元MC2作为写入对象的情况下，已经对于存储单元MC1写入“0”数据，其结果，阈值电压变高，此外，存储单元MC3从此进行数据写入，即所谓消除状态（阈值电压低的状态）。
在这种情况下，用于对非选择存储单元MC1施加的电压（电压Vpass）和用于对非选择存储单元MC3施加的电压（电压Vpass）是不同的。
因此，对与选择字线WL相邻的非选择字线WL如上所述地施加指定的高电压，但对于远离的非选择字线WL，希望降低位线BL侧的电压（例如电压VM3），提高源极SL侧的电压（例如电压VM2）。
另外，以选择字线WL为中心，向着源极侧SL，成为电压Vpgm→电压VM1→电压VM3，接着以选择字线WL为中心，向着位线BL侧，成为电压Vpgm→电压VM1→电压VM2，对非选择字线WL分别施加2种电压，但是使用大于等于这2种电压，可以进一步地多阶段地改变非选择字线WL的电位。这在以下第12实施方式中也是一样的。
第11实施方式所涉及的效果
根据第11实施方式所涉及的非易失性半导体存储装置，也能够得到与上述第9实施方式一样的效果。
即，根据第11实施方式所涉及的非易失性半导体存储装置，也能够降 低在写入操作时产生阈值变化的存储单元MC的数量，此外能够降低写入干扰。
即，以选择存储单元MC为中心，在源极侧和漏极侧对非选择存储单元MC的控制栅极CG施加的电压不同，但与上述第9实施方式一样，在将存储单元MC3、MC4作为写入对象时，对MCBG的栅极BG施加比电压VBG2大的电压VBG3，同时对指定的非选择存储单元MC的控制栅极CG施加电压VM1～电压VM3的任意之一，因此，与上述第9实施方式所涉及的非易失性半导体存储装置一样，能够抑制干扰。
第12实施方式
以下说明第12实施方式所涉及的非易失性半导体存储装置。第12实施方式所涉及的非易失性半导体存储装置是在第10实施方式中，将以选择存储单元MC为中心对位于源极SL侧的非选择存储单元MC的控制栅极CG施加的电压的大小和对位于漏极侧的非选择存储单元MC的控制栅极CG施加的电压的大小设置成非对称。另外，关于构成，由于与上述第1实施方式相同，因此省略说明，只说明与上述第10实施方式不同的点。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图18（a）～图18（d）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图18（a）示出了在切换选择字线WL时对选择字线WL、非选择字线WL以及MCBG的栅极BG施加的电压的概念图。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵向表示在该选择状态中对各自施加的电压。
此外，图18（b）～图18（d）示出了取出图18（a）内的粗框（b）～（d）所示的电压关系并以棒状图表示。
如图18（a）所示，在选择存储单元MC1（字线WL1）时，对与该存储单元MC1相比更位于源极侧的存储单元MC0的控制栅极CG施加电压VM1，对与该存储单元MC1相比更位于漏极侧的存储单元MC2和MC3 的控制栅极CG分别施加电压VM1和电压VM2。进一步地，对除此以外的存储单元MC4～MC7的控制栅极CG施加电压VM2。图18（b）示出了该情形。
此外，在图18（c）和图18（d）中示出了对应的在选择存储单元MC2和MC3（字线WL2和字线WL3）时对非选择字线WL施加的电压方法上。
第12实施方式所涉及的效果
根据第12实施方式所涉及的非易失性半导体存储装置，也能够得到与上述第10实施方式一样的效果。
即，根据第12实施方式所涉及的非易失性半导体存储装置，也能够降低在写入操作时产生阈值变化的存储单元MC的数量，此外能够降低写入干扰。
即，以选择存储单元MC为中心，在源极侧和漏极侧对非选择存储单元MC的控制栅极CG施加的电压不同，但与上述第10实施方式一样，在将存储单元MC3、MC4作为写入对象时，对MCBG的栅极BG施加比电压VBG2大的电压VBG3，同时对指定的非选择存储单元MC的控制栅极CG施加电压VM1～电压VM3的任意之一，因此，与上述第10实施方式所涉及的非易失性半导体存储装置一样，能够抑制干扰。
第13实施方式
以下使用图19说明第13实施方式所涉及的非易失性半导体存储装置。第13实施方式所涉及的非易失性半导体存储装置是通过保持还未进行写入的（消除状态的）存储单元MC的沟道电位高来抑制干扰，因此，通过在上述第11实施方式中，从选择存储单元MC开始向着源极侧分阶段地降低对非选择存储单元MC的控制栅极CG施加的施加电压，能够减小相邻的存储单元MC间的电位差，此外，如果变成最低的电压（例如电压VM5），则以施加该最低电压的存储单元MC为界，再次提高所施加的电压。
以下使用图19说明电压施加方法。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图19（a）～图19（d）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图19（a）示出了在切换选择字线WL时对非选择字线WL以及MCBG的栅极BG施加的电压的概念图。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵向表示在该选择状态中对各自施加的电压。
此外，图19（b）～图19（d）示出了取出图19（a）内的粗框（b）～（d）所示的电压关系并以棒状图表示。
如图19（a）所示，例如在选择存储单元MC3时，对与该存储单元MC3相比更位于源极侧的存储单元MC2、MC1以及MC0的各个的控制栅极CG分别施加电压VM1、电压VM3以及电压VM4，对与存储单元MC3相比更位于漏极侧的存储单元MC4的控制栅极CG施加电压VM1，进一步地，对存储单元MC5的控制栅极CG、进一步经由MCBG的存储单元MC6～MC11的控制栅极CG分别施加电压VM1和电压VM2。另外，对选择晶体管ST2的栅极施加电压VM5。图19（b）示出了该情形。
与上述的一样，在选择存储单元MC4时，对与该存储单元MC4相比更位于源极侧的存储单元MC3～MC0的控制栅极CG施加电压VM1～VM5，对与该存储单元MC4相比更位于漏极侧的存储单元MC5的控制栅极CG施加电压VM1，对经由MCBG的存储单元MC6～MC11的控制栅极CG施加电压VM2。另外，对选择晶体管ST2的栅极施加电压VM4。图19（c）示出了该情形。
进一步地，在选择存储单元MC5时，对与该存储单元MC5相比更位于源极侧的存储单元MC4～MC1的控制栅极CG施加电压VM1～VM5，以存储单元MC1为界，对位于该存储单元MC1的源极侧的存储单元MC0的控制栅极CG施加电压VM4。另外，关于对与存储单元MC5相比更位于漏极侧的存储单元MC的控制栅极CG施加的电压的大小，由于与上述 第11实施方式一样，因此省略说明。图19（c）示出了该情形。
这样，例如如图19（c）所示，以存储单元MC1为界，通过使施加的电压的值反转，能够电气地分开该存储单元MC1的源极侧区域和从存储单元MC1的漏极区域～存储单元MC11为止的区域。
第13实施方式所涉及的效果
根据第13实施方式所涉及的非易失性半导体存储装置，除了上述第1～第12实施方式的效果外，还能够在写入时将位线BL侧的沟道电位维持在高电位。
即，如上所述，根据第13实施方式所涉及的非易失性半导体存储装置，通过分阶段地减小对非选择字线WL施加的电压的值，并分开例如被施加了电压VM5的存储单元MC的源极侧区域，能够抑制从数据写入时的位线BL到选择存储单元MC（在上述第13实施方式中，从位线BL到例如字线WL5为止）的漏极侧区域为止的沟道的电位下降。
由此，即使非选择电压VM1～电压VM5的任意之一被施加在非选择存储单元MC的控制栅极CG上，也能够抑制这些对非选择存储单元MC进行误写入。
第14实施方式
以下使用图20说明第14实施方式所涉及的非易失性半导体存储装置。第14实施方式的不同在于：在上述第13实施方式中，在对与MCBG相邻的存储单元MC5或者MC6的控制栅极CG的任意之一施加写入电压Vpgm时，对相邻的非选择存储单元MC的控制栅极CG一方施加与电压VM1不同的电压VM2或者电压VM3的任意之一。另外，关于结构，由于与上述第1实施方式一样，因此省略说明，只说明与上述第3实施方式不同的点。
针对MCBG的栅极BG和字线WL的电压施加方法
使用图20（a）～图20（c）说明针对MCBG的栅极BG和字线WL的电压施加方法。
图20（a）示出了在切换选择字线WL时对非选择字线WL以及MCBG 的栅极BG施加的电压的概念图。此外，图20（b）和图20（c）示出了取出图20（a）内的粗框（b）和（c）所示的电压关系并以棒状图表示。
对图20（a）进行说明。在行（横向）和列（纵向）上分别取字线WL（只记载数字0～7）、位线侧伪字线（记载为DD）、单元源极线侧伪字线（记载为DS）以及BG。行（横向）表示其中成为选择状态的，纵向表示在该选择状态中对各自施加的电压。
如粗框（b）所示，在选择存储单元MC5（字线WL5）时，对经由MCBG与该存储单元MC5相邻的非选择存储单元MC6的控制栅极CG施加电压VM2。图20（b）示出了该情形。
此外，如粗框（c）所示，在选择存储单元MC6（字线WL6）时，变成与上述将存储单元MC5作为写入对象时相同的电压施加方法。即，对经由MCBG与该字线WL6相邻的存储单元MC5的控制栅极CG施加电压VM3。图20（c）示出了该情形。
第14实施方式所涉及的效果
根据第14实施方式所涉及的非易失性半导体存储装置，能够得到与上述第1～第13实施方式一样的效果。
即，如上所述，根据第14实施方式所涉及的非易失性半导体存储装置，通过分阶段地减小对非选择存储单元MC的控制栅极CG施加的电压的值，并分开例如被施加了电压VM5的存储单元MC的源极侧区域，能够抑制从数据写入时的位线BL到选择存储单元MC（在上述第13实施方式中，从位线BL到例如字线WL5为止）的漏极侧区域为止的沟道的电位下降。
第1变形例
以下说明第1变形例所涉及的非易失性半导体存储装置。在第1变形例中，用电压VM1～VM3的任意之一的电压代替对MCBG的栅极BG施加的电压。以下说明第1变形例所涉及的磁芯驱动器19的结构。另外，对于与在上述第1实施方式中说明的磁芯驱动器19一样的结构，省略说明。
磁芯驱动器19的结构
使用图21说明第1变形例所涉及的磁芯驱动器19的结构。在此，对CG线驱动器电路19_0～19_（n-1）内的输出部19-3_0～输出部19-3_（n-1）以及BG线驱动器电路19_BG内的输出部19b-3进行说明。另外，以下，输出部19-3_0～输出部19-3_（n-1）只称为输出部19-3。
如图所示，输出部19-3和输出部19b-3内的MOS晶体管19-3_2和19b-3_2的电流通路的一端在节点N6处共同连接。然后，从内部电压发生电路18向该节点N6提供电压VM3。即，MOS晶体管19b-3_2具有对MCBG的栅极BG施加电压VM3的功能。
输出部19-3和输出部19b-3内的MOS晶体管19-3_1和19b-3_1的电流通路的一端在节点N7处共同连接。然后，从内部电压发生电路18向该节点N7提供电压VM2。即，MOS晶体管19b-3_1具有对MCBG的栅极BG施加电压VM2的功能。
接着，输出部19-3和输出部19b-3内的MOS晶体管19-3_0和19b-3_0的电流通路的一端在节点N8处共同连接。然后，从内部电压发生电路18向该节点N8提供电压VM1。即，MOS晶体管19b-3_0具有对MCBG的栅极BG施加电压VM1的功能。
如上所述，在能够用电压VM1～电压VM3的任意之一代替对MCBG的栅极BG施加的电压的情况下，也可以采用第1变形例所涉及的磁芯驱动器19的结构。
然后，根据该第1变形例所涉及的非易失性半导体存储装置，由于共用提供电压的信号线，因此能够减少布线，能够减小面积。
第2变形例
以下说明第2变形例所涉及的非易失性半导体存储装置。在第2变形例中，用电压VM1代替对MCBG的栅极BG施加的电压VBG1。以下，说明第2变形例所涉及的磁芯驱动器19的结构。另外，关于与在上述第1实施方式中说明的磁芯驱动器19一样的结构，省略说明。
磁芯驱动器19的结构
使用图22说明第2变形例所涉及的磁芯驱动器19的结构。在此，对 CG线驱动器电路19_0～19_（n-1）内的输出部19-3_0～输出部19-3_（n-1）以及BG线驱动器电路19_BG内的输出部19b-3进行说明。另外，以下，输出部19-3_0～输出部19-3_（n-1）只称为输出部19-3。
如图所示，输出部19-3和输出部19b-3内的MOS晶体管19-3_0和19b-3_0的电流通路的一端在节点N9处共同连接。然后，从内部电压发生电路18向该节点N9提供电压VM1。即，MOS晶体管19b-3_0具有对MCBG的栅极BG施加电压VM1的功能。关于这些以外的MOS晶体管19b-3_0、19b-3_1，由于与上述第1实施方式一样，因此省略说明。
如上所述，在能够用电压VM1代替对MCBG的栅极BG施加的电压的情况下，也可以采用第2变形例所涉及的磁芯驱动器19的结构。
然后，根据该第2变形例所涉及的非易失性半导体存储装置，由于共用提供电压的信号线，因此能够减少布线，能够减小面积。
另外，本发明并不限于上述的实施方式，在实施阶段，在不脱离其主旨的范围中可以进行各种变形。进一步地，在上述实施方式中包含各种阶段的发明，可以通过所公开的多个构成要件的适当组合提取各种发明。例如，即使从实施方式所示的全部构成要件中删除几个构成要件，也能够解决在发明所要解决的课题中所述的课题，在能够得到在发明的效果一栏中说明的效果的情况下，删除该构成要件的结构也可以作为发明提取。

Claims (6)

1.一种非易失性半导体存储装置，包括：
存储单元阵列，其包含多个存储串，其中，上述存储串包括：
第1存储单元、第2存储单元、第3存储单元和第4存储单元，其各自包含：
第1柱形半导体层和第2柱形半导体层，其在半导体层上配置，并沿着与上述半导体层相对的法线方向延伸；
隔着栅极绝缘膜以覆盖上述第1柱形半导体层和上述第2柱形半导体层的顺序形成的电荷积聚层；以及
控制栅极；以及
第1晶体管，其在上述第2存储单元与上述第3存储单元之间形成，并且在上述半导体层内形成；
电压发生电路，其生成针对选择字线的第1电压、针对非选择字线的第2电压以及对上述第1晶体管的栅极施加的控制电压；以及
控制部，其进行控制，以使得在对与上述第1晶体管相邻的上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，将比上述第2电压大的第1控制电压作为上述控制电压施加在上述第1晶体管的上述栅极上，并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，将大于等于上述第2电压且比上述第1控制电压小的第2控制电压作为上述控制电压施加在上述栅极上。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
上述存储串还包括：位于上述第1存储单元的上层的第5存储单元；
其中，在对上述第3存储单元的上述控制栅极施加上述第1电压的情况下，上述电压发生电路对上述第2存储单元的上述控制栅极施加上述第2电压，并对上述第5存储单元的上述控制栅极施加比上述第2电压小的第3电压。
3.根据权利要求2所述的非易失性半导体存储装置，其特征在于，还包括：在上述第5存储单元上形成的第7存储单元；
其中，上述电压发生电路对上述第7存储单元的上述控制栅极施加第4电压。
4.一种非易失性半导体存储装置，其特征在于，包括：
存储单元阵列，其包括多个存储串，其中，上述存储串包括：
能够保持数据的第1存储单元、第2存储单元、第3存储单元和第4存储单元，其各自包含：
第1柱形半导体层和第2柱形半导体层，其对于沿着第1方向和与该第1方向正交的第2方向的每行和每列，在半导体层上配置，并且在与上述第1方向和上述第2方向分别正交的第3方向上延伸，并彼此相邻；
隔着栅极绝缘膜以覆盖上述第1柱形半导体层和上述第2柱形半导体层的顺序形成的电荷积聚层；以及
控制栅极；以及
第1晶体管，其对于上述第1柱形半导体层和上述第2柱形半导体层的每一个，沿着上述第3方向形成，并且在该第3存储单元与第4存储单元之间的上述半导体层内形成；
电压发生电路，其生成针对选择字线的第1电压、针对非选择字线的第2电压以及作为对上述第1晶体管的栅极施加的电压的比上述第2电压大的控制电压；以及
控制部，进行控制，以使得在对与上述第1晶体管相邻的上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对上述第1晶体管的上述栅极施加比上述第2电压大的第1控制电压作为上述控制电压，在对上述第2存储单元的上述控制栅极施加上述第1电压的情况下，对上述栅极施加比上述第2电压大且比上述第1控制电压小的第2控制电压作为上述控制电压，并且在对上述第1存储单元的上述控制栅极施加上述第1电压的情况下，对上述栅极施加大于等于上述第2电压且比上述第2控制电压小的第3控制电压作为上述控制电压。
5.根据权利要求4所述的非易失性半导体存储装置，其特征在于，
在对与上述第1晶体管相邻的上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对与该第3存储单元相邻的上述第2存储单元的上述控制栅极施加上述第2电压，对与上述第2存储单元相邻的上述第1存储单元的上述控制栅极施加比上述第2电压小的第3电压。
6.根据权利要求5所述的非易失性半导体存储装置，其特征在于，
上述存储串还包括：位于上述第1存储单元的上层的第5存储单元；
其中，上述电压发生电路对上述第5存储单元的上述控制栅极施加比上述第3电压小的第4电压。
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