KR102200493B1 - 3차원 메모리 장치 및 그것을 포함하는 저장 장치 - Google Patents
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Abstract
본 발명의 저장 장치는, 기판 위에 판 형태로 적층된 워드라인들을 관통하며 반도체층, 절연막 및 전하 축적막을 갖는 제 1 필라 및 제 2 필라, 상기 제 1 및 제 2 필라들을 연결하는 필라 연결부를 갖고 상기 기판과 상기 워드라인들을 사이에 배치되는 백-게이트를 포함하는 PBiCS(Pipe-shaped Bit Cost Scalable) 구조의 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및 상기 백-게이트에 인접한 메모리 셀들을 나머지 메모리 셀들과 다르게 프로그램 동작, 소거 동작 혹은 읽기 동작을 수행하도록 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 인접 셀 관리 유닛을 포함하는 메모리 제어기를 포함한다.
Description
본 발명은 3차원 메모리 장치, 및 그것을 포함하는 저장 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 성능을 향상시키는 3차원 메모리 장치 및 그것을 포함하는 저장장치의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 3차원 메모리 장치는, 비트라인과 공통 소스 라인 사이에 직렬 연결된, 선택 트랜지스터, 제 1 메모리 셀들, 백-게이트 트랜지스터, 제 2 메모리 셀들, 및 접지 선택 트랜지스터로 구성된 복수의 스트링들을 갖고, 상기 제 1 및 제 2 메모리 셀들 각각은 기판에 수직한 방향으로 적층되고 기둥 모양의 반도체층, 상기 반도체층을 둘러싼 절연막, 상기 절연막을 둘러싼 전하 축적막 및 상기 전하 축적막을 둘러싼 절연막을 포함하는 메모리 블록들;어드레스에 응답하여 상기 스트링 선택 트랜지스터에 연결된 스트링 선택 라인, 상기 제 1 및 제 2 메모리 셀들에 연결된 워드라인들, 상기 백-게이트 트랜지스터에 연결된 백-게이트 라인, 상기 접지 선택 트랜지스터에 연결된 접지 선택 라인을 구동함으로써 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더; 상기 비트라인, 상기 공통 소스 라인, 상기 스트링 선택 라인, 상기 워드라인들, 상기 백-게이트 라인, 및 상기 접지 선택 라인에 인가되는 전압들을 발생하는 전압 발생 회로; 상기 선택된 메모리 블록에 데이터를 프로그램 혹은 소거하거나, 상기 선택된 메모리 블록으로부터 데이터를 읽는 입출력 회로; 및 상기 선택된 메모리 블록의 상기 제 1 및 제 2 메모리 셀들 중에서 상기 백-게이트 트랜지스터에 인접한 적어도 하나의 메모리 셀에 대한 인접 셀 동작은 나머지 메모리 셀들에 대한 노멀 셀 동작과 다르도록 상기 어드레스 디코더, 상기 전압 발생 회로 및 상기 입출력 회로를 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 인접 셀 동작은 상기 노멀 셀 동작과 다른 프로그램 시작 전압, 프로그램 루프 증가분, 패스 전압, 읽기 패스 전압, 검증 전압, 프로그램 전압 인가 시간, 패스 전압 인가 시간, 검증 전압 인가 시간 중 적어도 하나의 프로그램 파라미터에 의해 수행된다.
실시 예에 있어서, 상기 인접 셀 동작은, 상기 노멀 셀 동작과 다른 옵셋 전압과 상기 옵셋 전압이 인가되는 옵셋 시간 중 적어도 하나의 옵셋 파라미터에 의해 수행되고, 상기 옵셋 전압은 프로그램 동작시 패스 전압 인가 전에 인가되고, 상기 옵셋 전압은 상기 패스 전압보다 높다.
실시 예에 있어서, 상기 인접 셀 동작은, 상기 노멀 셀 동작과 다른 전원전압 인가 시간에 의해 수행되고, 상기 전원 전압은 프로그램 동작시 상기 워드라인들로 패스 전압이 인가 전에 인가되고, 상기 전원 전압은 상기 패스 전압보다 낮다.
실시 예에 있어서, 상기 인접 셀 동작은 상기 노멀 셀 동작과 다른 적어도 하나의 읽기 전압, 적어도 하나의 읽기 시간, 읽기 패스 전압 중 적어도 하나의 읽기 파라미터에 의해 수행된다.
실시 예에 있어서, 상기 인접 셀 동작은 상기 노멀 셀 동작과 다른 프라차지 전압, 디벨럽 전압, 프리차지 시간, 디벨럽 시간 및 감지 시간 중 적어도 하나의 감지 파라미터에 의해 수행된다.
실시 예에 있어서, 상기 인접 셀 동작은 상기 노멀 셀 동작과 다른 소거 시작 전압, 소거 루프 증가분, 워드라인 소거 전압, 소거 검증 전압, 소거 전압 인가 시간 및 소거 검증 전압 인가 시간 중 적어도 하나의 소거 파라미터에 의해 수행된다.
실시 예에 있어서, 상기 인접 셀 동작은, 상기 노멀 셀 동작과 다른 소거 옵셋 전압과 상기 소거 옵셋 전압이 인가되는 소거 옵셋 시간 중 적어도 하나의 소거 옵셋 파라미터에 의해 수행되고, 상기 소거 옵셋 전압은 소거 동작시 소거 전압 인가 전에 인가되고, 상기 소거 옵셋 전압은 상기 소거 전압보다 높다.
실시 예에 있어서, 상기 인접 셀 동작은, 상기 노멀 셀 동작과 다른 전원전압 인가 시간에 의해 수행되고, 상기 전원 전압은 소거 동작시 비트라인들 및 공통 소스 라인에 소거 전압이 인가 전에 인가되고, 상기 전원 전압은 상기 소거 전압보다 낮다.
실시 예에 있어서, 상기 제 1 및 제 2 메모리 셀들 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 중 적어도 하나에 인접한 적어도 메모리 셀에 대하여 상기 인접 셀 동작이 수행된다.
실시 예에 있어서, 상기 백-게이트 트랜지스터에 인접한 상기 적어도 하나의 메모리 셀은 더미 셀이거나, 상기 제 1 및 제 2 메모리 셀들 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 중 적어도 하나에 인접한 적어도 하나의 메모리 셀은 더미 셀이다.
본 발명의 실시 예에 따른 저장 장치는, 기판 위에 판 형태로 적층된 워드라인들을 관통하며 반도체층, 절연막 및 전하 축적막을 갖는 제 1 필라 및 제 2 필라, 상기 제 1 및 제 2 필라들을 연결하는 필라 연결부를 갖고 상기 기판과 상기 워드라인들을 사이에 배치되는 백-게이트를 포함하는 PBiCS(Pipe-shaped Bit Cost Scalable) 구조의 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및 상기 백-게이트에 인접한 메모리 셀들을 나머지 메모리 셀들과 다르게 프로그램 동작, 소거 동작 혹은 읽기 동작을 수행하도록 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 인접 셀 관리 유닛을 포함하는 메모리 제어기를 포함한다.
실시 예에 있어서, 상기 인접 셀 관리 유닛은 동작될 메모리 셀의 열화 정도에 따라 활성화된다.
실시 예에 있어서, 상기 인접 셀 관리 유닛은, 상기 동작될 메모리 셀의 열화 정도가 소정의 값을 초과하면, 상기 인접한 메모리 셀들에 대한 인접 셀 프로그램 동작을 수행시킨다.
실시 예에 있어서, 상기 인접 셀 관리 유닛은 읽기 동작이 실패할 때 활성화된다.
실시 예에 있어서, 상기 인접 셀 관리 유닛은 상기 읽기 동작에서 읽혀진 데이터의 에러가 정정되지 않을 때 상기 인접한 메모리 셀들에 대한 인접 리드 리트라이를 수행시킨다.
실시 예에 있어서, 상기 인접 셀 관리 유닛은 호스트의 요청에 의해 활성화된다.
실시 예에 있어서, 상기 메모리 제어기는 상기 백-게이트에 인접한 메모리 셀들을 더미 셀로 관리한다.
본 발명의 실시 예에 따른 기판 위에 판 형태로 적층된 워드라인들을 관통하며 반도체층, 절연막 및 전하 축적막을 갖는 제 1 필라 및 제 2 필라, 상기 제 1 및 제 2 필라들을 연결하는 필라 연결부를 갖고 상기 기판과 상기 워드라인들을 사이에 배치되는 백-게이트를 포함하는 PBiCS(Pipe-shaped Bit Cost Scalable) 구조의 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 동작 방법은: 어드레스를 근거로 하여 동작될 메모리 셀이 상기 백-게이트에 인접한 인접 셀인 지를 판별하는 단계; 상기 동작될 메모리 셀이 상기 인접 셀이라면, 인접 셀 동작을 수행하는 단계; 및 상기 동작될 메모리 셀이 상기 인접 셀이 아니라면, 노멀 셀 동작을 수행하는 단계를 포함하고, 상기 인접 셀 동작은 상기 노멀 셀 동작과 다른 적어도 하나의 코어 동작 조건 혹은 적어도 하나의 코어 동작 정책에 따라 수행된다.
실시 예에 있어서, 상기 인접 셀 동작은 스트링 선택 트랜지스터 및 접지 선택 트랜지스터 중 적어도 하나의 인접한 적어도 하나의 메모리 셀에 대하여 수행된다.
상술한 바와 같이 본 발명의 실시 예에 따른 3차원 메모리 장치 및 그것의 동작 방법들은 백 게이트 트랜지스터에 인접한 셀들을 동작을 다른 노멀 셀들의 동작과 다르게 함으로써, 최적화 동작을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 3차원 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 블록에 대한 실시 예를 보여주는 도면이다.
도 3은 도 2에 도시된 어느 하나의 스트링에 대한 회로도를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 개념을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 동작에 대한 제 1 실시 예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 동작에 대한 제 2 실시 예를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 동작에 대한 제 3 실시 예를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 3차원 메모리 장치의 읽기 동작에 대한 제 1 실시 예를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 3차원 메모리 장치의 읽기 동작에 대한 제 2 실시 예를 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 동작에 대한 제 1 실시 예를 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 동작에 대한 제 2 실시 예를 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 동작에 대한 제 3 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 3차원 메모리 장치의 인접 셀 동작에 대한 다른 실시 예를 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 3차원 메모리 장치의 인접 셀 동작에 대한 또 다른 실시 예를 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 3차원 메모리 장치의 더미 셀 동작에 대한 실시 예를 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 3차원 메모리 장치의 더미 셀 동작에 대한 다른 실시 예를 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 방법에 대한 실시 예를 보여주는 흐름도이다.
도 18은 본 발명의 실시 예에 따른 3차원 메모리 장치의 읽기 방법에 대한 실시 예를 보여주는 흐름도이다.
도 19는 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 방법에 대한 실시 예를 보여주는 흐름도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 21은 본 발명의 실시 예에 따른 저장 장치의 쓰기 방법에 대한 실시 예를 보여주는 흐름도이다.
도 22는 본 발명의 실시 예에 따른 저장 장치의 읽기 방법에 대한 실시 예를 보여주는 흐름도이다.
도 23은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
도 24는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 도면이다.
도 25는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 도면이다.
도 26은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 도면이다.
도 27은 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 블록에 대한 실시 예를 보여주는 도면이다.
도 3은 도 2에 도시된 어느 하나의 스트링에 대한 회로도를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 개념을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 동작에 대한 제 1 실시 예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 동작에 대한 제 2 실시 예를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 동작에 대한 제 3 실시 예를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 3차원 메모리 장치의 읽기 동작에 대한 제 1 실시 예를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 3차원 메모리 장치의 읽기 동작에 대한 제 2 실시 예를 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 동작에 대한 제 1 실시 예를 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 동작에 대한 제 2 실시 예를 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 동작에 대한 제 3 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 3차원 메모리 장치의 인접 셀 동작에 대한 다른 실시 예를 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 3차원 메모리 장치의 인접 셀 동작에 대한 또 다른 실시 예를 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 3차원 메모리 장치의 더미 셀 동작에 대한 실시 예를 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 3차원 메모리 장치의 더미 셀 동작에 대한 다른 실시 예를 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 방법에 대한 실시 예를 보여주는 흐름도이다.
도 18은 본 발명의 실시 예에 따른 3차원 메모리 장치의 읽기 방법에 대한 실시 예를 보여주는 흐름도이다.
도 19는 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 방법에 대한 실시 예를 보여주는 흐름도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 21은 본 발명의 실시 예에 따른 저장 장치의 쓰기 방법에 대한 실시 예를 보여주는 흐름도이다.
도 22는 본 발명의 실시 예에 따른 저장 장치의 읽기 방법에 대한 실시 예를 보여주는 흐름도이다.
도 23은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
도 24는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 도면이다.
도 25는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 도면이다.
도 26은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 도면이다.
도 27은 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 3차원 메모리 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 3차원 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생 회로(130), 입출력 회로(140) 및 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 자연수)을 포함한다. 메모리 블록들(BLK1 ~ BLKz) 각각은 백-게이트 라인(BGL), 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(140)에 연결된다. 실시 예에 있어서, 워드라인들(WLs)은 적층된 판 형태 구조일 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 복수의 스트링들을 포함한다. 복수의 스트링들 각각은 판형태의 워드라인들(WLs)을 관통함으로써 형성되는 적어도 2 개의 필라들을 포함한다. 여기서 적어도 2개의 필라들은 기판 위에 형성된 백-게이트(back gate, 미도시)에 내장된 필라 연결부에 의하여 연결될 수 있다. 필라들 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열될 수 있다. 필라들 각각은 기판에 수직한 방향으로 신장된 원통 형태의 반도체층과 반도체층을 에워싸는 절연층, 절연층을 에워싸는 전하 축적층을 포함할 수 있다.
아래에서는 설명의 편의를 위하여 각 스트링이 2개의 필라들로 구성된다고 가정하겠다. 복수의 스트링들 각각은, 비트라인과 공통 소스 라인(common source line) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 제 1 메모리 셀들(혹은, 제 1 셀 트랜지스터들), 백-게이트 트랜지스터, 제 2 메모리 셀들(혹은, 제 2 셀 트랜지스터들) 및 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 제 1 및 제 2 메모리 셀들 각각은 절연막, 전하 축적막, 절연막, 제어 게이트 등을 포함하는 적층 게이트형 트랜지스터로 구현될 수 있다. 또한, 제 1 및 제 2 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 적어도 하나의 스트링 선택 트랜지스터 및 제 1 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 또한, 실시 예에 있어서, 복수의 제 2 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 백-게이트 트랜지스터는 제 1 메모리 셀들에 대응하는 제 1 필라와 제 2 메모리 셀들에 대응하는 제 2 필라를 연결하는 파이프 구조의 필라 연결부를 포함한다. 여기서 필라 연결부는 백-게이트에 매립된 구조일 수 있다. 필라 연결부와 백-게이트는 백-게이트 트랜지스터 구성한다. 백-게이트에 인가되는 백-게이트 전압(Vbg)에 의거하여 필라 연결부의 도전 상태 및 비도전 상태가 결정될 것이다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 백-게이트 라인(BGL), 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다.
실시 예에 있어서, 어드레스 디코더(120)는 백-게이트 라인(BGL)을 동작하는 백-게이트 라인 드라이버, 워드라인들(WL)을 동작하는 적어도 하나의 워드라인 드라이버, 스트링 선택 라인(SSL)을 동작하는 스트링 선택 라인 드라이버, 접지 선택 라인(GSL)을 동작하는 접지 선택 라인 드라이버를 구비할 수 있다.
또한, 어드레스 디코더(120)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(140)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
전압 발생 회로(130)는 동작에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생할 수 있다. 전압 발생 회로(130)는 프로그램/읽기/소거 동작에 필요한 워드라인 전압 및 백-게이트 전압(Vbg)을 발생할 수 있다. 백-게이트 전압(Vbg)은 스트링의 백-게이트 트랜지스터에 입력될 수 있다.
입출력 회로(140)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(140)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(140)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.
입출력 회로(140)는 프로그램 동작시 프로그램될 데이터를 저장하거나, 읽기 동작시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함한다. 여기서 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램될 수 있다. 읽기 동작시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 입출력 회로(140)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(140)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(150)은 3차원 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(150)은 외부로부터 입력된 제어 신호들 혹은 명령에 응답하여 동작할 것이다. 특히, 제어 로직(150)은 인접 셀 동작을 지원할 수 있다. 여기서 인접 셀 동작은 특정 위치에 인접한 셀의 동작으로, 그 외의 노멀 셀에 대비한 동작을 의미한다. 여기서 특정 위치는 스트링/접지 선택 트랜지스터 혹은 백-게이트 트랜지스터 중 어느 하나일 수 있다.
본 발명의 실시 예에 따른 3차원 메모리 장치(100)는 특정 위치에 인접한 메모리 셀에 대하여 인접 셀 동작을 지원함으로, 종래의 그것과 비교하여 최적화 성능을 보장할 수 있다.
도 2는 도 1에 도시된 메모리 블록에 대한 실시 예를 보여주는 사시도이다. 설명의 편의를 위하여 도 2에서는 워드라인의 층수가 4라고 하였다. 도 2를 참조하면, 메모리 블록은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 PBiCS(pipe-shaped bit cost scalable) 구조로 구현된다. 메모리 블록(BLK)은 m×n(m,n은 자연수)의 스트링들(NS)를 포함한다. 도 2에서는 m=6, n=2를 나타내고 있다. 각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함한다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결된다.
스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층됨으로써 형성된다. 각 스트링(NS)은 제 1 필라(P11), 제 2 필라(P12), 제 1 필라(P11) 및 제 2 필라(P12)를 연결하는 필라 연결부(P13)를 포함한다. 제 1 필라(P11)는 비트라인(예를 들어, BL1)과 필라 연결부(P13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성된다. 제 2 필라(P12)는 공통소스라인(CSL)과 필라 연결부(P13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성된다. 도 2에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현된다.
실시 예에 있어서, 백-게이트(BG)는 기판(101) 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(P13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLK)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.
도 2에 절단면 A-A'에 대응하는 메모리 셀의 단면 구조는, 반도체층(SC)의 주위에는, 반도체층(SC)의 표면으로부터 차례대로 제1 방향 및 제2 방향의 면내를 따라, 게이트 산화막(104c), 전하 축적층(104b), 및 게이트 산화막(104c) 보다 높은 유전율(high－k)을 갖는 절연층(블록층,104a)로 구성될 수 있다. 여기서 블록층(104a)의 표면을 에워싸는 도전층(102)이 형성된다. 이 도전층(102)은 메모리 셀(MC)의 제어 게이트로써 워드라인(WL)으로 불리기도 한다.
도 3은 도 2에 도시된 어느 하나의 스트링에 대한 회로도를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 스트링(NS)은 비트라인(BL)과 공통소스라인(CSL) 사이에 직렬 연결된 스트링 선택 트랜지스터(SST), 복수의 제 1 메모리 셀들(MCs), 백-게이트 트랜지스터(BGT), 복수의 제 2 메모리 셀들(MCs) 및 접지 선택 트랜지스터(GST)로 구성된다. 여기서 백-게이트 트랜지스터(BGT)는 백-게이트(BG)에 연결된 게이트를 포함한다.
도 4는 본 발명의 실시 예에 따른 3차원 메모리 장치(100)의 인접 셀 동작에 대한 개념을 설명하기 위한 도면이다. 도 4를 참조하면, 스트링의 메모리 셀들은 크게 백-게이트 트랜지스터(BGT)에 인접한 인접 셀과 그렇지 않은 노멀 셀로 구분된다.
본 발명의 3차원 메모리 장치(100)는 프로그램/읽기/소거 동작에서 백-게이트 트랜지스터(BGT)에 최 인접한 메모리 셀에 대하여 노멀 셀 동작(normal cell operation)과 다른 인접 셀 동작(adjacent cell operation)을 수행할 수 있다. 이로써, 본 발명의 3차원 메모리 장치(100)는 프로그램/읽기/소거 동작에서 인접 셀에 대한 코어 동작 조건 혹은 적용 정책(프로그램 파라미터 옵셋, 읽기 옵셋 등)을 다르게 함으로써, 인접 셀의 특성을 향상시킬 수 있다. 아래에서는 인접 셀 동작의 구체적인 실시 예들을 설명하도록 하겠다.
도 5는 본 발명의 실시 예에 따른 3차원 메모리 장치(100)의 프로그램 동작에 대한 제 1 실시 예를 설명하기 위한 도면이다. 도 5를 참조하면, 프로그램 동작시 선택된 워드라인(SEL WL)으로 인가되는 전압 펄스와 비선택된 워드라인들(UNSEL WLs)에 인가되는 전압 펄스가 도시된다.
프로그램 동작시 인가되는 전압 펄스는 크게 프로그램 펄스와 검증 펄스로 구분될 수 있다. 프로그램 펄스의 인가는 아래와 같이 진행된다. 선택된 워드라인(SEL WL) 및 비선택된 워드라인들(UNSEL WLs)에 패스 전압 인가 시간(Tpass) 동안 패스 전압(Vpass)이 인가된 후, 프로그램 전압 인가 시간(Tpgm) 동안에 선택된 워드라인(SEL WL)으로 프로그램 전압(Vpgm)이 인가된다. 이 때, 비선택된 워드라인들(UNSEL WLs)로 패스 전압(Vpass)이 유지된다. 이 후, 선택된 워드라인(SEL WL) 및 비선택된 워드라인들(UNSEL WLs)은 리커버리 된다.
다음으로 검증 펄스의 인가는 아래와 같이 진행된다. 비선택 워드라인들(UNSEL WLs)로 읽기 패스 전압(Vread)이 인가되고, 선택된 워드라인(SEL WL)으로는 검증 펄스들(VF1, ..., VFk, k는 정수) 각각이 검증 전압 인가 시간(Tvfy) 동안 인가된다. 이 후, 선택된 워드라인(SEL WL) 및 비선택된 워드라인들(UNSEL WLs)은 리커버리 된다.
이 후에, 프로그램 전압(Vpass)을 소정의 전압(△ISPP)만큼 증가시킨 후, 상술 된 프로그램 펄스의 인가 동작과 검증 펄스가 인가 동작이 반복된다.
노멀 셀 프로그램 동작은, 도 5에 도시된 바와 같이, 프로그램 시작 전압(Vpgm_NC), 소정의 전압(△ISPP_NC), 패스 전압(Vpass_NC), 읽기 패스 전압(Vread_NC), 검증 전압(VF1_NC), 검증 전압(VFk_NC), 프로그램 전압 인가 시간(Tpgm_NC), 패스 전압 인가 시간(Tpass_NC), 검증 전압 인가 시간(Tvfy_NC) 등과 같은 프로그램 파라미터들에 의해 수행될 수 있다.
또한, 인접 셀 프로그램 동작은, 도 5에 도시된 바와 같이, 프로그램 시작 전압(Vpgm_AC), 소정의 전압(△ISPP_AC), 패스 전압(Vpass_AC), 읽기 패스 전압(Vread_AC), 검증 전압(VF1_AC), 검증 전압(VFk_AC), 프로그램 전압 인가 시간(Tpgm_AC), 패스 전압 인가 시간(Tpass_AC), 검증 전압 인가 시간(Tvfy_AC) 등과 같은 프로그램 파라미터들에 의해 수행될 것이다.
본 발명에 따르면, 인접 셀 프로그램 동작의 프로그램 파라미터들(프로그램 시작 전압(Vpgm_AC), 소정의 전압(△ISPP_AC), 패스 전압(Vpass_AC), 읽기 패스 전압(Vread_AC), 검증 전압(VF1_AC), 검증 전압(VFk_AC), 프로그램 전압 인가 시간(Tpgm_AC), 패스 전압 인가 시간(Tpass_AC), 검증 전압 인가 시간(Tvfy_AC) 등) 중 적어도 하나는, 노멀 셀 프로그램 동작의 그것과 다를 수 있다.
한편, 도 5에 도시된 프로그램 동작시 패스 전압(Vpass) 인가 후 프로그램 전압(Vpgm)을 인가된다. 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명의 3차원 메모리 장치(100)는 패스 전압(Vpass) 인가를 용이하게 하도록 소정의 시간 동안 패스 전압(Vpass) 보다 높은 옵셋 전압을 인가할 수 있다.
도 6은 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 동작에 대한 제 2 실시 예를 설명하기 위한 도면이다. 도 6을 참조하면, 프로그램 동작시 패스 전압(Vpass) 인가 전에, 소정의 시간(Tost) 동안 옵셋 전압(Vost)이 인가된다.
노멀 셀 프로그램 동작은, 도 6에 도시된 바와 같이, 옵셋 전압(Vost_NC)과 옵셋 시간(Tost_NC) 등과 같은 옵셋 파라미터들에 의해 수행될 수 있다.
인접 셀 프로그램 동작은, 도 6에 도시된 바와 같이, 옵셋 전압(Vost_AC)과 옵셋 시간(Tost_AC) 등과 같은 옵셋 파라미터들에 의해 수행될 수 있다.
본 발명에 따르면, 인접 셀 프로그램 동작의 옵셋 파라미터들(옵셋 전압(Vost_AC)과 옵셋 시간(Tost_AC)) 중 적어도 하나는, 노멀 셀 프로그램 동작의 그것과 다를 수 있다.
한편, 도 6에 도시된 프로그램 동작시 소정의 시간 동안 패스 전압(Vpass) 보다 높은 옵셋 전압(Vost)이 인가되었다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 3차원 메모리 장치(100)는 소정의 시간 동안 패스 전압(Vpass) 보다 낮은 전압을 인가할 수 있다.
도 7은 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 동작에 대한 제 3 실시 예를 설명하기 위한 도면이다. 도 7을 참조하면, 프로그램 동작시 패스 전압(Vpass) 인가 전에, 소정의 시간(Tvdd) 동안 전원 전압(VDD)이 인가된다. 여기서 전원 전압(VDD)은 패스 전압(Vpass) 보다 낮다.
노멀 셀 프로그램 동작은, 도 7에 도시된 바와 같이, 전원 전압 인가 시간(Tvdd_NC), 패스 전압 인가 시간(Tpass_NC), 프로그램 전압 인가 시간(Tpgm_NC) 등과 같은 인가 시간 파라미터들에 의해 수행될 수 있다.
인접 셀 프로그램 동작은, 도 7에 도시된 바와 같이, 전원 전압 인가 시간(Tvdd_AC), 패스 전압 인가 시간(Tpass_AC), 프로그램 전압 인가 시간(Tpgm_AC) 등과 같은 인가 시간 파라미터들에 의해 수행될 수 있다.
본 발명에 따르면, 인접 셀 프로그램 동작의 인가 시간 파라미터들(전원 전압 인가 시간(Tvdd_AC), 패스 전압 인가 시간(Tpass_AC), 프로그램 전압 인가 시간(Tpgm_AC)) 중 적어도 하나는, 노멀 셀 프로그램 동작의 그것과 다를 수 있다.
도 8은 본 발명의 실시 예에 따른 3차원 메모리 장치의 읽기 동작에 대한 제 1 실시 예를 설명하기 위한 도면이다. 도 8을 참조하면, 읽기 동작시 제 1 읽기 전압(VR1)이 제 1 읽기 시간(Tvr1) 동안 인가되고, 이 후 제 2 읽기 전압(VR2)이 제 2 읽기 시간(Tvr2) 동안 인가 되고, 이 후 제 3 읽기 전압(VR3)이 제 3 읽기 시간(Tvr3)이 인가된다. 도 8에서는 설명의 편의를 위하여 3개의 읽기 전압들(VR1 ~ VR3)을 도시하지만, 본 발명의 읽기 전압들의 개수는 여기에 제한되지 않을 것이다.
노멀 셀 읽기 동작은, 도 8에 도시된 바와 같이, 읽기 전압들(VR1_NC ~ NR3_NC), 읽기 시간들(Tvr1_NC ~ Tvr3_NC), 읽기 패스 전압(Vread_NC) 등과 같은 읽기 파라미터들에 의해 수행될 수 있다.
인접 셀 읽기 동작은, 도 8에 도시된 바와 같이, 읽기 전압들(VR1_AC ~ NR3_AC), 읽기 시간들(Tvr1_AC ~ Tvr3_AC), 읽기 패스 전압(Vread_AC) 등과 같은 읽기 파라미터들에 의해 수행될 수 있다.
본 발명에 따르면, 인접 셀 읽기 동작의 읽기 파라미터들(VR1_AC ~ NR3_AC), 읽기 시간들(Tvr1_AC ~ Tvr3_AC), 읽기 패스 전압(Vread_AC) 등) 중 적어도 하나는, 노멀 셀 읽기 동작의 그것과 다를 수 있다.
도 9는 본 발명의 실시 예에 따른 3차원 메모리 장치의 읽기 동작에 대한 제 2 실시 예를 설명하기 위한 도면이다. 도 9를 참조하면, 비트라인(BL)에 대한 감지 동작은, 비트라인(BL)으로 프라차지 전압(Vpre)이 인가되는 프리차지 구간(Tpre), 비트라인(VL)에 연결된 메모리 셀의 상태에 따라 프리차지 전압(Vpre)을 유지하거나 디벨럽 전압(Vdvlp)으로 떨어지는 디벨럽 구간(Tdvlp), 비트라인(BL)의 전압 상태를 감지하는 감지 구간(Tsns)으로 구분된다.
노멀 셀 감지 동작은, 도 9에 도시된 바와 같이, 프리차지 전압(Vpre_NC), 디벨럽 전압(Vdvlp_NC), 프리차지 시간(Tpre_NC), 디벨럽 시간(Tdvlp_NC), 감지 시간(Tsns_NC) 등과 같은 감지 파라미터들에 의해 수행될 수 있다.
인접 셀 감지 동작은, 도 9에 도시된 바와 같이, 프리차지 전압(Vpre_AC), 디벨럽 전압(Vdvlp_AC), 프리차지 시간(Tpre_AC), 디벨럽 시간(Tdvlp_AC), 감지 시간(Tsns_AC) 등과 같은 감지 파라미터들에 의해 수행될 수 있다.
본 발명에 따르면, 인접 셀 감지 동작의 감지 파라미터들(프리차지 전압(Vpre_AC), 디벨럽 전압(Vdvlp_AC), 프리차지 시간(Tpre_AC), 디벨럽 시간(Tdvlp_AC), 감지 시간(Tsns_AC) 등) 중 적어도 하나는, 노멀 셀 감지 동작의 그것과 다를 수 있다.
도 10은 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 동작에 대한 제 1 실시 예를 설명하기 위한 도면이다. 도 10을 참조하면, 소거 동작시, 비트라인/공통소스라인(BL/CSL)으로 소거 전압 인가 시간(Ters) 동안 소거 전압(Vers)이 인가되고, 이 후에, 워드라인들(WLs)로 소거 검증 전압 인가 시간(Ters_vfy) 동안 소정 검증 전압(Vers_vfy)이 인가된다. 실시 예에 있어서, 비트라인/공통소스라인(BL/CSL)으로 소거 전압(Vers)이 인가될 때, 워드라인들(WLs)로 워드라인 소거 전압(Vers_wl)이 인가될 수 있다. 다른 실시 예에 있어서, 비트라인/공통소스라인(BL/CSL)으로 소거 전압(Vers)이 인가될 때, 워드라인들(WLs)이 플로팅 될 수 있다. 이 후에, 소정의 전압(△ISPE) 만큼 증가된 소거 전압(Vers)로 소거 동작이 계속 된다.
노멀 셀 소거 동작은, 도 10에 도시된 바와 같이, 소거 시작 전압(Vers_NC), 소정의 전압(△ISPE_NC), 워드라인 소거 전압(Vers_wl_NC), 소거 검증 전압(Very_vfy_NC), 소거 전압 인가 시간(Ters_NC), 소거 검증 전압 인가 시간(Ters_vfy_NC) 등과 같은 소거 파라미터들에 의해 수행될 수 있다.
인접 셀 소거 동작은, 도 10에 도시된 바와 같이, 소거 시작 전압(Vers_AC), 소정의 전압(△ISPE_AC), 워드라인 소거 전압(Vers_wl_AC), 소거 검증 전압(Very_vfy_AC), 소거 전압 인가 시간(Ters_AC), 소거 검증 전압 인가 시간(Ters_vfy_AC) 등과 같은 소거 파라미터들에 의해 수행될 수 있다.
본 발명에 따르면, 인접 셀 소거 동작의 소거 파라미터들( 소거 시작 전압(Vers_AC), 소정의 전압(△ISPE_AC), 워드라인 소거 전압(Vers_wl_AC), 소거 검증 전압(Very_vfy_AC), 소거 전압 인가 시간(Ters_AC), 소거 검증 전압 인가 시간(Ters_vfy_AC)등) 중 적어도 하나는, 노멀 셀 소거 동작의 그것과 다를 수 있다.
한편, 도 10에 도시된 소거 동작시 소거 전압(Vers)이 소정의 시간(Ters) 동안에 인가된다. 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명의 3차원 메모리 장치(100)는 소거 전압(Vers) 인가를 용이하게 하도록 소정의 시간 동안 패스 전압(Vers) 보다 높은 소거 옵셋 전압을 인가할 수도 있다.
도 11은 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 동작에 대한 제 2 실시 예를 설명하기 위한 도면이다. 도 11을 참조하면, 소거 동작시 소거 전압(Vers) 인가 전에, 소정의 시간(Ters_ost) 동안 소거 옵셋 전압(Vers_ost)이 인가된다.
노멀 셀 소거 동작은, 도 11에 도시된 바와 같이, 소거 옵셋 전압(Vers_ost_NC), 소거 옵셋 시간(Ters_ost_NC) 등과 같은 소거 옵셋 파라미터들에 의해 수행될 수 있다.
인접 셀 소거 동작은, 도 11에 도시된 바와 같이, 소거 옵셋 전압(Vers_ost_AC), 소거 옵셋 시간(Ters_ost_AC) 등과 같은 소거 옵셋 파라미터들에 의해 수행될 수 있다.
본 발명에 따르면, 인접 셀 소거 동작의 소거 옵셋 파라미터들(소거 옵셋 전압(Vers_ost_AC), 소거 옵셋 시간(Ters_ost_AC)) 중 적어도 하나는, 노멀 셀 소거 동작의 그것과 다를 수 있다.
한편, 도 11에 도시된 소거 동작시 소정의 시간 동안 소거 전압(Vers) 보다 높은 소거 옵셋 전압(Vers_ost)이 인가되었다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 3차원 메모리 장치(100)는 소정의 시간 동안 소거 전압(Vers_ost) 보다 낮은 전압을 인가할 수 있다.
도 12는 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 동작에 대한 제 3 실시 예를 설명하기 위한 도면이다. 도 12를 참조하면, 소거 동작시 소거 전압(Vers) 인가 전에, 소정의 시간(Ters_vdd) 동안 전원 전압(VDD)이 인가된다. 여기서 전원 전압(VDD)은 소거 전압(Vers) 보다 낮다.
노멀 셀 소거 동작은, 도 12에 도시된 바와 같이, 전원 전압 인가 시간(Ters_vdd_NC), 소거 전압 인가 시간(Ters_NC) 등과 같은 인가 시간 파라미터들에 의해 수행될 수 있다.
인접 셀 소거 동작은, 도 12에 도시된 바와 같이, 전원 전압 인가 시간(Ters_vdd_AC), 소거 전압 인가 시간(Ters_AC) 등과 같은 인가 시간 파라미터들에 의해 수행될 수 있다.
본 발명에 따르면, 인접 셀 소거 동작의 인가 시간 파라미터들(전원 전압 인가 시간(Ters_vdd_AC), 소거 전압 인가 시간(Ters_AC) 등 ) 중 적어도 하나는, 노멀 셀 소거 동작의 그것과 다를 수 있다.
한편, 도 4에 도시된 인접 셀은 백-게이트 트랜지스터(BGT)에 최인접한 하나의 워드라인에 연결된 메모리 셀을 인접 셀로 정의하였다. 하지만, 본 발명의 인접 셀이 여기에 제한될 필요는 없다.
도 13은 본 발명의 실시 예에 따른 3차원 메모리 장치의 인접 셀 동작에 대한 다른 실시 예를 보여주는 도면이다. 도 13을 참조하면, 인접 셀은, 도 4에 도시된 인접 셀과 비교하여 백-게이트 트랜지스터(BGT)에 최인접한 워드라인에 연결된 메모리 셀과 그 다음 워드라인에 연결된 메모리 셀로 정의된다.
한편, 도 4 및 도 13에서는 백-게이트 트랜지스터(BGT)를 기준으로 인접 셀이 정의되었다. 하지만, 본 발명이 반드시 여기에 제한된 필요는 없다. 본 발명의 인접 셀은 선택 트랜지스터(SST,GST)를 기준으로 정의될 수도 있다.
도 14는 본 발명의 실시 예에 따른 3차원 메모리 장치의 인접 셀 동작에 대한 또 다른 실시 예를 보여주는 도면이다. 도 14를 참조하면, 인접 셀은, 스트링 선택 트랜지스터(SST)에 최인접한 워드라인에 연결된 메모리 셀, 접지 선택 트랜지스터(GST)에 최인접한 워드라인에 연결된 메모리 셀, 그리고 백-게이트 트랜지스터(BGT)에 최인접한 워드라인에 연결된 메모리 셀로 정의된다.
한편, 도 1 내지 도 14에서는 노멀 셀 동작과 다른 인접 셀 동작에 대하여 설명하였다. 본 발명은 백-게이트 트랜지스터(BGT) 혹은 선택 트랜지스터들(SST, GST)에 인접한 더미 셀들에 대하여 적용 가능하다. 즉, 본 발명의 3차원 메모리 장치는 노멀 셀 동작과 다른 더미 셀 동작을 수행할 수 있다.
도 15는 본 발명의 실시 예에 따른 3차원 메모리 장치의 더미 셀 동작에 대한 실시 예를 보여주는 도면이다. 도 15를 참조하면, 스트링은 노멀 셀 동작을 수행하는 메모리 셀들(MCs)과 더미 셀 동작을 수행하는 더미 셀들(DCs)을 포함한다. 여기서 더미 셀(DC)은 백-게이트 트랜지스터(BGT)에 인접한 적어도 하나의 더미 워드라인에 연결된 메모리 셀들을 의미한다.
한편, 도 15에서는 더미 셀은 백-게이트 트랜지스터(BGT)에 인접한 더미 워드라인에 연결된 메모리 셀로 정의하였다. 하지만, 본 발명이 여기에 제한된 필요는 없다. 더미 셀은 선택 트랜지스터(SST, GST)에 인접한 더미 워드라인에 연결된 메모리 셀도 될 수 있다.
도 16은 본 발명의 실시 예에 따른 3차원 메모리 장치의 더미 셀 동작에 대한 다른 실시 예를 보여주는 도면이다. 도 16을 참조하면, 더미 셀은, 백-게이트 트랜지스터(BGT)에 인접한 더미 워드라인에 연결된 메모리 셀들과, 선택 트랜지스터(SST, GST)에 인접한 더미 워드라인에 연결된 메모리 셀들을 포함한다.
도 17은 본 발명의 실시 예에 따른 3차원 메모리 장치의 프로그램 방법에 대한 실시 예를 보여주는 흐름도이다. 도 1 내지 도 17을 참조하면, 프로그램 방법은 다음과 같다.
3차원 메모리 장치(100)는 프로그램 명령, 어드레스 및 데이터를 입력 받는다(S110). 입력된 어드레스를 근거로 하여 프로그램될 메모리 셀들이 인접 셀인지 판별된다(S120). 프로그램될 셀이 인접 셀이라면, 도 5 내지 도 7에서 설명된 바와 같이 인접 셀 프로그램 동작이 수행된다(S130). 반면에, 프로그램될 셀이 인접 셀이 아니라면, 도 5 내지 도 7에 설명된 바와 같이 노멀 셀 프로그램 동작이 수행된다(S135). 이로써 프로그램 동작이 완료된다.
본 발명의 실시 예에 따른 3차원 메모리 장치(100)의 프로그램 방법은, 입력된 어드레스를 근거로 하여 인접 셀 프로그램 동작을 수행할 지 여부를 결정할 수 있다.
도 18은 본 발명의 실시 예에 따른 3차원 메모리 장치의 읽기 방법에 대한 실시 예를 보여주는 흐름도이다. 도 1 내지 도 18을 참조하면, 읽기 방법은 다음과 같다.
3차원 메모리 장치(100)는 읽기 명령 및 어드레스를 입력 받는다(S210). 입력된 어드레스를 근거로 하여 읽혀질 메모리 셀들이 인접 셀인지 판별된다(S220). 읽혀질 메모리 셀이 인접 셀이라면, 도 8 내지 도 9에서 설명된 바와 같이 인접 셀 읽기 동작이 수행된다(S230). 반면에, 읽혀질 메모리 셀이 인접 셀이 아니라면, 도 8 내지 도 9에 설명된 바와 같이 노멀 셀 읽기 동작이 수행된다(S235). 이로써 읽기 동작이 완료된다.
본 발명의 실시 예에 따른 3차원 메모리 장치(100)의 읽기 방법은, 입력된 어드레스를 근거로 하여 인접 셀 읽기 동작을 수행할 지 여부를 결정할 수 있다.
도 19는 본 발명의 실시 예에 따른 3차원 메모리 장치의 소거 방법에 대한 실시 예를 보여주는 흐름도이다. 도 1 내지 도 16 및 도 19를 참조하면, 소거 방법은 다음과 같다.
3차원 메모리 장치(100)는 소거 명령 및 어드레스를 입력 받는다(S310). 도 10 내지 도 12에 설명된 바와 같이, 소거 파라미터들, 소거 옵셋 파라미터들, 인가 시간 파라미터들 각각의 적어도 하나는 노멀 셀과 인접 셀이 서로 다르게 설정된다(S320). 이 후에, 설정된 소거 파라미터들, 소거 옵셋 파라미터들, 인가 시간 파라미터들을 근거로 하여 소거 동작이 수행된다(S330).
본 발명의 실시 예에 따른 3차원 메모리 장치(100)의 소거 방법은, 인접 셀의 경우에는 노멀 셀과 다르게 설정된 적어도 하나의 소거 파라미터에 의하여 소거 동작을 수행할 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다. 도 20을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(100a) 및 그것을 제어하는 메모리 제어기(200)를 포함한다.
적어도 하나의 비휘발성 메모리 장치(100)는 도 1에 도시된 3차원 메모리 장치(100)로 구현되거나, 도 1 내지 도 19에서 설명된 바와 같이, 노멀 셀 동작과 다른 인접 셀 동작 혹은 더미 셀 동작을 수행하도록 구현될 수 있다.
메모리 제어기(200)는 인접 셀(혹은 더미 셀)을 정책적으로 관리하기 위하여 인접 셀 관리 유닛(220)을 포함할 수 있다. 예를 들어, 적응형 프로그램 방식정책을 사용하거나, 읽기 방어 코드 정책을 사용할 때, 인접 셀 관리 유닛(220)이 활성화 될 수 있다.
실시 예에 있어서, 인접 셀 관리 유닛(220)은 동작될 메모리 셀의 열화 정도에 따라 활성화 될 수 있다. 예를 들어, 인접 셀 관리 유닛(220)은, 동작될 메모리 셀의 열화 정도가 소정의 값을 초과하면, 인접한 메모리 셀들에 대한 인접 셀 프로그램 동작을 수행시킬 수 있다.
실시 예에 있어서, 인접 셀 관리 유닛(220)은 읽기 동작이 실패할 때 활성화 될 수 있다. 예를 들어, 인접 셀 관리 유닛(220)은 읽기 동작에서 읽혀진 데이터의 에러가 정정되지 않을 때 인접한 메모리 셀들에 대한 인접 리드 리트라이를 수행시킬 수 있다.
실시 예에 있어서, 인접 셀 관리 유닛(220)은 호스트의 요청에 의해 활성화될 수 있다.
실시 예에 있어서, 메모리 제어기(200)는 백-게이트에 인접한 메모리 셀들을 더미 셀로 관리할 수 있다.
본 발명의 실시 예에 따른 저장 장치(10)는 사전에 결정된 코어 동작 조건 혹은 사전에 결정된 코어 정책에 따라 인접 셀 동작을 수행할 수 있다.
도 21은 본 발명의 실시 예에 따른 저장 장치의 쓰기 방법에 대한 실시 예를 보여주는 흐름도이다. 도 20 및 도 21을 참조하면, 저장 장치의 쓰기 방법은 다음과 같다.
외부로부터 쓰기 요청이 입력된다. 이때 쓰기 데이터 및 어드레스가 함께 입력될 것이다. 저장 장치(10)의 메모리 제어기(200)는 입력된 쓰기 데이터 및 어드레스를 비휘발성 메모리 장치(100a)에 프로그램시키기 위한 데이터 및 어드레스로 변환한다(S410). 메모리 제어기(200)의 인접 셀 관리 유닛(220)은 변환된 어드레스를 근거로 하여 선택될 메모리 블록의 열화 정도가 사전에 결정된 값(PDV) 보다 큰 지를 판별한다. 여기서 열화 정도는, 소거 회수, 프로그램 회수, 읽기 회수, 온도 정도, 프로그램 시간 정보, 등과 같은 메모리 셀의 열화와 관련된 적어도 하나의 환경 정보를 근거로 하여 발생된 지수일 수 있다(S420).
만일, 열화 정도가 소정의 값(PDV) 보다 크다면, 프로그램될 메모리 셀이 인접 셀인지 판별된다(S430). 만일, 프로그램될 메모리 셀이 인접 셀이라면, 인접 셀을 위한 적어도 하나의 프로그램 파라미터가 설정된다(S440). 반면에, 프로그램될 메모리 셀이 인접 셀이 아니라면, 노말 셀을 위한 적어도 하나의 프로그램 파라미터가 설정된다(S445).
반면에, 열화 정도가 소정의 값(PDV) 보다 크지 않거나, S440 단계 혹은 S445 단계 이후에 혹은 설정된 프로그램 파라미터에 따라 프로그램 동작이 수행된다(S450).
본 발명의 실시 예에 따른 저장 장치의 쓰기 방법은 인접 셀에 대한 프로그램 파라미터의 정책에 따라 프로그램 동작을 수행할 수 있다.
도 22는 본 발명의 실시 예에 따른 저장 장치의 읽기 방법에 대한 실시 예를 보여주는 흐름도이다. 도 20 및 도 22를 참조하면, 저장 장치(10)의 읽기 방법은 다음과 같다.
외부로부터 읽기 요청이 입력된다. 이때 읽혀질 데이터에 대응하는 어드레스도 함께 입력될 것이다(S510). 메모리 제어기(200)는 입력된 어드레스에 대응하는 비휘발성 메모리 장치(100a)의 물리적 공간으로부터 데이터를 읽는다(S520).
읽혀진 데이터에 대하여 에러가 존재한다면, 에러 동작이 수행될 수 있다. 에러 동작을 수행하더라도, 에러 정정이 가능하지 않다면 읽기 실패로 처리될 것이다(S530). 읽기 동작이 실패하면, 읽혀질 메모리 셀이 인접 셀인지 판별된다(S540). 만일, 읽혀질 메모리 셀이 인접 셀이라면, 인접 셀 리드 리트라이(read retry)가 수행될 것이다(S550). 여기서 리드 리트라이는 적어도 하나의 읽기 조건을 변경하여 읽기 동작을 수행하는 것을 의미한다. 반면에 읽혀질 메모리 셀이 인접 셀이 아니라면, 노멀 셀 리드 리트라이(read retry)가 수행될 것이다(S555).
반면에, 에러 정정 동작을 통하여 에러가 정정 되거나, S550 혹은 S555 단계 이후에, 읽기 동작이 완료된다.
본 발명의 실시 예에 따른 저장 장치의 읽기 방법은 인접 셀에 대한 리드 리트라이 정책에 따라 읽기 동작을 수행할 수 있다.
도 23은 본 발명의 실시 예에 따른 메모리 시스템(40)를 예시적으로 보여주는 블록도이다. 도 23을 참조하면, 메모리 시스템(40)은 적어도 하나의 비휘발성 메모리 장치(42) 및 그것을 제어하는 메모리 제어기(44)를 포함한다. 도 23에 도시된 메모리 시스템(40)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.
비휘발성 메모리 장치(42)는 도 1에 도시된 3차원 메모리 장치(100)로 구현되거나, 도 20에 도시된 비휘발성 메모리 장치(100a)로 구현될 수 있다. 메모리 제어기(44)는 도 20에 도시된 메모리 제어기(200)로 구현될 수 있다. 또한, 메모리 제어기(44)는 호스트의 특별한 요청에 따라 인접 셀 동작을 수행할 수 있다.
또한, 메모리 제어기(44)는 호스트의 요청에 응답하여 비휘발성 메모리 장치(42)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(44)는 적어도 하나의 중앙처리장치(44-1), 버퍼 메모리(44-2), 에러 정정 회로(44-3), 호스트 인터페이스(44-5) 및 NVM 인터페이스(44-6)를 포함한다.
중앙처리장치(44-1)는 비휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(44-2)는 중앙처리장치(44-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(44-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(44-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(44-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 비휘발성 메모리 장치(42)로/또는 비휘발성 메모리 장치(42)에서 호스트로 전송될 데이터를 버퍼링 하는데 사용된다. RAM(44-2)이 캐시 메모리로 사용되는 경우에는 저속의 비휘발성 메모리 장치(42)가 고속으로 동작하도록 한다.
ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(44-3)는 비휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(42)에 저장될 수 있다. 또한, ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(44-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(44-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
메모리 제어기(44)는 호스트 인터페이스(44-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(44-6)를 통해 비휘발성 메모리 장치(42)와 데이터 등을 주고 받는다. 호스트 인터페이스(44-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
실시 예에 있어서, 메모리 제어기(44)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(40)은 인접 셀 동작을 수행함으로써, 최적의 성능을 발휘할 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다. 도 24는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 24를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1에서 설명된 3차원 메모리 장치(100)로 구현되거나, 도 20에 도시된 비휘발성 메모리 장치(100a)로 구현될 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 도 20에 도시된 메모리 제어기(200)로 구현될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 동작에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 셀 특성에 맞게 최적의 동작 조건으로 동작함으로써 성능 향샹을 꾀할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다. 도 25는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 25를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 도 1에서 설명된 3차원 메모리 장치(100)로 구현되거나, 도 20에 도시된 비휘발성 메모리 장치(100a)로 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 도 20에 도시된 메모리 제어기(200)로 구현 될 수 있다.
메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시 예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 셀 특성에 맞는 최적의 동작을 수행함으로써 에러 발생률을 낮추고 그에 따른 고속 동작을 기대할 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다. 도 26은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 26을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), 적어도 하나의 임베디드 UFS 장치(3200), 착탈형 UFS 카드(3300)를 포함할 수 있다. UFS 호스트(3100) 및 임베디드 UFS 장치(3200) 사이의 통신 및 UFS 호스트(3100) 및 착탈형 UFS 카드(3300) 사이의 통신은 M-PHY 계층을 통하여 수행될 수 있다.
임베디드 UFS 장치(3200), 및 착탈형 UFS 카드(3300) 중 적어도 하나는 도 20에 도시된 저장 장치(10)로 구현되거나 도 21에 도시된 메모리 시스템(40)로 구현 될 수 있다.
한편, 호스트(3100)는 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(bridge)를 구비할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, eMMC SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다. 도 27은 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 27을 참조하면, 모바일 장치(4000)는 통합 프로세서(ModAP, 4100), 버퍼 메모리(4200), 디스플레이/터치 모듈(4300) 및 저장 장치(4400)를 포함한다.
통합 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작 및 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 버퍼 메모리(4200)는 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 통합 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 20에서 설명된 바와 같이 인접 셀 동작/더미 셀 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 모바일 장치(4000)는 인접 셀 동작/더미 셀 동작을 수행함으로써, 최적의 동작 성능을 꾀할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10: 저장 장치
40: 메모리 시스템
100: 3차원 메모리 장치
100a: 비휘발성 메모리 장치
200: 메모리 제어기
220: 인접 셀 동작 판별 유닛
40: 메모리 시스템
100: 3차원 메모리 장치
100a: 비휘발성 메모리 장치
200: 메모리 제어기
220: 인접 셀 동작 판별 유닛
Claims (10)
- 비트라인과 공통 소스 라인 사이에 직렬 연결된, 스트링 선택 트랜지스터, 제 1 메모리 셀들, 백-게이트 트랜지스터, 제 2 메모리 셀들, 및 접지 선택 트랜지스터로 구성된 복수의 스트링들을 갖고, 상기 제 1 및 제 2 메모리 셀들 각각은 기판에 수직한 방향으로 적층되고 기둥 모양의 반도체층, 상기 반도체층을 둘러싼 절연막, 상기 절연막을 둘러싼 전하 축적막 및 상기 전하 축적막을 둘러싼 절연막을 포함하는 메모리 블록들;
어드레스에 응답하여 상기 스트링 선택 트랜지스터에 연결된 스트링 선택 라인, 상기 제 1 및 제 2 메모리 셀들에 연결된 워드라인들, 상기 백-게이트 트랜지스터에 연결된 백-게이트 라인, 상기 접지 선택 트랜지스터에 연결된 접지 선택 라인을 구동함으로써 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
상기 비트라인, 상기 공통 소스 라인, 상기 스트링 선택 라인, 상기 워드라인들, 상기 백-게이트 라인, 및 상기 접지 선택 라인에 인가되는 전압들을 발생하는 전압 발생 회로;
상기 선택된 메모리 블록에 데이터를 프로그램 혹은 소거하거나, 상기 선택된 메모리 블록으로부터 데이터를 읽는 입출력 회로; 및
상기 선택된 메모리 블록의 상기 제 1 및 제 2 메모리 셀들 중에서 상기 백-게이트 트랜지스터에 인접한 적어도 하나의 메모리 셀에 대한 인접 셀 동작은 나머지 메모리 셀들에 대한 노멀 셀 동작과 다르도록 상기 어드레스 디코더, 상기 전압 발생 회로 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고,
상기 백-게이트 트랜지스터에 인접한 적어도 하나의 메모리 셀에 대한 프로그램 및 읽기 동작시의 바이어스 조건과 상기 나머지 메모리 셀들에 대한 프로그램 및 읽기 동작시의 바이어스 조건이 서로 다르게 제공되고,
상기 인접 셀 동작은, 상기 노멀 셀 동작과 다른 옵셋 전압과 상기 옵셋 전압이 인가되는 옵셋 시간 중 적어도 하나의 옵셋 파라미터에 의해 수행되고,
상기 옵셋 전압은 프로그램 동작시 패스 전압 인가 전에 인가되고,
상기 옵셋 전압은 상기 패스 전압보다 높은 3차원 메모리 장치. - 삭제
- 삭제
- 비트라인과 공통 소스 라인 사이에 직렬 연결된, 스트링 선택 트랜지스터, 제 1 메모리 셀들, 백-게이트 트랜지스터, 제 2 메모리 셀들, 및 접지 선택 트랜지스터로 구성된 복수의 스트링들을 갖고, 상기 제 1 및 제 2 메모리 셀들 각각은 기판에 수직한 방향으로 적층되고 기둥 모양의 반도체층, 상기 반도체층을 둘러싼 절연막, 상기 절연막을 둘러싼 전하 축적막 및 상기 전하 축적막을 둘러싼 절연막을 포함하는 메모리 블록들;
어드레스에 응답하여 상기 스트링 선택 트랜지스터에 연결된 스트링 선택 라인, 상기 제 1 및 제 2 메모리 셀들에 연결된 워드라인들, 상기 백-게이트 트랜지스터에 연결된 백-게이트 라인, 상기 접지 선택 트랜지스터에 연결된 접지 선택 라인을 구동함으로써 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
상기 비트라인, 상기 공통 소스 라인, 상기 스트링 선택 라인, 상기 워드라인들, 상기 백-게이트 라인, 및 상기 접지 선택 라인에 인가되는 전압들을 발생하는 전압 발생 회로;
상기 선택된 메모리 블록에 데이터를 프로그램 혹은 소거하거나, 상기 선택된 메모리 블록으로부터 데이터를 읽는 입출력 회로; 및
상기 선택된 메모리 블록의 상기 제 1 및 제 2 메모리 셀들 중에서 상기 백-게이트 트랜지스터에 인접한 적어도 하나의 메모리 셀에 대한 인접 셀 동작은 나머지 메모리 셀들에 대한 노멀 셀 동작과 다르도록 상기 어드레스 디코더, 상기 전압 발생 회로 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고,
상기 백-게이트 트랜지스터에 인접한 적어도 하나의 메모리 셀에 대한 프로그램 및 읽기 동작시의 바이어스 조건과 상기 나머지 메모리 셀들에 대한 프로그램 및 읽기 동작시의 바이어스 조건이 서로 다르게 제공되고,
상기 인접 셀 동작은, 상기 노멀 셀 동작과 다른 전원전압 인가 시간에 의해 수행되고,
상기 전원 전압은 프로그램 동작시 상기 워드라인들로 패스 전압이 인가 전에 인가되고,
상기 전원 전압은 상기 패스 전압보다 낮은 3차원 메모리 장치. - 삭제
- 삭제
- 삭제
- 비트라인과 공통 소스 라인 사이에 직렬 연결된, 스트링 선택 트랜지스터, 제 1 메모리 셀들, 백-게이트 트랜지스터, 제 2 메모리 셀들, 및 접지 선택 트랜지스터로 구성된 복수의 스트링들을 갖고, 상기 제 1 및 제 2 메모리 셀들 각각은 기판에 수직한 방향으로 적층되고 기둥 모양의 반도체층, 상기 반도체층을 둘러싼 절연막, 상기 절연막을 둘러싼 전하 축적막 및 상기 전하 축적막을 둘러싼 절연막을 포함하는 메모리 블록들;
어드레스에 응답하여 상기 스트링 선택 트랜지스터에 연결된 스트링 선택 라인, 상기 제 1 및 제 2 메모리 셀들에 연결된 워드라인들, 상기 백-게이트 트랜지스터에 연결된 백-게이트 라인, 상기 접지 선택 트랜지스터에 연결된 접지 선택 라인을 구동함으로써 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
상기 비트라인, 상기 공통 소스 라인, 상기 스트링 선택 라인, 상기 워드라인들, 상기 백-게이트 라인, 및 상기 접지 선택 라인에 인가되는 전압들을 발생하는 전압 발생 회로;
상기 선택된 메모리 블록에 데이터를 프로그램 혹은 소거하거나, 상기 선택된 메모리 블록으로부터 데이터를 읽는 입출력 회로; 및
상기 선택된 메모리 블록의 상기 제 1 및 제 2 메모리 셀들 중에서 상기 백-게이트 트랜지스터에 인접한 적어도 하나의 메모리 셀에 대한 인접 셀 동작은 나머지 메모리 셀들에 대한 노멀 셀 동작과 다르도록 상기 어드레스 디코더, 상기 전압 발생 회로 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고,
상기 백-게이트 트랜지스터에 인접한 적어도 하나의 메모리 셀에 대한 프로그램 및 읽기 동작시의 바이어스 조건과 상기 나머지 메모리 셀들에 대한 프로그램 및 읽기 동작시의 바이어스 조건이 서로 다르게 제공되고,
상기 인접 셀 동작은, 상기 노멀 셀 동작과 다른 소거 옵셋 전압과 상기 소거 옵셋 전압이 인가되는 소거 옵셋 시간 중 적어도 하나의 소거 옵셋 파라미터에 의해 수행되고,
상기 소거 옵셋 전압은 소거 동작시 소거 전압 인가 전에 인가되고,
상기 소거 옵셋 전압은 상기 소거 전압보다 높은 3차원 메모리 장치. - 비트라인과 공통 소스 라인 사이에 직렬 연결된, 스트링 선택 트랜지스터, 제 1 메모리 셀들, 백-게이트 트랜지스터, 제 2 메모리 셀들, 및 접지 선택 트랜지스터로 구성된 복수의 스트링들을 갖고, 상기 제 1 및 제 2 메모리 셀들 각각은 기판에 수직한 방향으로 적층되고 기둥 모양의 반도체층, 상기 반도체층을 둘러싼 절연막, 상기 절연막을 둘러싼 전하 축적막 및 상기 전하 축적막을 둘러싼 절연막을 포함하는 메모리 블록들;
어드레스에 응답하여 상기 스트링 선택 트랜지스터에 연결된 스트링 선택 라인, 상기 제 1 및 제 2 메모리 셀들에 연결된 워드라인들, 상기 백-게이트 트랜지스터에 연결된 백-게이트 라인, 상기 접지 선택 트랜지스터에 연결된 접지 선택 라인을 구동함으로써 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
상기 비트라인, 상기 공통 소스 라인, 상기 스트링 선택 라인, 상기 워드라인들, 상기 백-게이트 라인, 및 상기 접지 선택 라인에 인가되는 전압들을 발생하는 전압 발생 회로;
상기 선택된 메모리 블록에 데이터를 프로그램 혹은 소거하거나, 상기 선택된 메모리 블록으로부터 데이터를 읽는 입출력 회로; 및
상기 선택된 메모리 블록의 상기 제 1 및 제 2 메모리 셀들 중에서 상기 백-게이트 트랜지스터에 인접한 적어도 하나의 메모리 셀에 대한 인접 셀 동작은 나머지 메모리 셀들에 대한 노멀 셀 동작과 다르도록 상기 어드레스 디코더, 상기 전압 발생 회로 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고,
상기 백-게이트 트랜지스터에 인접한 적어도 하나의 메모리 셀에 대한 프로그램 및 읽기 동작시의 바이어스 조건과 상기 나머지 메모리 셀들에 대한 프로그램 및 읽기 동작시의 바이어스 조건이 서로 다르게 제공되고,
상기 인접 셀 동작은, 상기 노멀 셀 동작과 다른 전원전압 인가 시간에 의해 수행되고,
상기 전원 전압은 소거 동작시 비트라인들 및 공통 소스 라인에 소거 전압이 인가 전에 인가되고,
상기 전원 전압은 상기 소거 전압보다 낮은 3차원 메모리 장치. - 기판 위에 판 형태로 적층된 워드라인들을 관통하며 반도체층, 절연막 및 전하 축적막을 갖는 제 1 필라 및 제 2 필라, 상기 제 1 및 제 2 필라들을 연결하는 필라 연결부를 갖고 상기 기판과 상기 워드라인들을 사이에 배치되는 백-게이트를 포함하는 PBiCS(Pipe-shaped Bit Cost Scalable) 구조의 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및
상기 백-게이트에 인접한 메모리 셀들을 나머지 메모리 셀들과 다르게 프로그램 동작, 소거 동작 혹은 읽기 동작을 수행하도록 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 인접 셀 관리 유닛을 포함하는 메모리 제어기를 포함하고,
상기 인접 셀 관리 유닛은 상기 인접한 메모리 셀들에 대한 프로그램 및 읽기 동작시의 바이어스 조건과, 상기 나머지 메모리 셀들에 대한 프로그램 및 읽기 동작시의 바이어스 조건이 서로 다르게 차별적으로 제공하는 인접 셀 동작을 수행하되,
상기 인접 셀 동작은, 상기 백-게이트에 인접하지 않은 메모리 셀들에 대한 노멀 셀 동작과 다른 전원전압의 인가 시간에 의해 수행되고,
상기 전원 전압은 프로그램 동작시 상기 워드라인들로 패스 전압이 인가 전에 인가되고,
상기 전원 전압은 상기 패스 전압보다 낮은 저장 장치.
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