KR20230046834A

KR20230046834A - 메모리 장치 및 이의 동작 방법

Info

Publication number: KR20230046834A
Application number: KR1020210130339A
Authority: KR
Inventors: 황성현; 정재엽; 박세천
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-09-30
Filing date: 2021-09-30
Publication date: 2023-04-06
Also published as: US20230108946A1; US11929126B2; CN115910163A

Abstract

본 기술은 워드 라인들 각각에 복수의 셀 페이지들이 연결된 메모리 블록; 상기 워드 라인들 중 선택된 셀 페이지의 검증 동작 시, 프로그램 동작의 순서에 따라 선택된 워드 라인에 검증 전압을 인가하는 시간을 조절하도록 구성된 주변 회로; 및 상기 검증 전압이 출력되는 시간을 조절하기 위한 동작 코드를 상기 주변 회로에게 전송하도록 구성된 제어 로직 회로를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operation method of the memory device}

본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 3차원 구조로 형성된 메모리 블록을 포함하는 메모리 장치 및 이의 프로그램 동작에 관한 것이다.

메모리 시스템(memory system)은 데이터가 저장되는 메모리 장치와, 메모리 장치를 제어할 수 있는 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치(Volatile Memory)와 비휘발성 메모리 장치(Non-volatile Memory)로 구분될 수 있다.

메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이에 포함된 메모리 셀들을 프로그램, 리드 또는 소거 하도록 구성되는 주변 회로와, 주변 회로를 제어할 수 있는 제어 로직 회로를 포함할 수 있다.

메모리 셀 어레이는 3차원 구조로 구성된 복수의 메모리 블록들을 포함할 수 있으며, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 3차원 구조로 구성된 메모리 블록들은 적층된 복수의 메모리 셀들을 포함할 수 있다. 메모리 장치의 집적도가 고도화되면서, 메모리 셀들 간의 간격이 좁아지고, 이로 인해 메모리 셀들 또는 금속 배선들 사이에서 간섭(interference)이 증가할 수 있다.

본 발명의 실시예는 메모리 장치의 프로그램 동작에서 수행되는 검증 동작의 신뢰도를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.

본 발명의 실시예에 따른 메모리 장치는, 워드 라인들 각각에 복수의 셀 페이지들이 연결된 메모리 블록; 상기 워드 라인들 중 선택된 셀 페이지의 검증 동작 시, 프로그램 동작의 순서에 따라 선택된 워드 라인에 검증 전압을 인가하는 시간을 조절하도록 구성된 주변 회로; 및 상기 검증 전압이 출력되는 시간을 조절하기 위한 동작 코드를 상기 주변 회로에게 전송하도록 구성된 제어 로직 회로를 포함한다.

본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 선택된 워드 라인에 프로그램 전압을 인가하여, 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들 중 선택된 메모리 셀들의 문턱전압을 높이는 단계; 상기 선택된 메모리 셀들의 상태를 센싱하기 위한 검증 동작 시, 비선택된 워드 라인들에 패스 전압을 인가하는 단계; 및 상기 패스 전압이 인가된 후, 상기 선택된 메모리 셀들의 프로그램 순서에 따라, 상기 선택된 워드 라인에 검증 전압을 인가하는 시간을 조절하는 단계; 및 조절된 상기 시간에 따라 상기 선택된 워드 라인에 상기 검증 전압을 인가하는 단계를 포함한다.

본 기술은 3차원 구조로 구성된 메모리 장치의 신뢰도를 개선할 수 있다.

본 기술은 메모리 장치의 프로그램 동작에서 수행되는 검증 동작의 신뢰도를 개선할 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록들을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 4는 동일한 드레인 셀렉트 라인에 의해 선택되는 셀 페이지를 설명하기 위한 도면이다.
도 5는 서로 다른 드레인 셀렉트 라인들에 의해 선택되는 메모리 셀들을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 프로그램 동작 순서를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 프로그램 동작 시, 선택된 메모리 블록에 연결된 라인들에 인가되는 전압들을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 검증 동작 시, 선택된 메모리 블록에 연결된 라인들에 인가되는 전압들을 설명하기 위한 도면이다.
도 10은 동일한 워드 라인에 연결된 셀 페이지들의 검증 동작 시, 선택된 워드 라인에 검증 전압을 인가하는 시간을 설명하기 위한 도면이다.
도 11은 서로 다른 워드 라인들에 연결된 셀 페이지들의 검증 동작 시, 선택된 워드 라인에 검증 전압을 인가하는 시간을 설명하기 위한 도면이다.
도 12는 본 발명의 제1 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 제2 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 15는 메모리 블록의 구조를 설명하기 위한 도면이다.
도 16은 본 발명의 제4 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 제5 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 18은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 19는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로(peripheral circuit; 200)와, 주변 회로(200)를 제어할 수 있는 제어 로직 회로(control logic circuit; 170)를 포함할 수 있다.

메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 복수의 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.

주변 회로(200)는 로우 디코더(row decoder; 120), 전압 발전기(voltage generator; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150) 및 입출력 회로(input/output circuit; 160)를 포함할 수 있다.

로우 디코더(120)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 로컬 라인들(local lines; LL)을 통해 동작 전압들(Vop)을 선택된 메모리 블록에 전송할 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들(.word lines), 드레인 선택 라인들(drain selection lines), 소오스 선택 라인들(source selection lines) 및 소오스 라인(source line)을 포함할 수 있다.

전압 발전기(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성하고 출력할 수 있다. 예를 들면, 전압 발전기(130)는 동작 코드(OPCD)에 응답하여 프로그램 전압(program voltage), 검증 전압(verify voltage), 패스 전압(pass voltage), 리드 전압(read voltage), 소거 전압(erase voltage), 턴온 전압(turn-on voltage) 및 턴오프 전압(turn-off voltage) 등을 생성할 수 있으며, 음전압(negative voltage)을 생성할 수도 있다. 동작 코드(OPCD)에는 동작에 필요한 전압의 레벨을 설정하는 레벨 코드(level code; LC)와, 생성된 전압이 출력되는 시간을 설정하는 시간 코드(time code; TC)가 포함될 수 있다. 예를 들면, 전압 발전기(130)는 레벨 코드(LC)에 응답하여 설정된 레벨을 가지는 동작 전압들(Vop)을 생성하도록 구성된 발전기(131)와, 시간 코드(TC)에 응답하여 설정된 시간에 동작 전압들(Vop)을 선택적으로 출력하도록 구성된 출력 스위치(output switch; 132)를 포함할 수 있다.

발전기(131)는 동작 코드(OPCD)에 포함된 레벨 코드(LC)에 응답하여 설정된 레벨을 가지는 동작 전압들(Vop)을 생성하도록 구성될 수 있다. 예를 들면, 발전기(131)는 다양한 레벨을 가지는 동작 전압들(Vop)을 생성할 수 있는 복수의 펌프들(pumps; 미도시)을 포함할 할 수 있다. 예를 들면, 프로그램 동작에서 수행되는 검증 동작 시, 발전기(131)는 레벨 코드(LC)에 따라 설정된 패스 전압 및 검증 전압을 생성할 수 있고, 생성된 패스 전압 및 검증 전압을 출력 스위치(132)에게 전송할 수 있다.

출력 스위치(132)는 발전기(131)에서 생성된 동작 전압들(Vop)을 수신받고, 동작 코드(OPCD)에 포함된 시간 코드(TC)에 따라 동작 전압들(Vop)을 선택적으로 출력하도록 구성될 수 있다. 예를 들면, 검증 동작 시, 출력 스위치(132)는 시간 코드(TC)에 따라 설정된 시간에 패스 전압을 출력할 수 있고, 설정된 시간에 검증 전압을 출력하도록 구성될 수 있다. 예를 들면, 출력 스위치(132)는 시간 코드(TC)에 따라 설정된 서로 다른 시간에 검증 전압을 출력하도록 구성될 수 있다.

페이지 버퍼 그룹(140)은 비트 라인들(bit lines; BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIGS)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 페이지 버퍼들은 검증 동작 또는 리드 동작 시 메모리 셀들의 문턱전압에 따라 가변되는 비트 라인들의 전류 또는 전압을 센싱하고, 센싱된 데이터를 저장하도록 구성될 수 있다.

컬럼 디코더(150)는 컬럼 어드레스(CADD)에 따라, 입출력 회로(160)와 페이지 버퍼 그룹(140) 사이에서 데이터(DATA)를 전송할 수 있다.

입출력 회로(160)는 입출력 라인들(IO)을 통해 외부 장치에 연결되고, 외부 장치와 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 외부 장치는 메모리 장치(1100)를 제어할 수 있는 컨트롤러일 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(IO)을 통해 컨트롤러로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직 회로(170)에 전송할 수 있고, 입출력 라인들(IO)을 통해 외부 장치로부터 수신된 데이터를 데이터 라인들(DL)을 통해 페이지 버퍼 그룹(140)으로 전송할 수 있다. 입출력 회로(160)는 데이터 라인들(DL)을 통해 수신된 데이터를 입출력 라인들(IO)을 통해 외부 장치에게 출력할 수 있다.

제어 로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGS) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 제어 로직 회로(170)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다. 제어 로직 회로(170)는 프로그램, 리드 또는 소거 동작 시 동작 코드들(OPCD)을 출력하도록 구성된 전압 제어부(175)를 포함할 수 있다. 전압 제어부(175)는 커맨드(CMD)에 응답하여 레벨 코드(LC) 및 시간 코드(TC)를 포함하는 동작 코드(OPCD)를 출력하도록 구성될 수 있다. 예를 들면, 검증 동작 시, 전압 제어부(175)는 선택된 워드 라인에 인가될 검증 전압의 레벨을 설정하기 위한 레벨 코드(LC), 검증 전압이 출력되는 시간을 설정하기 위한 시간 코드(TC)를 동작 코드(OPCD)에 포함하여 출력할 수 있다. 검증 동작 시, 전압 제어부(175)는 선택된 워드 라인에 인가될 검증 전압의 레벨을 설정하기 위한 레벨 코드(LC), 검증 전압이 출력되는 시간을 설정하기 위한 시간 코드(TC)를 동작 코드(OPCD)에 포함하여 출력할 수 있다.

도 2는 본 발명의 실시 예에 따른 메모리 블록들을 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 셀 어레이(도 1의 110)는 제1 내지 제j 메모리 블록들(BLK1~BLKj; j는 양의 정수)을 포함할 수 있다. 예를 들면, 제1 내지 제i 비트 라인들(BL1~BLi; i는 양의 정수)이 제1 방향(X)을 따라 서로 이격되어 배열되고, 제2 방향(Y)을 따라 연장된다고 가정하면, 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj)이 3차원 구조로 구성된 경우, 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 제1 내지 제i 비트 라인들(BL1~BLi)을 공유할 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj) 각각은 제3 방향(Z)을 따라 적층된 복수의 메모리 셀들을 포함할 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 주변 회로(도 1의 200)의 상부에 배치되거나 기판(substrate)의 상부에 배치될 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj)의 구조를 더욱 구체적으로 설명하면 다음과 같다.

도 3은 본 발명의 실시 예에 따른 메모리 블록을 설명하기 위한 회로도이다.

도 3을 참조하면, 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 서로 동일하게 구성되므로, 도 2에 도시된 제1 내지 제j 메모리 블록들(BLK1~BLKj) 중 제1 메모리 블록(BLK1)이 실시 예로써 도시된다.

제1 메모리 블록(BLK1)은 제1 내지 제i 비트 라인들(BL1~BLi)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 예를 들면, 제1 내지 제i 비트 라인들(BL1~BLi) 각각에 복수의 스트링들(ST)이 연결될 수 있고, 복수의 스트링들(ST)은 소오스 라인(SL)에 공통으로 연결될 수 있다.

스트링들(ST) 중 제1 비트 라인(BL1)에 연결된 어느 하나의 스트링(ST)을 예를 들어 설명하면 다음과 같다.

스트링(ST)은 소오스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소오스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 도 3에는 스트링(ST) 내에 소오스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 각각 하나씩 도시되어 있으나, 메모리 블록에 따라 복수의 소오스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 포함될 수도 있다. 소오스 선택 트랜지스터(SST)는 제1 메모리 셀(C1)과 소오스 라인(SL)을 서로 연결 또는 차단하도록 구성될 수 있고, 드레인 선택 트랜지스터(DST)는 제n 메모리 셀(Cn)과 제1 비트 라인(BL1)을 서로 연결 또는 차단하도록 구성될 수 있다. 제1 내지 제n 메모리 셀들(C1~Cn)은 데이터를 저장하도록 구성될 수 있다.

서로 다른 스트링들(ST)에 포함된 소오스 선택 트랜지스터들(SST)의 게이트들은 소오스 선택 라인(SSL)에 공통으로 연결될 수 있으나, 메모리 블록에 따라 서로 다른 소오스 선택 라인들에 연결되도록 구성될 수도 있다. 서로 다른 스트링들(ST)에 포함된 제1 내지 제n 메모리 셀들(C1~Cn)의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다. 예를 들면, 서로 다른 스트링들(ST)에 포함된 제1 메모리 셀들(C1)의 게이트들은 제1 워드 라인(WL1)에 공통으로 연결될 수 있고, 서로 다른 스트링들(ST)에 포함된 제2 메모리 셀들(C2)의 게이트들은 제2 워드 라인(WL2)에 공통으로 연결될 수 있다. 이러한 방식으로 서로 다른 스트링들(ST)에 포함된 제n 메모리 셀들(Cn)의 게이트들은 제n 워드 라인(WLn)에 공통으로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인들(DSL)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST) 중 일부는 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 예를 들면, 드레인 선택 트랜지스터들(DST) 중에서 제1 방향(X)으로 배열된 드레인 선택 트랜지스터들(DST)의 게이트들은 서로 동일한 드레인 선택 라인(DSL)에 연결될 수 있고, 제2 방향(Y)으로 배열된 드레인 선택 트랜지스터들(DST)의 게이트들은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.

제1 내지 제n 메모리 셀들(C1~Cn) 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 페이지(page)를 구성할 수 있다. 페이지는 프로그램 동작 또는 리드 동작 시 선택되는 메모리 셀들의 단위일 수 있다. 페이지를 구체적으로 설명하면 다음과 같다.

도 4는 동일한 드레인 셀렉트 라인에 의해 선택되는 셀 페이지를 설명하기 위한 도면이다.

도 4를 참조하면, 동일한 워드 라인에 연결된 메모리 셀들의 그룹인 페이지는 복수의 셀 페이지들(cell pages)을 포함할 수 있다. 셀 페이지는 동일한 드레인 선택 라인에 연결된 드레인 선택 트랜지스터들이 포함된 스트링들에 포함된 메모리 셀들의 그룹일 수 있다. 예를 들면, 제1 내지 제i 비트 라인들(BL1~BLi)에 연결된 드레인 선택 트랜지스터들 중에서, 제1 드레인 선택 라인(1DSL)에 연결된 드레인 선택 트랜지스터들의 그룹을 제1 드레인 페이지(1DPG)라고 가정한다. 제1 드레인 페이지(1DPG)와 동일한 스트링들에 포함되고, 선택된 워드 라인에 연결된 메모리 셀들의 그룹이 셀 페이지로 정의될 수 있다. 즉, 제1 워드 라인들(WL1)에 연결된 모든 메모리 셀들의 그룹은 제1 페이지가 되고, 제1 페이지에 포함된 메모리 셀들 중에서 제1 드레인 페이지(1DPG)와 동일한 스트링들에 포함된 메모리 셀들의 그룹은 제1 셀 페이지(1CPG)가 된다. 따라서, 제1 페이지는 복수의 셀 페이지들로 구성될 수 있다. 셀 페이지들은 드레인 페이지에 따라 선택될 수 있다. 예를 들면, 복수의 드레인 페이지들 중에서 제1 드레인 페이지(1DPG)가 선택되고 복수의 워드 라인들(WL1~WLn) 중에서 제1 워드 라인(WL1)이 선택되면, 제1 셀 페이지(1CPG)가 선택될 수 있다.

도 5는 서로 다른 드레인 셀렉트 라인들에 의해 선택되는 메모리 셀들을 설명하기 위한 도면이다.

도 5를 참조하면, 동일한 비트 라인에 m개의 스트링들이 연결된다고 가정하면, 동일한 비트 라인에는 제1 내지 제m 드레인 페이지들(1DPG~mDPG)이 연결될 수 있다. 제1 내지 제m 드레인 페이지들(1DPG~mDPG)은 서로 다른 드레인 선택 라인들(1DSL~mDSL)에 연결될 수 있다. 예를 들면, 제1 드레인 페이지(1DPG)에 포함된 드레인 선택 트랜지스터들의 게이트들은 제1 드레인 선택 라인(1DSL)에 공통으로 연결되고, 제2 드레인 페이지(2DPG)에 포함된 드레인 선택 트랜지스터들의 게이트들은 제2 드레인 선택 라인(2DSL)에 공통으로 연결될 수 있다. 이러한 방식으로, 제m 드레인 페이지(mDPG)에 포함된 드레인 선택 트랜지스터들의 게이트들은 제m 드레인 선택 라인(mDSL)에 공통으로 연결될 수 있다.

제1 내지 제m 셀 스트링들(1CPG~mCPG)에 포함된 메모리 셀들 중 선택된 워드 라인에 연결된 메모리 셀들은 복수의 셀 페이지들을 구성할 수 있다. 예를 들면, 제1 워드 라인(WL1)에 연결된 메모리 셀들은 제1 내지 제m 셀 페이지들(1CPG~mCPG)을 구성할 수 있다. 제1 셀 페이지(1CPG)는 제1 드레인 페이지(1DPG)에 대응될 수 있고, 제2 셀 페이지(2CPG)는 제2 드레인 페이지(2DPG)에 대응될 수 있다. 이러한 방식으로 제m 셀 페이지(mCPG)는 제m 드레인 페이지(mDPG)에 대응될 수 있다. 따라서, 제1 내지 제m 셀 페이지들(1CPG~mCPG) 중에서 선택된 드레인 페이지에 대응되는 셀 페이지가 최종적으로 선택된 셀 페이지가 될 수 있다. 예를 들면, 제1 워드 라인(WL1)이 선택된 상태에서, 제1 드레인 선택 라인(1DSL)에 턴온 전압이 인가되고 나머지 제2 내지 제m 드레인 선택 라인들(2DSL~mDSL)에 턴오프 전압이 인가되면, 제1 셀 페이지(1CPG)가 선택된 셀 페이지가 되고 나머지 제2 내지 제m 셀 페이지들(2CPG~mCPG)은 비선택된 셀 페이지들이 된다. 프로그램 또는 리드 동작은 워드 라인과 드레인 페이지에 따라 선택된 셀 페이지 단위로 수행될 수 있다.

본 실시 예에 따른 프로그램 동작 순서를 다음 도면을 참조하여 구체적으로 설명하도록 한다.

도 6은 본 발명의 실시 예에 따른 프로그램 동작 순서를 설명하기 위한 도면이다.

도 6을 참조하면, 본 실시 예에 따른 프로그램 동작은 셀 페이지 단위로 수행될 수 있다. 즉, 워드 라인이 선택되면, 선택된 워드 라인에 연결된 셀 페이지들이 동시에 선택되는 것이 아니라, 선택된 드레인 페이지에 따라 셀 페이지들이 순차적으로 선택될 수 있다. 예를 들면, 프로그램 동작은 제n 워드 라인(WLn)부터 제1 워드 라인(WL1) 방향의 순서로 수행될 수 있으며, 선택된 워드 라인 내에서는 드레인 페이지들이 선택되는 순서에 따라 수행될 수 있다. 예를 들면, 제n 워드 라인(WLn)에 공통으로 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)은 제1 내지 제m 드레인 페이지들(1DPG~mDPG)이 선택되는 순서에 따라 순차적으로 선택될 수 있다. 제n 워드 라인(WLn)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)의 프로그램 동작이 완료되면(61), 제n 워드 라인(WLn)에 인접한 제n-1 워드 라인(WLn-1)이 선택될 수 있다(62). 제n-1 워드 라인(WLn-1)에 공통으로 연결된 셀 페이지들도 제1 내지 제m 드레인 페이지들(1DPG~mDPG)이 선택되는 순서에 따라 순차적으로 선택될 수 있다(63). 프로그램 동작은 순차적으로 선택되는 셀 페이지들에 수행될 수 있으므로, 선택된 워드 라인에서는 제2 방향(Y)으로 수행될 수 있다. 선택된 워드 라인에 포함된 셀 페이지들의 프로그램 동작이 완료되면, 프로그램 동작은 프로그램 동작이 완료된 페이지로부터 제3 방향(Z)에 위치한 셀 페이지들에서도 제2 방향(Y)으로 순차적으로 수행될 수 있다.

도 7은 본 발명의 실시 예에 따른 프로그램 동작 시, 선택된 메모리 블록에 연결된 라인들에 인가되는 전압들을 설명하기 위한 도면이다.

도 7을 참조하면, 선택된 워드 라인(Sel_WL)에 연결된 선택된 셀 페이지(Sel_CPG)의 프로그램 동작이 수행될 때, 선택된 워드 라인(Sel_WL)에는 프로그램 전압(Vpgm) 또는 검증 전압(Vvf)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에 연결된 셀 페이지들 중에서 선택된 셀 페이지(Sel_CPG)는 선택된 드레인 선택 라인에 인가된 턴온 전압(Von)에 따라 선택될 수 있다. 예를 들면, 제1 드레인 선택 라인(1DSL)에 턴온 전압(Von)이 인가되면, 선택된 워드 라인(Sel_WL)에 포함된 셀 페이지들 중에서 제1 드레인 선택 라인(1DSL)에 대응되는 셀 페이지가 선택될 수 있다. 소오스 선택 라인(SSL)에는 턴온 전압(Von)이 인가될 수 있으나, 프로그램 전압(Vpgm)에 의해 메모리 셀들의 문턱전압을 높이는 구간에서는 턴오프 전압(Voff)이 인가될 수 있다.

프로그램 동작에서, 프로그램 전압(Vpgm)을 선택된 워드 라인(Sel_WL)에 인가하여 선택된 메모리 셀들의 문턱전압을 높인 후에는, 선택된 메모리 셀들의 프로그램 여부를 판단하기 위한 검증 동작이 수행될 수 있다. 검증 동작에서는, 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가될 수 있다.

도 8은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.

도 8을 참조하면, 프로그램 동작은 프로그램 전압을 단계적으로 높이는 ISPP(incremental step pulse program) 방식으로 수행될 수 있다. ISPP 방식의 프로그램 동작에서는 프로그램 전압 인가 동작(PGM)과 검증 동작(VF)을 포함하는 복수의 루프들(LP1~LPk)이 수행될 수 있다. 예를 들면, 제1 루프(LP1)에서는 제1 프로그램 전압을 사용한 프로그램 전압 인가 동작(PGM)과, 검증 전압을 사용한 검증 동작(VF)이 순차적으로 수행될 수 있다. 제1 루프(LP1)의 검증 동작의 결과가 페일(fail)이면, 제2 루프(LP2)가 수행될 수 있다. 다음 루프가 수행될 때마다, 프로그램 전압은 단계적으로 높게 설정될 수 있다. 복수의 루프들(LP1~LPk)은 검증 동작(VF)의 결과가 패스(pass)될 때까지 수행될 수 있으나, 루프들이 수행된 횟수가 최대 횟수에 도달할 때까지 검증 동작(VF)이 페일(fail)되면, 선택된 메모리 블록은 배드 블록(bad block)으로 처리될 수 있다.

이하 설명되는 실시 예들에서, 검증 동작은 프로그램 동작에서 수행되는 동작을 의미한다. 상술한 프로그램 전압 인가 동작(PGM) 및 검증 동작(VF) 중에서 검증 동작(VF)을 구체적으로 설명하면 다음과 같다.

도 9는 본 발명의 실시 예에 따른 검증 동작 시, 선택된 메모리 블록에 연결된 라인들에 인가되는 전압들을 설명하기 위한 도면이다.

도 9를 참조하면, 검증 동작이 시작되면, 제1 비트 라인(BL1)에 프리차지 전압이 인가되고, 제1 드레인 선택 라인(1DSL) 및 소오스 선택 라인(SSL)에는 턴온 전압(Von)이 인가될 수 있다. 도 9에는 제1 비트 라인(BL1)에 연결된 스트링이 실시 예로써 도시되었으나, 선택된 메모리 블록에 연결된 모든 비트 라인들에 프리차지 전압이 인가될 수 있다.

비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 인가되고, 이어서 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가되어, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들 중에서 제1 드레인 선택 라인(1DSL)에 대응되는 선택된 셀 페이지(Sel_CPG)의 검증 동작이 수행될 수 있다.

선택된 메모리 블록에는 복수의 메모리 셀들이 포함되어 있으므로, 복수의 메모리 셀들에는 복수의 워드 라인들이 연결되어 있으므로, 워드 라인들에 인가되는 전압은 메모리 셀들의 상태에 영향을 받을 수 있다. 예를 들면, 소거 상태인 메모리 셀들의 개수가 많을수록 워드 라인들에 인가되는 전압은 목표전압까지 느리게 높아질 수 있다. 검증 동작에서는 비선택된 워드 라인들(Unsel_WL)에 인가되는 패스 전압(Vpass)이 목표 패스전압까지 도달해야 하지만, 소거 상태인 메모리 셀들이 많은 경우에는 패스 전압(Vpass)이 목표 패스전압까지 도달하는 데 걸리는 시간이 증가할 수 있다. 이로 인해, 프로그램 동작에 걸리는 시간이 증가할 수 있으므로, 본 실시 예에서는 검증 동작 시 메모리 셀들의 상태에 따라 검증 전압(Vvf)이 인가되는 시간 및 비트 라인들이 프리차지되는 시간이 조절될 수 있다. 예를 들면, 비트 라인들이 프리차지되는 시간은 검증 전압(Vvf)이 인가되는 시간과 동일할 수 있다. 검증 전압(Vvf)이 인가되는 시간 및 비트 라인들이 프리차지되는 시간은 선택된 메모리 블록에 포함된 메모리 셀들 중에서 소거 셀들의 개수에 따라 조절되거나, 선택된 메모리 셀들의 사이즈에 따라 조절될 수 있다.

도 10은 동일한 워드 라인에 연결된 셀 페이지들의 검증 동작 시, 선택된 워드 라인에 검증 전압을 인가하는 시간을 설명하기 위한 도면이다.

도 10을 참조하면, 동일한 워드 라인에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)은 제1 내지 제m 드레인 페이지들(1DPG~mDPG)이 선택되는 순서에 따라 순차적으로 선택되어 프로그램될 수 있다. 예를 들면, 제1 워드 라인(WL1)에 제1 내지 제m 셀 페이지들(1CPG~mCPG)이 연결되고, 제1 내지 제m 셀 페이지들(1CPG~mCPG)은 제1 내지 제m 드레인 페이지들(1DPG~mDPG)에 각각 대응된다고 가정한다.

제1 내지 제m 셀 페이지들(1CPG~mCPG)의 프로그램 동작이 시작되기 이전에는, 제1 내지 제m 셀 페이지들(1CPG~mCPG)에 포함된 모든 메모리 셀들은 소거 상태가 될 수 있다. 따라서, 프로그램 동작이 제2 방향(Y)으로 수행되는 경우에는, 제1 드레인 페이지(1DPG)가 가장 먼저 선택되므로, 제1 드레인 페이지(1DPG)에 대응되는 제1 셀 페이지(1CPG)의 프로그램 동작이 가장 먼저 수행될 수 있다. 제1 셀 페이지(1CPG)의 프로그램 동작이 수행될 때에는 제1 내지 제m 셀 페이지들(1CPG~mCPG) 중에서 소거 상태인 메모리 셀들의 개수가 가장 많다. 이와 반대로, 제m 드레인 페이지(mDPG)에 대응되는 제m 셀 페이지(mCPG)의 프로그램 동작이 수행될 때에는, 제1 내지 제m-1 셀 페이지들(1CPG~(m-1)CPG)의 프로그램 동작이 완료되므로, 제1 내지 제m 셀 페이지들(1CPG~mCPG) 중에서 프로그램 상태인 메모리 셀들의 개수가 가장 많다. 다시 말하면, 제m 셀 페이지(mCPG)의 프로그램 동작이 수행될 때에는 소거 상태인 메모리 셀들의 개수가 가장 적다.

이에 따라, 본 실시 예에서는 소거 상태인 메모리 셀들의 개수가 가장 많은 상태에서 수행되는 프로그램 동작에서는 선택된 워드 라인에 검증 전압(Vvf)이 인가되는 시간을 가장 느리게 설정하고, 소거 상태인 메모리 셀들의 개수가 감소할수록 검증 전압(Vvf)이 인가되는 시간을 단계적으로 빠르게 설정할 수 있다.

예를 들면, 제1 셀 페이지(1CPG)의 프로그램 동작이 수행될 때, 제1 워드 라인(WL1)에 검증 전압(Vvf)이 인가되기 시작하는 시간은 제1 시간(T1)으로 설정될 수 있다. 제1 시간(T1)은 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가되는 시작 시간 중에서 가장 늦게 설정된 시간일 수 있다. 예를 들면, 제1 시간(T1)은 비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 인가된 시간으로부터 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가되기까지의 시간일 수 있다. 제1 셀 페이지(1CPG)의 프로그램 동작이 수행되는 동안, 제1 드레인 페이지(1DPG)에 포함된 드레인 셀렉트 트랜지스터들은 턴온되고, 나머지 제2 내지 제m 드레인 페이지들(2DPG~MDPG)에 포함된 드레인 셀렉트 트랜지스터들은 턴오프될 수 있다.

제1 셀 페이지(1CPG)의 프로그램 동작이 완료되면, 제1 워드 라인(WL1)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG) 중에서 제1 셀 페이지(1CPG)에 인접한 제2 셀 페이지(2CPG)의 프로그램 동작이 수행될 수 있다. 제2 셀 페이지(2CPG)의 프로그램 동작이 수행될 때, 제2 드레인 페이지(2DPG)에 포함된 드레인 선택 트랜지스터들은 모두 턴온되고, 나머지 제1 드레인 페이지(1DPG)와 제3 내지 제m 드레인 페이지들(3DPG~mDPG)에 포함된 드레인 선택 트랜지스터들은 모두 턴오프될 수 있다.

제2 셀 페이지(2CPG)의 프로그램 동작은 제1 셀 페이지(1CPG)의 프로그램 동작이 완료된 후에 수행되기 때문에, 제1 셀 페이지(1CPG)의 프로그램 동작이 수행될 때보다 소거 상태인 메모리 셀들의 개수가 적다. 따라서, 제2 셀 페이지(2CPG)의 프로그램 동작이 수행될 때, 제1 워드 라인(WL1)을 제외한 나머지 비선택된 워드 라인들에 패스 전압(Vpass)이 인가된 후, 제1 워드 라인(WL1)에 검증 전압(Vvf)이 인가되기 시작하는 시간은 제1 시간(T1)보다 빠른 제2 시간(T2)으로 설정될 수 있다.

이러한 방식으로 프로그램 동작이 수행되면, 제1 워드 라인(WL1)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG) 중에서 마지막인 제m 셀 페이지(mCPG)의 프로그램 동작은 소거 상태인 메모리 셀들의 개수가 가장 적을 때 수행될 수 있다. 즉, 비선택된 워드 라인들에 인가되는 패스 전압(Vpass)이 소거 상태인 메모리 셀들의 영향을 가장 적게 받을 수 있으므로, 다른 셀 페이지들의 프로그램 동작에서 비선택된 워드 라인들(Unsel_WL)에 인가되는 패스 전압(Vpass)보다 빠르게 목표 레벨까지 높아질 수 있다. 따라서, 제m 셀 페이지(mCPG)의 프로그램 동작이 수행될 때, 제1 워드 라인(WL1)을 제외한 나머지 비선택된 워드 라인들에 패스 전압(Vpass)이 인가된 후 제1 워드 라인(WL1)에 검증 전압(Vvf)이 인가되기 시작하는 시간은 가장 빠른 제m 시간(Tm)으로 설정될 수 있다.

도 11은 서로 다른 워드 라인들에 연결된 셀 페이지들의 검증 동작 시, 선택된 워드 라인에 검증 전압을 인가하는 시간을 설명하기 위한 도면이다.

도 11을 참조하면, 제1 내지 제n 워드 라인들(WL1~WLn) 각각에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)의 검증 동작에서도 프로그램 동작 순서에 따라 선택된 워드 라인에 검증 전압(Vvf)이 인가되기 시작하는 시간이 조절될 수 있다. 예를 들면, 선택된 워드 라인에 연결된 셀 페이지들의 프로그램 동작은 수직 방향(ODv)을 따라 수행될 수 있고, 서로 다른 워드 라인들에 연결된 셀 페이지들의 프로그램 동작은 수평 방향(ODp)을 따라 수행될 수 있다.

예를 들면, 제n 워드 라인(WLn)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)의 프로그램 동작이 완료되면, 제n-1 워드 라인(WLn-1)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)의 프로그램 동작이 수행될 수 있다. 제n-1 워드 라인(WLn-1)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)에서도 프로그램 동작은 제2 방향(Y)을 따라 순차적으로 수행되기 때문에, 검증 동작 시 선택된 워드 라인에 검증 전압(Vvf)이 인가되기 시작하는 시간은 제n 워드 라인(WLn)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)에 설정된 시간과 동일하게 설정될 수 있다.

도 12는 본 발명의 제1 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.

도 12를 참조하면, 검증 동작은 패스 전압 라이징 단계(Vpass rising), 검증 전압 라이징 단계(Vvf rising), 비트 라인 프리차지 단계(BL precharging) 및 센싱 단계(sensing)를 포함할 수 있다. 패스 전압 라이징 단계(Vpass rising)에서는 비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 인가될 수 있다. 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharing)는 동시에 수행될 수 있다. 검증 전압 라이징 단계(Vvf rising)에서는 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가될 수 있다. 비트 라인 프리차지 단계(BL precharing)에서는 모든 비트 라인들 또는 선택된 비트 라인들에 양전압인 프리차지 전압이 인가될 수 있다. 센싱 단계(sensing)에서는 선택된 메모리 셀들의 문턱전압이 센싱될 수 있다.

본 발명의 제1 실시 예에 따른 검증 동작에서는, 패스 전압(Vpass)이 비선택된 워드 라인들(Unsel_WL)에 인가되기 시작하는 시간(Tp)을 기준으로 하여, 선택된 셀 페이지가 변경될 때마다 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가되는 제1 내지 제4 시간(T1~T4)이 일정한 시간 차이로 설정될 수 있다. 예를 들면, 선택된 워드 라인(Sel_WL)에 연결된 셀 페이지들의 메모리 셀들 중에서 소거 상태인 메모리 셀들의 개수는, 선택된 워드 라인(Sel_WL)에 연결된 셀 페이지들 중에서 첫 번째 셀 페이지의 프로그램 동작이 수행될 때 가장 많고, 선택된 워드 라인(Sel_WL)에 연결된 셀 페이지들 중에서 마지막 셀 페이지의 프로그램 동작이 수행될 때 가장 적다. 선택된 워드 라인(Sel_WL)에 네 개의 셀 페이지들이 연결되었다고 가정하면, 첫 번째 셀 페이지의 검증 동작 시, 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가되는 시간은 패스 전압(Vpass)이 인가되는 시간(Tp)을 기준으로 가장 느린 제1 시간(T1)으로 설정될 수 있다. 마지막 셀 페이지의 검증 동작 시, 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가되는 시간은 패스 전압(Vpass)이 인가되는 시간(Tp)을 기준으로 가장 빠른 제4 시간(T4)으로 설정될 수 있다. 즉, 소거 상태인 메모리 셀들의 개수가 많을수록 비선택된 워드 라인들(Unsel_WL)에 인가된 패스 전압(Vpass)이 목표 레벨까지 높아지는 데 걸리시는 시간이 길어지므로, 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)을 인가하기 시작하는 시간도 느리게 설정될 수 있다. 이와 반대로, 소거 상태인 메모리 셀들의 개수가 적을수록 비선택된 워드 라인들(Unsel_WL)에 인가된 패스 전압(Vpass)이 목표 레벨까지 높아지는 데 걸리시는 시간이 짧아지므로, 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)을 인가하기 시작하는 시간도 빠르게 설정될 수 있다.

제1 실시 예에 따른 검증 동작에서는, 제1 시간(T1)과 제2 시간(T2) 사이의 시간 차와, 제2 시간(T2)과 제3 시간(T3) 사이의 시간 차와, 제3 시간(T3)과 제4 시간(T4) 사이의 시간 차는 서로 동일하게 설정될 수 있다. 비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 인가되면, 선택된 워드 라인(Sel_WL)에는 검증 전압(Vvf)이 인가될 수 있다.

검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)가 제1 내지 제4 시간(T1~T4) 중에서 선택된 시간에 시작되면, 종료 시간도 시작 시간에 따라 변경될 수 있다. 예를 들면, 비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 인가된 후(Tp) 제1 시간(T1)이 되면, 선택된 워드 라인(Sel_WL)에는 검증 전압(Vvf)이 인가될 수 있고, 비트라인들(BL)에는 프리차지 전압이 인가될 수 있다. 비트라인들에 프리차지 전압이 인가될 때, 선택된 셀 페이지에 대응되는 드레인 선택 라인에 턴온(turn on) 전압이 인가될 수 있다. 턴온 전압은 드레인 선택 라인에 연결된 드레인 선택 트랜지스터들이 턴온될 수 있는 전압으로 설정될 수 있다.

검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 시작 시간이 변경되더라도, 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)은 일정한 시간 동안 수행될 수 있다. 따라서, 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 시작 시간이 빨라질수록, 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 종료 시간(T1’, T2’, T3’, T4’)도 빨라질 수 있다. 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 종료 시간(T1’, T2’, T3’, T4’)은 센싱 단계(sensing)가 시작 시간(T1’, T2’, T3’, T4’)일 수 있다. 센싱 단계(sensing)도 일정한 시간 동안 수행될 수 있으므로, 센싱 단계(sensing)의 시작 시간(T1’, T2’, T3’, T4’)이 빨라지면 센싱 단계(sensing)의 종료 시간(T1”, T2”, T3”, T4”)도 빨라지고, 센싱 단계(sensing)의 시작 시간(T1’, T2’, T3’, T4’)이 늦춰지면 센싱 단계(sensing)의 종료 시간(T1”, T2”, T3”, T4”)도 늦춰질 수 있다.

상술한 바와 같이, 선택된 워드 라인(Sel_WL)에 연결된 셀 페이지들의 프로그램 동작이 진행될수록 소거 상태인 메모리 셀들의 개수가 감소하고, 이에 따라 센싱 단계(sensing)의 종료 시간도 단계적으로 단축되므로, 선택된 셀 페이지들의 프로그램 동작 시간이 단축될 수 있다.

도 13은 본 발명의 제2 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.

도 13을 참조하면, 본 발명의 제2 실시 예에 따른 검증 동작에서는, 패스 전압(Vpass)이 비선택된 워드 라인들(Unsel_WL)에 인가되기 시작하는 시간(Tp)을 기준으로 하여, 선택된 셀 페이지가 변경될 때마다 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가되는 제1 내지 제4 시간(T1~T4)이 점진적으로 빨라지도록 설정될 수 있다.

제2 실시 예에 따른 검증 동작에서, 제1 시간(T1)과 제2 시간(T2) 사이의 시간 차가 가장 크다고 가정하면, 제2 시간(T2)과 제3 시간(T3) 사이의 시간 차는 제1 시간(T1)과 제2 시간(T2) 사이의 시간 차보다 작을 수 있고, 제3 시간(T3)과 제4 시간(T4) 사이의 시간 차는 제2 시간(T2)과 제3 시간(T3) 사이의 시간 차보다 작을 수 있다.

검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 시작 시간이 변경되더라도, 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)은 일정한 시간 동안 수행될 수 있다. 따라서, 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 시작 시간이 빨라질수록, 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 종료 시간(T1’, T2’, T3’, T4’)도 빨라질 수 있다. 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 종료 시간(T1’, T2’, T3’, T4’)은 센싱 단계(sensing)의 시작 시간(T1’, T2’, T3’, T4’)일 수 있다. 센싱 단계(sensing)도 일정한 시간 동안 수행될 수 있으므로, 센싱 단계(sensing)의 시작 시간(T1’, T2’, T3’, T4’)이 빨라지면 센싱 단계(sensing)의 종료 시간(T1”, T2”, T3”, T4”)도 빨라지고, 센싱 단계(sensing)의 시작 시간(T1’, T2’, T3’, T4’)이 늦춰지면 센싱 단계(sensing)의 종료 시간(T1”, T2”, T3”, T4”)도 늦춰질 수 있다.

도 14는 본 발명의 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.

도 14를 참조하면, 본 발명의 제3 실시 예에 따른 검증 동작에서는, 패스 전압(Vpass)이 비선택된 워드 라인들(Unsel_WL)에 인가되기 시작하는 시간(Tp)을 기준으로 하여, 선택된 셀 페이지가 변경될 때마다 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가되는 제1 내지 제4 시간(T1~T4)이 점진적으로 빨리지도록 설정될 수 있다.

제3 실시 예에 따른 검증 동작에서, 제1 시간(T1)과 제2 시간(T2) 사이의 시간 차가 가장 작다고 가정하면, 제2 시간(T2)과 제3 시간(T3) 사이의 시간 차는 제1 시간(T1)과 제2 시간(T2) 사이의 시간 차보다 클 수 있고, 제3 시간(T3)과 제4 시간(T4) 사이의 시간 차는 제2 시간(T2)과 제3 시간(T3) 사이의 시간 차보다 클 수 있다.

검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 시작 시간이 변경되더라도, 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)는 일정한 시간 동안 수행될 수 있다. 따라서, 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 시작 시간이 빨라질수록, 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 종료 시간(T1’, T2’, T3’, T4’)도 빨라질 수 있다. 검증 전압 라이징 단계(Vvf rising) 및 비트 라인 프리차지 단계(BL precharging)의 종료 시간(T1’, T2’, T3’, T4’)은 센싱 단계(sensing)의 시작 시간(T1’, T2’, T3’, T4’)일 수 있다. 센싱 단계(sensing)도 일정한 시간 동안 수행될 수 있으므로, 센싱 단계(sensing)의 시작 시간(T1’, T2’, T3’, T4’)이 빨라지면 센싱 단계(sensing)의 종료 시간(T1”, T2”, T3”, T4”)도 빨라지고, 센싱 단계(sensing)의 시작 시간(T1’, T2’, T3’, T4’)이 늦춰지면 센싱 단계(sensing)의 종료 시간(T1”, T2”, T3”, T4”)도 늦춰질 수 있다.

도 12 내지 도 14를 참조하여 설명된 제1 내지 제3 실시 예들 외에도 검증 전압(Vvf)이 선택된 워드 라인(Sel_WL)에 인가되는 시간은 다양한 방식으로 설정될 수 있다.

상술한 실시 예들에서는 소거 상태인 메모리 셀들의 개수 또는 프로그램 동작이 진행되는 순서에 따라 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 인가되는 시간이 변경되었으나, 메모리 셀들의 사이즈에 따라서도 검증 전압(Vvf)이 인가되는 시간이 변경될 수도 있다. 이와 관련하여 구체적으로 설명하면 다음과 같다.

도 15는 메모리 블록의 구조를 설명하기 위한 도면이다.

도 15를 참조하면, 메모리 블록은 하부 구조체(UDS) 상에 형성된 적층 구조체(STK)를 포함할 수 있다. 하부 구조체(UDS)는 기판(substrate) 또는 주변 회로(peripheral circuit)일 수 있다. 적층 구조체(STK)는 하부 구조체(UDS)의 상부에 적층된 소스 라인(SL), 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn), 드레인 선택 라인들(1DSL~4DSL), 플러그들(PL) 및 층간 절연막들(ITL)을 포함할 수 있다. 적층 구조체(STK)의 상부에는 비트 라인(BL)이 형성될 수 있다.

적층 구조체(STK)에 포함된 제1 내지 제n 워드 라인들(WL1~WLn)은 소스 라인(SL)과 드레인 선택 라인들(1DSL~4DSL) 사이에 적층될 수 있다. 소스 라인(SL)은 적층된 제1 내지 제3 소스막들(source layers; 1S~3S)을 포함할 수 있으나 도면에 도시된 개수로 제한되지 않는다. 드레인 선택 라인들(1DSL~4DSL)은 제n 워드 라인(WLn)과 비트 라인(BL) 사이에 형성될 수 있으며, 드레인 분리막들(DSM)에 의해 서로 구분될 수 있다.

플러그들(PL)은 층간 절연막들(ITL), 드레인 선택 라인들(1DSL~4DSL) 및 소스 라인(SL)을 수직으로 관통하도록 형성될 수 있다. 플러그들(PL)은 층간 절연막들(ITL), 드레인 선택 라인들(1DSL~4DSL) 및 소스 라인(SL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성될 수 있다. 예를 들면, 플러그들(PL)은 수직 홀들(VH)의 내벽을 따라 형성된 메모리막들(memory layers; ML), 메모리막들(ML)의 내벽을 따라 형성된 채널막들(channel layers; CL), 채널막들(CL)의 내부 영역에 형성된 갭필막들(gapfill layers; GF)을 포함할 수 있다. 도면에 도시되지는 않았으나, 블로킹막들, 전하 트랩막들 및 터널 절연막들을 포함할 수 있다.

수직 홀들(VH)을 형성하기 위한 식각 공정의 특성 상, 수직 홀들(VH)의 폭은 위에서 아래로 내려갈수록 좁아지기 때문에, 플러그들(PL)의 폭도 위에서 아래로 내려갈수록 좁아진다. 예를 들면, 제1 워드 라인(WL1)에 대응되는 플러그들(PL)이 제1 폭(W1)을 가지면, 제n 워드 라인(WLn)에 대응되는 플러그들(PL)은 제1 폭(W1)보다 넓은 제2 폭(W2)을 가질 수 있다. 플러그들(PL)의 폭이 좁아지면 플러그들(PL)에 포함된 메모리막들(ML)의 폭도 좁아지고, 플러그들(PL)의 폭이 넓어지면 플러그들(PL)에 포함된 메모리막들(ML)의 폭도 넓어질 수 있다. 소거 상태인 메모리 셀들에 대한 워드 라인들의 전기적인 영향은 메모리 셀들의 폭이 증가할수록 증가할 수 있다. 따라서, 이하에서 설명되는 제4 및 제5 실시 예들 에서는, 플러그들(PL) 또는 메모리 셀들의 폭에 따라서 비선택된 워드 라인들에 패스 전압을 인가하는 시간이 조절될 수 있다.

도 16은 본 발명의 제4 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.

도 16을 참조하면, 메모리 셀들의 폭이 좁아질수록 선택된 워드 라인들에 검증 전압(Vvf)이 인가되는 시간이 빨라지도록 검증 동작이 설정될 수 있다. 예를 들면, 워드 라인들 중에서 제1 워드 라인(WL1)이 최하단에 배치되고 제n 워드 라인(WLn)이 최상단에 배치되었다고 가정하면, 제1 워드 라인(WL1)에 연결된 메모리 셀들의 폭이 가장 좁고, 제n 워드 라인(WLn)에 연결된 메모리 셀들의 폭이 가장 넓다. 이러한 구조를 가지는 메모리 블록의 검증 동작 시, 선택된 워드 라인들에 검증 전압(Vvf)이 인가되는 시간은 제n 워드 라인(WLn)에서 제1 워드 라인(WL1)으로 내려갈수록 빠르게 설정될 수 있다.

즉, 동일한 워드 라인에 연결된 셀 페이지들(1CPG~mCPG)에서는 메모리 셀들의 폭이 서로 동일하므로, 소거 상태인 메모리 셀들의 개수에 따라 검증 전압(Vvf)이 인가되는 시간이 조절될 수 있다. 제2 방향(Y)으로 배열된 셀 페이지들(1CPG~mCPG)과 달리, 제3 방향(Z)으로 적층되어 서로 다른 워드 라인들에 연결된 셀 페이지들(1CPG, 2CPG, 3CPG 또는 4CPG)에서는 메모리 셀들의 폭이 서로 다르므로, 메모리 셀들의 폭에 따라 검증 전압(Vvf)이 인가되는 시간이 조절될 수 있다. 예를 들면, 제n 워드 라인(WLn)에 연결된 메모리 셀들의 폭이 가장 넓으므로, 제n 워드 라인(WLn)에 연결된 제1 셀 페이지(1CPG)의 검증 동작 시, 선택된 워드 라인에 검증 전압(Vvf)이 인가되는 시간을 제11 시간(T11)이라고 가정한다. 제n 워드 라인(WLn)의 하단에 제n-1 워드 라인(WLn-1)이 배열된 경우, 제n-1 워드 라인(WLn-1)에 연결된 제1 셀 페이지(1CPG)의 메모리 셀들의 폭은 제n 워드 라인(WLn)에 연결된 제1 셀 페이지(1CPG)의 메모리 셀들의 폭보다 좁다. 따라서, 제n-1 워드 라인(WLn-1)에 연결된 제1 셀 페이지(1CPG)에서 수행되는 검증 동작에서는, 선택된 워드 라인들에 검증 전압(Vvf)이 인가되는 시간이 제11 시간(T11)보다 빠른 제21 시간(T21)으로 설정될 수 있다. 제n-1 워드 라인(WLn-1)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)의 프로그램 동작이 제2 방향(Y)을 따라 순차적으로 수행되는 경우, 제n-1 워드 라인(WLn-1)에 연결된 제2 셀 페이지(2CPG)에서 검증 전압(Vvf) 인가 시간은 제21 시간(T21)보다 빠른 제22 시간(T22)으로 설정될 수 있다. 이러한 방식으로, 제n-1 워드 라인(WLn-1)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)에서 검증 전압(Vvf)이 인가되기 시작하는 시간은 제21 내지 제2m 시간(T21~T2m)으로 설정될 수 있다. 제21 내지 제2m 시간(T21~T2m) 중에서 제21 시간(T21)이 가장 느린 시간이고, 제2m 시간(T2m)이 가장 빠른 시간일 수 있다.

제4 실시예에서도 선택된 워드 라인에 검증 전압(Vvf)이 인가될 때, 비트 라인 프리차지 단계(BL precharging)가 동시에 수행될 수 있다.

제n 워드 라인(WLn)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)에 설정된 제11 내지 제1m 시간(T11~T1m)처럼, 제n-1 워드 라인(WLn-1)에 연결된 제1 내지 제m 셀 페이지들(1CPG~mCPG)에는 제21 내지 제2m 시간(T21~T2m)이 설정될 수 있다. 제21 내지 제2m 시간(T21~T2m) 각각은 제11 내지 제1m 시간(T11~T1m) 각각보다 빠르고, 제21 내지 제2m 시간(T21~T2m)의 시간 차이는 제11 내지 제1m 시간(T11~T1m)의 시간 차이와 동일할 수 있다.

이러한 방식으로 제1 내지 제n 워드 라인들(WL1~WLn) 각각에 연결된 셀 페이지들의 프로그램 동작이 수행될 수 있다.

도 17은 본 발명의 제5 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.

도 17을 참조하면, 본 발명의 제5 실시 예에 따른 검증 동작에서는, 검증 전압(Vvf)이 선택된 워드 라인(Sel_WL)에 인가되기 시작하는 시간 차이가 점진적으로 감소하도록 설정될 수 있다. 예를 들면, 플러그 또는 메모리 셀의 폭이 좁아질수록 검증 전압(Vvf)이 선택된 워드 라인에 인가되는 시간 차이가 점진적으로 감소할 수 있다. 따라서, 서로 다른 워드 라인들에 연결된 셀 페이지들(1CPG~mCPG)에서 첫 번째 셀 페이지들(1CPG)의 검증 전압 인가 시간(T11~Tn1)은 메모리 셀들의 폭 차이에 따라 서로 다르게 설정될 수 있고, 셀 페이지들(1CPG~mCPG)에서 제m 번째 셀 페이지들(mCPG)의 검증 전압 인가 시간(Tnm)은 서로 동일하게 설정될 수 있다.

도 18은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.

도 18을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고 받고, 전원 커넥터(4002)를 통해 전원을 공급받을 수 있다. SSD(4200)는 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 공급 장치(4230) 및 버퍼 메모리(4240)를 포함한다.

본 발명의 실시 예에 따르면, 복수의 플래시 메모리들(4221~422n) 각각은 도 1을 참조하여 설명된 메모리 장치(1100)와 동일하게 구성될 수 있다.

컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS(universal flash storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 공급 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결될 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 전원 전압을 충전할 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)에게 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 공급 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 공급 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 사용될 수 있다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터, 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.

도 19는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.

도 19를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.

메모리 장치(1100)는 도 1에 도시된 메모리 장치(1100)와 동일하게 구성될 수 있다.

컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.

카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.

메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.

1100: 메모리 장치
110: 메모리 셀 어레이
120: 로우 디코더
130: 전압 발전기
131: 발전기
132: 출력 스위치
140: 페이지 버퍼 그룹
150: 컬럼 디코더
160: 입출력 회로
170: 제어 로직 회로
175: 전압 제어부
CPG: 셀 페이지
DPG: 드레인 페이지

Claims

워드 라인들 각각에 복수의 셀 페이지들이 연결된 메모리 블록;
상기 워드 라인들 중 선택된 셀 페이지의 검증 동작 시, 프로그램 동작의 순서에 따라 선택된 워드 라인에 검증 전압을 인가하는 시간을 조절하도록 구성된 주변 회로; 및
상기 검증 전압이 출력되는 시간을 조절하기 위한 동작 코드를 상기 주변 회로에게 전송하도록 구성된 제어 로직 회로를 포함하는 메모리 장치.
제1항에 있어서,
상기 셀 페이지들은 동일한 워드 라인에 연결된 메모리 셀들의 그룹인 메모리 장치.
제2항에 있어서,
상기 동일한 워드 라인에 연결된 상기 셀 페이지들은 상기 셀 페이지들과 비트 라인들 사이에 연결된 드레인 선택 트랜지스터들에 의해 선택되는 메모리 장치.
제1항에 있어서, 상기 제어 로직 회로는,
동일한 워드 라인에 연결된 상기 셀 페이지들 중 선택된 셀 페이지의 검증 동작 시,
상기 프로그램 동작의 순서가 빠를수록 상기 검증 전압이 상기 선택된 워드 라인에 인가되는 시간이 느리게 설정되도록 동작 코드들을 출력하는 메모리 장치.
제4항에 있어서, 상기 제어 회로는,
상기 프로그램 동작의 순서에 따라 상기 동작 코드들을 출력하도록 구성된 전압 제어부를 포함하는 메모리 장치.
제5항에 있어서, 상기 전압 제어부는,
상기 검증 전압의 레벨을 설정하기 위한 레벨 코드와,
상기 검증 전압이 출력되는 시간을 설정하기 위한 시간 코드를 포함하는 메모리 장치.
제6항에 있어서, 상기 주변 회로는,
상기 레벨 코드에 응답하여, 상기 검증 전압을 생성하도록 구성된 발전기; 및
상기 시간 코드에 응답하여, 상기 발전기에서 생성된 상기 검증 전압을 설정된 시간에 출력하도록 구성된 출력 스위치를 포함하는 메모리 장치.
제1항에 있어서, 상기 주변 회로는,
상기 검증 전압이 상기 선택된 워드 라인에 인가될 때,
비트라인들에 프리차지 전압을 인가하도록 구성된 페이지 버퍼들을 포함하는 메모리 장치.
선택된 워드 라인에 프로그램 전압을 인가하여, 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들 중 선택된 메모리 셀들의 문턱전압을 높이는 단계;
상기 선택된 메모리 셀들의 상태를 센싱하기 위한 검증 동작 시, 비선택된 워드 라인들에 패스 전압을 인가하는 단계; 및
상기 패스 전압이 인가된 후, 상기 선택된 메모리 셀들의 프로그램 순서에 따라, 상기 선택된 워드 라인에 검증 전압을 인가하는 시간을 조절하는 단계; 및
조절된 상기 시간에 따라 상기 선택된 워드 라인에 상기 검증 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
제9항에 있어서,
상기 선택된 워드 라인에 상기 검증 전압을 인가하는 시간을 조절하는 단계에서,
상기 시간은 상기 검증 전압이 상기 선택된 워드 라인에 인가되기 시작하는 시간인 메모리 장치의 동작 방법.
제9항에 있어서,
상기 선택된 워드 라인에 상기 검증 전압을 인가하는 시간을 조절하는 단계에서,
상기 프로그램 동작의 순서가 빠를수록 상기 시간은 느리게 설정되고,
상기 프로그램 동작의 순서가 느릴수록 상기 시간은 빠르게 설정되는 메모리 장치의 동작 방법.
제11항에 있어서,
상기 선택된 메모리 셀들 중 상기 프로그램 순서가 서로 다른 메모리 셀들의 그룹들에 각각 설정된 상기 시간의 차이는 서로 동일하게 설정되는 메모리 장치의 동작 방법.
제11항에 있어서,
상기 선택된 메모리 셀들 중 상기 프로그램 순서가 서로 다른 메모리 셀들의 그룹들에 각각 설정된 상기 시간의 차이는 소거 상태인 메모리 셀들의 개수가 감소할수록 단계적으로 감소하도록 설정되는 메모리 장치의 동작 방법.
제11항에 있어서,
상기 선택된 메모리 셀들 중 상기 프로그램 순서가 서로 다른 메모리 셀들의 그룹들에 각각 설정된 상기 시간의 차이는 소거 상태인 메모리 셀들의 개수가 감소할수록 단계적으로 증가하도록 설정되는 메모리 장치의 동작 방법.
제9항에 있어서,
상기 선택된 워드 라인이 변경되더라도, 상기 선택된 워드 라인에 상기 검증 전압을 인가하는 상기 시간이 유지되는 메모리 장치의 동작 방법.
제9항에 있어서,
상기 선택된 워드 라인에 연결된 상기 복수의 메모리 셀들의 폭에 따라,
상기 선택된 워드 라인에 상기 검증 전압을 인가하는 시간을 조절하는 단계를 더 포함하는 메모리 장치의 동작 방법.
제16항에 있어서,
상기 복수의 메모리 셀들의 폭이 감소할수록,
상기 선택된 워드 라인에 상기 검증 전압을 인가하는 시간은 빠르게 설정되는 메모리 장치의 동작 방법.
제16항에 있어서,
상기 복수의 메모리 셀들의 폭이 감소할수록,
상기 선택된 워드 라인에 상기 검증 전압을 인가하는 시간 차이는 감소하도록 설정되는 메모리 장치의 동작 방법.
제9항에 있어서,
상기 선택된 워드 라인에 상기 검증 전압이 인가될 때,
상기 복수의 메모리 셀들에 연결된 비트 라인들에 프리차지 전압을 인가하는 단계가 수행되는 메모리 장치의 동작 방법.