KR20240006341A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 비트 라인들 및 소스 라인 사이에 연결된 제1 선택 트랜지스터들, 메모리 셀들 및 제2 선택 트랜지스터들을 포함하는 메모리 블록; 상기 메모리 셀들의 프로그램 동작을 모니터링하고, 모니터링 결과에 따라 상기 메모리 블록에 포함된 스트링들 중 비선택된 스트링들의 프리차지 방식을 변경하도록 구성된 프리차지 회로; 및 상기 프리차지 회로에서 선택된 상기 프리차지 방식에 따라 상기 제2 선택 트랜지스터들에 연결된 제2 선택 라인에 인가될 양전압 또는 음전압을 생성하도록 구성된 선택 라인 전압 생성기를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method of the memory device}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로 프로그램 동작을 수행하도록 구성된 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이(memory cell array)와, 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로(peripheral circuit) 및 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 3차원 구조를 가지는 메모리 장치는 기판 상에 적층된 메모리 셀들을 포함할 수 있다. 예를 들면, 3차원 구조를 가지는 메모리 장치에서, 메모리 블록들은 기판으로부터 수직 방향으로 연장된 복수의 스트링들을 포함하고, 복수의 스트링들 각각은 복수의 메모리 셀들을 포함할 수 있다.
복수의 메모리 블록들 중 선택된 메모리 블록의 프로그램 동작 시, 선택된 메모리 블록에 포함된 복수의 스트링들 중 선택된 스트링들에 포함된 메모리 셀들이 프로그램될 수 있다. 선택된 메모리 셀들이 프로그램되는 동안, 비선택된 스트링들에 포함된 메모리 셀들은 프로그램이 금지되어야 한다. 따라서, 선택된 스트링들의 채널에는 프로그램 허용 전압이 인가되고, 비선택된 스트링들의 채널에는 프로그램 금지 전압이 인가된다. 프로그램 허용 전압은 선택된 메모리 셀들에 연결된 선택된 워드 라인에 인가되는 프로그램 전압과 전압차를 가져야 하므로, 접지 전압으로 설정될 수 있다. 프로그램 금지 전압은 선택된 워드 라인에 인가되는 프로그램 전압과 낮은 전압차를 가져야 하므로 양전압으로 설정될 수 있다. 따라서, 선택된 메모리 셀들의 프로그램 단계가 시작되기 이전에 비선택된 스트링들의 채널 전압을 높이는 프리차지 단계가 수행되어야 한다. 프로그램 단계 이후에는 선택된 메모리 셀들의 문턱 전압이 목표 레벨까지 높아졌는지를 판단하는 검증 단계가 수행될 수 있다.
프로그램 동작에 걸리는 시간은 프리차지 단계, 프로그램 단계 및 검증 단계가 수행되는 시간으로 결정되므로, 프로그램 동작에 걸리는 시간을 단축하기 위해서는 프리차지 단계, 프로그램 단계 또는 검증 단계에 걸리는 시간이 단축되어야 한다.
본 발명의 실시예는 프로그램 동작 시간을 단축할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 비트 라인들 및 소스 라인 사이에 연결된 제1 선택 트랜지스터들, 메모리 셀들 및 제2 선택 트랜지스터들을 포함하는 메모리 블록; 상기 메모리 셀들의 프로그램 동작을 모니터링하고, 모니터링 결과에 따라 상기 메모리 블록에 포함된 스트링들 중 비선택된 스트링들의 프리차지 방식을 변경하도록 구성된 프리차지 회로; 및 상기 프리차지 회로에서 선택된 상기 프리차지 방식에 따라 상기 제2 선택 트랜지스터들에 연결된 제2 선택 라인에 인가될 양전압 또는 음전압을 생성하도록 구성된 선택 라인 전압 생성기를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 비트 라인들 및 소스 라인 사이에 연결된 선택된 스트링들 및 비선택된 스트링들을 포함하는 메모리 블록; 상기 소스 라인에 프리차지 전압을 인가하도록 구성된 소스 라인 전압 생성기; 상기 선택된 스트링들 및 상기 비선택된 스트링들에 연결되고, 상기 비트 라인들에 인접한 제1 선택 라인과 상기 소스 라인에 인접한 제2 선택 라인에 양전압 또는 음전압을 인가하도록 구성된 선택 라인 전압 생성기를 포함하고, 상기 선택 라인 전압 생성기는, 상기 선택된 스트링들에 포함된 선택된 메모리 셀들의 목표 전압이 기준 전압 이하일 때, 상기 비선택된 스트링들을 프리차지하기 위하여 상기 제2 선택 라인에 상기 양전압을 인가하고, 상기 목표 전압이 상기 기준 전압보다 높을 때, 상기 비선택된 스트링들을 프리차지하기 위하여 상기 제2 선택 라인에 상기 음전압을 인가하도록 구성된다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 선택된 스트링들 및 비선택된 스트링들에 포함된 메모리 셀들 중 선택된 메모리 셀들의 목표 전압과 기준 전압을 서로 비교하는 단계; 상기 목표 전압이 상기 기준 전압 이하면 상기 비선택된 스트링들에 포함된 선택 트랜지스터들을 턴온시켜 소스 라인에 공급된 프리차지 전압을 상기 비선택된 스트링들에 전송하고, 상기 목표 전압이 상기 기준 전압보다 높으면 상기 선택 트랜지스터들의 누설 전류를 사용하여 상기 소스 라인에 공급된 상기 프리차지 전압을 상기 비선택된 스트링들에 전송하는 단계; 및 상기 선택된 메모리 셀들을 프로그램하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 선택된 페이지에 포함된 메모리 셀들 중 제1 메모리 셀들을 제1 내지 제N 프로그램 상태들로 프로그램하는 단계; 상기 메모리 셀들 중 제2 메모리 셀들을 제N+1 프로그램 상태로 프로그램하는 단계; 상기 제1 메모리 셀들의 프로그램 동작 시, 프리차지 전압이 공급된 소스 라인과 비선택된 스트링들 사이에 연결된 선택 트랜지스터들에 양전압을 인가하여 상기 비선택된 스트링들을 프리차지하는 단계; 및 상기 제2 메모리 셀들의 프로그램 동작 시, 상기 선택 트랜지스터들에 음전압을 인가하여 상기 비선택된 스트링들을 프리차지하는 단계를 포함한다.
본 기술은 메모리 장치에서 수행되는 프로그램 동작의 동작 시간을 단축할 수 있고, 프로그램 동작의 신뢰도를 개선할 수 있다.
도 1은 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 블록들 중 어느 하나의 메모리 블록을 설명하기 위한 회로도이다.
도 4는 프로그램 동작에서 수행되는 단계들을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 프리차지 단계를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 7a 및 도 7b는 턴온(turn on) 프리차지 방식을 설명하기 위한 도면들이다.
도 8은 턴온 프리차지 방식을 적용한 프로그램 동작을 설명하기 위한 도면이다.
도 9a 및 도 9b는 GIDL(gate induced drain leakage) 프리차지 방식을 설명하기 위한 도면이다.
도 10은 GIDL 프리차지 방식을 적용한 프로그램 동작을 설명하기 위한 도면이다.
도 11은 GIDL 프리차지 방식이 적용되는 시간을 설명하기 위한 도면이다.
도 12는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 13은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(memory device; 100)는 메모리 셀 어레이(memory cell array; 110), 주변 회로(peripheral circuit; 170) 및 제어 회로(control circuit; 180)를 포함할 수 있다.
메모리 셀 어레이(110)는 적어도 하나의 플래인(plane)을 포함할 수 있다. 예를 들면, 메모리 셀 어레이(110)는 제1 내지 제k 플래인들(PL1~PLk)을 포함하는 멀티 플래인 구조로 구성될 수 있다. 제1 내지 제k 플래인들(PL1~PLk) 각각은 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 메모리 셀들을 포함할 수 있다. 메모리 블록들은 2차원 구조 또는 3차원 구조로 형성될 수 있다. 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함할 수 있다. 3차원 구조를 가지는 메모리 블록들은 기판에 수직 방향으로 적층된 메모리 셀들을 포함할 수 있다. 본 실시 예에서는 설명의 편의를 위하여 3차원 구조로 형성된 메모리 블록들이 설명되지만, 본 실시 예는 2차원 구조를 가지는 메모리 블록들에도 적용될 수 있다.
메모리 셀들은 프로그램 방식에 따라 1 비트 또는 2 비트 이상의 데이터를 저장할 수 있다. 예를 들면, 하나의 메모리 셀에 1 비트의 데이터가 저장되는 방식은 싱글 레벨 셀(single level cell) 방식이라 하고, 2 비트의 데이터가 저장되는 방식은 멀티 레벨 셀(multi level cell) 방식이라 한다. 하나의 메모리 셀에 3 비트의 데이터가 저장되는 방식은 트리플 레벨 셀(triple level cell) 방식이라 하고, 4 비트의 데이터가 저장되는 방식은 쿼드 레벨 셀(quad level cell) 방식이라 한다. 이 외에도 하나의 메모리 셀에 5 비트 이상의 데이터가 저장될 수도 있다.
주변 회로(170)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 그리고 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로(170)는 전압 생성기(voltage generator; 120), 로우 디코더 그룹(row decoder group; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150) 및 입출력 회로(input/output circuit; 160)를 포함할 수 있다.
전압 생성기(120)는 동작 코드(OPCD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성기(120)는 동작 코드(OPCD)에 응답하여 프로그램 전압(program voltage), 패스 전압(pass voltage), 턴온 전압(turn on voltage), 턴오프 전압(turn off voltage), 접지 전압(ground voltage), 음전압(negative voltage), 소스 전압(source voltage), 검증 전압(verify voltage), 리드 전압(read voltage), 소거 전압(erase voltage) 및 프리차지 전압(precharge voltage) 등을 생성하도록 구성될 수 있다.
전압 생성기(120)는 다양한 전압들을 생성하기 위하여 워드 라인 전압 생성기(word line voltage generator; WLG), 선택 라인 전압 생성기(selection line voltage generator; STG) 및 소스 라인 전압 생성기(source line voltage generator; SLG)를 포함할 수 있다. 워드 라인 전압 생성기(WLG)는 프로그램 전압, 패스 전압, 접지 전압, 검증 전압 또는 리드 전압을 생성하도록 구성될 수 있다. 선택 라인 전압 생성기(STG)는 턴온 전압, 턴오프 전압, 접지 전압 또는 음전압을 생성하도록 구성될 수 있다. 소스 라인 전압 생성기는 접지 전압, 소거 전압 또는 프리차지 전압을 생성하도록 구성될 수 있다.
프로그램 전압은 프로그램 동작 시 워드 라인들(WL) 중 선택된 워드 라인에 인가되는 전압으로써, 선택된 워드 라인에 연결된 메모리 셀들의 문턱 전압을 높이는데 사용될 수 있다. 패스 전압은 프로그램 또는 리드 동작 시, 워드 라인들(WL) 중 비선택된 워드 라인들에 인가되는 전압으로써, 비선택된 워드 라인들에 연결된 메모리 셀들을 턴온시키기 위해 사용될 수 있다. 턴온 전압은 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL)에 인가되는 전압으로써, 드레인 선택 트랜지스터 또는 소스 선택 트랜지스터를 턴온시키기 위해 사용될 수 있다. 턴오프 전압은 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL)에 인가되는 전압으로써, 드레인 선택 트랜지스터 또는 소스 선택 트랜지스터를 턴오프시키기 위해 사용될 수 있다. 접지 전압은 0V 전압일 수 있다. 음전압은 0V 보다 낮은 전압으로써, 본 실시 예에서는 소스 선택 라인(SSL)에 인가될 수 있다. 소스 전압은 소스 라인(SL)에 인가되는 전압으로써, 음전압, 접지 전압 또는 양전압일 수 있다. 검증 전압은 프로그램 또는 소거 동작 시 선택된 메모리 셀들의 문턱 전압을 판단하기 위한 전압으로써, 선택된 워드 라인 또는 선택된 메모리 블록에 연결된 모든 워드 라인들에 인가될 수 있다. 리드 전압은 리드 동작 시 선택된 워드 라인에 인가되는 전압으로써, 메모리 셀들에 저장된 데이터를 판단하기 위해 사용될 수 있다. 소거 전압은 소거 동작 시 소스 라인(SL)에 인가되는 전압으로써, 메모리 셀들의 문턱 전압을 낮추는데 사용될 수 있다. 프리차지 전압은 프로그램 동작 시 비선택된 스트링들의 채널을 프리차지하기 위한 양전압으로써, 소스 라인(SL)에 공급될 수 있다.
로우 디코더 그룹(130)은 로우 어드레스(RADD)에 따라 선택된 메모리 블록에 연결된 드레인 선택 라인들(DSL), 워드 라인들(WL), 소스 선택 라인들(SSL) 및 소스 라인(SL)에 동작 전압들(Vop)을 전송하도록 구성될 수 있다. 예를 들면, 로우 디코더 그룹(130)은 글로벌 라인들(global lines)을 통해 전압 생성기(120)에 연결될 수 있고, 드레인 선택 라인들(DSL), 워드 라인들(WL), 소스 선택 라인들(SSL) 및 소스 라인(SL)을 통해 제1 내지 제k 플래인들(PL1~PLk)에 연결될 수 있다. 로우 디코더 그룹(130)은 제1 내지 제k 플래인들(PL1~PLk)에 각각 연결된 로우 디코더들(미도시)을 포함할 수 있다. 로우 디코더들(미도시) 각각은 드레인 선택 라인들(DSL), 워드 라인들(WL), 소스 선택 라인들(SSL) 및 소스 라인(SL)을 통해 제1 내지 제k 플래인들(PL1~PLk)에 포함된 메모리 블록들에 연결될 수 있다.
페이지 버퍼 그룹(140)은 제1 내지 제k 플래인들(PL1~PLk)에 각각 연결된 페이지 버퍼들(미도시)을 포함할 수 있다. 페이지 버퍼들(미도시) 각각은 비트 라인들(BL)을 통해 제1 내지 제k 플래인들(PL1~PLk)에 포함된 메모리 블록들에 연결될 수 있다. 페이지 버퍼들(미도시)은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 비트 라인들(BL)에 인가되는 전압의 레벨과, 비트 라인들(BL)에 전압이 인가되는 시간을 조절할 수 있고, 비트 라인들(BL)의 전류 또는 전압을 센싱(sensing)하여 메모리 셀들로부터 리드된 데이터를 저장할 수 있다. 페이지 버퍼들(미도시)은 프로그램 동작 시, 비트 라인들(BL)에 프로그램 허용 전압, 프로그램 금지 전압 또는 프리차지 전압을 인가할 수 있다. 프로그램 허용 전압은 0V 또는 음전압으로 설정될 수 있다. 프로그램 금지 전압은 양전압으로 설정될 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(140)과 입출력 회로(160) 사이에서 데이터를 전송하도록 구성될 수 있다. 예를 들면, 컬럼 디코더(150)는 컬럼 라인들(column lines; CL)을 통해 페이지 버퍼 그룹(140)에 연결될 수 있고, 데이터 라인들(data lines; DL)을 통해 입출력 회로(160)에 연결될 수 있다.
입출력 회로(160)는 입출력 라인들(I/O)을 통해 커맨드(CMD), 어드레스(ADD) 또는 데이터를 수신하거나 출력하도록 구성될 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(I/O)을 통해 외부의 컨트롤러(controller)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(180)에게 전송할 수 있고, 입출력 라인들(I/O)을 통해 외부의 컨트롤러(controller)로부터 수신된 데이터를 컬럼 디코더(150)로 전송할 수 있다. 또는, 입출력 회로(160)는 컬럼 디코더(150)로부터 전달받은 데이터를 입출력 라인들(I/O)을 통해 외부의 컨트롤러(controller)에게 출력할 수 있다.
제어 회로(180)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 제어 회로(180)에 입력된 커맨드(CMD)가 프로그램 동작에 대응되는 커맨드인 경우, 제어 회로(180)는 어드레스(ADD)에 의해 선택된 메모리 블록의 프로그램 동작이 수행되도록 주변 회로(170)를 제어할 수 있다. 제어 회로(180)에 입력된 커맨드(CMD)가 리드 동작에 대응되는 커맨드인 경우, 제어 회로(180)는 어드레스에 의해 선택된 메모리 블록의 리드 동작을 수행하고, 리드된 데이터를 출력하도록 주변 회로(170)를 제어할 수 있다. 제어 회로(180)에 입력된 커맨드(CMD)가 소거 동작에 대응되는 커맨드인 경우, 제어 회로(180)는 선택된 메모리 블록의 소거 동작이 수행되도록 주변 회로(170)를 제어할 수 있다.
제어 회로(180)는 프리차지 컨트롤러(180A)를 포함할 수 있다. 프리차지 컨트롤러(180A)는 선택된 페이지에서 수행되는 프로그램 동작을 모니터링하고, 모니터링 결과에 따라 프리차지 방식을 변경하도록 구성될 수 있다. 예를 들면, 프리차지 컨트롤러(180A)는 선택된 페이지에서 수행되는 프로그램 동작 시, 목표 전압과 기준 전압을 서로 비교하고, 비교 결과에 따라 동작 코드(OPCD)를 변경하도록 구성될 수 있다. 예를 들면, 목표 전압이 기준 전압 이하면, 프리차지 컨트롤러(180A)는 턴온 프리차지(turn on precharge) 방식으로 스트링들이 프리차지되도록 동작 코드(OPCD)를 변경할 수 있다. 목표 전압이 기준 전압보다 높으면, 프리차지 컨트롤러(180A)는 GIDL(gate induced drain leakage) 프리차지 방식으로 스트링들이 프리차지되도록 동작 코드(OPCD)를 변경할 수 있다. 턴온 프리차지 방식에서는, 소스 선택 라인들(SSL)에 양전압을 가지는 턴온 전압이 인가된다. GIDL 프리차지 방식에서는, 소스 선택 라인들(SSL)에 음전압이 인가된다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(도 1의 110)가 멀티 플래인 구조로 구성되면, 로우 디코더 그룹(도 1의 130) 및 페이지 버퍼 그룹(도 1의 140)은 메모리 셀 어레이(110)에 포함된 플래인들에 각각 연결된 로우 디코더들 및 페이지 버퍼들을 포함할 수 있다. 예를 들면, 메모리 셀 어레이(110)에 제1 내지 제4 플래인들(PL1~PL4)이 포함된 경우, 로우 디코더(130)는 제1 내지 제4 플래인들(PL1~PL4)에 연결된 제1 내지 제4 로우 디코더들(130a~130d)을 포함할 수 있고, 페이지 버퍼 그룹(140)은 제1 내지 제4 플래인들(PL1~PL4)에 연결된 제1 내지 제4 페이지 버퍼들(140a~140d)을 포함할 수 있다. 제1 로우 디코더(130a) 및 제1 페이지 버퍼(140a)는 제1 플래인(PL1)에 연결되고, 제2 로우 디코더(130b) 및 제2 페이지 버퍼(140b)는 제2 플래인(PL2)에 연결되고, 제3 로우 디코더(130c) 및 제3 페이지 버퍼(140c)는 제3 플래인(PL3)에 연결되고, 제4 로우 디코더(130d) 및 제4 페이지 버퍼(140d)는 제4 플래인(PL4)에 연결된다.
따라서, 제1 로우 디코더(130a)는 제1 플래인(PL1)에 포함된 제1 내지 제j 메모리 블록들(BLK1~BLKj) 중에서 하나의 메모리 블록을 선택하고, 제1 페이지 버퍼(140a)는 선택된 메모리 블록에 연결된 비트 라인들을 통해 데이터를 송수신할 수 있다. 예를 들면, 제1 플래인(PL1)에서 선택된 메모리 블록에 연결된 드레인 선택 라인들, 워드 라인들, 소스 선택 라인들 및 소스 라인을 통해 동작 전압들이 인가될 수 있고, 제1 플래인(PL1)에 포함된 제1 내지 제j 메모리 블록들(BLK1~BLKj) 중 선택된 메모리 블록을 제외한 나머지 비선택된 메모리 블록들의 드레인 선택 라인들, 워드 라인들 및 소스 선택 라인들은 플로팅될 수 있다.
나머지 제2 내지 제4 플래인들(PL2~PL4) 각각에 포함된 제1 내지 제j 메모리 블록들(BLK1~BLKj)도 제2 내지 제4 로우 디코더들(130b~130d) 및 제2 내지 제4 페이지 버퍼들(140b~140d)에 의해 선택되거나 비선택될 수 있다.
프로그램, 리드 또는 소거 동작 시, 제1 내지 제4 플래인들(PL1~PL4)은 제1 내지 제4 로우 디코더들(130a~130d) 및 제1 내지 제4 페이지 버퍼들(140a~140d)에 의해 모두 선택되거나 일부만 선택될 수 있다. 예를 들면, 제1 플래인(PL1)이 선택되고 나머지 제2 내지 제4 플래인들(PL2~PL4)은 비선택되면, 제1 플래인(PL1)에 포함된 제1 내지 제j 메모리 블록들(BLK1~BLKj) 중에서 하나의 메모리 블록이 선택될 수 있다. 이때, 비선택된 제2 내지 제4 플래인들(PL2~PL4)에 포함된 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 모두 비선택된 메모리 블록들이 된다. 예를 들면, 제1 및 제3 플래인들(PL1, PL3)이 선택되고 나머지 제2 및 제4 플래인들(PL2, PL4)은 비선택되면, 제1 플래인(PL1)에 포함된 제1 내지 제j 메모리 블록들(BLK1~BLKj) 중에서 하나의 메모리 블록이 선택되고, 제3 플래인(PL3)에 포함된 제1 내지 제j 메모리 블록들(BLK1~BLKj) 중에서 하나의 메모리 블록이 선택될 수 있다. 이때, 비선택된 제2 및 제4 플래인들(PL2, PL4)에 포함된 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 모두 비선택된 메모리 블록들이 된다. 제1 내지 제4 플래인들(PL1~PL4)이 모두 선택되면, 제1 내지 제4 플래인들(PL1~PL4) 각각에 포함된 제1 내지 제j 메모리 블록들(BLK1~BLKj) 중 하나의 메모리 블록이 선택될 수 있다.
제1 내지 제4 플래인들(PL1~PL4)에서 선택된 메모리 블록들은 제1 내지 제4 로우 디코더들(130a~130d)에 의해 선택되므로, 서로 다른 어드레스를 가질 수 있다. 예를 들면, 제1 플래인(PL1)에서 제1 메모리 블록(BLK1)이 선택되고, 제3 플래인(PL3)에서는 제4 메모리 블록(BLK4)이 선택될 수 있다.
도 3은 도 2에 도시된 메모리 블록들 중 어느 하나의 메모리 블록을 설명하기 위한 회로도이다.
도 3을 참조하면, 제1 메모리 블록(BLK1)은 제1 내지 제n 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 스트링들(ST)을 포함한다. 제1 내지 제n 비트 라인들(BL1~BLn)이 Y 방향을 따라 연장되고 X 방향을 따라 서로 이격되므로, 스트링들(ST)은 Z 방향을 따라 연장되고 X, Y 방향을 따라 서로 이격될 수 있다.
제n 비트 라인(BLn)에 연결된 스트링들(ST) 중 어느 하나의 스트링(ST)을 예를 들어 설명하면, 스트링(ST)은 소스 선택 트랜지스터(SST), 제1 내지 제i 메모리 셀들(MC1~MCi) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 도 3에 도시된 제1 메모리 블록(BLK1)은 메모리 블록의 구조를 개략적으로 설명하기 위한 도면이므로, 스트링들(ST)에 포함된 소스 선택 트랜지스터(SST), 제1 내지 제i 메모리 셀들(MC1~MCi) 및 드레인 선택 트랜지스터(DST)의 개수는 메모리 장치에 따라 변경될 수 있다.
서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 제1 내지 제i 메모리 셀들(MC1~MCi)의 게이트들은 제1 내지 제i 워드 라인들(WL1~WLi)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있다.
제1 내지 제i 메모리 셀들(MC1~MCi) 중에서 서로 동일한 층에 형성된 메모리 셀들은 동일한 워드 라인에 연결될 수 있다. 예를 들면, 서로 다른 스트링들(ST)에 포함된 제1 메모리 셀들(MC1)은 제1 워드 라인(WL1)에 공통으로 연결될 수 있고, 서로 다른 스트링들(ST)에 포함된 제i 메모리 셀들(MCi)은 제i 워드 라인(WLi)에 공통으로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함되고 서로 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 페이지(page; PG)가 된다. 프로그램 및 리드 동작들은 페이지(PG) 단위로 수행될 수 있고, 소거 동작은 메모리 블록 단위로 수행될 수 있다.
도 4는 프로그램 동작에서 수행되는 단계들을 설명하기 위한 도면이다.
도 4를 참조하면, 프로그램 동작은 제1 내지 제k 루프들로 이루어진다. 제1 내지 제k 루프들은 선택된 메모리 셀들의 문턱 전압이 목표 전압에 도달할 때까지 수행될 수 있다. 제1 내지 제k 루프들 각각은 서로 유사한 단계들로 구성될 수 있다. 예를 들면, 제1 루프는 프리차지 단계, 프로그램 단계 및 검증 단계로 구성될 수 있다. 각 단계를 구체적으로 설명하면 다음과 같다.
프리차지 단계는 비선택된 스트링들의 채널 전압을 높이는 단계이다.
선택된 메모리 블록은 복수의 스트링들을 포함하며, 메모리 셀들에 프로그램될 데이터에 따라 복수의 스트링들 중 일부가 선택된 스트링들이 되고 나머지는 비선택된 스트링들이 된다. 선택된 스트링들은 프로그램될 선택된 메모리 셀들이 포함된 스트링들이고, 비선택된 스트링들은 프로그램되지 않을 비선택된 메모리 셀들이 포함된 스트링들이다. 선택된 워드 라인에 선택된 메모리 셀들과 비선택된 메모리 셀들이 연결될 수 있다. 프로그램 단계에서 선택된 워드 라인에 프로그램 전압이 인가되므로, 선택된 스트링에서는 프로그램 전압과 채널 간 높은 전압차를 가지기 위하여 채널 전압이 낮아야 한다. 비선택된 스트링들에서는 프로그램 전압과 채널 간 낮은 전압차를 가지기 위하여 채널 전압이 높아야 한다. 따라서, 프리차지 단계에서는, 비선택된 스트링들의 채널 전압을 높이기 위한 채널 부스팅(channel boosting)이 수행될 수 있다. 채널 부스팅은 비트 라인 또는 소스 라인에 공급된 프리차지 전압을 스트링에 전달하는 방식으로 수행될 수 있다. 여기서, 프리차지 전압은 0V 보다 높은 양전압을 가진다. 본 실시 예에서, 소스 라인에 공급된 프리차지 전압을 스트링으로 전달하기 위하여, 소스 선택 트랜지스터를 턴온(turn on)하는 방식과 GIDL(gate induced drain leakage)을 이용하는 방식이 선택적으로 사용될 수 있다.
프로그램 단계는 선택된 메모리 셀들의 문턱 전압을 높이는 단계이다.
프리차지 단계에서 비선택된 스트링들의 채널 전압이 높아지면, 프로그램 단계가 수행될 수 있다. 프로그램 단계에서, 선택된 메모리 셀들의 문턱 전압을 높이기 위하여 선택된 워드 라인에 프로그램 전압이 인가될 수 있다. 프로그램 전압은 루프의 횟수가 증가할수록 단계적으로 높아질 수 있다. 예를 들면, 제1 루프의 프로그램 단계에서 사용되는 프로그램 전압이 가장 낮을 수 있고, 프로그램 동작이 종료되는 제k 루프의 프로그램 단계에서 사용되는 프로그램 전압이 가장 높을 수 있다. 선택된 워드 라인에 프로그램 전압이 인가될 때, 비선택된 워드 라인들에는 패스 전압이 인가될 수 있다.
검증 단계는 선택된 메모리 셀들의 문턱 전압이 목표 전압까지 높아졌는지를 판단하는 단계이다.
검증 단계에서, 선택된 워드 라인에는 검증 전압이 인가될 수 있고, 비선택된 워드 라인들에는 패스 전압이 인가될 수 있다. 검증 전압은 선택된 메모리 셀들의 목표 전압에 따라 변경될 수 있다. 검증 단계에서, 선택된 메모리 셀들의 문턱 전압이 목표 전압 이상으로 높아지면, 목표 전압은 다음 목표 전압으로 변경될 수 있다. 선택된 페이지에 포함된 선택된 메모리 셀들의 문턱 전압들이 각각의 목표 전압까지 높아지면, 선택된 페이지의 프로그램 동작은 종료될 수 있다.
도 5는 본 발명의 실시 예에 따른 프리차지 단계를 설명하기 위한 도면이다.
도 5를 참조하면, 본 실시 예에서 프리차지 단계는 턴온 프리차지(turn on precharge) 방식(PRE_to)과 GIDL 프리차지 방식(PRE_gidl)이 선택적으로 사용될 수 있다. 하나의 메모리 셀에 3 비트의 데이터가 저장될 수 있는 트리플 레벨 셀(triple level cell) 방식의 프로그램 동작을 예를 들어 설명하면 다음과 같다.
트리플 레벨 셀 방식에서, 메모리 셀들은 문턱 전압에 따라 여덟 개의 상태들(ER, PV1~PV7)로 구분될 수 있다. 예를 들면, 메모리 셀들은 문턱 전압이 가장 낮은 소거 상태(ER) 또는 소거 상태(ER)보다 높은 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 어느 하나의 상태를 가질 수 있다. 제1 프로그램 상태(PV1)는 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 문턱 전압이 가장 낮은 상태이고, 제7 프로그램 상태(PV7)는 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 문턱 전압이 가장 높은 상태이다. 따라서, 선택된 페이지에 포함된 선택된 메모리 셀들 중 제1 프로그램 상태(PV1)로 프로그램될 메모리 셀들의 프로그램 동작에서는 상대적으로 낮은 프로그램 전압이 사용되고, 제7 프로그램 상태(PV7)로 프로그램될 메모리 셀들의 프로그램 동작에서는 상대적으로 높은 프로그램 전압이 사용된다.
턴온 프리차지 방식(PRE_to)은 제1 내지 제7 프로그램 상태들(PV1~PV7) 중에서 기준 전압(Vref) 이하인 상태들의 프로그램 동작에서 사용될 수 있고, GIDL 프리차지 방식(PRE_gidl)은 기준 전압(Vref)보다 높은 상태들의 프로그램 동작에서 사용될 수 있다.
턴온 프리차지 방식(PRE_to)은 소스 선택 트랜지스터들을 턴온(turn on)하여 소스 라인에 공급된 프리차지 전압을 비선택된 스트링으로 전달하는 방식이므로, 턴온 프리차지 방식(PRE_to)이 적용되는 프로그램 루프에서는 프리차지 단계에 걸리는 시간이 단축될 수 있다. 하지만, 턴온 프리차지 방식(PRE_to)에서는 소스 라인에 공급된 프리차지 전압이 비선택된 스트링으로 빠르게 전달되기 때문에, 채널에서 급격한 전압 차가 발생할 수 있다. 이로 인해, 비선택된 스트링에 포함된 메모리 셀들의 문턱 전압이 채널 부스팅의 영향을 받아 디스터브(disturb)의 발생이 증가할 수 있다. 디스터브는 의도하지 않은 데이터 변경을 의미한다. 따라서, 디스터브는 프로그램 전압에 비례하여 발생할 수 있다. 예를 들면, 프로그램 전압이 높아질수록 디스터브가 발생할 가능성도 높아질 수 있다.
GIDL 프리차지 방식(PRE_gidl)은 소스 선택 트랜지스터의 누설 전류를 사용하여 소스 라인에 공급된 프리차지 전압을 스트링으로 전달하는 방식이므로, GIDL 프리차지 방식(PRE_gidl)이 적용되는 프로그램 루프에서는 프리차지 단계에 걸리는 시간이 증가할 수 있다. 하지만, GIDL 프리차지 방식(PRE_gidl)에서는 소스 라인에 공급된 프리차지 전압이 비선택된 스트링으로 느리게 전달되기 때문에, 채널에서 턴온 프리차지 방식(PRE_to)보다 완만한 전압 차가 발생할 수 있다. 이로 인해, GIDL 프리차지 방식(PRE_gidl)에서는 디스터브의 발생이 감소할 수 있다.
기준 전압(Vref)은 턴온 프리차지 방식(PRE_to) 및 GIDL 프리차지 방식(PRE_gidl) 각각의 장점 및 단점을 고려하여 설정될 수 있다. 예를 들면, 기준 전압(Vref)은 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 중간 상태보다 높은 구간에서 설정될 수 있다. 예를 들면, 기준 전압(Vref)은 제4 프로그램 상태(PV4)보다 높은 전압에서 설정될 수 있다. 기준 전압(Vref)이 제5 및 제6 프로그램 상태들(PV5, PV6)의 문턱전압 분포 사이로 설정되면, 제1 내지 제5 프로그램 상태들(PV1~PV5)의 프로그램 동작에서는 턴온 프리차지 방식(PRE_to)이 사용될 수 있고, 제6 및 제7 프로그램 상태들(PV6, PV7)의 프로그램 동작에서는 GIDL 프리차지 방식(PRE_gidl)이 사용될 수 있다. 즉, 제1 내지 제5 프로그램 상태들(PV1~PV5)의 프로그램 동작에서는 턴온 프리차지 방식(PRE_to)이 사용되므로 프로그램 동작 시간이 단축될 수 있고, 제6 및 제7 프로그램 상태들(PV6, PV7)의 프로그램 동작에서는 GIDL 프리차지 방식(PRE_gidl)이 사용되므로 디스터브 발생이 감소할 수 있다.
도 6은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 1 및 도 6을 참조하면, 선택된 페이지의 프로그램 동작이 시작되면, 프리차지 컨트롤러(180A)는 목표 전압(PV)이 기준 전압(Vref)보다 높은지를 판단할 수 있다(S61). 기준 전압(Vref)은 프리차지 컨트롤러(180A)에 미리 설정될 수 있으며, 메모리 장치에 따라 프로그램 동작 시간 및 디스터브를 고려하여 다르게 설정될 수 있다.
목표 전압(PV)이 기준 전압(Vref) 이하인 경우(아니오), 비선택된 스트링들의 프리차지 단계는 턴온 프리차지 방식(PRE_to)으로 수행될 수 있다(S62). 예를 들면, 프리차지 컨트롤러(180A)는 턴온 프리차지 방식(PRE_to)에 따라 동작 코드(OPCD)를 출력할 수 있고, 전압 생성기(120)는 동작 코드(OPCD)에 응답하여 동작 전압들(Vop)을 출력할 수 있다. 워드 라인 전압 생성기(WLG)는 동작 코드(OPCD)에 응답하여 워드 라인들(WL)에 인가되는 패스 전압을 생성할 수 있다. 선택 라인 전압 생성기(STG)는 동작 코드(OPCD)에 응답하여 드레인 선택 라인들(DSL) 및 소스 선택 라인들(SSL)에 인가되는 양전압의 턴온 전압을 생성할 수 있다. 소스 라인 전압 생성기(SLG)는 동작 코드(OPCD)에 응답하여 소스 라인에(SL)에 인가되는 양전압의 프리차지 전압을 생성할 수 있다.
목표 전압(PV)이 기준 전압(Vref)보다 높은 경우(예), 비선택된 스트링들의 프리차지 단계는 GIDL 프리차지 방식(PRE_gidl)으로 수행될 수 있다(S63). 예를 들면, 프리차지 컨트롤러(180A)는 GIDL 프리차지 방식(PRE_gidl)에 따라 동작 코드(OPCD)를 출력할 수 있고, 전압 생성기(120)는 동작 코드(OPCD)에 응답하여 동작 전압들(Vop)을 출력할 수 있다. 워드 라인 전압 생성기(WLG)는 동작 코드(OPCD)에 응답하여 워드 라인들(WL)에 인가되는 패스 전압을 생성할 수 있다. 선택 라인 전압 생성기(STG)는 동작 코드(OPCD)에 응답하여 드레인 선택 라인들(DSL)에 인가되는 양전압의 턴온 전압을 생성하고, 소스 선택 라인들(SSL)에 인가되는 음전압을 생성할 수 있다. 소스 라인 전압 생성기(SLG)는 동작 코드(OPCD)에 응답하여 소스 라인에(SL)에 인가되는 양전압의 프리차지 전압을 생성할 수 있다.
단계 S62 또는 단계 S63에서 비선택된 스트링들의 채널 전압이 높아지면, 프로그램 단계가 수행될 수 있다(S64). 프로그램 단계에서는, 선택된 워드 라인에 프로그램 전압이 인가될 수 있다. 예를 들면, 워드 라인 전압 생성기(WLG)는 루프에 따라 다른 레벨을 가지는 프로그램 전압을 생성할 수 있다. 선택된 워드 라인에 프로그램 전압이 인가되면, 선택된 스트링들에 포함된 선택된 메모리 셀들의 문턱 전압이 높아질 수 있다.
선택된 워드 라인에 프로그램 전압이 일정 시간 동안 인가되면, 검증 단계가 수행될 수 있다(S65). 검증 단계에서는, 선택된 워드 라인에 검증 전압이 인가될 수 있다. 워드 라인 전압 생성기(WLG)는 선택된 메모리 셀들의 목표 전압에 따라 레벨이 가변되는 검증 전압을 생성할 수 있다.
검증 단계(S65)에서 선택된 메모리 셀들의 문턱 전압이 목표 전압 이상으로 높아진 것으로 판단되면, 선택된 메모리 셀들의 프로그램 동작은 종료될 수 있다.
도 7a 및 도 7b는 턴온 프리차지 방식을 설명하기 위한 도면들로써, 도 7a는 트랜지스터의 단면을 보여주고, 도 7b는 트랜지스터의 에너지 밴드를 보여준다.
도 7a 및 도 7b를 참조하면, 트랜지스터는 기판(SUB) 상에 형성된 게이트 절연막(GI), 게이트(GT), 기판(SUB) 내에 형성된 소스(source) 및 드레인(darin)을 포함할 수 있다. 소스에 프리차지 전압이 공급되고, 게이트(GT)에 양전압의 게이트 전압(+Vg)이 인가되면, 밸런스 밴드(Ev) 및 컨덕션 밴드(Ec)가 높아지고, 이로 인해 페르미 준위(Ef)도 높아진다. 기판(SUB)에 소스와 드레인을 전기적으로 연결하는 채널(CH)이 형성되므로, 소스에 공급된 프리차지 전압(Vpre)은 채널(CH)을 통해 드레인으로 전송될 수 있다. 기판(SUB)에 채널을 형성하기 위하여, 양전압의 게이트 전압(+Vg)은 트랜지스터의 문턱 전압보다 높아야 한다.
도 8은 턴온 프리차지 방식을 적용한 프로그램 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 프로그램 동작에서 수행되는 복수의 루프들 중에서 어느 하나의 루프의 동작 방법이 도시된다. 예를 들면, 하나의 루프가 T1 내지 T4 구간에서 수행된다고 가정하면, 프리차지 단계는 T1-T2 구간에서 수행될 수 있고, 프로그램 단계는 T2-T3 구간에서 수행될 수 있으며, 검증 단계는 T3-T4 구간에서 수행될 수 있다.
프리차지 단계가 시작되면(T1), 소스 라인(SL)에 프리차지 전압(Vpre)이 공급되고, 비트 라인들(BL)에는 프로그램 허용 전압(Val) 또는 프로그램 금지 전압(Vinh)이 공급될 수 있다. 소스 라인(SL)에 공급되는 프리차지 전압(Vpre)은 양전압을 가지며, T1 시점 이전부터 소스 라인(SL)에 공급될 수도 있다. 프로그램 허용 전압(Val)은 비트 라인들(BL) 중에서 선택된 비트 라인들에 공급되고, 프로그램 금지 전압(Vinh)은 비트 라인들(BL) 중에서 비선택된 비트 라인들에 공급될 수 있다. 프로그램 허용 전압(Val)은 0V 또는 음전압으로 설정될 수 있고, 프로그램 금지 전압(Vinh)은 양전압으로 설정될 수 있다. 비선택된 스트링들에 채널(channel)을 형성하기 위하여, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 패스 전압(Vpass)은 메모리 셀들을 턴온(turn on)시킬 수 있는 양전압으로 설정될 수 있다.
드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에는 턴온 전압(Von)이 인가될 수 있다. 턴온 전압(Von)은 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 턴온시킬 수 있는 양전압으로 설정될 수 있다. 예를 들면, 드레인 선택 라인(DSL)에 턴온 전압(Von)이 인가되면, 드레인 선택 라인(DSL)에 연결된 드레인 선택 트랜지스터에 채널(channel)이 형성될 수 있다. 채널이 형성되면 드레인 선택 트랜지스터가 턴온되므로, 비선택된 비트 라인에 공급된 프로그램 금지 전압(Vinh)이 비선택된 스트링들에 인가될 수 있다. 소스 선택 라인(SSL)에 턴온 전압(Von)이 인가되면, 소스 선택 라인(SSL)에 연결된 소스 선택 트랜지스터에 채널(channel)이 형성될 수 있다. 채널이 형성되면 소스 선택 트랜지스터가 턴온되므로, 소스 라인(SL)에 공급된 프리차지 전압(Vpre)이 비선택된 스트링들에 인가될 수 있다. 따라서, 비선택된 스트링들의 채널 전압(Vch)이 높아질 수 있다. 채널 전압이 프로그램 금지 전압(Vinh) 또는 프리차지 전압(Vpre)과 동일해지면, 드레인 선택 트랜지스터 및 소스 선택 트랜지스터가 턴오프되고, 이로 인해 비선택된 스트링들의 채널들은 플로팅(floating)될 수 있다. 채널들이 플로팅된 상태에서, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에 인가되는 패스 전압(Vpass)이 유지되면, 패스 전압(Vpass)과의 커플링으로 인해 채널들에 부스팅이 발생하여 채널 전압(Vch)은 더 높아질 수 있다.
프로그램 단계가 시작되면(T2), 선택된 워드 라인(Sel_WL)에 패스 전압(Vpass)보다 높은 프로그램 전압(Vpgm)이 인가될 수 있다. 프로그램 전압(Vpgm)이 선택된 워드 라인(Sel_WL)에 인가되면, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들 중 선택된 메모리 셀들의 문턱 전압이 높아질 수 있다. 비선택된 메모리 셀들은 높아진 채널 전압(Vch)에 의해 프로그램이 금지될 수 있다. 프로그램 전압(Vpgm)이 일정 시간 인가되면(T2’), 검증 단계가 시작되는 T3 이전까지 디스차지 동작이 수행될 수 있다(T2’-T3). 예를 들면, T2’ 시점에서 비트 라인들(BL) 및 소스 라인(SL)의 전압을 낮추기 위한 디스차지 동작이 수행될 수 있고, 이어서 드레인 선택 라인(DSL), 선택된 워드 라인(Sel_WL), 비선택된 워드 라인들(Unsel_WL) 및 소스 선택 라인(SSL)의 전압을 낮추기 위한 디스차지 동작이 수행될 수 있다. 디스차지 동작에 의해 채널 전압(Vch)도 낮아지므로, 선택된 스트링들 및 비선택된 스트링들에서 채널들은 초기화될 수 있다. 비트 라인들(BL), 소스 라인(SL), 드레인 선택 라인(DSL), 선택된 워드 라인(Sel_WL), 비선택된 워드 라인들(Unsel_WL) 및 소스 선택 라인(SSL)의 디스차지 시점은 T2’-T3 구간 내에서 변경될 수 있다.
검증 단계가 시작되면(T3), 비트 라인들(BL)에 프리차지 전압(Vpre)이 인가되고, 소스 라인(SL)은 접지될 수 있다(GND). 선택된 워드 라인(Sel_WL)에는 검증 전압(Vvf)이 인가되고, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 드레인 선택 라인(DSL)에는 양전압을 가지는 턴온 전압(Von)이 인가될 수 있다. 비트 라인들(BL)에 인가된 프리차지 전압(Vpre)에 의해, 채널 전압(Vch)은 높아질 수 있다. 이어서, 소스 선택 라인(SSL)에 양전압의 턴온 전압(Von)이 인가되면, 선택된 메모리 셀들의 문턱 전압에 따라 채널 전압(Vch)은 낮아지거나 이전 전압으로 유지될 수 있다. 예를 들면, 검증 전압(Vvf)보다 낮은 문턱 전압을 가지는 메모리 셀들의 스트링들에서는 채널 전압(Vch)은 낮아질 수 있고, 검증 전압(Vvf)과 같거나 검증 전압(Vvf)보다 높은 문턱 전압을 가지는 메모리 셀들의 스트링들에서는 채널 전압(Vch)은 이전 전압으로 유지될 수 있다. 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들이 턴온되므로, 비트 라인들(BL)의 전압도 채널 전압(Vch)에 따라 낮아지거나 이전 전압으로 유지될 수 있다.
도 9a 및 도 9b는 GIDL(gate induced drain leakage) 프리차지 방식을 설명하기 위한 도면으로써, 도 9a는 트랜지스터의 단면을 보여주고, 도 9b는 트랜지스터의 에너지 밴드를 보여준다.
도 9a 및 도 9b를 참조하면, 소스(source)에 프리차지 전압이 공급되고, 게이트(GT)에 음전압의 게이트 전압(-Vg)이 인가되면, 기판(SUB)의 에너지 대비 게이트(GT)의 에너지가 높아지므로, 기판(SUB)의 밸런스 밴드(Ev) 및 컨덕션 밴드(Ec)는 낮아진다. 게이트(GT)에 인가되는 게이트 전압(-Vg)이 낮아질수록 기판(SUB)의 밸런스 밴드(Ev) 및 컨덕션 밴드(Ec)가 낮아지는데, 밸런스 밴드(Ev)와 컨덕션 밴드(Ec)의 에너지 준위가 서로 유사한 부분이 발생한다. 이 경우, 밸런스 밴드(Ev)에 있는 전자(e)가 컨던션 밴드(Ec)로 이동할 수 있는 밴드 투 밴드 터널링(band to band tunneling)이 발생하여 전류가 흐를 수 있다.
다시 말하면, 소스(source)에 양전압이 인가된 상태에서 게이트(GT)에 충분한 음의 레벨을 가지는 게이트 전압(-Vg)이 인가되면, 소스(source) 영역의 공핍층(depletion layer; DP)이 게이트(GT)의 하부 방향으로 휘어질 수 있다. 공핍층(DP)과 게이트 절연막(GI) 사이의 기판(SUB)에 강한 전기장이 가해지면서 GIDL(gate induced drain leakage)이 발생할 수 있다. 따라서, 게이트(GT)에 0V 또는 약한 레벨의 음전압이 인가되면 트랜지스터는 턴오프 상태로 유지되지만, 게이트(GT)에 높은 레벨의 음전압이 인가되면 트랜지스터에 누설 전류가 발생하여 낮은 레벨의 프리차지 전압이 드레인(drain)으로 전달될 수 있다.
도 10은 GIDL 프리차지 방식을 적용한 프로그램 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 프로그램 동작에서 수행되는 복수의 루프들 중에서 어느 하나의 루프의 동작 방법이 도시된다. 예를 들면, 하나의 루프가 T1 내지 T4 구간에서 수행된다고 가정하면, 프리차지 단계는 T1-T2” 구간에서 수행될 수 있고, 프로그램 단계는 T2”-T3 구간에서 수행될 수 있으며, 검증 단계는 T3-T4 구간에서 수행될 수 있다.
프리차지 단계가 시작되면(T1), 소스 라인(SL)에 프리차지 전압(Vpre)이 공급되고, 비트 라인들(BL)에는 프로그램 허용 전압(Val) 또는 프로그램 금지 전압(Vinh)이 공급될 수 있다. 소스 라인(SL)에 공급되는 프리차지 전압(Vpre)은 양전압을 가지며, T1 시점 이전부터 소스 라인(SL)에 공급될 수도 있다. 프로그램 허용 전압(Val)은 비트 라인들(BL) 중에서 선택된 비트 라인들에 공급되고, 프로그램 금지 전압(Vinh)은 비트 라인들(BL) 중에서 비선택된 비트 라인들에 공급될 수 있다. 프로그램 허용 전압(Val)은 0V 또는 음전압으로 설정될 수 있고, 프로그램 금지 전압(Vinh)은 양전압으로 설정될 수 있다. 비선택된 스트링들에 채널(channel)을 형성하기 위하여, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 패스 전압(Vpass)은 메모리 셀들을 턴온(turn on)시킬 수 있는 양전압으로 설정될 수 있다.
드레인 선택 라인(DSL)에는 턴온 전압(Von)이 인가될 수 있다. 턴온 전압(Von)은 드레인 선택 트랜지스터를 턴온시킬 수 있는 양전압으로 설정될 수 있다. 예를 들면, 드레인 선택 라인(DSL)에 턴온 전압(Von)이 인가되면, 드레인 선택 라인(DSL)에 연결된 드레인 선택 트랜지스터에 채널(channel)이 형성될 수 있다. 채널이 형성되면 드레인 선택 트랜지스터가 턴온되므로, 비선택된 비트 라인에 공급된 프로그램 금지 전압(Vinh)이 비선택된 스트링들에 인가될 수 있다.
소스 선택 라인(SSL)에는 0V 보다 낮은 음전압(Vneg)이 인가될 수 있다. 음전압(Vneg)은 소스 선택 트랜지스터에서 GIDL(gate induced drain leakage)이 발생할 수 있는 음의 레벨을 가질 수 있다. GIDL에 의해 채널 전압(Vch)이 높아지는 데 걸리는 시간은 턴온 프리차지 방식보다 길 수 있다. 따라서, GIDL 프리차지 방식이 적용된 루프에서 프리차지 단계가 수행되는 시간(T1-T2”)은 턴온 프리차지 방식이 적용된 루프의 프리차지 단계(T1-T2)보다 길다. 다만, GIDL 프리차지 방식에서는, 채널 전압(Vch)이 서서히 높아지기 때문에, 메모리 셀들에 높은 전압차가 가해지지 않는다. 따라서, 프로그램 동작 시 디스터브 발생이 감소할 수 있다.
프로그램 단계가 시작되면(T2”), 선택된 워드 라인(Sel_WL)에 패스 전압(Vpass)보다 높은 프로그램 전압(Vpgm)이 인가될 수 있다. 프로그램 전압(Vpgm)이 선택된 워드 라인(Sel_WL)에 인가되면, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀들 중 선택된 메모리 셀들의 문턱 전압이 높아질 수 있다. 비선택된 메모리 셀들은 높아진 채널 전압(Vch)에 의해 프로그램이 금지될 수 있다. 프로그램 전압(Vpgm)이 일정 시간 인가되면(T2’), 검증 단계가 시작되는 T3 이전까지 디스차지 동작이 수행될 수 있다(T2’-T3). 예를 들면, T2’ 시점에서 비트 라인들(BL) 및 소스 라인(SL)의 전압을 낮추기 위한 디스차지 동작이 수행될 수 있고, 이어서 드레인 선택 라인(DSL), 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)의 전압을 낮추기 위한 디스차지 동작이 수행될 수 있다. 소스 선택 라인(SSL)에는 음전압(Vneg)이 인가되므로, 디스차지 동작이 수행되는 동안(T2’-T3), 소스 선택 라인(SSL)에 인가되는 전압은 음전압(Vneg)에서 0V까지 높아질 수 있다.
디스차지 동작에 의해 채널 전압(Vch)도 낮아지므로, 선택된 스트링들 및 비선택된 스트링들에서 채널들은 초기화될 수 있다. 비트 라인들(BL), 소스 라인(SL), 드레인 선택 라인(DSL), 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)의 디스차지 시점과, 소스 선택 라인(SSL)의 전압을 높이는 시점은 T2’-T3 구간 내에서 변경될 수 있다.
검증 단계가 시작되면(T3), 비트 라인들(BL)에 프리차지 전압(Vpre)이 인가되고, 소스 라인(SL)은 접지될 수 있다. 선택된 워드 라인(Sel_WL)에는 검증 전압(Vvf)이 인가되고, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 드레인 선택 라인(DSL)에는 양전압을 가지는 턴온 전압(Von)이 인가될 수 있다. 비트 라인들(BL)에 인가된 프리차지 전압(Vpre)에 의해, 채널 전압(Vch)은 높아질 수 있다. 이어서, 소스 선택 라인(SSL)에 양전압의 턴온 전압(Von)이 인가되면, 선택된 메모리 셀들의 문턱 전압에 따라 채널 전압(Vch)은 낮아지거나 이전 전압으로 유지될 수 있다. 예를 들면, 검증 전압(Vvf)보다 낮은 문턱 전압을 가지는 메모리 셀들의 스트링들에서는 채널 전압(Vch)은 낮아질 수 있고, 검증 전압(Vvf)과 같거나 검증 전압(Vvf)보다 높은 문턱 전압을 가지는 메모리 셀들의 스트링들에서는 채널 전압(Vch)은 이전 전압으로 유지될 수 있다. 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들이 턴온되므로, 비트 라인들(BL)의 전압도 채널 전압(Vch)에 따라 낮아지거나 이전 전압으로 유지될 수 있다.
도 11은 GIDL 프리차지 방식이 적용되는 시간을 설명하기 위한 도면이다.
도 11을 참조하면, 선택된 페이지의 프로그램 동작의 동작 시간을 단축시키고, 디스터브의 발생을 감소시키기 위하여, 프로그램 동작 시 턴온 프리차지 방식(PRE_to) 및 GIDL 프리차지 방식(PRE_gidl)이 선택적으로 적용될 수 있다. 예를 들면, 프로그램 동작 초기에는 프로그램 전압이 낮기 때문에 디스터브가 발생하기가 어렵다. 따라서, 프로그램 동작 초기에는 프로그램 동작에 걸리는 시간을 단축하기 위하여 턴온 프리차지 방식(PRE_to)이 적용될 수 있고, 프로그램 동작 후기에는 디스터브의 발생을 감소시키기 위하여 GIDL 프리차지 방식(PRE_gidl)이 적용될 수 있다.
GIDL 프리차지 방식이 적용되는 시간은 도 6을 참조하여 설명된 실시 예와 같이, 기준 전압(Vref)에 따라 결정될 수 있으나, 프로그램 상태들 중에서 가장 높은 프로그램 상태의 프로그램 동작에서만 GIDL 프리차지 방식이 적용될 수도 있다. 예를 들면, 제7 프로그램 상태가 가장 높은 프로그램 상태이고, 제7 프로그램 상태에 대응되는 검증 전압이 제7 검증 전압(7Vvf)이라고 가정한다. 이 경우, 제6 검증 전압(6Vvf)이 사용되더라도, 제7 검증 전압(7Vvf)이 처음 사용되는 루프(L101)부터 GIDL 프리차지 방식이 적용될 수 있다. 또 다른 예로, 제7 검증 전압(7Vvf)만 사용되기 시작하는 루프(L102)부터 GIDL 프리차지 방식이 적용될 수 있다. GIDL 프리차지 방식이 적용되기 이전가까지는 루프들에 턴온 프리차지 방식(PRE_to)이 적용될 수 있다.
도 12는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 카드 시스템(3000)은 컨트롤러(3100), 메모리 장치(3200), 및 커넥터(3300)를 포함한다.
컨트롤러(3100)는 메모리 장치(3200)와 연결된다. 컨트롤러(3100)는 메모리 장치(3200)를 접속(access)하도록 구성된다. 예를 들어, 컨트롤러(3100)는 메모리 장치(3200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 컨트롤러(3100)는 메모리 장치(3200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예를 들면, 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(3300)는 상술한 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(3200)는 복수의 메모리 셀들을 포함할 수 있으며, 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다. 따라서, 메모리 장치(3200)는 턴온 프리차지 방식 및 GIDL 프리차지 방식을 선택적으로 적용하여 프로그램 동작을 수행할 수 있다.
컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 저장 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고 받고, 전원 커넥터(4002)를 통해 전원을 입력 받는다. SSD(4200)는 컨트롤러(4210), 복수의 메모리 장치들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 메모리 장치들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
복수의 메모리 장치들(4221~422n)은 데이터를 저장하도록 구성된 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 장치들(4221~422n) 각각은 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다. 따라서, 복수의 메모리 장치들(4221~422n) 각각은 턴온 프리차지 방식 및 GIDL 프리차지 방식을 선택적으로 적용하여 프로그램 동작을 수행할 수 있다. 복수의 메모리 장치들(4221~422n)은 채널들(CH1~CHn)을 통해 컨트롤러(4210)와 통신할 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 메모리 장치들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 메모리 장치들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 전압 생성기 130: 로우 디코더 그룹
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로 170: 주변 회로
180: 제어 회로 180A: 프리차지 컨트롤러
WLG: 워드 라인 전압 생성기 STG: 선택 라인 전압 생성기
SLG: 소스 라인 전압 생성기

Claims (22)

  1. 비트 라인들 및 소스 라인 사이에 연결된 제1 선택 트랜지스터들, 메모리 셀들 및 제2 선택 트랜지스터들을 포함하는 메모리 블록;
    상기 메모리 셀들의 프로그램 동작을 모니터링하고, 모니터링 결과에 따라 상기 메모리 블록에 포함된 스트링들 중 비선택된 스트링들의 프리차지 방식을 변경하도록 구성된 프리차지 회로; 및
    상기 프리차지 회로에서 선택된 상기 프리차지 방식에 따라 상기 제2 선택 트랜지스터들에 연결된 제2 선택 라인에 인가될 양전압 또는 음전압을 생성하도록 구성된 선택 라인 전압 생성기를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 프리차지 회로는,
    상기 프로그램 동작 시 상기 메모리 셀들의 목표 전압들을 모니터링하고,
    상기 목표 전압들 중 선택된 목표 전압과 기준 전압을 서로 비교하고,
    비교 결과에 따라 상기 프리차지 방식을 변경하도록 구성된 메모리 장치.
  3. 제2항에 있어서,
    상기 기준 전압은 상기 목표 전압들 중 중간 전압보다 높은 전압에서 설정되는 메모리 장치.
  4. 제2항에 있어서, 상기 프리차지 회로는,
    상기 선택된 목표 전압이 상기 기준 전압 이하면,
    상기 제2 선택 라인에 상기 양전압이 인가되도록 상기 선택 라인 전압 생성기를 제어하는 메모리 장치.
  5. 제2항에 있어서, 상기 프리차지 회로는,
    상기 선택된 목표 전압이 상기 기준 전압보다 높으면,
    상기 제2 선택 라인에 상기 음전압이 인가되도록 상기 선택 라인 전압 생성기를 제어하는 메모리 장치.
  6. 제1항에 있어서, 상기 선택 라인 전압 생성기는,
    상기 프리차지 회로의 제어에 따라, 상기 제1 선택 트랜지스터들에 연결된 제1 선택 라인에 인가될 상기 양전압을 생성하도록 구성된 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 셀들에 연결된 워드 라인들에 인가될 전압을 생성하도록 구성된 워드 라인 전압 생성기; 및
    상기 소스 라인에 인가될 전압을 생성하도록 구성된 소스 라인 전압 생성기를 더 포함하는 메모리 장치.
  8. 제7항에 있어서, 상기 워드 라인 전압 생성기는,
    상기 워드 라인들 중 선택된 워드 라인에 인가될 프로그램 전압 또는 검증 전압을 생성하고,
    상기 워드 라인들 중 비선택된 워드 라인들에 인가될 패스 전압을 생성하도록 구성된 메모리 장치.
  9. 제7항에 있어서, 상기 워드 라인 전압 생성기는,
    상기 비선택된 스트링들을 프리차지할 때, 상기 워드 라인들에 인가될 패스 전압을 생성하도록 구성된 메모리 장치.
  10. 제7항에 있어서, 상기 소스 라인 전압 생성기는,
    상기 비선택된 스트링들을 프리차지할 때, 상기 소스 라인에 인가될 프리차지 전압을 생성하도록 구성된 메모리 장치.
  11. 비트 라인들 및 소스 라인 사이에 연결된 선택된 스트링들 및 비선택된 스트링들을 포함하는 메모리 블록;
    상기 소스 라인에 프리차지 전압을 인가하도록 구성된 소스 라인 전압 생성기;
    상기 선택된 스트링들 및 상기 비선택된 스트링들에 연결되고, 상기 비트 라인들에 인접한 제1 선택 라인과 상기 소스 라인에 인접한 제2 선택 라인에 양전압 또는 음전압을 인가하도록 구성된 선택 라인 전압 생성기를 포함하고,
    상기 선택 라인 전압 생성기는,
    상기 선택된 스트링들에 포함된 선택된 메모리 셀들의 목표 전압이 기준 전압 이하일 때, 상기 비선택된 스트링들을 프리차지하기 위하여 상기 제2 선택 라인에 상기 양전압을 인가하고,
    상기 목표 전압이 상기 기준 전압보다 높을 때, 상기 비선택된 스트링들을 프리차지하기 위하여 상기 제2 선택 라인에 상기 음전압을 인가하도록 구성된 메모리 장치.
  12. 제11항에 있어서,
    상기 목표 전압과 상기 기준 전압을 서로 비교하고, 비교 결과에 따라 상기 선택 라인 전압 생성기를 제어하도록 구성된 프리차지 컨트롤러를 더 포함하는 메모리 장치.
  13. 제11항에 있어서,
    상기 비트 라인들 중, 상기 선택된 스트링들에 연결된 비트 라인들에 프로그램 허용 전압을 인가하고, 상기 비선택된 스트링들에 연결된 비트 라인들에 프로그램 금지 전압을 인가하도록 구성된 페이지 버퍼들을 더 포함하는 메모리 장치.
  14. 선택된 스트링들 및 비선택된 스트링들에 포함된 메모리 셀들 중 선택된 메모리 셀들의 목표 전압과 기준 전압을 서로 비교하는 단계;
    상기 목표 전압이 상기 기준 전압 이하면 상기 비선택된 스트링들에 포함된 선택 트랜지스터들을 턴온시켜 소스 라인에 공급된 프리차지 전압을 상기 비선택된 스트링들에 전송하고, 상기 목표 전압이 상기 기준 전압보다 높으면 상기 선택 트랜지스터들의 누설 전류를 사용하여 상기 소스 라인에 공급된 상기 프리차지 전압을 상기 비선택된 스트링들에 전송하는 단계; 및
    상기 선택된 메모리 셀들을 프로그램하는 단계를 포함하는 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 기준 전압은 상기 선택된 메모리 셀들의 복수의 목표 전압들 중 중간 전압보다 높은 전압에서 설정되는 메모리 장치의 동작 방법.
  16. 제14항에 있어서,
    상기 선택 트랜지스터들을 턴온시키기 위하여, 상기 선택 트랜지스터들에 연결된 선택 라인에 양전압이 인가되는 메모리 장치의 동작 방법.
  17. 제14항에 있어서,
    상기 선택 트랜지스터들의 상기 누설 전류를 사용하기 위하여, 상기 선택 트랜지스터들에 연결된 선택 라인에 음전압이 인가되는 메모리 장치의 동작 방법.
  18. 제14항에 있어서, 상기 선택된 메모리 셀들을 프로그램하는 단계는,
    상기 선택된 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 인가하는 단계; 및
    상기 선택된 메모리 셀들을 제외한 비선택된 메모리 셀들에 연결된 비선택된 워드 라인들에 패스 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  19. 제14항에 있어서,
    상기 선택된 메모리 셀들을 프로그램하는 단계 이후에,
    상기 선택된 메모리 셀들의 문턱 전압을 검증하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  20. 선택된 페이지에 포함된 메모리 셀들 중 제1 메모리 셀들을 제1 내지 제N 프로그램 상태들로 프로그램하는 단계;
    상기 메모리 셀들 중 제2 메모리 셀들을 제N+1 프로그램 상태로 프로그램하는 단계;
    상기 제1 메모리 셀들의 프로그램 동작 시, 프리차지 전압이 공급된 소스 라인과 비선택된 스트링들 사이에 연결된 선택 트랜지스터들에 양전압을 인가하여 상기 비선택된 스트링들을 프리차지하는 단계; 및
    상기 제2 메모리 셀들의 프로그램 동작 시, 상기 선택 트랜지스터들에 음전압을 인가하여 상기 비선택된 스트링들을 프리차지하는 단계를 포함하는 메모리 장치의 동작 방법.
  21. 제20항에 있어서,
    상기 제1 내지 제N+1 프로그램 상태들 중,
    상기 제1 프로그램 상태는 가장 낮은 문턱 전압을 가지는 프로그램 상태이고,
    상기 제N+1 프로그램 상태는 가장 높은 문턱 전압을 가지는 프로그램 상태인 메모리 장치의 동작 방법.
  22. 제20항에 있어서,
    상기 제1 메모리 셀들의 상기 프로그램 동작과 상기 제2 메모리 셀들의 상기 프로그램 동작에서 상기 비선택된 스트링들이 프리차지될 때, 선택된 스트링들은 디스차지되는 메모리 장치의 동작 방법.
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