KR20230166442A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 비트 라인들 및 소스 라인 사이에 형성된 스트링들을 포함하는 메모리 블록; 및 상기 스트링들 중 선택된 스트링에 포함된 선택된 메모리 셀의 리드(read) 동작을 수행하도록 구성된 주변 회로를 포함하고, 상기 주변 회로는, 상기 리드 동작의 셋업 단계에서, 상기 비트 라인들에 제1 프리차지 전압을 인가하여 상기 스트링들의 채널들의 전압을 높이고, 상기 리드 동작의 리드 단계에서, 상기 비트 라인들에 상기 제1 프리차지 전압보다 낮은 제2 프리차지 전압을 인가하고, 상기 리드 동작의 디스차지 단계에서, 상기 비트 라인들을 디스차지하도록 구성된 페이지 버퍼들을 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method of the memory device}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로 3차원 구조를 가지는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이(memory cell array)와, 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로(peripheral circuit)을 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 복수의 메모리 셀들 각각은 복수의 메모리 셀들을 포함할 수 있다.
주변 회로는 외부의 컨트롤러(controller)로부터 전송된 커맨드에 응답하여 메모리 장치의 전체 동작을 제어하는 컨트롤 회로(control circuit)와, 컨트롤 회로의 제어에 따라 프로그램, 리드 또는 소거 동작을 실행하도록 구성된 회로들을 포함할 수 있다.
메모리 장치의 대용량화 및 경량화를 위하여, 메모리 장치의 집적도가 증가하고 있다. 메모리 장치의 집적도가 증가하면, 메모리 장치를 구성하는 소자들, 예를 들면 트랜지스터들 및 배선들의 사이즈와 간격이 감소한다. 이처럼 소자들의 사이즈 및 간격이 감소하면, 서로 인접한 소자들 사이의 전기적인 영향이 증가하므로, 프로그램, 리드 또는 소거 동작 시 메모리 장치의 신뢰도가 저하될 수 있다.
본 발명의 실시예는 메모리 장치의 리드 동작 시, 스트링들의 채널 부스팅 레벨을 높임으로써, 리드 동작의 신뢰도를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 비트 라인들 및 소스 라인 사이에 형성된 스트링들을 포함하는 메모리 블록; 및 상기 스트링들 중 선택된 스트링에 포함된 선택된 메모리 셀의 리드(read) 동작을 수행하도록 구성된 주변 회로를 포함하고, 상기 주변 회로는, 상기 리드 동작의 셋업 단계에서, 상기 비트 라인들에 제1 프리차지 전압을 인가하여 상기 스트링들의 채널들의 전압을 높이고, 상기 리드 동작의 리드 단계에서, 상기 비트 라인들에 상기 제1 프리차지 전압보다 낮은 제2 프리차지 전압을 인가하고, 상기 리드 동작의 디스차지 단계에서, 상기 비트 라인들을 디스차지하도록 구성된 페이지 버퍼들을 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 비트 라인들에 제1 프리차지 전압을 인가하여 채널 전압을 높이는 단계; 상기 채널 전압이 높아지면, 상기 비트 라인들에 상기 제1 프리차지 전압보다 낮은 제2 프리차지 전압을 인가하는 단계; 상기 비트 라인들과 소스 라인 사이에 배열된 워드 라인들 중 선택된 워드 라인에 리드 전압을 인가하는 단계; 및 상기 비트 라인들 및 상기 워드 라인들을 디스차지하는 단계를 포함한다.
본 기술은 메모리 장치에서 수행되는 리드 동작의 신뢰도를 개선할 수 있다.
도 1은 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이 및 주변 회로의 배치를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 4는 메모리 장치에 포함된 스트링의 구조를 설명하기 위한 도면이다.
도 5a 및 도 5b는 도 4에 도시된 드레인 선택 트랜지스터들의 턴온 또는 턴오프 동작을 설명하기 위한 도면들이다.
도 6a 및 도 6b는 도 4에 도시된 소스 선택 트랜지스터들의 턴온 또는 턴오프 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 제1 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 제2 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 제4 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(190)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 프로그램 방식에 따라, 복수의 메모리 셀들은 1 비트 또는 2 비트 이상의 멀티 비트의 데이터를 저장할 수 있다. 복수의 메모리 셀들은 복수의 메모리 셀 스트링들을 구성할 수 있다. 예를 들면, 메모리 셀 스트링들 각각은 채널막을 통해 직렬로 연결된 복수의 메모리 셀들을 포함할 수 있다. 채널막은 복수의 비트 라인들(BL)과 소스 라인(source line) 사이에 연결될 수 있다.
주변 회로(190)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation)과, 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 그리고 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 주변 회로(190)는 로우 디코더(120), 전압 생성 회로(130), 소스 라인 드라이버(140), 컨트롤 회로(150), 페이지 버퍼 그룹(160), 컬럼 디코더(170) 및 입출력 회로(180)를 포함할 수 있다.
로우 디코더(120)는 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)에 전달할 수 있다.
전압 생성 회로(130)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
소스 라인 드라이버(140)는 소스 라인 제어신호(SL_S)에 응답하여 소스 라인 드라이버(140)로부터 공급된 소스 전압(Vsl)을 메모리 셀 어레이(110)에 연결된 소스 라인으로 전송하거나, 소스 라인을 플로팅(floating)할 수 있다. 소스 전압(Vsl)은 0V 이거나, 0V 보다 높은 양전압이거나, 0V 보다 낮은 음전압일 수 있다. 소스 라인 드라이버(140)는 소스 라인에 소스 전압(Vsl)을 전송하는 트랜지스터를 턴오프하여 소스 라인을 플로팅할 수 있다.
컨트롤 회로(150)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스 라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
페이지 버퍼 그룹(160)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어신호(PB_S)에 응답하여 복수의 비트 라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼들은 리드 동작 시 복수의 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
컬럼 디코더(170)는 컬럼 어드레스(CADD)에 응답하여, 입출력 회로(180)로부터 입력된 데이터(DATA)를 페이지 버퍼 그룹(160)에 전송하거나, 페이지 버퍼 그룹(160)에 저장된 데이터(DATA)를 입출력 회로(180)에 전송할 수 있다. 컬럼 디코더(170)는 컬럼 라인들(CLL)을 통해 입출력 회로(180)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(170)는 데이터 라인들(DTL)을 통해 페이지 버퍼 그룹(160)과 데이터(DATA)를 주고 받을 수 있다.
입출력 회로(180)는 메모리 장치(100)의 외부 장치(예를 들어, 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 컨트롤 회로(150)에 전달할 수 있고, 프로그램 동작 시 외부 장치로부터 전달받은 데이터를 수신할 수 있고, 리드 동작 시 선택된 메모리 셀들로부터 리드된 데이터를 외부 장치에게 출력할 수 있다.
도 2는 메모리 셀 어레이 및 주변 회로의 배치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 주변 회로(190) 및 메모리 셀 어레이(110)를 포함할 수 있다. 주변 회로(190)는 기판의 상부에 배치될 수 있고, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 배치될 수 있다. 메모리 셀 어레이(110)는 제1 내지 제j 메모리 블록들(BLK1~BLKj)을 포함할 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj)의 상부에는 복수의 비트 라인들(BL)이 배치될 수 있다.
복수의 비트 라인들(BL)은 X 방향을 따라 서로 이격되어 배열될 수 있으며, Y 방향을 따라 연장될 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 Y 방향을 따라 서로 이격되어 배열될 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 서로 동일하게 구성될 수 있으므로, 제1 메모리 블록(BLK1)을 예를 들어 구체적으로 설명하면 다음과 같다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 제1 메모리 블록(BLK1)은 제1 내지 제n 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 스트링들(ST)을 포함한다. 제1 내지 제n 비트 라인들(BL1~BLn)이 Y 방향을 따라 연장되고, X 방향을 따라 서로 이격되어 배열되므로, 스트링들(ST)도 X, Y 방향을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 비트 라인(BL1)과 소스 라인(SL) 사이에 스트링들(ST)이 연결될 수 있고, 제2 비트 라인(BL2)과 소스 라인(SL) 사이에 스트링들(ST)이 배열될 수 있다. 이러한 방식으로, 제n 비트 라인(BLn)과 소스 라인(SL) 사이에 스트링들(ST)이 배열될 수 있다. 스트링들(ST)은 Z 방향을 따라 연장될 수 있다.
제n 비트 라인(BLn)에 연결된 스트링들(ST) 중 어느 하나의 스트링(ST)을 예를 들어 설명하면, 스트링(ST)은 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3), 제1 내지 제i 메모리 셀들(MC1~MCi) 및 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)을 포함할 수 있다. 도 3에 도시된 제1 메모리 블록(BLK1)은 메모리 블록의 구조를 설명하기 위한 도면이므로, 스트링들(ST)에 포함된 소스 선택 트랜지스터들, 메모리 셀들 및 드레인 선택 트랜지스터들의 개수는 메모리 장치에 따라 변경될 수 있다.
서로 다른 스트링들에 포함된 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3)의 게이트들은 제1 및 제2 소스 선택 라인들(SSL1, SSL2)에 연결될 수 있고, 제1 내지 제i 메모리 셀들(MC1~MCi)의 게이트들은 제1 내지 제i 워드 라인들(WL1~WLi)에 연결될 수 있으며, 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL1~DSL4)에 연결될 수 있다.
제1 메모리 블록(BLK1)에 연결된 라인들을 더욱 구체적으로 설명하면, X, Z 방향을 따라 배열된 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3)은 서로 동일한 소스 선택 라인에 연결될 수 있고, Y 방향을 따라 배열된 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3)은 서로 분리된 소스 선택 라인들에 연결될 수 있다. 예를 들면, Y 방향으로 배열된 제1 소스 선택 트랜지스터들(SST1) 중에서 일부는 제1 소스 선택 라인(SSL1)에 연결될 수 있고, 나머지는 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 제2 소스 선택 라인(SSL2)은 제1 소스 선택 라인(SSL1)으로부터 분리된 라인이다. 따라서, 제1 소스 선택 라인(SSL1)에 인가되는 전압은 제2 소스 선택 라인(SSL2)에 인가되는 전압과 다를 수 있다. 이러한 방식으로, 제2 및 제3 소스 선택 트랜지스터들(SST2, SST3)의 일부는 제1 소스 선택 라인(SSL1)에 연결될 수 있고, 나머지는 제2 소스 선택 라인(SSL2)에 연결될 수 있다.
제1 내지 제i 메모리 셀들(MC1~MCi) 중에서 서로 동일한 층에 형성된 메모리 셀들은 동일한 워드 라인에 연결될 수 있다. 예를 들면, 서로 다른 스트링들(ST)에 포함된 제1 메모리 셀들(MC1)은 제1 워드 라인(WL1)에 공통으로 연결될 수 있고, 서로 다른 스트링들(ST)에 포함된 제i 메모리 셀들(MCi)은 제i 워드 라인(WLi)에 공통으로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함되고 서로 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 페이지(page; PG)가 된다. 예를 들면, 제1 드레인 선택 라인(DSL1)에 연결된 스트링들(ST)에서 제1 메모리 셀들(MC1)은 제1 페이지(PG1)가 될 수 있고, 제2 드레인 선택 라인(DSL2)에 연결된 스트링들(ST)에서 제1 메모리 셀들(MC1)은 제2 페이지(PG2)가 될 수 있다.
서로 다른 스트링들(ST)에 포함된 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)은 서로 분리된 드레인 선택 라인들에 연결될 수 있다. 구체적으로 설명하면, X 방향을 따라 배열된 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3) 각각은 서로 동일한 드레인 선택 라인에 연결되고, Y 방향을 따라 배열된 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)은 서로 분리된 드레인 선택 라인들에 연결될 수 있다. 예를 들면, 제1 드레인 선택 트랜지스터들(DST1) 중에서 일부는 제1 드레인 선택 라인(DSL1)에 연결될 수 있고, 나머지는 제2 드레인 선택 라인(DSL2)에 연결될 수 있다. 제2 드레인 선택 라인(DSL2)은 제1 드레인 선택 라인(DSL1)과 분리된 라인이다. 따라서, 제1 드레인 선택 라인(DSL1)에 인가되는 전압은 제2 드레인 선택 라인(DSL2)에 인가되는 전압과 다를 수 있다. 이러한 방식으로, 제2 드레인 선택 트랜지스터들(DST2)의 일부는 제1 드레인 선택 라인(DSL1)에 연결될 수 있고, 나머지는 제2 드레인 선택 라인(DSL2)에 연결될 수 있다. 제3 드레인 선택 트랜지스터들(DST3)의 일부는 제1 드레인 선택 라인(DSL1)에 연결될 수 있고, 나머지는 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
프로그램 또는 리드 동작 시, 선택된 스트링들(ST)은 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3) 중 선택된 드레인 선택 라인(Sel_DSL)에 의해 결정될 수 있다. 서로 다른 페이지들은 드레인 선택 라인들에 인가되는 전압에 의해 결정될 수 있다. 예를 들면, 제1 드레인 선택 라인(DSL1)이 선택된 드레인 선택 라인(Sel_DSL)이고 제2 드레인 선택 라인(DSL2)이 비선택된 드레인 선택 라인(Unsel_DSL)으로 지정된 경우, 제1 페이지(PG1)는 선택된 페이지(Sel_PG)가 되고 제2 페이지(PG2)는 비선택된 페이지(Unsel_PG)가 될 수 있다. 선택된 페이지(Sel_PG)에 연결된 스트링들(ST)이 선택된 스트링들이 될 수 있다. 선택된 페이지는 프로그램 동작에서 프로그램 대상으로 선택된 페이지를 의미하고, 비선택된 페이지는 선택된 페이지의 프로그램 동작 시 프로그램되지 않는 페이지를 의미한다.
도 4는 메모리 장치에 포함된 스트링의 구조를 설명하기 위한 도면이다.
도 4를 참조하면, 하부 구조체(UDS) 상에 소스 라인(SL)이 형성될 수 있고, 소스 라인(SL) 상에 적층 구조체(STK)가 형성될 수 있다. 하부 구조체(UDS)는 기판(substrate) 또는 주변 회로(peripheral circuit)일 수 있다. 소스 라인(SL)은 도전 물질로 형성될 수 있다. 예를 들면, 소스 라인(SL)은 폴리 실리콘으로 형성될 수 있다. 적층 구조체(STK)는 게이트 라인들(GL)과 게이트 라인들(GL) 사이에 형성된 절연막들(ISL)을 포함할 수 있다. 게이트 라인들(GL)은 제1 소스 라인들(SSL1), 제1 내지 제i 워드 라인들(WL1~WLi) 및 제1 드레인 선택 라인들(DSL1)을 포함할 수 있다. 게이트 라인들(GL)은 도전 물질로 형성될 수 있다. 예를 들면, 게이트 라인들(GL)은 텅스텐(W), 몰리브덴(Mo), 코발트(Co) 또는 니켈(Ni) 등의 도전 물질이나, 실리콘(Si) 또는 폴리실리콘(Poly-Si) 등의 반도체 물질로 형성될 수 있으며, 이 외에도 다양한 금속 물질로 형성될 수 있다. 절연막들(ISL)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 예를 들면, 게이트 라인들(GL) 중 소스 라인(SL)에 인접한 라인들의 일부는 제1 소스 선택 라인들(SSL1)이 될 수 있고, 제1 소스 선택 라인들(SSL1)의 상부에 적층된 게이트 라인들(GL)의 일부는 제1 내지 제i 워드 라인들(WL1~WLi)이 될 수 있으며, 제i 워드 라인(WLi)의 상부에 형성된 게이트 라인들(GL)은 제1 드레인 선택 라인들(DSL1)이 될 수 있다.
스트링(ST)은 적층 구조체(STK)를 관통하는 셀 플러그(cell plug; CPL)로 이루어질 수 있다. 셀 플러그(CPL)는 블로킹막(blocking layer; BX), 전하 트랩막(charge trap layer; CT), 터널 절연막(tunnel isolation layer; TX), 채널막(channel layer; CH), 코어 필라(core pillar; CP) 및 캡핑막(capping layer; CAP)을 포함할 수 있다. 예를 들면, 블로킹막(BX)은 적층 구조체(STK)를 관통하는 원통 형태로 형성될 수 있으며, 산화막 또는 실리콘 산화막으로 형성될 수 있다. 전하 트랩막(CT)은 블로킹막(BX)의 내측벽을 따라 원통 형태로 형성될 수 있으며, 질화막으로 형성될 수 있다. 터널 절연막(TX)은 전하 트랩막(CT)의 내측벽을 따라 원통 형태로 형성될 수 있으며, 산화막 또는 실리콘 산화막으로 형성될 수 있다. 채널막(CH)은 터널 절연막(TX)의 내측벽을 따라 원통 형태로 형성될 수 있으며, 폴리 실리콘으로 형성될 수 있다. 코어 필라(CP)는 채널막(CH)의 내부를 채우는 원기둥 형태로 형성될 수 있으며, 산화막 또는 실리콘 산화막과 같은 절연 물질로 형성될 수 있다. 캡핑막(CAP)은 코어 필라(CP)의 상부에 형성될 수 있으며, 도전 물질로 형성될 수 있다. 예를 들면, 코어 필라(CP)의 상부에 캡핑막(CAP)이 형성되는 경우, 코어 필라(CP)의 상면의 높이는 채널막(CH)의 상면의 높이보다 낮게 형성될 수 있고, 캡핑막(CAP)은 채널막(CH)으로 둘러싸인 코어 필라(CP)의 상부 영역에 형성될 수 있다.
셀 플러그(CPL)의 상부에는 비트 라인 콘택(BC) 및 비트 라인(BL)이 형성될 수 있다. 예를 들면, 비트 라인 콘택(BC)은 도전 물질로 형성될 수 있으며, 셀 플러그(CPL)에 포함된 채널막(CH)에 접할 수 있다. 비트 라인(BL)은 비트 라인 콘택(BC)의 상부에 형성될 수 있으며, 도전 물질로 형성될 수 있다.
상술한 메모리 장치의 동작 방법을 설명하면 다음과 같다.
도 5a 및 도 5b는 도 4에 도시된 드레인 선택 트랜지스터들의 턴온 또는 턴오프 동작을 설명하기 위한 도면들이다.
도 5a를 참조하면, 제1 드레인 선택 라인들(DSL1)에 턴오프 전압(Voff)이 인가되면 드레인 선택 트랜지스터들이 턴오프 되고(OFF), 드레인 선택 트랜지스터들의 채널막(CH)에는 채널(channel)이 형성되지 않는다. 채널막(CH)에 채널이 형성되지 않으면, 드레인 선택 트랜지스터들의 채널막(CH) 내에서 전류가 흐를 수 있는 전류 패스(current path; 51)가 형성되지 않는다. 따라서, 비트 라인(BL)과 메모리 셀들의 채널막(CH)은 전기적으로 차단될 수 있다. 이로 인해, 비트 라인(BL)에 인가된 프리차지 전압(Vpr)은 드레인 선택 트랜지스터들의 상부에 형성된 채널막(CH)까지 인가되고, 메모리 셀들의 채널막(CH)까지는 전송되지 못한다.
도 5b를 참조하면, 제1 드레인 선택 라인들(DSL1)에 턴온 전압(Von)이 인가되면 드레인 선택 트랜지스터들이 턴온 되고(ON), 드레인 선택 트랜지스터들의 채널막(CH)에 채널(channel)이 형성될 수 있다. 채널막(CH)에 채널이 형성되면, 드레인 선택 트랜지스터들의 채널막(CH) 내에서 전류가 흐를 수 있는 전류 패스(current path; 51)가 형성될 수 있다. 따라서, 비트 라인(BL)과 메모리 셀들의 채널막(CH)은 드레인 선택 트랜지스터들의 채널막(CH)을 통해 전기적으로 서로 연결될 수 있다. 비트 라인(BL)에 인가된 프리차지 전압(Vpr)이 드레인 선택 트랜지스터들의 채널막(CH)을 통해 메모리 셀들의 채널막(CH)으로 전송되면, 메모리 셀들의 채널막(CH)은 프리차지 전압(Vpr)에 의해 양전압의 채널 전압(Vch)으로 프리차지될 수 있다.
도 6a 및 도 6b는 도 4에 도시된 소스 선택 트랜지스터들의 턴온 또는 턴오프 동작을 설명하기 위한 도면들이다.
도 6a를 참조하면, 제1 소스 선택 라인들(SSL1)에 턴오프 전압(Voff)이 인가되면 소스 선택 트랜지스터들이 턴오프 되고(OFF), 소스 선택 트랜지스터들의 채널막(CH)에 채널(channel)이 형성되지 않는다. 채널막(CH)에 채널이 형성되지 않으면, 소스 선택 트랜지스터들의 채널막(CH) 내에서 전류가 흐를 수 있는 전류 패스(current path; 61)가 형성되지 않는다. 따라서, 소스 라인(SL)과 메모리 셀들의 채널막(CH)은 전기적으로 차단될 수 있다. 이로 인해, 메모리 셀들의 채널막(CH)의 채널 전압(Vch)은 소스 선택 트랜지스터들의 상부에 형성된 채널막(CH)까지 인가될 수 있고, 소스 라인(SL)에 인가된 전압은 소스 선택 트랜지스터들의 하부에 형성된 채널막(CH)까지 인가될 수 있다. 따라서, 소스 선택 트랜지스터들이 턴오프 되면(OFF), 소스 라인(SL)에 0V의 소스 전압이 인가되더라도 메모리 셀들의 채널막(CH)에 인가된 채널 전압(Vch)의 레벨은 낮아지지 않는다.
도 6b를 참조하면, 제1 소스 선택 라인들(SSL1)에 턴온 전압(Von)이 인가되면 소스 선택 트랜지스터들이 턴온 되고(ON), 소스 선택 트랜지스터들의 채널막(CH)에 채널(channel)이 형성될 수 있다. 소스 선택 트랜지스터들의 채널막(CH)에 채널이 형성되면, 소스 선택 트랜지스터들의 채널막(CH) 내에서 전류가 흐를 수 있는 전류 패스(current path; 61)가 형성될 수 있다. 따라서, 소스 라인(SL)과 메모리 셀들의 채널막(CH)은 소스 선택 트랜지스터들의 채널막(CH)을 통해 전기적으로 서로 연결될 수 있다. 따라서, 소스 라인(SL)에 0V의 소스 라인 전압이 인가되고, 소스 선택 트랜지스터들이 턴온 되면(ON), 메모리 셀들의 채널막(CH)에 인가된 채널 전압(Vch)이 낮아질 수 있다.
도 7은 본 발명의 제1 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 장치의 리드 동작은 셋업(set up) 단계, 리드(read) 단계 및 디스차지(discharge) 단계를 포함할 수 있다.
셋업 단계(T1-T2)는 채널막(CH)의 전위를 높이기 위한 단계이다. 리드 동작이 수행되는 동안, 소스 라인(SL)에는 접지 전압(ground voltage) 또는 0V의 전압이 인가될 수 있다. 셋업 단계(T1-T2)가 수행되는 동안, 선택된 소스 선택 라인(Sel_SSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에는 턴오프 전압(Voff)이 인가되고, 선택된 드레인 선택 라인(Sel_DSL) 및 비선택된 드레인 선택 라인(Unsel_DSL)에는 턴온 전압(Von)이 인가될 수 있다. 턴오프 전압(Voff)은 트랜지스터들이 턴오프되는 전압으로써, 0V로 설정될 수 있다. 턴온 전압(Von)은 트랜지스터들이 턴온되는 전압으로써, 0V 보다 높은 양전압으로 설정될 수 있다. 비선택된 워드 라인들(Unsel_WL) 및 선택된 워드 라인(Sel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 패스 전압(Vpass)은 비선택된 메모리 셀들을 턴온하기 위한 전압으로써, 0V 보다 높은 양전압으로 설정될 수 있다.
셋업 단계(T1-T2)에서, 비트 라인들(BL)에는 제1 프리차지 전압(1Vpr)이 공급될 수 있다. 제1 프리차지 전압(1Vpr)은 리드 단계(T2-T3)에서 사용되는 제2 프리차지 전압(2Vpr)보다 높은 양전압으로 설정될 수 있다. 셋업 단계(T1-T2)에서, 턴온 전압(Von)에 의해 드레인 선택 트랜지스터들이 턴온되므로, 비트 라인들(BL)과 채널막(CH)이 전기적으로 서로 연결될 수 있다. 따라서, 비트 라인들(BL)에 공급된 제1 프리차지 전압(1Vpr)에 의해 채널막(CH)의 전압은 양전압의 채널 전압(Vch)으로 높아질 수 있다. 셋업 단계(T1-T2)에서 비트 라인들(BL)에 제1 프리차지 전압(1Vpr)과 같은 높은 전압이 인가되면, 선택된 스트링들(Sel_ST) 및 비선택된 스트링들(Unsel_ST)의 채널막(CH)의 전압은 제2 프리차지 전압(2Vpr)에 의해 비트 라인들(BL)이 프리차지될 때보다 더 높아질 수 있다.
리드 단계(T2-T3)는 선택된 메모리 셀의 문턱전압을 비트 라인들(BL)에 반영하는 단계이다. 리드 단계(T2-T3)가 시작되는 제2 시각(T2)에서, 비트 라인들(BL)에는 제1 프리차지 전압(1Vpr)보다 낮은 제2 프리차지 전압(2Vpr)이 인가될 수 있고, 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에는 턴오프 전압(Voff)이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 리드 전압(Vrd)이 인가될 수 있다. 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 턴오프 전압(Voff)이 인가되면, 비선택된 스트링들(Unsel_ST)에 포함된 드레인 소스 선택 트랜지스터들 및 소스 선택 트랜지스터들이 턴오프되므로, 비선택된 스트링들(Unsel_ST)의 채널막(CH)은 플로팅(floating; FT) 된다.
리드 전압(Vrd)은 메모리 셀들의 데이터를 판단하기 위한 전압으로써, 리드 동작의 대상이 되는 메모리 셀들의 문턱전압 분포에 따라 다양한 레벨들을 가지는 전압들로 설정될 수 있다. 선택된 워드 라인(Sel_WL)에 리드 전압(Vrd)이 인가되는 동안, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가된다.
선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 턴온 전압(Von)이 인가되면 선택된 스트링들에 포함된 드레인 및 소스 선택 트랜지스터들이 턴온되므로, 선택된 스트링들의 채널 전압(Vch)은 선택된 워드 라인(Sel_WL)에 연결된 선택된 메모리 셀들의 문턱전압에 따라 유지되거나 낮아질 수 있다. 예를 들면, 선택된 메모리 셀들의 문턱전압이 리드 전압(Vrd)보다 높거나 같으면 선택된 메모리 셀들은 프로그램 셀(PGM_Cell)로 판단되고, 선택된 메모리 셀들의 문턱전압이 리드 전압(Vrd)보다 낮으면 선택된 메모리 셀들은 소거 셀(ER_Cell)로 판단될 수 있다. 즉, 프로그램 셀(PGM_Cell)의 문턱전압이 리드 전압(Vrd)보다 높거나 같기 때문에 프로그램 셀(PGM_Cell)은 턴오프되고, 이로 인해 선택된 스트링들(Sel_ST)의 채널막(CH)의 채널 전압(Vch)은 셋업 단계(T1-T2)에서 프리차지된 전압으로 유지될 수 있다. 이와 달리, 소거 셀(ER_Cell)의 문턱전압은 리드 전압(Vrd)보다 낮기 때문에 소거 셀(ER_Cell)은 턴온되고, 이로 인해 선택된 스트링들(Sel_ST)의 채널막(CH)의 채널 전압(Vch)은 셋업 단계(T1-T2)에서 프리차지된 전압보다 낮아질 수 있다.
디스차지 단계(T3-T4)는 선택된 메모리 블록에 연결된 라인들 및 채널막(CH)의 전압을 리셋(reset)하는 단계이다. 예를 들면, 디스차지 단계(T3-T4)에서는 선택된 메모리 블록에 연결된 모든 라인들이 디스차지될 수 있다. 디스차지는 양전압이 인가된 라인들을 전기적으로 접지 단자에 연결하여 라인들의 전압을 0V로 낮추는 것을 의미한다. 디스차지 단계(T3-T4)에서, 선택된 스트링들(Sel_ST) 및 비선택된 스트링들(Unsel_ST)의 채널막들(CH)의 전압은 워드 라인들(WL)과의 커플링으로 인해 낮아질 수 있다. 이때, 채널막들(CH)의 전압이 낮은 경우, 워드 라인들(WL)이 디스차지될 때 채널막들(CH)의 전압이 0V 보다 낮은 레벨까지 낮아질 수 있으나, 본 실시 예에서는 채널막들(CH)의 전압이 셋업 단계(T1-T2)에서 제1 프리차지 전압(1Vpr)에 의해 높은 레벨로 프리차지되었으므로, 디스차지 단계(T3-T4)에서 채널막들(CH)의 전압이 0V 보다 낮은 레벨까지 낮아지지 않는다.
디스차지 단계(T3-T4)에서, 채널막들(CH)의 전압이 음전압에서 0V로 다시 높아지는 구간이 없으므로, 채널막들(CH)의 전압으로 인해 워드 라인들(WL)의 전압이 0V 보다 높아지는 현상이 발생하지 않는다. 이로써, 리드 동작의 신뢰도가 개선될 수 있다.
도 8은 본 발명의 제2 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 장치의 리드 동작은 셋업(set up) 단계, 리드(read) 단계, 이퀄라이징(equalizing) 단계 및 디스차지(discharge) 단계를 포함할 수 있다. 제2 실시 예에서는 디스차지 단계(T3-T4)가 수행되기 이전에, 워드 라인들(WL)의 전압을 동일하게 맞추기 위한 이퀄라이징(equalizing) 단계(T2'-T3)가 더 수행될 수 있다. 각 단계들을 구체적으로 설명하면 다음과 같다.
셋업 단계(T1-T2)는 채널막(CH)의 전위를 높이기 위한 단계이다. 셋업 단계(T1-T2)가 수행되는 동안, 선택된 소스 선택 라인(Sel_SSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에는 턴오프 전압(Voff)이 인가되고, 선택된 드레인 선택 라인(Sel_DSL) 및 비선택된 드레인 선택 라인(Unsel_DSL)에는 턴온 전압(Von)이 인가될 수 있다. 턴오프 전압(Voff)은 트랜지스터들이 턴오프되는 전압으로써, 0V로 설정될 수 있다. 턴온 전압(Von)은 트랜지스터들이 턴온되는 전압으로써, 0V 보다 높은 양전압으로 설정될 수 있다. 비선택된 워드 라인들(Unsel_WL) 및 선택된 워드 라인(Sel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 패스 전압(Vpass)은 비선택된 메모리 셀들을 턴온하기 위한 전압으로써, 0V 보다 높은 양전압으로 설정될 수 있다.
셋업 단계(T1-T2)에서, 비트 라인들(BL)에는 제1 프리차지 전압(1Vpr)이 공급될 수 있다. 제1 프리차지 전압(1Vpr)은 리드 단계(T2-T2')에서 사용되는 제2 프리차지 전압(2Vpr)보다 높은 양전압으로 설정될 수 있다. 셋업 단계(T1-T2)에서, 턴온 전압(Von)에 의해 드레인 선택 트랜지스터들이 턴온되므로, 비트 라인들(BL)과 채널막(CH)이 전기적으로 서로 연결될 수 있다. 따라서, 비트 라인들(BL)에 공급된 제1 프리차지 전압(1Vpr)에 의해 채널막(CH)의 전압은 양전압의 채널 전압(Vch)으로 높아질 수 있다. 셋업 단계(T1-T2)에서 비트 라인들(BL)에 제1 프리차지 전압(1Vpr)과 같은 높은 전압이 인가되면, 선택된 스트링들(Sel_ST) 및 비선택된 스트링들(Unsel_ST)의 채널막(CH)의 전압은 제2 프리차지 전압(2Vpr)에 의해 비트 라인들(BL)이 프리차지될 때보다 더 높아질 수 있다.
리드 단계(T2-T2')는 선택된 메모리 셀의 문턱전압을 비트 라인들(BL)에 반영하는 단계이다. 리드 단계(T2-T2')가 시작되는 제2 시각(T2)에서, 비트 라인들(BL)에는 제1 프리차지 전압(1Vpr)보다 낮은 제2 프리차지 전압(2Vpr)이 인가될 수 있고, 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에는 턴오프 전압(Voff)이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 리드 전압(Vrd)이 인가될 수 있다. 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 턴오프 전압(Voff)이 인가되면, 비선택된 스트링들(Unsel_ST)에 포함된 드레인 소스 선택 트랜지스터들 및 소스 선택 트랜지스터들이 턴오프되므로, 비선택된 스트링들(Unsel_ST)의 채널막(CH)은 플로팅(floating) 상태(FT)가 된다.
리드 전압(Vrd)은 메모리 셀들의 데이터를 판단하기 위한 전압으로써, 리드 동작의 대상이 되는 메모리 셀들의 문턱전압 분포에 따라 다양한 레벨들을 가지는 전압들로 설정될 수 있다. 선택된 워드 라인(Sel_WL)에 리드 전압(Vrd)이 인가되는 동안, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가된다.
선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 턴온 전압(Von)이 인가되면 선택된 스트링들에 포함된 드레인 및 소스 선택 트랜지스터들이 턴온되므로, 선택된 스트링들의 채널 전압(Vch)은 선택된 워드 라인(Sel_WL)에 연결된 선택된 메모리 셀들의 문턱전압에 따라 유지되거나 낮아질 수 있다. 예를 들면, 선택된 메모리 셀들의 문턱전압이 리드 전압(Vrd)보다 높거나 같으면 선택된 메모리 셀들은 프로그램 셀(PGM_Cell)로 판단되고, 선택된 메모리 셀들의 문턱전압이 리드 전압(Vrd)보다 낮으면 선택된 메모리 셀들은 소거 셀(ER_Cell)로 판단될 수 있다. 즉, 프로그램 셀(PGM_Cell)의 문턱전압이 리드 전압(Vrd)보다 높거나 같기 때문에 프로그램 셀(PGM_Cell)은 턴오프되고, 이로 인해 선택된 스트링들(Sel_ST)의 채널막(CH)의 채널 전압(Vch)은 셋업 단계(T1-T2)에서 프리차지된 전압으로 유지될 수 있다. 이와 달리, 소거 셀(ER_Cell)의 문턱전압은 리드 전압(Vrd)보다 낮기 때문에 소거 셀(ER_Cell)은 턴온되고, 이로 인해 선택된 스트링들(Sel_ST)의 채널막(CH)의 채널 전압(Vch)은 셋업 단계(T1-T2)에서 프리차지된 전압보다 낮아질 수 있다.
이퀄라이징 단계(T2'-T3)는 디스차지 단계(T3-T4) 이전에 워드 라인들(WL)의 전압을 서로 동일하게 맞추기 위한 단계로써, 디스차지 단계(T3-T4)에서 워드 라인들(WL)의 전압이 서로 달라지는 것을 방지하거나, 워드 라인들(WL) 중 일부의 전압이 음전압으로 낮아지는 것을 방지하기 위하여 수행될 수 있다. 예를 들면, 이퀄라이징 단계(T2'-T3)가 시작되면, 선택된 워드 라인(Sel_WL)의 전압이 비선택된 워드 라인들(Unsel_WL)에 인가된 전압과 동일해지도록 선택된 워드 라인(Sel_WL)에 양전압이 인가될 수 있다. 또는, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 인가될 수 있다. 이때, 비선택된 드레인 선택 라인(Unsel_DSL)에는 선택된 드레인 선택 라인(Sel_DSL)에 인가된 전압과 동일한 턴온 전압(Von)이 인가될 수 있다.
디스차지 단계(T3-T4)는 선택된 메모리 블록에 연결된 라인들 및 채널막(CH)의 전압을 리셋(reset)하는 단계이다. 예를 들면, 디스차지 단계(T3-T4)에서는 선택된 메모리 블록에 연결된 모든 라인들이 디스차지될 수 있다. 디스차지는 양전압이 인가된 라인들을 전기적으로 접지 단자에 연결하여 라인들의 전압을 0V로 낮추는 것을 의미한다. 디스차지 단계(T3-T4)에서, 선택된 스트링들(Sel_ST) 및 비선택된 스트링들(Unsel_ST)의 채널막들(CH)의 전압은 워드 라인들(WL)과의 커플링으로 인해 낮아질 수 있다. 이때, 채널막들(CH)의 전압이 낮은 경우, 워드 라인들(WL)이 디스차지될 때 채널막들(CH)의 전압이 0V 보다 낮은 레벨까지 낮아질 수 있으나, 본 실시 예에서는 채널막들(CH)의 전압이 셋업 단계(T1-T2)에서 제1 프리차지 전압(1Vpr)에 의해 높은 레벨로 프리차지되었으므로, 디스차지 단계(T3-T4)에서 채널막들(CH)의 전압이 0V 보다 낮은 레벨까지 낮아지지 않는다.
디스차지 단계(T3-T4)에서, 채널막들(CH)의 전압이 음전압에서 0V로 다시 높아지는 구간이 없으므로, 채널막들(CH)의 전압으로 인해 워드 라인들(WL)의 전압이 0V 보다 높아지는 현상이 발생하지 않는다. 이로써, 리드 동작의 신뢰도가 개선될 수 있다.
도 9는 본 발명의 제3 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 장치의 리드 동작은 제1 셋업(first set up) 단계, 제2 셋업(second set up) 단계, 리드(read) 단계, 이퀄라이징(equalizing) 단계 및 디스차지(discharge) 단계를 포함할 수 있다. 제3 실시 예에서는 리드 단계(T2-T2')가 수행되기 이전에, 채널막들(CH)의 전위를 부스팅(boosting)하기 위한 제1 셋업 단계(T1-T1') 및 제2 셋업 단계(T1'-T2)가 더 수행될 수 있다. 각 단계들을 구체적으로 설명하면 다음과 같다.
제1 셋업 단계(T1-T1')는 워드 라인들(WL)의 전압을 높이기 위한 단계이다. 제1 셋업 단계(T1-T1')가 시작되면, 선택된 드레인 선택 라인(Sel_DSL), 비선택된 드레인 선택 라인(Unsel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 턴온 전압(Von)이 인가될 수 있고, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 비선택된 소스 선택 라인(Unsel_SSL)에는 턴온 전압(Von) 또는 턴오프 전압(Voff)이 인가될 수 있으며, 도 7에는 턴오프 전압(Voff)이 인가된 실시 예가 도시된다. 비트 라인들(BL) 및 소스 라인(SL)에는 0V 전압이 인가될 수 있다. 따라서, 제1 셋업 단계(T1-T1')에서는 채널막들(CH)의 전위는 0V가 될 수 있다.
제2 셋업 단계(T1'-T2)가 시작되면, 선택된 소스 선택 라인(Sel_SSL)에 턴오프 전압(Voff)이 인가되고, 선택된 워드 라인(Sel_WL)에는 리드 전압(Vrd)이 인가될 수 있다. 이때, 비트 라인들(BL)에 제1 프리차지 전압(1Vpr)이 인가될 수 있다. 제1 프리차지 전압(1Vpr)은 리드 단계(T2-T2')에서 사용되는 제2 프리차지 전압(2Vpr)보다 높은 양전압으로 설정될 수 있다. 제2 셋업 단계(T1'-T2)에서, 턴온 전압(Von)에 의해 드레인 선택 트랜지스터들이 턴온되므로, 비트 라인들(BL)과 채널막(CH)이 전기적으로 서로 연결될 수 있다. 따라서, 비트 라인들(BL)에 공급된 제1 프리차지 전압(1Vpr)에 의해 채널막(CH)의 전압은 양전압의 채널 전압(Vch)으로 높아질 수 있다. 제2 셋업 단계(T1'-T2)에서 비트 라인들(BL)에 제1 프리차지 전압(1Vpr)과 같은 높은 전압이 인가되면, 선택된 스트링들(Sel_ST) 및 비선택된 스트링들(Unsel_ST)의 채널막들(CH)의 전압은 제2 프리차지 전압(2Vpr)에 의해 비트 라인들(BL)이 프리차지될 때보다 더 높아질 수 있다.
리드 단계(T2-T2')는 선택된 메모리 셀의 문턱전압을 비트 라인들(BL)에 반영하는 단계이다. 리드 단계(T2-T2')가 시작되는 제2 시각(T2)에서, 비트 라인들(BL)에는 제1 프리차지 전압(1Vpr)보다 낮은 제2 프리차지 전압(2Vpr)이 인가될 수 있고, 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에는 턴오프 전압(Voff)이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 리드 전압(Vrd)이 인가될 수 있다. 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 턴오프 전압(Voff)이 인가되면, 비선택된 스트링들(Unsel_ST)에 포함된 드레인 소스 선택 트랜지스터들 및 소스 선택 트랜지스터들이 턴오프되므로, 비선택된 스트링들(Unsel_ST)의 채널막(CH)은 플로팅(floating) 상태(FT)가 된다.
리드 전압(Vrd)은 메모리 셀들의 데이터를 판단하기 위한 전압으로써, 리드 동작의 대상이 되는 메모리 셀들의 문턱전압 분포에 따라 다양한 레벨들을 가지는 전압들로 설정될 수 있다. 선택된 워드 라인(Sel_WL)에 리드 전압(Vrd)이 인가되는 동안, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가된다.
선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 턴온 전압(Von)이 인가되면 선택된 스트링들에 포함된 드레인 및 소스 선택 트랜지스터들이 턴온되므로, 선택된 스트링들의 채널 전압(Vch)은 선택된 워드 라인(Sel_WL)에 연결된 선택된 메모리 셀들의 문턱전압에 따라 유지되거나 낮아질 수 있다. 예를 들면, 선택된 메모리 셀들의 문턱전압이 리드 전압(Vrd)보다 높거나 같으면 선택된 메모리 셀들은 프로그램 셀(PGM_Cell)로 판단되고, 선택된 메모리 셀들의 문턱전압이 리드 전압(Vrd)보다 낮으면 선택된 메모리 셀들은 소거 셀(ER_Cell)로 판단될 수 있다. 즉, 프로그램 셀(PGM_Cell)의 문턱전압이 리드 전압(Vrd)보다 높거나 같기 때문에 프로그램 셀(PGM_Cell)은 턴오프되고, 이로 인해 선택된 스트링들(Sel_ST)의 채널막(CH)의 채널 전압(Vch)은 제2 셋업 단계(T1'-T2)에서 프리차지된 전압으로 유지될 수 있다. 이와 달리, 소거 셀(ER_Cell)의 문턱전압은 리드 전압(Vrd)보다 낮기 때문에 소거 셀(ER_Cell)은 턴온되고, 이로 인해 선택된 스트링들(Sel_ST)의 채널막(CH)의 채널 전압(Vch)은 제2 셋업 단계(T1'-T2)에서 프리차지된 전압보다 낮아질 수 있다.
이퀄라이징 단계(T2'-T3)는 디스차지 단계(T3-T4) 이전에 워드 라인들(WL)의 전압을 서로 동일하게 맞추기 위한 단계로써, 디스차지 단계(T3-T4)에서 워드 라인들(WL)의 전압이 서로 달라지는 것을 방지하거나, 워드 라인들(WL) 중 일부의 전압이 음전압으로 낮아지는 것을 방지하기 위하여 수행될 수 있다. 예를 들면, 이퀄라이징 단계(T2'-T3)가 시작되면, 선택된 워드 라인(Sel_WL)의 전압이 비선택된 워드 라인들(Unsel_WL)에 인가된 전압과 동일해지도록 선택된 워드 라인(Sel_WL)에 양전압이 인가될 수 있다. 또는, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 인가될 수 있다. 이때, 비선택된 드레인 선택 라인(Unsel_DSL)에는 선택된 드레인 선택 라인(Sel_DSL)에 인가된 전압과 동일한 턴온 전압(Von)이 인가될 수 있다.
디스차지 단계(T3-T4)는 선택된 메모리 블록에 연결된 라인들 및 채널막(CH)의 전압을 리셋(reset)하는 단계이다. 예를 들면, 디스차지 단계(T3-T4)에서는 선택된 메모리 블록에 연결된 모든 라인들이 디스차지될 수 있다. 디스차지는 양전압이 인가된 라인들을 전기적으로 접지 단자에 연결하여 라인들의 전압을 0V로 낮추는 것을 의미한다. 디스차지 단계(T3-T4)에서, 선택된 스트링들(Sel_ST) 및 비선택된 스트링들(Unsel_ST)의 채널막들(CH)의 전압은 워드 라인들(WL)과의 커플링으로 인해 낮아질 수 있다. 이때, 채널막들(CH)의 전압은 제2 셋업 단계(T1'-T2)에서 제1 프리차지 전압(1Vpr)에 의해 높은 레벨로 프리차지되었으므로, 디스차지 단계(T3-T4)에서 채널막들(CH)의 전압이 0V 보다 낮은 레벨까지 낮아지지 않는다.
디스차지 단계(T3-T4)에서, 채널막들(CH)의 전압이 음전압에서 0V로 다시 높아지는 구간이 없으므로, 채널막들(CH)의 전압으로 인해 워드 라인들(WL)의 전압이 0V 보다 높아지는 현상이 발생하지 않는다. 이로써, 리드 동작의 신뢰도가 개선될 수 있다.
도 10은 본 발명의 제4 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 장치의 리드 동작은 제1 셋업(first set up) 단계, 제2 셋업(second set up) 단계, 리드(read) 단계, 이퀄라이징(equalizing) 단계 및 디스차지(discharge) 단계를 포함할 수 있다. 제4 실시 예에서는 제1 셋업 단계(T1-T1')에서 비트 라인들(BL)에 제1 프리차지 전압(1Vpr)이 공급될 수 있다. 각 단계들을 구체적으로 설명하면 다음과 같다.
제1 셋업 단계(T1-T1')는 워드 라인들(WL)의 전압 및 채널막들(CH)의 전압을 높이기 위한 단계이다. 제1 셋업 단계(T1-T1')가 시작되면, 비트 라인들(BL)에 제1 프리차지 전압(1Vpr)이 공급되고, 선택된 드레인 선택 라인(Sel_DSL), 비선택된 드레인 선택 라인(Unsel_DSL), 선택된 소스 선택 라인(Sel_SSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 턴온 전압(Von)이 인가될 수 있으며, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가될 수 있다. 제1 프리차지 전압(1Vpr)은 리드 단계(T2-T2')에서 사용되는 제2 프리차지 전압(2Vpr)보다 높은 양전압으로 설정될 수 있다. 소스 선택 트랜지스터들이 턴온되므로, 채널막들(CH)의 전위가 낮아지는 것을 방지하기 위하여 소스 라인(SL)은 플로팅(FT)될 수 있다. 따라서, 제1 셋업 단계(T1-T1')에서, 선택된 스트링들(Sel_ST) 및 비선택된 스트링들(Unsel_ST)의 채널막들(CH)의 전위는 양전압의 채널 전압(Vch)까지 높아질 수 있다. 제1 셋업 단계(T1-T1')에서 비트 라인들(BL)에 제1 프리차지 전압(1Vpr)과 같은 높은 전압이 인가되면, 선택된 스트링들(Sel_ST) 및 비선택된 스트링들(Unsel_ST)의 채널막들(CH)의 전압은 제2 프리차지 전압(2Vpr)에 의해 비트 라인들(BL)이 프리차지될 때보다 더 높아질 수 있다.
제2 셋업 단계(T1'-T2)가 시작되면, 선택된 워드 라인(Sel_WL)에 리드 전압(Vrd)이 인가될 수 있다. 제2 셋업 단계(T1'-T2)에서도 채널막들(CH)의 채널 전압(Vch)이 낮아지지 않도록, 소스 라인(SL)은 플로팅(FT) 상태로 유지된다.
리드 단계(T2-T2')는 선택된 메모리 셀의 문턱전압을 비트 라인들(BL)에 반영하는 단계이다. 리드 단계(T2-T2')가 시작되는 제2 시각(T2)에서, 비트 라인들(BL)에는 제1 프리차지 전압(1Vpr)보다 낮은 제2 프리차지 전압(2Vpr)이 인가될 수 있고, 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에는 턴오프 전압(Voff)이 인가될 수 있다. 따라서, 제2 시각(T2)부터 소스 라인(SL)에는 0V 전압이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 리드 전압(Vrd)이 인가될 수 있다. 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에 턴오프 전압(Voff)이 인가되면, 비선택된 스트링들(Unsel_ST)에 포함된 드레인 소스 선택 트랜지스터들 및 소스 선택 트랜지스터들이 턴오프되므로, 비선택된 스트링들(Unsel_ST)의 채널막(CH)은 플로팅(floating) 상태(FT)가 된다.
리드 전압(Vrd)은 메모리 셀들의 데이터를 판단하기 위한 전압으로써, 리드 동작의 대상이 되는 메모리 셀들의 문턱전압 분포에 따라 다양한 레벨들을 가지는 전압들로 설정될 수 있다. 선택된 워드 라인(Sel_WL)에 리드 전압(Vrd)이 인가되는 동안, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압(Vpass)이 인가된다.
선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 턴온 전압(Von)이 인가되면 선택된 스트링들에 포함된 드레인 및 소스 선택 트랜지스터들이 턴온되므로, 선택된 스트링들의 채널 전압(Vch)은 선택된 워드 라인(Sel_WL)에 연결된 선택된 메모리 셀들의 문턱전압에 따라 유지되거나 낮아질 수 있다. 예를 들면, 선택된 메모리 셀들의 문턱전압이 리드 전압(Vrd)보다 높거나 같으면 선택된 메모리 셀들은 프로그램 셀(PGM_Cell)로 판단되고, 선택된 메모리 셀들의 문턱전압이 리드 전압(Vrd)보다 낮으면 선택된 메모리 셀들은 소거 셀(ER_Cell)로 판단될 수 있다. 즉, 프로그램 셀(PGM_Cell)의 문턱전압이 리드 전압(Vrd)보다 높거나 같기 때문에 프로그램 셀(PGM_Cell)은 턴오프되고, 이로 인해 선택된 스트링들(Sel_ST)의 채널막(CH)의 채널 전압(Vch)은 제1 셋업 단계(T1-T1')에서 프리차지된 전압으로 유지될 수 있다. 이와 달리, 소거 셀(ER_Cell)의 문턱전압은 리드 전압(Vrd)보다 낮기 때문에 소거 셀(ER_Cell)은 턴온되고, 이로 인해 선택된 스트링들(Sel_ST)의 채널막(CH)의 채널 전압(Vch)은 제1 셋업 단계(T1-T1')에서 프리차지된 전압보다 낮아질 수 있다.
이퀄라이징 단계(T2'-T3)는 디스차지 단계(T3-T4) 이전에 워드 라인들(WL)의 전압을 서로 동일하게 맞추기 위한 단계로써, 디스차지 단계(T3-T4)에서 워드 라인들(WL)의 전압이 서로 달라지는 것을 방지하거나, 워드 라인들(WL) 중 일부의 전압이 음전압으로 낮아지는 것을 방지하기 위하여 수행될 수 있다. 예를 들면, 이퀄라이징 단계(T2'-T3)가 시작되면, 선택된 워드 라인(Sel_WL)의 전압이 비선택된 워드 라인들(Unsel_WL)에 인가된 전압과 동일해지도록 선택된 워드 라인(Sel_WL)에 양전압이 인가될 수 있다. 또는, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 인가될 수 있다. 이때, 비선택된 드레인 선택 라인(Unsel_DSL)에는 선택된 드레인 선택 라인(Sel_DSL)에 인가된 전압과 동일한 턴온 전압(Von)이 인가될 수 있다.
디스차지 단계(T3-T4)는 선택된 메모리 블록에 연결된 라인들 및 채널막(CH)의 전압을 리셋(reset)하는 단계이다. 예를 들면, 디스차지 단계(T3-T4)에서는 선택된 메모리 블록에 연결된 모든 라인들이 디스차지될 수 있다. 디스차지는 양전압이 인가된 라인들을 전기적으로 접지 단자에 연결하여 라인들의 전압을 0V로 낮추는 것을 의미한다. 디스차지 단계(T3-T4)에서, 선택된 스트링들(Sel_ST) 및 비선택된 스트링들(Unsel_ST)의 채널막들(CH)의 전압은 워드 라인들(WL)과의 커플링으로 인해 낮아질 수 있다. 이때, 채널막들(CH)의 전압은 제1 셋업 단계(T1-T1')에서 제1 프리차지 전압(1Vpr)에 의해 높은 레벨로 프리차지되었으므로, 디스차지 단계(T3-T4)에서 채널막들(CH)의 전압이 0V 보다 낮은 레벨까지 낮아지지 않는다.
디스차지 단계(T3-T4)에서, 채널막들(CH)의 전압이 음전압에서 0V로 다시 높아지는 구간이 없으므로, 채널막들(CH)의 전압으로 인해 워드 라인들(WL)의 전압이 0V 보다 높아지는 현상이 발생하지 않는다. 이로써, 리드 동작의 신뢰도가 개선될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 11을 참조하면, 메모리 카드 시스템(3000)은 컨트롤러(3100), 메모리 장치(3200), 및 커넥터(3300)를 포함한다.
컨트롤러(3100)는 메모리 장치(3200)와 연결된다. 컨트롤러(3100)는 메모리 장치(3200)를 접속(access)하도록 구성된다. 예를 들어, 컨트롤러(3100)는 메모리 장치(3200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 컨트롤러(3100)는 메모리 장치(3200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예를 들면, 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(3300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(3200)는 메모리 셀들을 포함할 수 있으며, 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다.
컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 메모리 카드(personal computer memory card), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 12를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호(SIG)를 주고 받고, 전원 커넥터(4002)를 통해 전원(PWR)을 입력 받는다. SSD(4200)는 컨트롤러(4210), 복수의 메모리 장치들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 메모리 장치들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
복수의 메모리 장치들(4221~422n)은 데이터를 저장할 수 있는 셀들을 포함할 수 있다. 복수의 메모리 장치들(4221~422n) 각각은 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 메모리 장치들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 전압 생성 회로
140: 소스 라인 드라이버 150: 컨트롤 회로
160: 페이지 버퍼 그룹 170: 컬럼 디코더
180: 입출력 회로 190: 주변 회로
DSL: 드레인 선택 라인 SSL: 소스 선택 라인
WL: 워드 라인 BL: 비트 라인
SL: 소스 라인 CH: 채널막
ST: 스트링

Claims (20)

  1. 비트 라인들 및 소스 라인 사이에 형성된 스트링들을 포함하는 메모리 블록; 및
    상기 스트링들 중 선택된 스트링에 포함된 선택된 메모리 셀의 리드(read) 동작을 수행하도록 구성된 주변 회로를 포함하고,
    상기 주변 회로는,
    상기 리드 동작의 셋업 단계에서, 상기 비트 라인들에 제1 프리차지 전압을 인가하여 상기 스트링들의 채널들의 전압을 높이고,
    상기 리드 동작의 리드 단계에서, 상기 비트 라인들에 상기 제1 프리차지 전압보다 낮은 제2 프리차지 전압을 인가하고,
    상기 리드 동작의 디스차지 단계에서, 상기 비트 라인들을 디스차지하도록 구성된 페이지 버퍼들을 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 주변 회로는,
    상기 셋업 단계에서, 상기 소스 라인에 0V 전압을 인가하도록 구성되는 메모리 장치.
  3. 제2항에 있어서, 상기 주변 회로는,
    상기 셋업 단계에서, 상기 비트 라인들과 상기 채널들 사이에 연결되고 상기 스트링들에 포함된 드레인 선택 트랜지스터들을 턴온하도록 구성되는 메모리 장치.
  4. 제2항에 있어서, 상기 주변 회로는,
    상기 셋업 단계에서, 상기 소스 라인과 상기 채널들 사이에 연결되고 상기 스트링들에 포함된 소스 선택 트랜지스터들을 턴오프하도록 구성되는 메모리 장치.
  5. 제1항에 있어서, 상기 주변 회로는,
    상기 리드 단계에서, 상기 스트링들 중 비선택된 스트링의 채널을 플로팅하도록 구성되는 메모리 장치.
  6. 제5항에 있어서, 상기 주변 회로는,
    상기 비선택된 스트링의 상기 채널을 플로팅하기 위하여,
    상기 비선택된 스트링에 포함된 비선택된 드레인 선택 트랜지스터 및 비선택된 소스 선택 트랜지스터를 턴오프하도록 구성되는 메모리 장치.
  7. 제5항에 있어서, 상기 주변 회로는,
    상기 리드 단계에서, 상기 선택된 스트링에 포함된 선택된 메모리 셀에 연결된 선택된 워드 라인에 리드 전압을 인가하도록 구성된 메모리 장치.
  8. 제1항에 있어서, 상기 주변 회로는,
    상기 셋업 단계에서, 상기 소스 라인을 플로팅하도록 구성되는 메모리 장치.
  9. 제8항에 있어서, 상기 주변 회로는,
    상기 셋업 단계에서, 상기 비트 라인들과 상기 채널들 사이에 연결되고 상기 스트링들에 포함된 드레인 선택 트랜지스터들과, 상기 소스 라인과 상기 채널들 사이에 연결되고 상기 스트링들에 포함된 소스 선택 트랜지스터들을 턴온하도록 구성되는 메모리 장치.
  10. 제9항에 있어서, 상기 주변 회로는,
    상기 셋업 단계에서, 상기 스트링들에 연결된 워드 라인들에 패스 전압을 인가하도록 구성되는 메모리 장치.
  11. 제10항에 있어서, 상기 주변 회로는,
    상기 셋업 단계에서, 상기 워드 라인들에 상기 패스 전압이 일정 시간 동안 인가되면, 상기 워드 라인들 중 선택된 워드 라인에 리드 전압을 인가하도록 구성되는 메모리 장치.
  12. 제1항에 있어서, 상기 주변 회로는,
    상기 디스차지 단계를 수행하기 이전에, 상기 스트링들에 연결된 워드 라인들의 전압을 동일하게 맞추기 위한 이퀄라이징(equalizing) 단계를 수행하도록 구성되는 메모리 장치.
  13. 제1항에 있어서, 상기 주변 회로는,
    상기 디스차지 단계에서, 상기 스트링들에 연결된 소스 선택 라인, 워드 라인들 및 드레인 선택 라인을 디스차지하도록 구성되는 메모리 장치.
  14. 비트 라인들에 제1 프리차지 전압을 인가하여 채널 전압을 높이는 단계;
    상기 채널 전압이 높아지면, 상기 비트 라인들에 상기 제1 프리차지 전압보다 낮은 제2 프리차지 전압을 인가하는 단계;
    상기 비트 라인들과 소스 라인 사이에 배열된 워드 라인들 중 선택된 워드 라인에 리드 전압을 인가하는 단계; 및
    상기 비트 라인들 및 상기 워드 라인들을 디스차지하는 단계를 포함하는 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 채널 전압을 높이는 단계에서,
    상기 소스 라인에 0V 전압이 인가되면, 상기 비트 라인들에 인접한 드레인 선택 라인에 턴온 전압을 인가하여 드레인 선택 트랜지스터를 턴온시키고, 상기 소스 라인에 인접한 소스 선택 라인에 턴오프 전압을 인가하여 소스 선택 트랜지스터를 턴오프하는 메모리 장치의 동작 방법.
  16. 제14항에 있어서,
    상기 채널 전압을 높이는 단계에서,
    상기 소스 라인이 플로팅되면, 상기 비트 라인들에 인접한 드레인 선택 라인에 턴온 전압을 인가하여 드레인 선택 트랜지스터를 턴온시키고, 상기 소스 라인에 인접한 소스 선택 라인에 턴온 전압을 인가하여 소스 선택 트랜지스터를 턴온 시키는 메모리 장치의 동작 방법.
  17. 제14항에 있어서,
    상기 채널 전압을 높이는 단계에서,
    상기 워드 라인들에 패스 전압이 인가되는 메모리 장치의 동작 방법.
  18. 제14항에 있어서,
    상기 비트 라인들에 상기 제2 프리차지 전압을 인가하는 단계에서,
    상기 비선택된 스트링에 연결된 비선택된 드레인 선택 트랜지스터들 및 비선택된 소스 선택 트랜지스터들이 턴오프되는 메모리 장치의 동작 방법.
  19. 제14항에 있어서,
    상기 선택된 워드 라인에 상기 리드 전압이 인가될 때,
    비선택된 워드 라인들에는 패스 전압이 인가되는 메모리 장치의 동작 방법.
  20. 제14항에 있어서,
    상기 리드 전압을 인가하는 단계와 상기 디스차지하는 단계 사이에,
    상기 워드 라인들의 전압을 서로 동일하게 맞추기 위한 이퀄라이징 단계가 더 포함되는 메모리 장치의 동작 방법.
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