CN117153222A - 存储器设备和该存储器设备的操作方法 - Google Patents

存储器设备和该存储器设备的操作方法 Download PDF

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Abstract

本公开涉及存储器设备和该存储器设备的操作方法。一种存储器设备和一种操作存储器设备的方法包括存储器块并且包括外围电路，存储器块包括形成在位线与源极线之间的串，外围电路被配置为执行被选择的存储器单元的读取操作，该被选择的存储器单元被包括在串当中的被选择的串中。外围电路包括页缓冲器，页缓冲器被配置为：在读取操作的建立阶段中通过向位线施加第一预充电电压来增大串的通道的电压，在读取操作的读取阶段中向位线施加低于第一预充电电压的第二预充电电压，并且在读取操作的放电阶段中使位线放电。

Description

存储器设备和该存储器设备的操作方法
相关申请的交叉引用
本申请要求于2022年5月31日在韩国知识产权局提交的韩国专利申请号10-2022-0066434的优先权，该申请的整体公开内容通过引用并入本文。
技术领域
本公开总体上涉及存储器设备和该存储器设备的制造方法，并且更特别地，涉及具有三维结构的存储器设备和该存储器设备的操作方法。
背景技术
存储器设备可以包括存储器单元阵列和外围电路，数据被存储在存储器单元阵列中，外围电路被配置为执行编程操作、读取操作和擦除操作。
存储器单元阵列可以包括多个存储器块，并且多个存储器块中的每个存储器块可以包括多个存储器单元。
外围电路可以包括：控制电路，其用于响应于从外部控制器传输的命令而控制存储器设备的整体操作；以及被配置为在控制电路的控制下执行编程操作、读取操作和擦除操作的电路。
为了增大存储器设备的容量并减小存储器设备的重量，必须增大存储器设备的集成程度。当存储器设备的集成程度增大时，构成存储器设备的元件(例如，晶体管和线)的尺寸和元件之间的距离减小。当元件的尺寸和元件之间的距离减小时，相邻元件之间的电影响增大，并且因此，存储器设备在编程操作、读取操作和擦除操作中的可靠性可能劣化。
发明内容
一些实施例提供存储器设备和该存储器设备的操作方法，其中在存储器设备的读取操作中增大串的通道升压水平，使得可以改进读取操作的可靠性。
依照本公开的一个实施例，一种存储器设备包括存储器块并且包括外围电路，存储器块包括形成在位线与源极线之间的串，外围电路被配置为执行被选择的存储器单元的读取操作，该被选择的存储器单元被包括在串当中的被选择的串中。外围电路包括页缓冲器，页缓冲器被配置为：在读取操作的建立阶段中通过向位线施加第一预充电电压来增大串的通道的电压，在读取操作的读取阶段中向位线施加低于第一预充电电压的第二预充电电压，并且在读取操作的放电阶段中使位线放电。
依照本公开的还有一种操作存储器设备的方法。该方法包括：通过向电耦合到通道的位线施加第一预充电电压来增大通道电压；当通道电压增大时，向位线施加低于第一预充电电压的第二预充电电压；向布置在位线与源极线之间的字线当中的被选择的字线施加读取电压；以及使位线和字线放电。
附图说明
现在将在下文中参考附图更充分地描述示例实施例；然而，它们可以以不同的形式体现，并且不应该被解释为限于本文中阐述的实施例。相反，提供这些实施例使得本领域技术人员将能够实现本公开。
在附图中，为了图示的清楚性，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的仅有元件，或者还可以存在一个或多个中间元件。相似的附图标记始终指代相似的元件。
图1是图示依照本公开的一个实施例的存储器设备的图。
图2是图示存储器单元阵列和外围电路的布置的图。
图3是图示存储器块的图。
图4是图示包括在存储器设备中的串的结构的视图。
图5A和图5B是图示图4中示出的漏极选择晶体管的接通或关断操作的视图。
图6A和图6B是图示图4中示出的源极选择晶体管的接通或关断操作的视图。
图7是图示依照本公开的第一实施例的存储器设备的操作方法的图。
图8是图示依照本公开的第二实施例的存储器设备的操作方法的图。
图9是图示依照本公开的第三实施例的存储器设备的操作方法的图。
图10是图示依照本公开的第四实施例的存储器设备的操作方法的图。
图11是图示存储器卡系统的图，依照本公开的一个实施例的存储器设备被应用到该存储器卡系统。
图12是图示固态驱动器(SSD)系统的图，依照本公开的一个实施例的存储器设备被应用到该固态驱动器(SSD)系统。
具体实施方式
本文中公开的特定结构和功能描述仅仅是说明性的，以用于描述根据本公开的构思的实施例的目的。根据本公开的构思的附加实施例可以以各种形式实现。因此，本公开不应被解释为限于本文中阐述的实施例。
在下文中，将理解，虽然术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开，并且不指示元件的数目或顺序。
图1是图示依照本公开的一个实施例的存储器设备的图。
参考图1，存储器设备100可以包括存储器单元阵列110和外围电路190。
存储器单元阵列110可以包括在其中存储数据的多个存储器单元。在一个施例中，存储器单元阵列110可以包括三维存储器单元阵列。多个存储器单元可以根据编程方式存储一位数据或两个或更多个位的多位数据。多个存储器单元可以构成多个存储器单元串。例如，存储器单元串中的每个存储器单元串可以包括通过通道层串联连接的多个存储器单元。通道层可以连接在位线BL与源极线之间。
外围电路190可以被配置为执行用于将数据存储在存储器单元阵列110中的编程操作、用于输出存储在存储器单元阵列110中的数据的读取操作和用于擦除存储在存储器单元阵列110中的数据的擦除操作。外围电路190可以包括行解码器120、电压生成电路130、源极线驱动器140、控制电路150、页缓冲器组160、列解码器170和输入/输出电路180。
行解码器120可以通过多个漏极选择线DSL、多个字线WL和多个源极选择线SSL连接到存储器单元阵列110。行解码器120可以响应于行地址RADD将操作电压Vop传送到多个漏极选择线DSL、多个字线WL和多个源极选择线SSL。
电压生成电路130可以响应于操作信号OP_S而生成用于编程操作、读取操作或擦除操作的各种操作电压Vop。
响应于源极线控制信号SL_S，源极线驱动器140可以将从其供应的源极电压Vs1传输到与存储器单元阵列110连接的源极线，或使源极线浮置。源电压Vs1可以是0V、高于0V的正电压或低于0V的负电压。源极线驱动器140可以通过关断用于将源极电压Vs1传输到源极线的晶体管来使源极线浮置。
响应于命令CMD和地址ADD，控制电路150可以输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S以及列地址CADD。
页缓冲器组160可以包括通过位线BL连接到存储器单元阵列110的多个页缓冲器。页缓冲器可以响应于页缓冲器控制信号PB_S而临时存储通过多个位线BL接收到的数据DATA。页缓冲器可以在读取操作中感测多个位线BL的电压或电流。
响应于列地址CADD，列解码器170可以将从输入/输出电路180输入的数据DATA传输到页缓冲器组160，或将存储在页缓冲器组160中的数据DATA传输到输入/输出电路180。列解码器170可以通过列线CLL与输入/输出电路180交换数据DATA。列解码器170可以通过数据线DTL与页缓冲器组160交换数据DATA。
输入/输出电路180可以向控制电路150传送从存储器设备100的外部设备(例如，控制器)传送的命令CMD和地址ADD。输入/输出电路180可以在编程操作中接收从外部设备传送的数据，并且在读取操作中将从被选择的存储器单元读取的数据输出到外部设备。
图2是图示存储器单元阵列和外围电路的布置的图。
参考图2，存储器设备100可以包括外围电路190和存储器单元阵列110。外围电路190可以设置在衬底上方，并且存储器单元阵列110可以设置在外围电路190上方。存储器单元阵列110可以包括第一存储器块BLK1至第j存储器块BLKj。多个位线BL可以设置在第一存储器块BLK1至第j存储器块BLKj上方。
多个位线BL可以在X方向上彼此间隔开，并且沿Y方向延伸。第一存储器块BLK1至第j存储器块BLKj可以在Y方向上彼此间隔开。第一存储器块BLK1至第j存储器块BLKj可以彼此相同地配置，并且因此，作为一个示例，下面将详细描述第一存储器块BLK1。
图3是图示存储器块的图。
参考图3，第一存储器块BLK1包括连接在第一位线BL1至第n位线BLn与源极线SL之间的串ST。第一位线BL1至第n位线BLn沿Y方向延伸，并且被布置为沿X方向彼此间隔开。因此，串ST还可以被布置为沿X和Y方向彼此间隔开。例如，串ST可以被布置在第一位线BL1与源极线SL之间，并且串ST可以被布置在第二位线BL2与源极线SL之间。以此方式，串ST可以被布置在第n位线BLn与源极线SL之间。线ST可以沿Z方向延伸。
作为一个示例，将描述连接到第n位线BLn的串ST当中的任何一个串ST。串ST可以包括第一源极选择晶体管SST1至第三源极选择晶体管SST3、第一存储器单元MC1至第i存储器单元MCi以及第一漏极选择晶体管DST1至第三漏极选择晶体管DST3。图3中示出的第一存储器块BLK1表示图示存储器块的结构的图，并且因此，可以根据存储器设备改变包括在串ST中的源极选择晶体管、存储器单元和漏极选择晶体管的数目。
包括在不同串中的第一源极选择晶体管SST1至第三源极选择晶体管SST3的栅极可以连接到第一源极选择线SSL1和第二源极选择线SSL2，包括在不同串中的第一存储器单元MC1至第i存储器单元MCi的栅极可以连接到第一字线WL1至第i字线WLi，并且包括在不同串中的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3的栅极可以连接到第一漏极选择线DSL1至第四漏极选择线DSL4。
将更详细地描述连接到第一存储器块BLK1的线。沿X和Z方向布置的第一源极选择晶体管SST1至第三源极选择晶体管SST3可以连接到相同的源极选择线，并且沿Y方向布置的第一源极选择晶体管SST1至第三源极选择晶体管SST3可以连接到彼此隔离的源极选择线。例如，在Y方向上布置的第一源极选择晶体管SST1中的一些第一源极选择晶体管SST1可以连接到第一源极选择线SSL1，并且其他第一源极选择晶体管SST1可以连接到第二源极选择线SSL2。第二源极选择线SSL2是与第一源极选择线SSL1隔离的线。因此，施加到第一源极选择线SSL1的电压可以不同于施加到第二源极选择线SSL2的电压。以此方式，第二源极选择晶体管SST2和第三源极选择晶体管SST3中的一些第二和第三源极选择晶体管可以连接到第一源极选择线SSL1，并且其他第二和第三源极选择晶体管可以连接到第二源极选择线SSL2。
第一存储器单元MC1至第i存储器单元MCi当中的形成在相同层中的存储器单元可以连接到相同字线。例如，包括在不同串ST中的第一存储器单元MC1可以共同连接到第一字线WL1，并且包括在不同串ST中的第i存储器单元MCi可以共同连接到第i字线WLi。包括在不同串ST中并且连接到相同字线的一组存储器单元变成页PG。例如，串ST中的连接到第一漏极选择线DSL1的第一存储器单元可以变成第一页PG1，并且串ST中的连接到第二漏极选择线DSL2的第一存储器单元MC1可以变成第二页PG2。
包括在不同串ST中的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以连接到彼此隔离的漏极选择线。具体地，沿X方向布置的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以连接到相同的漏极选择线，并且沿Y方向布置的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以连接到彼此隔离的漏极选择线。例如，第一漏极选择晶体管DST1中的一些第一漏极选择晶体管DST1可以连接到第一漏极选择线DSL1，并且其他第一漏极选择晶体管DST1可以连接到第二漏极选择线DSL2。第二漏极选择线DSL2是与第一漏极选择线DSL1隔离的线。因此，施加到第一漏极选择线DSL1的电压可以不同于施加到第二漏极选择线DSL2的电压。以此方式，第二漏极选择晶体管DST2中的一些第二漏极选择晶体管DST2可以连接到第一漏极选择线DSL1，并且其他第二漏极选择晶体管DST2可以连接到第二漏极选择线。第三漏极选择晶体管DST3中的一些第三漏极选择晶体管DST3可以连接到第一漏极选择线DSL1，并且其他第三漏极选择晶体管DST3可以连接到第二漏极选择线DSL2。
在编程或读取操作中，被选择的串ST可以由第一漏极选择线DSL1至第三漏极选择线DSL3当中的被选择的漏极选择线Sel_DSL确定。可以通过施加到漏极选择线的电压来确定不同页。例如，当第一漏极选择线DSL1被指定为被选择的漏极选择线Sel_DSL并且第二漏极选择线DSL2被指定为未被选择的漏极选择线Unsel_DSL时，第一页PG1可以变成被选择的页Sel_PG，并且第二页PG2可以变成未被选择的页Unsel_PG。连接到被选择的页Sel_PG的串ST可以变成被选择的串。被选择的页意指在编程操作中被选择为编程目标的页，并且未被选择的页可以意指在被选择的页的编程操作中未被编程的页。
图4是图示包括在存储器设备中的串的结构的视图。
参考图4，源极线SL可以被形成在下部结构UDS上，并且堆叠结构STK可以被形成在源极线SL上。下部结构UDS可以是衬底或外围电路。源极线SL可以由导电材料形成。例如，源极线SL可以由多晶硅形成。堆叠结构STK可以包括栅极线GL和形成在栅极线GL之间的绝缘层ISL。栅极线GL可以包括第一源极线SSL1、第一字线WL1至第i字线WLi以及第一漏极选择线DSL1。栅极线GL可以由导电材料形成。例如，栅极线GL可以由诸如钨(W)、钼(Mo)、钴(Co)或镍(Ni)的导电材料形成，或者可以由诸如硅(Si)或多晶硅(Poly-Si)的半导体材料形成。此外，栅极线GL可以由各种金属材料形成。绝缘层ISL可以由氧化物层或氧化硅层形成。例如，栅极线GL当中邻近源极线SL的线中的一些线可以变成第一源极选择线SSL1，堆叠在第一源极选择线SSL1上方的栅极线GL中的一些栅极线GL可以变成第一字线WL1至第i字线WLi，并且形成在第i字线WLi上方的栅极线GL可以变成第一漏极选择线DSL1。
串ST可以被配置有穿入堆叠结构STK的单元插塞CPL。单元插塞CPL可以包括阻挡层BX、电荷俘获层CT、隧道绝缘层TX、通道层CH、芯柱CP和覆盖层CAP。例如，阻挡层BX可以被形成为穿入堆叠结构STK的柱形，并且由氧化物层或氧化硅层形成。电荷俘获层CT可以沿着阻挡层BX的内壁被形成为柱形，并且由氮化物层形成。隧道绝缘层TX可以沿着电荷俘获层CT的内壁被形成为柱形，并且由氧化物层或氧化硅层形成。通道层CH可以沿着隧道绝缘层TX的内壁被形成为柱形，并且由多晶硅形成。芯柱CP可以被形成为填充通道层CH的内部的柱形，并且由诸如氧化物层或氧化硅层的绝缘材料形成。覆盖层CAP可以被形成在芯柱CP的顶部上，并且由导电材料形成。例如，当覆盖层CAP被形成在芯柱CP的顶部上时，芯柱CP的顶表面的高度可以被形成为低于通道层CH的顶表面的高度，并且覆盖层CAP可以被形成在由通道层CH围绕的芯柱CP的上部区域中。
位线接触部BC和位线BL可以被形成在单元插塞CPL的顶部上。例如，位线接触部BC可以由导电材料形成，并且与包括在单元插塞CPL中的通道层CH接触。位线BL可以被形成在位线接触部BC的顶部上，并且由导电材料形成。
上述存储器设备的操作方法将描述如下。
图5A和图5B是图示图4中示出的漏极选择晶体管的接通或关断操作的视图。
参考图5A，当向第一漏极选择线DSL1施加关断电压Voff时，漏极选择晶体管可以关断(OFF)，在漏极选择晶体管的通道层CH中不形成通道。当在通道层CH中不形成通道时，在漏极选择晶体管的通道层CH中不形成电流可以流过的电流路径51。因此，存储器单元的通道层CH和位线BL可以被电中断。该电中断在图5A中用“X”指示。因而，施加到位线BL的预充电电压Vpr被施加到形成在漏极选择晶体管的顶部上的通道层CH，并且不被传输到存储器单元的通道层CH。
参考图5B，当向第一漏极选择线DSL1施加接通电压Von时，漏极选择晶体管接通(ON)，并且可以在漏极选择晶体管的通道层CH中形成通道。当在通道层CH中形成通道时，可以在漏极选择晶体管的通道层CH中形成电流可以流过的电流路径51。因此，存储器单元的通道层CH和位线BL可以通过漏极选择晶体管的通道层CH彼此电连接。当施加到位线BL的预充电电压Vpr通过漏极选择晶体管的通道层CH被传输到存储器单元的通道层CH时，存储器单元的通道层CH可以通过预充电电压Vpr而被预充电到作为正电压的通道电压Vch。
图6A和图6B是图示图4中示出的源极选择晶体管的接通或关断操作的视图。
参考图6A，当向第一源极选择线SSL施加关断电压Voff时，源极选择晶体管关断(OFF)，并且在源极选择晶体管的通道CH中不形成通道。当在通道层CH中不形成通道时，在源极选择晶体管的通道CH中不形成电流可以流过的电流路径61。因此，存储器单元的通道层CH和源极线SL可以被电中断。该电中断在图6A中用“X”指示。因而，存储器单元的通道层CH的通道电压Vch可以被施加到形成在源极选择晶体管的顶部上的通道层CH，并且施加到源极线SL的电压可以被施加到形成在源极选择晶体管的底部的通道层CH。因此，当源极选择晶体管关断(OFF)时，即使将0V的源极线电压施加到源极线SL，施加到存储器单元的通道层CH的通道电压Vch的电平也不降低。
参考图6B，当向第一源极选择线SSL1施加接通电压Von时，源极选择晶体管接通(ON)，可以在源极选择晶体管的通道层CH中形成通道。当在源极选择晶体管的通道层CH中形成通道时，可以在源极选择晶体管的通道层CH中形成电流可以流过的电流路径61。因此，存储器单元的通道层CH和源极线SL可以通过源极选择晶体管的通道层CH彼此电连接。因此，当将0V的源极线电压施加到源极线SL并且源极选择晶体管接通(ON)时，施加到存储器单元的通道层CH的通道电压Vch降低。
图7是图示依照本公开的第一实施例的存储器设备的操作方法的图。
参考图7，存储器设备的读取操作可以包括建立阶段、读取阶段和放电阶段。
建立阶段T1到T2是用于增大通道层CH的电位的阶段。在执行读取操作的同时，接地电压或0V的电压可以被施加到源极线SL。在执行建立阶段T1到T2的同时，关断电压Voff可以被施加到被选择的源极选择线Sel_SSL和未被选择的源极选择线UnseL-SSL，并且接通电压Von可以被施加到被选择的漏极选择线Sel_DSL和未被选择的漏极选择线Unsel_DSL。关断电压Voff是晶体管关断的电压，并且可以被设置为0V。接通电压Von是晶体管接通的电压，并且可以被设置为高于0V的正电压。可以将通过电压Vpass施加到未被选择的字线Unsel_WL和被选择的字线Sel_WL。通过电压Vpass是用于接通未被选择的存储器单元的电压，并且可以被设置为高于0V的正电压。
在建立阶段T1到T2中，可以向位线BL供应第一预充电电压1Vpr。第一预充电电压1Vpr可以被设置为高于在读取阶段T2到T3中使用的第二预充电电压2Vpr的正电压。在建立阶段T1到T2中，漏极选择晶体管通过接通电压Von接通，并且因此位线BL和通道层CH可以彼此电连接。因此，通道层CH的电压可以通过供应给位线BL的第一预充电电压1Vpr增大到作为正电压的通道电压。当在建立阶段T1到T2中将诸如第一预充电电压1Vpr的高电压施加到位线BL时，被选择的串Sel_ST和未被选择的串Unsel_ST的通道层CH的电压可以比当位线BL通过第二预充电电压2Vpr预充电时进一步增大。
读取阶段T2到T3是其中被选择的存储器单元的阈值电压被反映到位线BL的阶段。在开始读取阶段T2到T3的第二时间T2处，可以将低于第一预充电电压1Vpr的第二预充电电压2Vpr施加到位线BL，并且可以将关断电压Voff施加到未被选择的漏极选择线Unsel_DSL和未被选择的源极选择线Unsel_SSL。可以将读取电压Vrd施加到被选择的字线Sel_WL。当将关断电压Voff施加到未被选择的漏极选择线Unsel_DSL和未被选择的源极选择线Unsel_SSL时，包括在未被选择的串Unsel_ST中的漏极选择晶体管和源极选择晶体管关断，并且因此，未被选择的串Unsel_ST的通道层CH可以浮置(FT)。
读取电压Vrd是用于确定存储器单元的数据的电压，并且可以根据变成读取操作的目标的存储器单元的阈值电压分布而被设置为具有各种电平的电压。在将读取电压Vrd施加到被选择的字线Sel_WL的同时，通过电压Vpass被施加。
当将接通电压Von施加到被选择的漏极选择线Sel_DSL和被选择的源极选择线Sel_SSL时，包括在被选择的串中的漏极选择晶体管和源极选择晶体管接通，并且因此，可以根据连接到被选择的字线Sel_WL的被选择的存储器单元的阈值电压来维持或降低被选择的串的通道电压Vch。例如，当被选择的存储器单元的阈值电压高于或等于读取电压Vrd时，可以将被选择的存储器单元确定为编程单元PGM_Cell。当被选择的存储器单元的阈值电压低于读取电压Vrd时，可以将被选择的存储器单元确定为擦除单元ER_Cell。也就是说，由于编程单元PGM_Cell的阈值电压高于或等于读取电压Vrd，所以编程单元PGM_Cell关断，并且因此，被选择的串Sel_ST的通道层CH的通道电压Vch可以被维持为在建立阶段T1到T2中预充电的电压。备选地，由于擦除单元ER_Cell的阈值电压低于读取电压Vrd，所以擦除单元ER_Cell接通，并且因此，被选择的串Sel_ST的通道层CH的通道电压Vch可以变得低于在建立阶段T1到T2中预充电的电压。
放电阶段T3到T4是其中连接到被选择的存储器块的线和通道层CH的电压被复位的阶段。例如，在放电阶段T3到T4中，连接到被选择的存储器块的所有线都可以被放电。术语“放电”意指向其施加正电压的线电连接到接地端子，从而将线的电压降低到0V。在放电阶段T3到T4中，被选择的串Sel_ST和未被选择的串Unsel_ST的通道层CH的电压可以由于耦合到字线WL而降低。当通道层CH的电压低时，当字线WL被放电时通道层CH的电压可能降低到低于0V的电平。然而，在该实施例中，在建立阶段T1到T2中，通道层CH的电压通过第一预充电电压1Vpr预充电到高电平。因此，在放电阶段T3到T4中，通道层CH的电压不降低到低于0V的电平。
在放电阶段T3到T4中，不存在其中通道层CH的电压从负电压再次增大到0V的时段，并且因此不会发生其中字线的电压由于通道层CH的电压而进一步增大到高于0V的现象。因而，可以改进读取操作的可靠性。
图8是图示依照本公开的第二实施例的存储器设备的操作方法的图。
参考图8，存储器设备的读取操作可以包括建立阶段、读取阶段、均衡阶段和放电阶段。在第二实施例中，在执行放电阶段T3到T4之前，可以进一步执行用于等同地调整字线WL的电压的均衡阶段T2’到T3。每个阶段将详细描述如下。
建立阶段T1到T2是用于增大通道层CH的电位的阶段。在执行建立阶段T1到T2的同时，关断电压Voff可以被施加到被选择的源极选择线Sel_SSL和未被选择的源极选择线Unsel-SSL，并且接通电压Von可以被施加到被选择的漏极选择线Sel_DSL和未被选择的漏极选择线Unsel_DSL。关断电压Voff是晶体管关断的电压，并且可以被设置为0V。接通电压Von是晶体管接通的电压，并且可以被设置为高于0V的正电压。可以将通过电压Vpass施加到未被选择的字线Unsel_WL和被选择的字线Sel_WL。通过电压Vpass是用于接通未被选择的存储器单元的电压，并且可以被设置为高于0V的正电压。
在建立阶段T1到T2中，可以向位线BL供应第一预充电电压1Vpr。第一预充电电压1Vpr可以被设置为高于在读取阶段T2到T2’中使用的第二预充电电压2Vpr的正电压。在建立阶段T1到T2中，漏极选择晶体管通过接通电压Von接通，并且因此位线BL和通道层CH可以彼此电连接。因此，通道层CH的电压可以通过供应给位线BL的第一预充电电压1Vpr增大到作为正电压的通道电压。当在建立阶段T1到T2中将诸如第一预充电电压1Vpr的高电压施加到位线BL时，被选择的串Sel_ST和未被选择的串Unsel_ST的通道层CH的电压可以比当位线BL通过第二预充电电压2Vpr预充电时进一步增大。
读取阶段T2到T2’是其中被选择的存储器单元的阈值电压被反映到位线BL的阶段。在开始读取阶段T2到T2’的第二时间T2处，可以将低于第一预充电电压1Vpr的第二预充电电压2Vpr施加到位线BL，并且可以将关断电压Voff施加到未被选择的漏极选择线Unsel_DSL和未被选择的源极选择线Unsel_SSL。可以将读取电压Vrd施加到被选择的字线Sel_WL。当将关断电压Voff施加到未被选择的漏极选择线Unsel_DSL和未被选择的源极选择线Unsel_SSL时，包括在未被选择的串Unsel_ST中的漏极选择晶体管和源极选择晶体管关断，并且因此，未被选择的串Unsel_ST的通道层CH可以处于浮置状态(FT)。
读取电压Vrd是用于确定存储器单元的数据的电压，并且可以根据变成读取操作的目标的存储器单元的阈值电压分布而被设置为具有各种电平的电压。在将读取电压Vrd施加到被选择的字线Sel_WL的同时，通过电压Vpass被施加。
当将接通电压Von施加到被选择的漏极选择线Sel_DSL和被选择的源极选择线Sel_SSL时，包括在被选择的串中的漏极选择晶体管和源极选择晶体管接通，并且因此，可以根据连接到被选择的字线Sel_WL的被选择的存储器单元的阈值电压来维持或降低被选择的串的通道电压Vch。例如，当被选择的存储器单元的阈值电压高于或等于读取电压Vrd时，可以将被选择的存储器单元确定为编程单元PGM_Cell。当被选择的存储器单元的阈值电压低于读取电压Vrd时，可以将被选择的存储器单元确定为擦除单元ER_Cell。也就是说，由于编程单元PGM_Cell的阈值电压高于或等于读取电压Vrd，所以编程单元PGM_Cell关断，并且因此，被选择的串Sel_ST的通道层CH的通道电压Vch可以被维持为在建立阶段T1到T2中预充电的电压。备选地，由于擦除单元ER_Cell的阈值电压低于读取电压Vrd，所以擦除单元ER_Cell接通，并且因此，被选择的串Sel_ST的通道层CH的通道电压Vch可以变得低于在建立阶段T1到T2中预充电的电压。
均衡阶段T2’到T3是用于在放电阶段T3到T4之前等同地调整字线WL的电压的阶段，并且可以被执行以防止字线WL的电压在放电阶段T3到T4中变得彼此不同或防止字线WL中的一些字线的电压降低到负电压。例如，当均衡阶段T2’到T3开始时，可以将正电压施加到被选择的字线Sel_WL，使得被选择的字线Sel_WL的电压变得等于施加到未被选择的字线Unsel_WL的电压。通过电压Vpass可以被施加到被选择的字线Sel_WL和未被选择的字线Unsel_WL。等于施加到被选择的漏极选择线Sel_DSL的电压的接通电压Von可以被施加到未被选择的漏极选择线Unsel_DSL。
放电阶段T3到T4是其中连接到被选择的存储器块的线和通道层CH的电压被复位的阶段。例如，在放电阶段T3到T4中，连接到被选择的存储器块的所有线都可以被放电。术语“放电”意指向其施加正电压的线电连接到接地端子，从而将线的电压降低到0V。在放电阶段T3到T4中，被选择的串Sel_ST和未被选择的串Unsel_ST的通道层CH的电压可以由于耦合到字线WL而降低。当通道层CH的电压低时，当字线WL被放电时通道层CH的电压可能降低到低于0V的电平。然而，在该实施例中，在建立阶段T1到T2中，通道层CH的电压通过第一预充电电压1Vpr预充电到高电平。因此，在放电阶段T3到T4中，通道层CH的电压不降低到低于0V的电平。
在放电阶段T3到T4中，不存在其中通道层CH的电压从负电压再次增大到0V的时段，并且因此不会发生其中字线的电压由于通道层CH的电压而进一步增大到高于0V的现象。因而，可以改进读取操作的可靠性。
图9是图示依照本公开的第三实施例的存储器设备的操作方法的图。
参考图9，存储器设备的读取操作可以包括第一建立阶段、第二建立阶段、读取阶段、均衡阶段和放电阶段。在第三实施例中，在执行读取阶段T2到T2’之前，可以进一步执行用于使通道层CH的电位升压的第一建立阶段T1到T1’和第二建立阶段T1'到T2。每个阶段将详细描述如下。
第一建立阶段T1到T1’是用于增大字线WL的电压的阶段。当第一建立阶段T1到T1’开始时，接通电压Von可以被施加到被选择的漏极选择线Sel_DSL、未被选择的漏极选择线Unsel_DSL和被选择的源极选择线Sel_SSL，并且通过电压Vpass可以被施加到被选择的字线Sel_WL和未被选择的字线Unsel_WL。接通电压Von或关断电压Voff可以被施加到未被选择的源极选择线Unsel_SSL，并且在图9中图示其中施加关断电压Voff的实施例。可以向位线BL和源极线SL施加0V的电压。因此，在第一建立阶段T1到T1’中，通道层CH的电位可以变成0V。
当第二建立阶段T1’到T2开始时，可以将关断电压Voff施加到被选择的源极选择线Sel_SSL，并且可以将读取电压Vrd施加到被选择的字线Sel_WL。可以向位线BL施加第一预充电电压1Vpr。第一预充电电压1Vpr可以被设置为高于在读取阶段T2到T2’中使用的第二预充电电压2Vpr的正电压。在第二建立阶段T1’到T2中，漏极选择晶体管通过接通电压Von接通，并且因此位线BL和通道层CH可以彼此电连接。因此，通道层CH的电压可以通过供应给位线BL的第一预充电电压1Vpr增大到作为正电压的通道电压Vch。当在第二建立阶段T1’到T2中将诸如第一预充电电压1Vpr的高电压施加到位线BL时，被选择的串Sel_ST和未被选择的串Unsel_ST的通道层CH的电压可以比当位线BL通过第二预充电电压2Vpr预充电时进一步增大。
读取阶段T2到T2’是其中被选择的存储器单元的阈值电压被反映到位线BL的阶段。在开始读取阶段T2到T2’的第二时间T2处，可以将低于第一预充电电压1Vpr的第二预充电电压2Vpr施加到位线BL，并且可以将关断电压Voff施加到未被选择的漏极选择线Unsel_DSL和未被选择的源极选择线Unsel_SSL。可以将读取电压Vrd施加到被选择的字线Sel_WL。当将关断电压Voff施加到未被选择的漏极选择线Unsel_DSL和未被选择的源极选择线Unsel_SSL时，包括在未被选择的串Unsel_ST中的漏极选择晶体管和源极选择晶体管关断，并且因此，未被选择的串Unsel_ST的通道层CH可以处于浮置状态(FT)。
读取电压Vrd是用于确定存储器单元的数据的电压，并且可以根据变成读取操作的目标的存储器单元的阈值电压分布而被设置为具有各种电平的电压。在将读取电压Vrd施加到被选择的字线Sel_WL的同时，通过电压Vpass被施加。
当将接通电压Von施加到被选择的漏极选择线Sel_DSL和被选择的源极选择线Sel_SSL时，包括在被选择的串中的漏极选择晶体管和源极选择晶体管接通，并且因此，可以根据连接到被选择的字线Sel_WL的被选择的存储器单元的阈值电压来维持或降低被选择的串的通道电压Vch。例如，当被选择的存储器单元的阈值电压高于或等于读取电压Vrd时，可以将被选择的存储器单元确定为编程单元PGM_Cell。当被选择的存储器单元的阈值电压低于读取电压Vrd时，可以将被选择的存储器单元确定为擦除单元ER_Cell。也就是说，由于编程单元PGM_Cell的阈值电压高于或等于读取电压Vrd，所以编程单元PGM_Cell关断，并且因此，被选择的串Sel_ST的通道层CH的通道电压Vch可以被维持为在第二建立阶段T1’到T2中预充电的电压。备选地，由于擦除单元ER_Cell的阈值电压低于读取电压Vrd，所以擦除单元ER_Cell接通，并且因此，被选择的串Sel_ST的通道层CH的通道电压Vch可以变得低于在第二建立阶段T1’到T2中预充电的电压。
均衡阶段T2’到T3是用于在放电阶段T3到T4之前等同地调整字线WL的电压的阶段，并且可以被执行以防止字线WL的电压在放电阶段T3到T4中变得彼此不同或防止字线WL中的一些字线的电压降低到负电压。例如，当均衡阶段T2’到T3开始时，可以将正电压施加到被选择的字线Sel_WL，使得被选择的字线Sel_WL的电压变得等于施加到未被选择的字线Unsel_WL的电压。通过电压Vpass可以被施加到被选择的字线Sel_WL和未被选择的字线Unsel_WL。等于施加到被选择的漏极选择线Sel_DSL的电压的接通电压Von可以被施加到未被选择的漏极选择线Unsel_DSL。
放电阶段T3到T4是其中连接到被选择的存储器块的线和通道层CH的电压被复位的阶段。例如，在放电阶段T3到T4中，连接到被选择的存储器块的所有线都可以被放电。术语“放电”意指向其施加正电压的线电连接到接地端子，从而将线的电压降低到0V。在放电阶段T3到T4中，被选择的串Sel_ST和未被选择的串Unsel_ST的通道层CH的电压可以由于耦合到字线WL而降低。由于通道层CH的电压在第二建立阶段T1’到T2中通过第一预充电电压1Vpr预充电到高电平，所以通道层CH的电压在放电阶段T3到T4中不降低到低于0V的电平。
在放电阶段T3到T4中，不存在其中通道层CH的电压从负电压再次增大到0V的时段，并且因此不会发生其中字线的电压由于通道层CH的电压而进一步增大到高于0V的现象。因而，可以改进读取操作的可靠性。
图10是图示依照本公开的第四实施例的存储器设备的操作方法的图。
参考图10，存储器设备的读取操作可以包括第一建立阶段、第二建立阶段、读取阶段、均衡阶段和放电阶段。在第四实施例中，第一预充电电压1Vpr可以在第一建立阶段T1到T1’中被供应给位线BL。每个阶段将详细描述如下。
第一建立阶段T1到T1’是用于增大字线WL的电压和通道层CH的电压的阶段。当第一建立阶段T1到T1’开始时，第一预充电电压1Vpr可以被施加到位线BL，接通电压Von可以被施加到被选择的漏极选择线Sel_DSL、未被选择的漏极选择线Unsel_DSL、被选择的源极选择线Sel_SSL和未被选择的源极选择线Unsel_SSL，并且通过电压Vpass可以被施加到被选择的字线Sel_WL和未被选择的字线Unsel_WL。第一预充电电压1Vpr可以被设置为高于在读取阶段T2-T2’中使用的第二预充电电压2Vpr的正电压。由于源极选择晶体管接通，所以源极线SL可以浮置(FT)，以便防止通道层CH的电位降低。因此，在第一建立阶段T1-T1’中，被选择的串Sel_ST和未被选择的串Unsel_ST的通道层CH的电位可以增大到高达作为正电压的通道电压Vch。当在第一建立阶段T1到T1’中向位线BL施加诸如第一预充电电压1Vpr的高电压时，被选择的串Sel_ST和未被选择的串Unsel_ST的通道层CH的电压可以比当位线BL通过第二预充电电压2Vpr预充电时进一步增大。
当第二建立阶段T1’到T2开始时，可以将读取电压Vrd施加到被选择的字线Sel_WL。源极线SL可以被维持处于浮置状态(FT)，使得通道层CH的通道电压不降低。
读取阶段T2到T2’是其中被选择的存储器单元的阈值电压被反映到位线BL的阶段。在读取阶段T2到T2’开始的第二时间T2处，可以将低于第一预充电电压1Vpr的第二预充电电压2Vpr施加到位线BL，并且可以将关断电压Voff施加到未被选择的漏极选择线Unsel_DSL和未被选择的源极选择线Unsel_SSL。因此，可以从第二时间T2向源极线SL施加0V的电压。可以将读取电压Vrd施加到被选择的字线Sel_WL。当将关断电压Voff施加到未被选择的漏极选择线Unsel_DSL和未被选择的源极选择线Unsel_SSL时，包括在未被选择的串Unsel_ST中的漏极选择晶体管和源极选择晶体管关断，并且因此，未被选择的串Unsel_ST的通道层CH可以处于浮置状态(FT)。
读取电压Vrd是用于确定存储器单元的数据的电压，并且可以根据变成读取操作的目标的存储器单元的阈值电压分布而被设置为具有各种电平的电压。在将读取电压Vrd施加到被选择的字线Sel_WL的同时，通过电压Vpass被施加。
当将接通电压Von施加到被选择的漏极选择线Sel_DSL和被选择的源极选择线Sel_SSL时，包括在被选择的串中的漏极选择晶体管和源极选择晶体管接通，并且因此，可以根据连接到被选择的字线Sel_WL的被选择的存储器单元的阈值电压来维持或降低被选择的串的通道电压Vch。例如，当被选择的存储器单元的阈值电压高于或等于读取电压Vrd时，可以将被选择的存储器单元确定为编程单元PGM_Cell。当被选择的存储器单元的阈值电压低于读取电压Vrd时，可以将被选择的存储器单元确定为擦除单元ER_Cell。也就是说，由于编程单元PGM_Cell的阈值电压高于或等于读取电压Vrd，所以编程单元PGM_Cell关断，并且因此，被选择的串Sel_ST的通道层CH的通道电压Vch可以被维持为在第二建立阶段T1’到T2中预充电的电压。备选地，由于擦除单元ER_Cell的阈值电压低于读取电压Vrd，所以擦除单元ER_Cell接通，并且因此，被选择的串Sel_ST的通道层CH的通道电压Vch可以变得低于在第二建立阶段T1’到T2中预充电的电压。
均衡阶段T2’到T3是用于在放电阶段T3到T4之前等同地调整字线WL的电压的阶段，并且可以被执行以防止字线WL的电压在放电阶段T3到T4中变得彼此不同或防止字线WL中的一些字线的电压降低到负电压。例如，当均衡阶段T2’到T3开始时，可以将正电压施加到被选择的字线Sel_WL，使得被选择的字线Sel_WL的电压变得等于施加到未被选择的字线Unsel_WL的电压。通过电压Vpass可以被施加到被选择的字线Sel_WL和未被选择的字线Unsel_WL。等于施加到被选择的漏极选择线Sel_DSL的电压的接通电压Von可以被施加到未被选择的漏极选择线Unsel_DSL。
放电阶段T3到T4是其中连接到被选择的存储器块的线和通道层CH的电压被复位的阶段。例如，在放电阶段T3到T4中，连接到被选择的存储器块的所有线都可以被放电。术语“放电”意指向其施加正电压的线电连接到接地端子，从而将线的电压降低到0V。在放电阶段T3到T4中，被选择的串Sel_ST和未被选择的串Unsel_ST的通道层CH的电压可以由于耦合到字线WL而降低。由于通道层CH的电压在第二建立阶段T1’到T2中通过第一预充电电压1Vpr预充电到高电平，所以通道层CH的电压在放电阶段T3到T4中不降低到低于0V的电平。
在放电阶段T3到T4中，不存在其中通道层CH的电压从负电压再次增大到0V的时段，并且因此不会发生其中字线的电压由于通道层CH的电压而进一步增大到高于0V的现象。因而，可以改进读取操作的可靠性。
图11是图示存储器卡系统3000的图，依照本公开的一个实施例的存储器设备被应用到存储器卡系统3000。
参考图11，存储器卡系统3000包括控制器3100、存储器设备3200和连接器3300。
控制器3100可以连接到存储器设备3200。控制器3100可以访问存储器设备3200。例如，控制器3100可以控制存储器设备3200的编程、读取或擦除操作，或者控制存储器设备3200的后台操作。控制器3100可以提供存储器设备3200与主机之间的接口。控制器3100可以驱动用于控制存储器设备3200的固件。例如，控制器3100可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和纠错器的部件。
控制器3100可以通过连接器3300与外部设备通信。控制器3100可以根据特定通信协议与外部设备(例如，主机)通信。示例性地，控制器3100可以通过各种通信协议中的至少一种通信协议与外部设备进行通信，该各种通信协议诸如为通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互连(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存存储(UFS)、Wi-Fi、蓝牙和NVMe。示例性地，连接器3300可以由上述各种通信协议中的至少一种通信协议来限定。
存储器设备3200可以包括存储器单元，并且与图1中示出的存储器设备100相同地配置。
控制器3100和存储器设备3200可以被集成到单个半导体设备中以构成存储器卡。例如，控制器3100和存储器设备3200可以构成存储器卡，诸如个人计算机(PC)存储器卡、紧凑闪存(CF)卡、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、迷你SD、微型SD和SDHC)以及通用闪存存储(UFS)。
图12是图示固态驱动器(SSD)系统4000的图，依照本公开的一个实施例的存储器设备被应用到固态驱动器(SSD)系统4000。
参考图12，SSD系统4000包括主机4100和SSD 4200。SSD 4200通过信号连接器4001与主机4100交换信号SIG，并且通过功率连接器4002接收功率PWR。SSD 4200包括控制器4210、多个存储器设备4221至422n、辅助电源4230和缓冲存储器4240。
控制器4210可以响应于从主机4100接收到的信号而控制多个存储器设备4221至422n。该信号可以是基于主机4100与SSD 4200之间的接口的信号。例如，该信号可以是由诸如以下项的接口中的至少一种接口限定的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互连(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存存储(UFS)、Wi-Fi、蓝牙和NVMe。
多个存储器设备4221至422n可以包括能够存储数据的单元。多个存储器设备4221到422n中的每个存储器设备可以与图1中示出的存储器设备100相同地配置。
辅助电源4230可以通过功率连接器4002连接到主机4100。辅助电源4230可以接收从主机4100输入的功率PWR，并且利用功率PWR进行充电。当来自主机4100的功率的供应不平稳时，辅助电源4230可以提供SSD 4200的功率。示例性地，辅助电源4230可以位于SSD4200中，或者位于SSD 4200的外部。例如，辅助电源4230可以位于主板上，并且向SSD4200提供辅助功率。
缓冲存储器4240可以作为SSD 4200的缓冲存储器进行操作。例如，缓冲存储器4240可以临时存储从主机4100接收到的数据或从多个存储器设备4221至422n接收到的数据，或者临时存储存储器设备4221至422n的元数据(例如，映射表)。缓冲存储器4240可以包括易失性存储器，诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM，或者可以包括非易失性存储器，诸如FRAM、ReRAM、STT-MRAM和PRAM。
依照本公开的一些实施例，可以改进在存储器设备中执行的读取操作的可靠性。
虽然已经参考本公开的某些实施例示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，本公开的范围不应限于上述实施例，而是应当不仅由所附权利要求而且还由其等同物来确定。
在上述实施例中，可以选择性地执行所有步骤或者可以省略一些步骤。在每个实施例中，步骤不一定依照所描述的顺序来执行，并且可以被重新布置。在本说明书和附图中公开的实施例仅是为了便于理解本公开的示例，并且本公开不限于此。也就是说，对于本领域技术人员而言应当显而易见的是，可以基于本公开的技术范围进行各种修改。
同时，已经在附图和说明书中描述了本公开的实施例。尽管这里使用了特定术语，但是那些特定术语仅用于解释本公开的实施例。因此，本公开不被约束于上述实施例，并且在本公开的精神和范围内，许多变化是可能的。对于本领域技术人员而言应当显而易见的是，除了在本文中公开的实施例之外，可以基于本公开的技术范围进行各种修改。

Claims (20)

1.一种存储器设备，包括：
存储器块，其包括形成在位线与源极线之间的串；以及
外围电路，其被配置为执行被选择的存储器单元的读取操作，所述被选择的存储器单元被包括在所述串当中的被选择的串中，
其中所述外围电路包括页缓冲器，所述页缓冲器被配置为：
在所述读取操作的建立阶段中通过向所述位线施加第一预充电电压来增大所述串的通道的电压；
在所述读取操作的读取阶段中向所述位线施加低于所述第一预充电电压的第二预充电电压；以及
在所述读取操作的放电阶段中使所述位线放电。
2.根据权利要求1所述的存储器设备，其中在所述建立阶段中，所述外围电路被配置为向所述源极线施加0V的电压。
3.根据权利要求2所述的存储器设备，其中在所述建立阶段中，所述外围电路被配置为接通连接在所述位线与所述串中的存储器单元之间的漏极选择晶体管。
4.根据权利要求2所述的存储器设备，其中在所述建立阶段中，所述外围电路被配置为关断连接在所述源极线与所述串中的存储器单元之间的源极选择晶体管。
5.根据权利要求1所述的存储器设备，其中在所述读取阶段中，所述外围电路被配置为使所述串中的未被选择的串的通道浮置。
6.根据权利要求5所述的存储器设备，其中为了使所述未被选择的串的所述通道浮置，所述外围电路被配置为关断包括在所述未被选择的串中的未被选择的漏极选择晶体管和未被选择的源极选择晶体管。
7.根据权利要求5所述的存储器设备，其中在所述读取阶段中，所述外围电路被配置为向被选择的字线施加读取电压，所述被选择的字线连接到包括在所述被选择的串中的所述被选择的存储器单元。
8.根据权利要求1所述的存储器设备，其中在所述建立阶段中，所述外围电路被配置为使所述源极线浮置。
9.根据权利要求8所述的存储器设备，其中在所述建立阶段中，所述外围电路被配置为接通连接在所述位线与所述串中的存储器单元之间的漏极选择晶体管，并且接通连接在所述源极线与所述串中的存储器单元之间的源极选择晶体管。
10.根据权利要求9所述的存储器设备，其中在所述建立阶段中，所述外围电路被配置为向连接到所述串的字线施加通过电压。
11.根据权利要求10所述的存储器设备，其中在所述建立阶段中，所述外围电路被配置为在向所述字线施加所述通过电压时向所述字线当中的被选择的字线施加读取电压。
12.根据权利要求1所述的存储器设备，其中在执行所述放电阶段之前，所述外围电路被配置为执行用于等同地调整连接到所述串的字线的电压的均衡阶段。
13.根据权利要求1所述的存储器设备，其中在所述放电阶段中，所述外围电路被配置为使连接到所述串的源极选择线、字线和漏极选择线放电。
14.一种操作存储器设备的方法，所述方法包括：
通过向电耦合到通道的位线施加第一预充电电压来增大通道电压；
当所述通道电压增大时，向所述位线施加低于所述第一预充电电压的第二预充电电压；
向布置在所述位线与源极线之间的字线当中的被选择的字线施加读取电压；以及
使所述位线和所述字线放电。
15.根据权利要求14所述的方法，其中在增大所述通道电压中，当向所述源极线施加0V的电压时，通过向邻近所述位线的漏极选择线施加接通电压来接通漏极选择晶体管，并且通过向邻近所述源极线的源极选择线施加关断电压来关断源极选择晶体管。
16.根据权利要求14所述的方法，其中在增大所述通道电压中，当所述源极线浮置时，通过向邻近所述位线的漏极选择线施加接通电压来接通漏极选择晶体管，并且通过向邻近所述源极线的源极选择线施加接通电压来接通源极选择晶体管。
17.根据权利要求14所述的方法，其中在增大所述通道电压中，通过电压被施加到所述字线。
18.根据权利要求14所述的方法，其中在向所述位线施加所述第二预充电电压中，连接到未被选择的串的未被选择的漏极选择晶体管和未被选择的源极选择晶体管关断。
19.根据权利要求14所述的方法，其中当向所述被选择的字线施加所述读取电压时，通过电压被施加到未被选择的字线。
20.根据权利要求14所述的方法，其中用于等同地调整所述字线的电压的均衡阶段进一步被包括在所述读取电压的所述施加与所述放电之间。
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