CN117636931A - 存储器设备和操作该存储器设备的方法 - Google Patents

存储器设备和操作该存储器设备的方法 Download PDF

Info

Publication number
CN117636931A
CN117636931A CN202310462683.1A CN202310462683A CN117636931A CN 117636931 A CN117636931 A CN 117636931A CN 202310462683 A CN202310462683 A CN 202310462683A CN 117636931 A CN117636931 A CN 117636931A
Authority
CN
China
Prior art keywords
voltage
word line
pass
pass voltage
unselected word
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310462683.1A
Other languages
English (en)
Inventor
李熙烈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN117636931A publication Critical patent/CN117636931A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本公开涉及存储器设备和操作该存储器设备的方法，该存储器设备包括存储器块，该存储器块包括存储器单元。该存储器设备还包括电压生成器，电压生成器被配置为将读取电压和通过电压施加到与存储器块耦合的字线。电压生成器被配置为：在对存储器块的读取操作期间，将读取电压施加到字线当中的被选择的字线，并且取决于到被选择的字线的距离将不同的通过电压施加到关于被选择的字线彼此对称的未被选择的字线。

Description

存储器设备和操作该存储器设备的方法
相关申请的交叉引用
本申请要求于2022年8月31日在韩国知识产权局提交的韩国专利申请号10-2022-0109972的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开的各种实施例总体上涉及存储器设备和操作该存储器设备的方法，并且更具体地涉及被配置为执行读取操作的存储器设备和操作该存储器设备的方法。
背景技术
存储器设备可以包括：存储器单元阵列，在其中存储数据；外围电路，其被配置为执行编程操作、读取操作或擦除操作；以及控制逻辑，其被配置为控制外围电路。
存储器单元阵列可以包括多个存储器块，该多个存储器块中的每个存储器块可以包括多个串。串中的每个串可以包括存储器单元。在以三维(3D)结构形成的存储器设备中，串可以在垂直方向上从衬底延伸。因此，可以在垂直方向上将存储器单元堆叠在衬底上。
在对包括在被选择的存储器块中的被选择的串的读取操作期间，可以将读取电压施加到被选择的字线，并且可以将通过电压施加到未被选择的字线。因为被选择的字线和未被选择的字线还耦合到未被选择的串，所以与施加到耦合到被选择的串的字线的电压相同的电压可以被施加到未被选择的串的字线。在被选择的串中，通道耦合到接地端子，然而在未被选择的串中，通道可以浮置。因此，在包括在未被选择的串中的存储器单元当中，可能在具有相对较低阈值电压的存储器单元中发生其中通道断开连接的夹断。当邻近通道的电压之间的差出现在其中发生夹断的区域中时，可以生成热电子。热电子的生成可以增加存储器单元的阈值电压，并且因此存储器设备的读取操作的可靠性可能劣化。
发明内容
本公开的各种实施例涉及能够改进读取操作的可靠性的存储器设备和操作该存储器设备的方法。
根据本公开的实施例的存储器设备可以包括存储器块，存储器块包括存储器单元。存储器设备还可以包括电压生成器，电压生成器被配置为将读取电压和通过电压施加到与存储器块耦合的字线。电压生成器可以被配置为：在对存储器块的读取操作期间，将读取电压施加到字线当中的被选择的字线，并且取决于到被选择的字线的距离将不同的通过电压施加到关于被选择的字线彼此对称的未被选择的字线。
根据本公开的操作存储器设备的方法可以包括将读取电压施加到被选择的字线并且将第一通过电压施加到邻近被选择的字线的第一未被选择的字线。该方法还可以包括将低于第一通过电压的第二通过电压施加到邻近第一未被选择的字线的第二未被选择的字线。该方法还可以包括将第三通过电压施加到邻近第二未被选择的字线的第三未被选择的字线，第三通过电压具有在第一通过电压与第二通过电压之间的电平。
附图说明
图1是图示存储器设备的图。
图2是图示图1中图示的任一个存储器块的电路图。
图3是图示在读取操作期间未被选择的串的通道电压的图。
图4是图示在读取操作期间包括在未被选择的串中的存储器单元的阈值电压的图。
图5是图示根据本公开的第一实施例的读取操作的图。
图6A到6C是图示取决于被选择的字线而施加到未被选择的字线的通过电压的图。
图7是图示根据本公开的第二实施例的读取操作的图。
图8是图示根据本公开的第三实施例的读取操作的流程图。
图9是图示根据本公开的第三实施例的读取操作的序列的图。
图10是图示根据本公开的第四实施例的读取操作的图。
图11是图示根据本公开的第四实施例的读取操作的序列的图。
图12是图示根据本公开的第五实施例的读取操作的流程图。
图13是图示根据本公开的第五实施例的读取操作的序列的图。
图14是图示存储器卡系统的图，根据本公开的存储器设备被应用到该存储器卡系统。
图15是图示固态驱动器(SSD)系统的图，根据本公开的存储器设备被应用到该固态驱动器(SSD)系统。
具体实施方式
本文中公开的特定结构或功能描述被例示以描述根据本公开的构思的实施例。根据本公开的构思的实施例不应被解释为限于下面描述的实施例，并且可以以各种形式修改并且用其他等效实施例替换。
在下文中，将理解，虽然术语“第一”和“第二”在本文中可以用于描述各种元件，但这些元件不应受这些术语限制。这些术语用于将一个元件与其它元件区分开，并不暗示元件的数量或顺序。
图1是图示存储器设备的图。
参考图1，存储器设备100可以包括存储器单元阵列110、外围电路170和控制电路180。
存储器单元阵列110可以包括第一存储器块BLK1至第j存储器块BLKj。第一存储器块BLK1至第j存储器块BLKj可以以三维(3D)结构形成。以3D结构形成的第一存储器块BLK1至第j存储器块BLKj中的每个存储器块可以包括在垂直方向上堆叠在衬底上的存储器单元。
根据编程方案，每个存储器单元可以存储一位数据或两位数据。用于在一个存储器单元中存储一位数据的方案被称为单级单元(SLC)方案，并且用于在一个存储器单元中存储两位数据的方案被称为多级单元(MLC)方案。在一个存储器单元中存储三位数据的方案被称为三级单元(TLC)方案，并且在一个存储器单元中存储四位数据的方案被称为四级单元(QLC)方案。另外，五位或更多位数据可以被存储在一个存储器单元中。
外围电路170可以执行将数据存储在存储器单元阵列110中的编程操作、输出存储在存储器单元阵列110中的数据的读取操作和擦除存储在存储器单元阵列110中的数据的擦除操作。例如，外围电路170可以包括电压生成器120、行解码器130、页缓冲器组140、列解码器150和输入/输出电路160。
电压生成器120可以响应于操作码OPCD而生成编程操作、读取操作或擦除操作所需的各种操作电压Vop。例如，电压生成器120可以响应于操作码OPCD而生成编程电压、通过电压、接通电压、关断电压、接地电压、负电压、源极电压、验证电压、读取电压、擦除电压、预充电电压等。
编程电压可以是在编程操作期间施加到字线WL当中的被选择的字线的电压，并且可以用于增加耦合到被选择的字线的存储器单元的阈值电压。
通过电压可以是在编程或读取操作期间施加到字线WL当中的未被选择的字线的电压，并且可以用于接通耦合到未被选择的字线的存储器单元。根据本实施例，在读取操作期间，电压生成器120可以取决于被选择的字线的位置而控制通过电压的电平。例如，电压生成器120可以取决于到被选择的字线的距离而不同地控制要施加到第一至第三未被选择的字线或第一至第四未被选择的字线的通过电压的电平，第一至第三未被选择的字线或第一至第四未被选择的字线顺序地邻近被选择的字线。
接通电压可以是施加到漏极选择线DSL或源极选择线SSL的电压，并且可以用于接通漏极选择晶体管或源极选择晶体管。关断电压可以是施加到漏极选择线DSL或源极选择线SSL的电压，并且可以用于关断漏极选择晶体管或源极选择晶体管。接地电压可以是0V的电压。负电压可以是低于0V的电压。源极电压可以是施加到源极线SL的电压，并且可以是负电压、接地电压或正电压。验证电压可以是在编程操作或擦除操作期间确定被选择的存储器单元的阈值电压所需的电压，并且可以被施加到被选择的字线或耦合到被选择的存储器块的所有字线。读取电压可以是在读取操作期间施加到被选择的字线的电压，并且可以用于确定存储在存储器单元中的数据。擦除电压可以是在擦除操作期间施加到源极线SL的电压，并且可以用于降低存储器单元的阈值电压。预充电电压可以是用于在验证操作或读取操作期间对未被选择的串的通道进行预充电的正电压，并且可以被供应给源极线SL。
行解码器130可以通过全局线耦合到电压生成器120，并且可以通过漏极选择线DSL、字线WL、源极选择线SSL和源极线SL耦合到第一存储器块BLK1至第j存储器块BLKj。行解码器130可以将操作电压Vop传输到漏极选择线DSL、字线WL、源极选择线SSL和源极线SL，该漏极选择线DSL、字线WL、源极选择线SSL和源极线SL耦合到响应于行地址RADD而选择的存储器块。
页缓冲器组140可以包括共同耦合到第一存储器块BLK1至第j存储器块BLKj的页缓冲器(未图示)。例如，页缓冲器中的每个页缓冲器可以通过位线BL耦合到第一存储器块BLK1至第j存储器块BLKj。页缓冲器可以响应于页缓冲器控制信号PBSIG而感测位线BL的电流或电压。
列解码器150可以响应于列地址CADD而在页缓冲器组140与输入/输出电路160之间传输数据。例如，列解码器150可以通过列线CL耦合到页缓冲器组140，并且可以通过数据线DL耦合到输入/输出电路160。
输入/输出电路160可以通过输入/输出线I/O接收/输出命令CMD、地址ADD或数据。例如，输入/输出电路160可以将通过输入/输出线I/O从外部控制器接收的命令CMD和地址ADD发送到控制电路180，并且可以将通过输入/输出线I/O从外部控制器接收的数据DATA发送到列解码器150。备选地，输入/输出电路160可以通过输入/输出线I/O将从列解码器150接收的数据输出到外部控制器。
控制电路180可以响应于命令CMD和地址ADD而输出操作码OPCD、行地址RADD、页缓冲器控制信号PBSIG和列地址CADD。例如，当输入到控制电路180的命令CMD是对应于编程操作的命令时，控制电路180可以控制外围电路170，使得对由地址ADD选择的存储器块执行编程操作。当输入到控制电路180的命令CMD是对应于读取操作的命令时，控制电路180可以控制外围电路170，使得对由地址选择的存储器块执行读取操作并且输出读取数据。当输入到控制电路180的命令CMD是对应于擦除操作的命令时，控制电路180可以控制外围电路170，使得对被选择的存储器块执行擦除操作。
图2是图示图1中图示的任一个存储器块的电路图。
参考图2，第一存储器块BLK1可以包括耦合在第一位线BL1至第n位线BLn与源极线SL之间的串ST。因为第一位线BL1至第n位线BLn沿Y方向延伸并且沿X方向彼此间隔开，所以串ST可以沿Z方向延伸，并且可以在X和Y方向上彼此间隔开。
将通过示例的方式详细描述耦合到第n位线BLn的串ST当中的任一个串ST。也就是说，串ST可以包括源极选择晶体管SST、第一存储器单元MC1至第i存储器单元MCi和漏极选择晶体管DST。因为图2中所示的第一存储器块BLK1示意性地图示了存储器块的结构，所以包括在每个串ST中的源极选择晶体管SST、第一存储器单元MC1至第i存储器单元MCi和漏极选择晶体管DST的数量可以根据存储器设备而改变。此外，尽管附图中未图示，但串ST还可以包括用于改进存储器单元的电特性的虚设单元。虚设单元可以存储虚设数据而不是正常数据。
包括在不同串ST中的源极选择晶体管SST的栅极可以耦合到第一源极选择线SSL1和第二源极选择线SSL2，第一存储器单元MC1至第i存储器单元MCi的栅极可以耦合到第一字线WL1至第i字线WLi，并且漏极选择晶体管DST的栅极可以耦合到第一漏极选择线DSL1至第四漏极选择线DSL4。
在第一存储器单元MC1至第i存储器单元MCi当中形成在相同层上的存储器单元可以耦合到相同字线。例如，包括在不同串ST中的第一存储器单元MC1可以共同耦合到第一字线WL1，并且包括在不同串ST中的第i存储器单元MCi可以共同耦合到第i字线WLi。包括在不同串ST中并且耦合到相同字线的存储器单元的组可以为页(PG)。可以基于页(PG)来执行编程或读取操作，并且可以基于存储器块来执行擦除操作。
在编程或读取操作期间，可以通过漏极选择线、源极选择线和字线来选择页。例如，假设在耦合到第一存储器块BLK1的漏极选择线当中，第一漏极选择线DSL1是被选择的漏极选择线Sel_DSL，并且第四字线WL4是被选择的字线Sel_WL。除第一漏极选择线DSL1以外的剩余漏极选择线(即第二漏极选择线DSL2至第四漏极选择线DSL4)可以是未被选择的漏极选择线Unsel_DSL，并且除第四字线WL4以外的剩余字线(即第一字线WL1至第三字线WL3和第五字线WL5至第i字线WLi)可以是未被选择的字线Unsel_WL。耦合到通过被选择的漏极选择线Sel_DSL选择的串的第一源极选择线SSL1可以是被选择的源极选择线Sel_SSL，并且第二源极选择线SSL2可以是未被选择的源极选择线Unsel_SSL。
在编程或读取操作期间，可以将接通电压施加到被选择的漏极选择线Sel_DSL和被选择的源极选择线Sel_SSL。关断电压可以被施加到未被选择的漏极选择线Unsel_DSL和未被选择的源极选择线Unsel_SSL。编程电压或读取电压可以被施加到被选择的字线Sel_WL，并且通过电压可以被施加到未被选择的字线Unsel_WL。
图3是图示在读取操作期间未被选择的串的通道电压的图。
参考图3，当对被选择的串执行读取操作时，将关断电压Voff施加到与未被选择的串Unsel_ST耦合的未被选择的漏极选择线Unsel_DSL和未被选择的源极选择线Unsel_SSL，并且因此未被选择的串Unsel_ST的通道可以浮置。当将相同通过电压Vpass施加到未被选择的字线Unsel_WL并且将读取电压Vr#施加到被选择的字线Sel_WL时，通道电压Vch可以由于字线与通道之间的耦合而增加。例如，读取电压Vr#可以被设置为低于通过电压Vpass的电压，并且通过电压Vpass可以被设置为未被选择的存储器单元可以接通的电平。以此方式，因为通过电压Vpass被设置为高电平，所以在未被选择的串Unsel_ST的通道中发生耦合，因此增加通道电压Vch。在这种情况下，当施加到被选择的字线Sel_WL的读取电压Vr#是读取电压当中的相对较低电压时，可能发生其中在耦合到被选择的字线Sel_WL的存储器单元中通道断开连接的夹断。在这种情况下，关于在其中通道断开连接的区域可能出现通道电压Vch的差。例如，通道可以被分成高通道电压H_Vch的区域和低通道电压L_Vch的区域，由此可以由于通道电压之间的差而生成热电子。在读取操作期间，当热电子流入存储器单元中时，存储器单元的阈值电压可以增加。除了耦合到被选择的字线Sel_WL的存储器单元以外，还可能在耦合到未被选择的字线Unsel_WL的存储器单元中发生夹断。
图4是图示在读取操作期间包括在未被选择的串中的存储器单元的阈值电压的图。
参考图4和图3，取决于阈值电压的电平，以三级单元方案编程的存储器单元中的每个存储器单元可以进入擦除状态ER或第一编程状态PV1至第七编程状态PV7中的任一个编程状态。在对以三级单元方案编程的存储器单元的读取操作期间，可以使用第一读取电压Vr1至第七读取电压Vr7来确定存储器单元的状态。如上文参考图3所描述的，当在读取操作期间出现通道电压之间的差并且一些存储器单元的阈值电压增加时，使用被选择的读取电压读取的数据的可靠性可能劣化。例如，当编程到第三编程状态PV3的一些存储器单元的阈值电压在读取操作期间增加时，在使用第四读取电压Vr4的读取操作中要在第三编程状态PV3中读取的一些存储器单元可能在第四编程状态PV4中读取。
在本实施例中，可以控制施加到未被选择的字线的通过电压，以防止如上文所指示的这样的读取错误。
图5是图示根据本公开的第一实施例的读取操作的图。
参考图5，可以将第一通过电压1Vpass(其为通过电压当中的最高电压)施加到第一未被选择的字线1Unsel_WL，第一未被选择的字线1Unsel_WL在被选择的字线上方和下方邻近被选择的字线Sel_WL，可以将第二通过电压2Vpass(其为通过电压当中的最低通过电压)施加到邻近第一未被选择的字线1Unsel_WL的第二未被选择的字线2Unsel_WL，并且可以将第一通过电压1Vpass与第二通过电压2Vpass之间的第三通过电压3Vpass施加到邻近第二未被选择的字线2Unsel_WL的第三未被选择的字线3Unsel_WL。第四通过电压4Vpass可以被施加到剩余未被选择的字线4Unsel_WL、5Unsel_WL、...。第四通过电压4Vpass可以被设置为低于第三通过电压3Vpass并且等于或高于第二通过电压2Vpass的电压。下面描述施加到邻近被选择的字线Sel_WL的第一未被选择的字线1Unsel_WL至第三未被选择的字线3Unsel_WL的通过电压的功能。
可以将第一通过电压1Vpass设置为最高电压，以防止对应于被选择的字线Sel_WL的区域的通道电位Pch由于读取电压Vr#而降低(51)。因此，可归因于施加到被选择的字线Sel_WL的读取电压Vr#的通道电位Pch可以增加(52)。因此，可以抑制在对应于被选择的字线Sel_WL的区域中可能发生的夹断。
第二通过电压2Vpass可以被设置为最低电压，以防止通道电位Pch由于第一通过电压1Vpass而增加(53)。可以将第三通过电压3Vpass设置为高于第二通过电压2Vpass并且低于第一通过电压1Vpass的电压，以防止通道电位Pch由于第二通过电压2Vpass而降低(54)。
尽管可以将第四通过电压4Vpass均匀地施加到包括第四未被选择的字线4Unsel_WL的剩余未被选择的字线，但是可以交替地向剩余未被选择的字线施加不同的通过电压，该不同的通过电压之间的差与在第一通过电压1Vpass至第三通过电压3Vpass的情况中一样逐渐减小。
如上所述，通道电位Pch可以由施加到未被选择的字线1Unsel_WL、2Unsel_WL、3Unsel_WL、...的通过电压1Vpass、2Vpass、3Vpass、...控制，由此未被选择的串的通道电压Vch可以具有均匀电平。
图6A到6C是图示取决于被选择的字线而施加到未被选择的字线的通过电压的图。
参考图6A，当被选择的字线Sel_WL是邻近源极选择线SSL的第一字线WL1时，如下描述施加到字线的电压。
读取电压Vr#可以被施加到第一字线WL1，第一字线WL1是被选择的字线Sel_WL，并且第一通过电压1Vpass(其为最高电压)可以被施加到邻近第一字线WL1的第二字线WL2。第二通过电压2Vpass(其为最低电压)可以被施加到邻近第二字线WL2的第三字线WL3，并且在第一通过电压1Vpass与第二通过电压2Vpass之间的第三通过电压3Vpass可以被施加到邻近第三字线WL3的第四字线WL4。第四通过电压4Vpass可以被施加到剩余未被选择的字线，即第五字线WL5至第八字线WL8。在接通电压Von被施加到漏极选择线DSL之后，可以施加关断电压Voff。关断电压Voff可以被施加到源极选择线SSL。
参考图6B，当被选择的字线Sel_WL是第二字线WL2时，如下描述施加到字线的电压。
读取电压Vr#可以被施加到第二字线WL2，第二字线WL2是被选择的字线Sel_WL，并且第一通过电压1Vpass(其为最高电压)可以被施加到在第二字线WL2上方和下方邻近第二字线WL2的第一字线WL1和第三字线WL3。第二通过电压2Vpass(其为最低电压)可以被施加到邻近第三字线WL3的第四字线WL4，并且在第一通过电压1Vpass与第二通过电压2Vpass之间的第三通过电压3Vpass可以被施加到邻近第四字线WL4的第五字线WL5。第四通过电压4Vpass可以被施加到剩余未被选择的字线，即第六字线WL6至第八字线WL8。在接通电压Von被施加到漏极选择线DSL之后，可以施加关断电压Voff。关断电压Voff可以被施加到源极选择线SSL。
参考图6C，当被选择的字线Sel_WL是邻近漏极选择线DSL的第八字线WL8时，如下描述施加到字线的电压。
读取电压Vr#可以被施加到第八字线WL8，第八字线WL8是被选择的字线Sel_WL，并且第一通过电压1Vpass(其为最高电压)可以被施加到邻近第八字线WL8的第七字线WL7。第二通过电压2Vpass(其为最低电压)可以被施加到邻近第七字线WL7的第六字线WL6，并且在第一通过电压1Vpass与第二通过电压2Vpass之间的第三通过电压3Vpass可以被施加到邻近第六字线WL6的第五字线WL5。第四通过电压4Vpass可以被施加到剩余未被选择的字线，即第四字线WL4至第一字线WL1。在接通电压Von被施加到漏极选择线DSL之后，可以施加关断电压Voff。关断电压Voff可以被施加到源极选择线SSL。
图7是图示根据本公开的第二实施例的读取操作的图。
参考图7，可以将第二通过电压2Vpass共同施加到第二未被选择的字线2Unsel_WL和第三未被选择的字线3Unsel_WL。例如，读取电压Vr#可以被施加到被选择的字线Sel_WL，并且第一通过电压1Vpass(其为最高通过电压)可以被施加到邻近被选择的字线Sel_WL的第一未被选择的字线1Unsel_WL。第二通过电压2Vpass(其为最低通过电压)可以分别被施加到邻近第一未被选择的字线1Unsel_WL的第二未被选择的字线2Unsel_WL，并且第二通过电压2Vpass还可以分别被施加到邻近第二未被选择的字线2Unsel_WL的第三未被选择的字线3Unsel_WL。在第一通过电压1Vpass与第二通过电压2Vpass之间的第三通过电压3Vpass可以分别被施加到邻近第三未被选择的字线3Unsel_WL的第四未被选择的字线4Unsel_WL。
图8是图示根据本公开的第三实施例的读取操作的流程图。
参考图8，在根据第三实施例的读取操作中，可以调整在其期间将第一通过电压施加到第一未被选择的字线的时间。例如，可以在步骤S81处将第一通过电压施加到邻近被选择的字线的第一未被选择的字线。此处，除第一未被选择的字线以外的剩余未被选择的字线和被选择的字线可以浮置。
在步骤S81处将第一通过电压施加到第一未被选择的字线之后，在步骤S82处，可以将读取电压施加到被选择的字线，并且可以将第二、第三或第四通过电压施加到剩余未被选择的字线。
然后，可以在步骤S83处感测耦合到被选择的字线的存储器单元的阈值电压。
图9是图示根据本公开的第三实施例的读取操作的序列的图。
参考图8和图9，在步骤S81处，可以将第一通过电压1Vpass(其为通过电压当中的最高通过电压)施加到在被选择的字线Sel_WL上方和下方邻近被选择的字线Sel_WL的第一未被选择的字线1Unsel_WL。在此情况下，除第一未被选择的字线1Unsel_WL以外的剩余线可以浮置。
然后，在步骤S82处，可以将读取电压Vr#施加到被选择的字线Sel_WL，并且可以将第二通过电压2Vpass、第三通过电压3Vpass或第四通过电压4Vpass施加到剩余的第二未被选择的字线2Unsel_WL至第四未被选择的字线4Unsel_WL。例如，可以将第二通过电压2Vpass(其为通过电压当中的最低通过电压)施加到第二未被选择的字线2Unsel_WL。在第一通过电压1Vpass与第二通过电压2Vpass之间的第三通过电压3Vpass可以被施加到第三未被选择的字线3Unsel_WL。等于或高于第二通过电压2Vpass并且低于第三通过电压3Vpass的第四通过电压4Vpass可以被施加到剩余未被选择的字线。
图10是图示根据本公开的第四实施例的读取操作的流程图。
参考图10，在根据第四实施例的读取操作中，在步骤S101处，在将第一通过电压施加到第一未被选择的字线的同时，可以将读取电压施加到被选择的字线。此处，除第一未被选择的字线以外的剩余未被选择的字线可以浮置。
在步骤S101处将第一通过电压施加到第一未被选择的字线并且将读取电压施加到被选择的字线之后，可以在步骤S102处将第二、第三或第四通过电压施加到剩余未被选择的字线。
此后，可以在步骤S103处感测耦合到被选择的字线的存储器单元的阈值电压。
图11是图示根据本公开的第四实施例的读取操作的序列的图。
参考图10和图11，在步骤S101处，可以将读取电压Vr#施加到被选择的字线Sel_WL，并且可以将作为通过电压当中的最高通过电压的第一通过电压1Vpass施加到在被选择的字线Sel_WL上方和下方邻近被选择的字线Sel_WL的第一未被选择的字线IUnsel_WL。在此情况下，除被选择的字线Sel_WL和第一未被选择的字线IUnsel_WL以外的剩余线可以浮置。
然后，在步骤S102处，可以将第二通过电压2Vpass、第三通过电压3Vpass或第四通过电压4Vpass施加到第二未被选择的字线2Unsel_WL至第四未被选择的字线4Unsel_WL。例如，第二通过电压2Vpass(其为通过电压当中的最低通过电压)可以被施加到第二未被选择的字线2Unsel_WL。在第一通过电压1Vpass与第二通过电压2Vpass之间的第三通过电压3Vpass可以被施加到第三未被选择的字线3Unsel_WL。等于或高于第二通过电压2Vpass并且低于第三通过电压3Vpass的第四通过电压4Vpass可以被施加到剩余未被选择的字线。
图12是图示根据本公开的第五实施例的读取操作的流程图。
参考图12，在根据第五实施例的读取操作中，可以在步骤S121处将第一通过电压施加到第一未被选择的字线。此处，除第一未被选择的字线以外的剩余未被选择的字线可以浮置。
在将第一通过电压施加到第一未被选择的字线之后，在步骤S122处，可以将第二、第三或第四通过电压施加到剩余未被选择的字线。此后，可以在步骤S123处将读取电压施加到被选择的字线，并且可以在步骤S124处感测耦合到被选择的字线的存储器单元的阈值电压。
图13是图示根据本公开的第五实施例的读取操作的顺序的图。
参考图12和图13，在步骤S121处，可以将第一通过电压1Vpass(其为通过电压当中的最高通过电压)施加到在被选择的字线Sel_WL上方和下方邻近被选择的字线Sel_WL的第一未被选择的字线1Unsel_WL。在此情况下，除第一未被选择的字线1Unsel_WL以外的剩余线可以浮置。
然后，在步骤S122处，可以将第二通过电压2Vpass、第三通过电压3Vpass或第四通过电压4Vpass施加到剩余的第二未被选择的字线2Unsel_WL至第四未被选择的字线4Unsel_WL。当将通过电压施加到未被选择的字线时，可以在步骤S123处将读取电压Vr#施加到被选择的字线Sel_WL。例如，第二通过电压2Vpass(其为通过电压当中的最低通过电压)可以被施加到第二未被选择的字线2Unsel_WL。在第一通过电压1Vpass与第二通过电压2Vpass之间的第三通过电压3Vpass可以被施加到第三未被选择的字线3Unsel_WL。等于或高于第二通过电压2Vpass并且低于第三通过电压3Vpass的第四通过电压4Vpass可以被施加到剩余未被选择的字线。
图14是图示存储器卡系统的图，根据本公开的存储器设备被应用到该存储器卡系统。
参考图14，存储器卡系统3000可以包括控制器3100、存储器设备3200和连接器3300。
控制器3100可以耦合到存储器设备3200。控制器3100可以访问存储器设备3200。例如，控制器3100可以控制存储器设备3200的编程、读取或擦除操作，或者可以控制存储器设备3200的后台操作。控制器3100可以提供存储器设备3200与主机之间的接口。控制器3100可以运行用于控制存储器设备3200的固件。在一个示例中，控制器3100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错块的部件。
控制器3100可以通过连接器3300与外部设备通信。控制器3100可以基于特定通信标准与外部设备(例如，主机)通信。在一个实施例中，控制器3100可以通过各种通信标准中的至少一种与外部设备通信，该各种通信标准诸如为通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)协议、串行-ATA(SATA)、并行-ATA(PATA)、小型计算机系统接口(SCSI)、增强小型盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存存储(UFS)、WiFi、蓝牙和非易失性存储器快速(NVMe)。在一个实施例中，连接器3300可以由上述各种通信标准中的至少一种来限定。
存储器设备3200可以包括多个存储器单元，并且可以以与图1中图示的存储器设备100相同的方式来配置。因此，存储器设备3200可以基于上述实施例控制在读取操作期间施加到未被选择的字线的通过电压。
控制器3100和存储器设备3200可以集成到单个半导体设备中以形成存储器卡。例如，控制器3100和存储器设备3200可以集成到单个半导体设备中，并且然后可以形成存储器卡，诸如个人计算机存储器卡国际协会(PCMCIA)卡、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存存储(UFS)。
图15是图示固态驱动器(SSD)系统的图，根据本公开的存储器设备被应用到该固态驱动器(SSD)系统。
参考图15，SSD系统4000包括主机4100和SSD 4200。SSD 4200可以通过信号连接器4001与主机4100交换信号，并且可以通过功率连接器4002接收功率。SSD 4200可以包括控制器4210、多个存储器设备4221至422n、辅助电源4230和缓冲存储器4240。
控制器4210可以响应于从主机4100接收到的信号而控制多个存储器设备4221至422n。在一个实施例中，接收到的信号可以是基于主机4100和SSD 4200的接口的信号。例如，该信号可以由各种接口中的至少一种接口来限定，该各种接口诸如为通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行-ATA(SATA)、并行-ATA(PATA)、小型计算机系统接口(SCSI)、增强小型盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存存储(UFS)、WiFi、蓝牙和非易失性存储器快速(NVMe)。
多个存储器设备4221至422n中的每个存储器设备可以包括被配置为存储数据的多个存储器单元。存储器设备4221至422n中的每个存储器设备可以以与图1中图示的存储器设备100相同的方式配置。因此，在读取操作期间，多个存储器设备4221至422n可以基于上述实施例来控制要施加到未被选择的字线的通过电压。多个存储器设备4221至422n可以通过通道CH1到CHn与控制器4210通信。
辅助电源4230可以通过功率连接器4002耦合到主机4100。辅助电源4230可以被供应有来自主机4100的供应电压，并且可以充电。当来自主机4100的功率的供应未被平稳地执行时，辅助电源4230可以提供SSD 4200的供应电压。在一个实施例中，辅助电源4230可以位于SSD 4200内部或位于SSD 4200外部。例如，辅助电源4230可以位于主板上，并且还可以向SSD 4200提供辅助功率。
缓冲存储器4240可以用作SSD 4200的缓冲存储器。例如，缓冲存储器4240可以临时存储从主机4100接收到的数据或从多个存储器设备4221至422n接收到的数据，或者可以临时存储存储器设备4221至422n的元数据(例如，映射表)。缓冲存储器4240可以包括：易失性存储器，诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM和低功率DDR(LPDDR)SDRAM；或非易失性存储器，诸如铁电RAM(FRAM)、电阻式RAM(ReRAM)、自旋转移扭矩磁性RAM(STT-MRAM)和相变RAM(PRAM)。
本公开的教导可以改进对存储器设备执行的读取操作的可靠性。

Claims (21)

1.一种存储器设备，包括：
存储器块，其包括存储器单元；以及
电压生成器，其被配置为将读取电压和通过电压施加到与所述存储器块耦合的字线，
其中所述电压生成器被配置为：在对所述存储器块的读取操作期间，将所述读取电压施加到所述字线当中的被选择的字线，并且取决于到所述被选择的字线的距离将不同的通过电压施加到关于所述被选择的字线彼此对称的未被选择的字线。
2.根据权利要求1所述的存储器设备，其中所述电压生成器被配置为将第一通过电压施加到邻近所述被选择的字线的第一未被选择的字线，所述第一通过电压是所述通过电压当中的最高通过电压。
3.根据权利要求2所述的存储器设备，其中所述电压生成器被配置为将第二通过电压施加到邻近所述第一未被选择的字线的第二未被选择的字线，所述第二通过电压是所述通过电压当中的最低通过电压。
4.根据权利要求3所述的存储器设备，其中所述电压生成器被配置为将第三通过电压施加到邻近所述第二未被选择的字线的第三未被选择的字线，所述第三通过电压具有在所述第一通过电压与所述第二通过电压之间的电平。
5.根据权利要求4所述的存储器设备，其中所述电压生成器被配置为将第四通过电压施加到除所述第一未被选择的字线、所述第二未被选择的字线和所述第三未被选择的字线以外的剩余未被选择的字线，所述第四通过电压等于或高于所述第二通过电压并且低于所述第三通过电压。
6.根据权利要求2所述的存储器设备，其中所述电压生成器被配置为将第二通过电压施加到邻近所述第一未被选择的字线的第二未被选择的字线和邻近所述第二未被选择的字线的第三未被选择的字线，所述第二通过电压是所述通过电压当中的最低通过电压。
7.根据权利要求6所述的存储器设备，其中所述电压生成器被配置为将第三通过电压施加到邻近所述第三未被选择的字线的第四未被选择的字线，所述第三通过电压具有在所述第一通过电压与所述第二通过电压之间的电平。
8.根据权利要求1所述的存储器设备，其中所述电压生成器被配置为：
将所述通过电压当中的第一通过电压施加到邻近所述被选择的字线的第一未被选择的字线，以及
在施加所述第一通过电压之后，将除所述第一通过电压以外的剩余通过电压施加到除所述第一未被选择的字线以外的剩余未被选择的字线。
9.根据权利要求8所述的存储器设备，其中所述第一通过电压具有所述通过电压当中的最高电平。
10.根据权利要求8所述的存储器设备，其中所述电压生成器被配置为：在将所述剩余通过电压施加到所述剩余未被选择的字线的同时，将所述读取电压施加到所述被选择的字线。
11.根据权利要求8所述的存储器设备，其中所述电压生成器被配置为：在将所述第一通过电压施加到所述第一未被选择的字线的同时，将所述读取电压施加到所述被选择的字线。
12.根据权利要求8所述的存储器设备，其中所述电压生成器被配置为：在将所述剩余通过电压施加到所述剩余未被选择的字线之后，将所述读取电压施加到所述被选择的字线。
13.一种操作存储器设备的方法，包括：
将读取电压施加到被选择的字线；
将第一通过电压施加到邻近所述被选择的字线的第一未被选择的字线；
将第二通过电压施加到邻近所述第一未被选择的字线的第二未被选择的字线，所述第二通过电压低于所述第一通过电压；以及
将第三通过电压施加到邻近所述第二未被选择的字线的第三未被选择的字线，所述第三通过电压具有在所述第一通过电压与所述第二通过电压之间的电平。
14.根据权利要求13所述的方法，其中所述第一通过电压被设置为通过电压当中的最高电平。
15.根据权利要求13所述的方法，其中所述第二通过电压被设置为通过电压当中的最低电平。
16.根据权利要求13所述的方法，其中在施加所述第一通过电压之后，执行施加所述第二通过电压和施加所述第三通过电压。
17.根据权利要求16所述的方法，其中在执行施加所述第一通过电压的同时，执行施加所述读取电压。
18.根据权利要求16所述的方法，其中在执行施加所述第二通过电压和施加所述第三通过电压的同时，执行施加所述读取电压。
19.根据权利要求16所述的方法，其中在施加所述第二通过电压和施加所述第三通过电压之后，执行施加所述读取电压。
20.根据权利要求13所述的方法，还包括：
将第四通过电压施加到除所述第一未被选择的字线、所述第二未被选择的字线和所述第三未被选择的字线以外的剩余未被选择的字线。
21.根据权利要求20所述的方法，其中所述第四通过电压等于或高于所述第二通过电压并且低于所述第三通过电压。
CN202310462683.1A 2022-08-31 2023-04-26 存储器设备和操作该存储器设备的方法 Pending CN117636931A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220109972A KR20240030649A (ko) 2022-08-31 2022-08-31 메모리 장치 및 이의 동작 방법
KR10-2022-0109972 2022-08-31

Publications (1)

Publication Number Publication Date
CN117636931A true CN117636931A (zh) 2024-03-01

Family

ID=89999505

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310462683.1A Pending CN117636931A (zh) 2022-08-31 2023-04-26 存储器设备和操作该存储器设备的方法

Country Status (3)

Country Link
US (1) US20240069746A1 (zh)
KR (1) KR20240030649A (zh)
CN (1) CN117636931A (zh)

Also Published As

Publication number Publication date
US20240069746A1 (en) 2024-02-29
KR20240030649A (ko) 2024-03-07

Similar Documents

Publication Publication Date Title
US11443809B2 (en) Memory device and method of operating the same
US10790033B2 (en) Operating method of memory device using channel boosting before read or verify operation
KR20120009925A (ko) 프로그램 에러를 줄일 수 있는 불휘발성 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
US10998053B2 (en) Memory device and operating method thereof for applying a channel precharge voltage to bit lines after a sensing operation
CN114694724A (zh) 存储器设备以及存储器设备的操作方法
US11887668B2 (en) All levels programming of a memory device in a memory sub-system
CN113724752A (zh) 存储器装置及其操作方法
KR20140079913A (ko) 불휘발성 메모리 장치 및 이의 프로그램 방법
US20240069746A1 (en) Memory device and method of operating the same
US20150029792A1 (en) Semiconductor memory device and method of operating the same
US20240177780A1 (en) Memory device and operating method of the memory device
US11742036B2 (en) Reducing maximum programming voltage in memory programming operations
US20240127892A1 (en) Memory device and operating method of the memory device
US20240220142A1 (en) Memory device and method of operating the same
KR20140079912A (ko) 반도체 메모리 장치 및 이의 동작 방법
US20240012568A1 (en) Memory device and operating method of the memory device
US20240013837A1 (en) Memory device and operating method of the memory device
US20230317171A1 (en) All level coarse/fine programming of memory cells
US20240249774A1 (en) Memory device and method of operating the same
KR20240071118A (ko) 메모리 장치 및 이의 동작 방법
CN113409847A (zh) 存储器设备及其操作方法
KR20220030092A (ko) 메모리 장치 및 이의 동작 방법
CN117393023A (zh) 存储器装置及其操作方法
CN117953926A (zh) 存储器设备和存储器设备的操作方法
CN116153354A (zh) 用于存储器装置中的边缘数据字线的编程方案

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination