KR20240030649A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 셀들을 포함하는 메모리 블록; 및 상기 메모리 블록에 연결된 워드 라인들에 리드 전압 및 패스 전압들을 인가하도록 구성된 전압 생성기를 포함하고, 상기 전압 생성기는, 상기 메모리 블록의 리드 동작 시, 상기 워드 라인들 중 선택된 워드 라인에 상기 리드 전압을 인가하고, 상기 선택된 워드 라인을 기준으로 서로 대칭되는 비선택된 워드 라인들에 상기 선택된 워드 라인과의 거리에 따라 서로 다른 상기 패스 전압들을 인가하도록 구성되는 메모리 장치 및 이의 동작방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method of the memory device}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로 리드 동작을 수행하도록 구성된 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이(memory cell array)와, 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로(peripheral circuit) 및 주변 회로를 제어하는 제어 로직을 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 복수의 메모리 블록들 각각은 복수의 스트링들을 포함할 수 있다. 스트링들 각각은 메모리 셀들을 포함할 수 있다. 3차원 구조로 형성된 메모리 장치에서 스트링들은 기판 상에 수직 방향으로 연장될 수 있다. 따라서, 메모리 셀들은 기판 상에 수직 방향으로 적층될 수 있다.
선택된 메모리 블록에 포함된 선택된 스트링들의 리드 동작 시, 선택된 워드 라인에는 리드 전압이 인가될 수 있고, 비선택된 워드 라인들에는 패스 전압이 인가될 수 있다. 선택된 워드 라인 및 비선택된 워드 라인들은 비선택된 스트링들에도 연결되므로, 비선택된 스트링들의 워드 라인들에는 선택된 스트링들에 연결된 워드 라인들에 인가되는 전압들과 동일한 전압들이 인가될 수 있다. 선택된 스트링들에서는 채널이 접지 단자에 연결되지만, 비선택된 스트링들에서는 채널들은 플로팅(floating)된다. 이로 인해, 비선택된 스트링들에 포함된 메모리 셀들 중 문턱전압이 상대적으로 낮은 메모리 셀들에서 채널이 끊어지는 핀치 오프(pinch off)가 발생할 수 있다. 핀치 오프가 발생한 영역에서 서로 인접한 채널들 간 전압 차이가 발생하면 핫 일렉트론(hot-electron)이 생성될 수 있고, 핫 일렉트론이 생성되면 메모리 셀들의 문턱전압이 높아질 수 있으므로, 메모리 장치의 리드 동작의 신뢰도가 저하될 수 있다.
본 발명의 실시예는 리드 동작의 신뢰도를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀들을 포함하는 메모리 블록; 및 상기 메모리 블록에 연결된 워드 라인들에 리드 전압 및 패스 전압들을 인가하도록 구성된 전압 생성기를 포함하고, 상기 전압 생성기는, 상기 메모리 블록의 리드 동작 시, 상기 워드 라인들 중 선택된 워드 라인에 상기 리드 전압을 인가하고, 상기 선택된 워드 라인을 기준으로 서로 대칭되는 비선택된 워드 라인들에 상기 선택된 워드 라인과의 거리에 따라 서로 다른 상기 패스 전압들을 인가하도록 구성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 선택된 워드 라인에 리드 전압을 인가하는 단계; 상기 선택된 워드 라인에 인접한 제1 비선택된 워드 라인들에 제1 패스 전압을 인가하는 단계; 상기 제1 비선택된 워드 라인들에 인접한 제2 비선택된 워드 라인들에 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계; 상기 제2 비선택된 워드 라인들에 인접한 제3 비선택된 워드 라인들에 상기 제1 및 제2 패스 전압들 사이의 레벨을 가지는 제3 패스 전압을 인가하는 단계를 포함한다.
본 기술은 메모리 장치에서 수행되는 리드 동작의 신뢰도를 개선할 수 있다.
도 1은 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 블록들 중 어느 하나의 메모리 블록을 설명하기 위한 회로도이다.
도 3은 리드 동작 시 비선택된 스트링의 채널 전압들을 설명하기 위한 도면이다.
도 4는 리드 동작 시 비선택된 스트링들에 포함된 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 5는 본 발명의 제1 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 6a 내지 도 6c는 선택된 워드 라인에 따라 비선택된 워드 라인들에 인가되는 패스 전압들을 설명하기 위한 도면들이다.
도 7은 본 발명의 제2 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 제3 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 제3 실시 예에 따른 리드 동작의 순서를 설명하기 위한 도면이다.
도 10은 본 발명의 제4 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 제4 실시 예에 따른 리드 동작의 순서를 설명하기 위한 도면이다.
도 12는 본 발명의 제5 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 제5 실시 예에 따른 리드 동작의 순서를 설명하기 위한 도면이다.
도 14는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 15는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(memory device; 100)는 메모리 셀 어레이(memory cell array; 110), 주변 회로(peripheral circuit; 170) 및 제어 회로(control circuit; 180)를 포함할 수 있다.
메모리 셀 어레이(110)는 제1 내지 제j 메모리 블록들(BLK1~BLKj)을 포함할 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 3차원 구조로 형성될 수 있다. 3차원 구조로 형성된 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 기판에 수직 방향으로 적층된 메모리 셀들을 포함할 수 있다.
메모리 셀들은 프로그램 방식에 따라 1 비트 또는 2 비트 이상의 데이터를 저장할 수 있다. 예를 들면, 하나의 메모리 셀에 1 비트의 데이터가 저장되는 방식은 싱글 레벨 셀(single level cell) 방식이라 하고, 2 비트의 데이터가 저장되는 방식은 멀티 레벨 셀(multi level cell) 방식이라 한다. 하나의 메모리 셀에 3 비트의 데이터가 저장되는 방식은 트리플 레벨 셀(triple level cell) 방식이라 하고, 4 비트의 데이터가 저장되는 방식은 쿼드 레벨 셀(quad level cell) 방식이라 한다. 이 외에도 하나의 메모리 셀에 5 비트 이상의 데이터가 저장될 수도 있다
주변 회로(170)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 그리고 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로(170)는 전압 생성기(voltage generator; 120), 로우 디코더(row decoder; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150) 및 입출력 회로(input/output circuit; 160)를 포함할 수 있다.
전압 생성기(120)는 동작 코드(OPCD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성기(120)는 동작 코드(OPCD)에 응답하여 프로그램 전압들(program voltages), 패스 전압들(pass voltages), 턴온 전압들(turn on voltages), 턴오프 전압들(turn off voltages), 접지 전압(ground voltage), 음전압들(negative voltages), 소스 전압들(source voltages), 검증 전압들(verify voltages), 리드 전압들(read voltages), 소거 전압들(erase voltages) 및 프리차지 전압(precharge voltage) 등을 생성하도록 구성될 수 있다.
프로그램 전압들은 프로그램 동작 시 워드 라인들(WL) 중 선택된 워드 라인에 인가되는 전압들로써, 선택된 워드 라인에 연결된 메모리 셀들의 문턱 전압을 높이는데 사용될 수 있다.
패스 전압들은 프로그램 또는 리드 동작 시, 워드 라인들(WL) 중 비선택된 워드 라인들에 인가되는 전압들로써, 비선택된 워드 라인들에 연결된 메모리 셀들을 턴온시키기 위해 사용될 수 있다. 본 실시 예에 따르면, 리드 동작 시, 전압 생성기(120)는 선택된 워드 라인의 위치에 따라 패스 전압들의 레벨을 조절할 수 있다. 예를 들면, 전압 생성기(120)는 선택된 워드 라인에 순차적으로 인접한 제1 내지 제3 비선택된 워드 라인들 또는 제1 내지 제4 비선택된 워드 라인들에 인가되는 패스 전압들의 레벨을 선택된 워드 라인과의 거리에 따라 서로 다르게 조절할 수 있다.
턴온 전압들은 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL)에 인가되는 전압들로써, 드레인 선택 트랜지스터들 또는 소스 선택 트랜지스터들을 턴온시키기 위해 사용될 수 있다. 턴오프 전압들은 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL)에 인가되는 전압으로써, 드레인 선택 트랜지스터들 또는 소스 선택 트랜지스터들을 턴오프시키기 위해 사용될 수 있다. 접지 전압은 0V 전압일 수 있다. 음전압들은 0V 보다 낮은 전압들일 수 있다. 소스 전압들은 소스 라인(SL)에 인가되는 전압들로써, 음전압, 접지 전압 또는 양전압일 수 있다. 검증 전압들은 프로그램 또는 소거 동작 시 선택된 메모리 셀들의 문턱 전압을 판단하기 위한 전압으로써, 선택된 워드 라인 또는 선택된 메모리 블록에 연결된 모든 워드 라인들에 인가될 수 있다. 리드 전압들은 리드 동작 시 선택된 워드 라인에 인가되는 전압들로써, 메모리 셀들에 저장된 데이터를 판단하기 위해 사용될 수 있다. 소거 전압들은 소거 동작 시 소스 라인(SL)에 인가되는 전압들로써, 메모리 셀들의 문턱 전압을 낮추는데 사용될 수 있다. 프리차지 전압은 검증 또는 리드 동작 시 비선택된 스트링들의 채널을 프리차지하기 위한 양전압으로써, 소스 라인(SL)에 공급될 수 있다.
로우 디코더(130)는 글로벌 라인들(global lines)을 통해 전압 생성기(120)에 연결될 수 있고, 드레인 선택 라인들(DSL), 워드 라인들(WL), 소스 선택 라인들(SSL) 및 소스 라인(SL)을 통해 제1 내지 제j 메모리 블록들(BLK1~BLKj)에 연결될 수 있다. 로우 디코더(130)는 로우 어드레스(RADD)에 따라 선택된 메모리 블록에 연결된 드레인 선택 라인들(DSL), 워드 라인들(WL), 소스 선택 라인들(SSL) 및 소스 라인(SL)에 동작 전압들(Vop)을 전송하도록 구성될 수 있다.
페이지 버퍼 그룹(140)은 제1 내지 제j 메모리 블록들(BLK1~BLKj)에 공통으로 연결된 페이지 버퍼들(미도시)을 포함할 수 있다. 예를 들면, 페이지 버퍼들(미도시) 각각은 비트 라인들(BL)을 통해 제1 내지 제j 메모리 블록들(BLK1~BLKj)에 연결될 수 있다. 페이지 버퍼들(미도시)은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여, 비트 라인들(BL)의 전류 또는 전압을 센싱(sensing)할 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(140)과 입출력 회로(160) 사이에서 데이터를 전송하도록 구성될 수 있다. 예를 들면, 컬럼 디코더(150)는 컬럼 라인들(column lines; CL)을 통해 페이지 버퍼 그룹(140)에 연결될 수 있고, 데이터 라인들(data lines; DL)을 통해 입출력 회로(160)에 연결될 수 있다.
입출력 회로(160)는 입출력 라인들(I/O)을 통해 커맨드(CMD), 어드레스(ADD) 또는 데이터를 수신하거나 출력하도록 구성될 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(I/O)을 통해 외부의 컨트롤러(controller)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(180)에게 전송할 수 있고, 입출력 라인들(I/O)을 통해 외부의 컨트롤러(controller)로부터 수신된 데이터를 컬럼 디코더(150)로 전송할 수 있다. 또는, 입출력 회로(160)는 컬럼 디코더(150)로부터 전달받은 데이터를 입출력 라인들(I/O)을 통해 외부의 컨트롤러(controller)에게 출력할 수 있다.
제어 회로(180)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 제어 회로(180)에 입력된 커맨드(CMD)가 프로그램 동작에 대응되는 커맨드인 경우, 제어 회로(180)는 어드레스(ADD)에 의해 선택된 메모리 블록의 프로그램 동작이 수행되도록 주변 회로(170)를 제어할 수 있다. 제어 회로(180)에 입력된 커맨드(CMD)가 리드 동작에 대응되는 커맨드인 경우, 제어 회로(180)는 어드레스에 의해 선택된 메모리 블록의 리드 동작을 수행하고, 리드된 데이터를 출력하도록 주변 회로(170)를 제어할 수 있다. 제어 회로(180)에 입력된 커맨드(CMD)가 소거 동작에 대응되는 커맨드인 경우, 제어 회로(180)는 선택된 메모리 블록의 소거 동작이 수행되도록 주변 회로(170)를 제어할 수 있다.
도 2는 도 1에 도시된 메모리 블록들 중 어느 하나의 메모리 블록을 설명하기 위한 회로도이다.
도 2를 참조하면, 제1 메모리 블록(BLK1)은 제1 내지 제n 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 스트링들(ST)을 포함한다. 제1 내지 제n 비트 라인들(BL1~BLn)이 Y 방향을 따라 연장되고 X 방향을 따라 서로 이격되므로, 스트링들(ST)은 Z 방향을 따라 연장되고 X, Y 방향을 따라 서로 이격될 수 있다.
제n 비트 라인(BLn)에 연결된 스트링들(ST) 중 어느 하나의 스트링(ST)을 예를 들어 설명하면, 스트링(ST)은 소스 선택 트랜지스터(SST), 제1 내지 제i 메모리 셀들(MC1~MCi) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 도 2에 도시된 제1 메모리 블록(BLK1)은 메모리 블록의 구조를 개략적으로 설명하기 위한 도면이므로, 스트링들(ST)에 포함된 소스 선택 트랜지스터(SST), 제1 내지 제i 메모리 셀들(MC1~MCi) 및 드레인 선택 트랜지스터(DST)의 개수는 메모리 장치에 따라 변경될 수 있다. 또한, 도면에는 도시되지 아니하였으나, 스트링들(ST)에는 메모리 셀들의 전기적인 특성을 개선하기 위한 더미 셀들(dummy cells)이 더 포함될 수 있다. 더미 셀들은 노말 데이터 대신 더미 데이터(dummy data)를 저장할 수 있다.
서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 제1 내지 제i 메모리 셀들(MC1~MCi)의 게이트들은 제1 내지 제i 워드 라인들(WL1~WLi)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있다.
제1 내지 제i 메모리 셀들(MC1~MCi) 중에서 서로 동일한 층에 형성된 메모리 셀들은 동일한 워드 라인에 연결될 수 있다. 예를 들면, 서로 다른 스트링들(ST)에 포함된 제1 메모리 셀들(MC1)은 제1 워드 라인(WL1)에 공통으로 연결될 수 있고, 서로 다른 스트링들(ST)에 포함된 제i 메모리 셀들(MCi)은 제i 워드 라인(WLi)에 공통으로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함되고 서로 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 페이지(page; PG)가 된다. 프로그램 또는 리드 동작은 페이지(PG) 단위로 수행될 수 있고, 소거 동작은 메모리 블록 단위로 수행될 수 있다.
프로그램 또는 리드 동작 시, 선택된 페이지는 드레인 선택 라인, 소스 선택 라인 및 워드 라인에 의해 선택될 수 있다. 예를 들어, 제1 메모리 블록(BLK1)에 포함된 메모리 셀들 중 제1 드레인 선택 라인(DSL1)이 선택된 드레인 선택 라인(selected drain selection line; Sel_DSL)이고, 제4 워드 라인(WL4)이 선택된 워드 라인(Sel_WL)이라고 가정한다. 제1 드레인 선택 라인(DSL1)을 제외한 나머지 제2 내지 제4 드레인 선택 라인들(DSL2~DSL4)은 비선택된 드레인 선택 라인들(unselected drain selection lines; Unsel_DSL)이 되고, 제4 워드 라인(WL4)을 제외한 나머지 제1 내지 제3 워드 라인들(WL1~WL3)과 제5 내지 제i 워드 라인들(WL5~WLi)은 비선택된 워드 라인들(Unsel_WL)이 된다. 선택된 드레인 선택 라인(Sel_DSL)에 의해 선택된 스트링들에 연결된 제1 소스 선택 라인(SSL1)은 선택된 소스 선택 라인(Sel_SSL)이 되고, 제2 소스 선택 라인(SSL2)은 비선택된 소스 선택 라인(Unsel_SSL)이 된다.
프로그램 또는 리드 동작 시, 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에는 턴온 전압이 인가될 수 있다. 비선택된 드레인 선택 라인들(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에는 턴오프 전압이 인가될 수 있다. 선택된 워드 라인(Sel_WL)에는 프로그램 전압 또는 리드 전압이 인가될 수 있고, 비선택된 워드 라인들(Unsel_WL)에는 패스 전압들이 인가될 수 있다.
도 3은 리드 동작 시 비선택된 스트링의 채널 전압들을 설명하기 위한 도면이다.
도 3을 참조하면, 선택된 스트링에서 리드 동작이 수행될 때, 비선택된 스트링(Unsel_ST)에 연결된 비선택된 드레인 선택 라인(Unsel_DSL) 및 비선택된 소스 선택 라인(Unsel_SSL)에는 턴오프 전압(Voff)이 인가되므로, 비선택된 스트링(Unsel_ST)의 채널은 플로팅(floating)될 수 있다. 비선택된 워드 라인들(Unsel_WL)에 서로 동일한 패스 전압(Vpass)이 인가되고, 선택된 워드 라인(Sel_WL)에 리드 전압(Vr#)이 인가되면, 워드 라인들과 채널 간 커플링(coupling)에 의해 채널 전압(Vch)이 높아질 수 있다. 예를 들면, 리드 전압(Vr#)은 패스 전압(Vpass)보다 낮게 설정되고, 패스 전압(Vpass)은 비선택된 메모리 셀들이 턴온될 수 있는 레벨로 설정될 수 있다. 이처럼, 패스 전압(Vpass)이 높은 레벨로 설정되기 때문에 비선택된 스트링(Unsel_ST)의 채널에 커플링이 발생하여 채널 전압(Vch)이 높아질 수 있다. 이때, 선택된 워드 라인(Sel_WL)에 인가되는 리드 전압(Vr#)이 리드 전압들 중에서도 상대적으로 낮은 전압인 경우, 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀에서 채널이 끊기는 핀치 오프(pinch off)가 발생할 수 있다. 이 경우, 채널이 끊긴 영역을 기준으로 채널 전압(Vch)에 차이가 발생할 수 있다. 예를 들면, 채널이 높은 채널 전압(H_Vch) 영역과 낮은 채널 전압(L_Vch) 영역으로 분리될 수 있고, 이러한 경우 채널 전압 차에 의해 핫 일렉트론(hot electron)이 생성될 수 있다. 리드 동작 시, 핫 일렉트론이 메모리 셀에 유입되면, 메모리 셀의 문턱전압이 높아질 수 있다. 핀치 오프는 선택된 워드 라인(Sel_WL)에 연결된 메모리 셀 외에도 비선택된 워드 라인들(Unsel_WL)에 연결된 메모리 셀에서도 발생할 수 있다.
도 4는 리드 동작 시 비선택된 스트링들에 포함된 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 4 및 도 3을 참조하면, 트리플 레벨 셀(triple level cell) 방식으로 프로그램된 메모리 셀들은 문턱 전압의 레벨에 따라 소거 상태(ER) 또는 제1 내지 제7 프로그램 상태들(PV1~PV7) 중 어느 하나의 상태가 될 수 있다. 트리플 레벨 셀 방식으로 프로그램된 메모리 셀들의 리드 동작 시, 메모리 셀들의 상태를 판단하기 위하여 제1 내지 제7 리드 전압들(Vr1~Vr7)이 사용될 수 있다. 도 3을 참조하여 설명한 바와 같이, 리드 동작 시 채널 전압 차가 발생하여 일부 메모리 셀들의 문턱전압이 높아지면 선택된 리드 전압에 의해 리드된 데이터의 신뢰도가 저하될 수 있다. 예를 들면, 제3 프로그램 상태(PV3)로 프로그램된 일부 메모리 셀들의 문턱전압이 리드 동작 시 높아지면, 제4 리드 전압(Vr4)을 사용한 리드 동작에서 제3 프로그램 상태(PV3)로 리드되어야 하는 일부 메모리 셀들이 제4 프로그램 상태(PV4)로 리드될 수 있다.
본 실시 예에서는 이러한 리드 에러를 방지하기 위하여, 비선택된 워드 라인들에 인가되는 패스 전압들이 조절될 수 있다.
도 5는 본 발명의 제1 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 선택된 워드 라인(Sel_WL)으로부터 상부와 하부에 인접한 제1 비선택된 워드 라인들(1Unsel_WL)에 패스 전압들 중 가장 높은 제1 패스 전압(1Vpass)이 인가되고, 제1 비선택된 워드 라인들(1Unsel_WL)에 인접한 제2 비선택된 워드 라인들(2Unsel_WL)에 패스 전압들 중 가장 낮은 제2 패스 전압(2Vpass)이 인가되고, 제2 비선택된 워드 라인들(2Unsel_WL)에 인접한 제3 비선택된 워드 라인들(3Unsel_WL)에 제1 및 제2 패스 전압들(1Vpass, 2Vpass) 사이의 제3 패스 전압(3Vpass)이 인가될 수 있다. 나머지 비선택된 워드 라인들(4Unsel_WL, 5Unsel_WL, …)에는 제4 패스 전압(4Vpass)이 인가될 수 있다. 제4 패스 전압(4Vpass)은 제3 패스 전압(3Vpass)보다 낮고 제2 패스 전압(2Vpass)과 같거나 높은 전압으로 설정될 수 있다. 선택된 워드 라인(Sel_WL)에 인접한 제1 내지 제3 비선택된 워드 라인들(1Unsel_WL~3Unsel_WL)에 인가되는 패스 전압들의 기능은 다음과 같다.
제1 패스 전압(1Vpass)은 리드 전압(Vr#)으로 인해 선택된 워드 라인(Sel_WL)에 대응되는 영역의 채널 포텐셜(channel potential; Pch)이 저하되는 것을 방지하기 위하여 가장 높은 전압으로 설정될 수 있다(51). 따라서, 선택된 워드 라인(Sel_WL)에 인가되는 리드 전압(Vr#)으로 인한 채널 포텐셜(Pch)이 높아질 수 있다(52). 이로 인해, 선택된 워드 라인(Sel_WL)에 대응되는 영역에서 발생할 수 있는 핀치 오프 현상이 억제될 수 있다.
제2 패스 전압(2Vpass)은 제1 패스 전압(1Vpass)으로 인한 채널 포텐셜(Pch)의 상승을 방지하기 위하여 가장 낮은 전압으로 설정될 수 있다(53). 제3 패스 전압(3Vpass)은 제2 패스 전압(2Vpass)으로 인한 채널 포텐셜(Pch)의 저하를 방지하기 위하여 제2 패스 전압(2Vpass)보다 높고 제1 패스 전압(1Vpass)보다 낮은 전압으로 설정될 수 있다(54).
제4 비선택된 워드 라인들(4Unsel_WL)을 포함한 나머지 비선택된 워드 라인들에는 제4 패스 전압(4Vpass)이 일정하게 인가될 수 있으나, 제1 내지 제3 패스 전압들(1Vpass~3Vpass)처럼 점차적으로 차이가 감소하는 서로 다른 패스 전압들이 교대로 인가될 수도 있다.
상술한 바와 같이, 비선택된 워드 라인들(1Unsel_WL, 2Unsel_WL, 3Unsel_WL, …)에 인가되는 패스 전압들(1Vpass, 2Vpass, 3Vpass, …)에 의해 채널 포텐셜(Pch)이 조절될 수 있고, 이로 인해 비선택된 스트링들의 채널 전압(Vch)은 균일한 레벨을 가질 수 있다.
도 6a 내지 도 6c는 선택된 워드 라인에 따라 비선택된 워드 라인들에 인가되는 패스 전압들을 설명하기 위한 도면들이다.
도 6a를 참조하면, 선택된 워드 라인(Sel_WL)이 소스 선택 라인(SSL)에 인접한 제1 워드 라인(WL1)인 경우, 워드 라인들에 인가되는 전압들은 다음과 같다.
선택된 워드 라인(Sel_WL)인 제1 워드 라인(WL1)에는 리드 전압(Vr#)이 인가되고, 제1 워드 라인(WL1)에 인접한 제2 워드 라인(WL2)에는 가장 높은 제1 패스 전압(1Vpass)이 인가될 수 있다. 제2 워드 라인(WL2)에 인접한 제3 워드 라인(WL3)에는 가장 낮은 제2 패스 전압(2Vpass)이 인가될 수 있고, 제3 워드 라인(WL3)에 인접한 제4 워드 라인(WL4)에는 제1 및 제2 패스 전압들(1Vpass, 2Vpass) 사이의 제3 패스 전압(3Vpass)이 인가될 수 있다. 나머지 제5 내지 제8 워드 라인들(WL5~WL8)에는 제4 패스 전압(4Vpass)이 인가될 수 있다. 드레인 선택 라인(DSL)에는 턴온 전압(Von)이 인가된 후 턴오프 전압(Voff)이 인가될 수 있다. 소스 선택 라인(SSL)에는 턴오프 전압(Voff)이 인가될 수 있다.
도 6b를 참조하면, 선택된 워드 라인(Sel_WL)이 제2 워드 라인(WL2)인 경우, 워드 라인들에 인가되는 전압들은 다음과 같다.
선택된 워드 라인(Sel_WL)인 제2 워드 라인(WL2)에는 리드 전압(Vr#)이 인가되고, 제2 워드 라인(WL2)으로부터 상부와 하부에 각각 인접한 제1 및 제3 워드 라인들(WL1, WL3)에는 가장 높은 제1 패스 전압(1Vpass)이 인가될 수 있다. 제3 워드 라인(WL3)에 인접한 제4 워드 라인(WL4)에는 가장 낮은 제2 패스 전압(2Vpass)이 인가될 수 있고, 제4 워드 라인(WL4)에 인접한 제5 워드 라인(WL5)에는 제1 및 제2 패스 전압들(1Vpass, 2Vpass) 사이의 제3 패스 전압(3Vpass)이 인가될 수 있다. 나머지 제6 내지 제8 워드 라인들(WL6~WL8)에는 제4 패스 전압(4Vpass)이 인가될 수 있다. 드레인 선택 라인(DSL)에는 턴온 전압(Von)이 인가된 후 턴오프 전압(Voff)이 인가될 수 있다. 소스 선택 라인(SSL)에는 턴오프 전압(Voff)이 인가될 수 있다.
도 6c를 참조하면, 선택된 워드 라인(Sel_WL)이 드레인 선택 라인(DSL)에 인접한 제8 워드 라인(WL8)인 경우, 워드 라인들에 인가되는 전압들은 다음과 같다.
선택된 워드 라인(Sel_WL)인 제8 워드 라인(WL8)에는 리드 전압(Vr#)이 인가되고, 제8 워드 라인(WL8)에 인접한 제7 워드 라인(WL7)에는 가장 높은 제1 패스 전압(1Vpass)이 인가될 수 있다. 제7 워드 라인(WL7)에 인접한 제6 워드 라인(WL6)에는 가장 낮은 제2 패스 전압(2Vpass)이 인가될 수 있고, 제6 워드 라인(WL6)에 인접한 제5 워드 라인(WL5)에는 제1 및 제2 패스 전압들(1Vpass, 2Vpass) 사이의 제3 패스 전압(3Vpass)이 인가될 수 있다. 나머지 제4 내지 제1 워드 라인들(WL4~WL1)에는 제4 패스 전압(4Vpass)이 인가될 수 있다. 드레인 선택 라인(DSL)에는 턴온 전압(Von)이 인가된 후 턴오프 전압(Voff)이 인가될 수 있다. 소스 선택 라인(SSL)에는 턴오프 전압(Voff)이 인가될 수 있다.
도 7은 본 발명의 제2 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 제2 패스 전압(2Vpass)이 제2 및 제3 비선택된 워드 라인들(2Unsel_WL, 3Unsel_WL)에 공통으로 인가될 수 있다. 예를 들면, 선택된 워드 라인(Sel_WL)에는 리드 전압(Vr#)이 인가되고, 선택된 워드 라인(Sel_WL)에 인접한 제1 비선택된 워드 라인들(1Unsel_WL)에는 가장 높은 제1 패스 전압(1Vpass)이 인가될 수 있다. 제1 비선택된 워드 라인들(1Unsel_WL) 각각에 인접한 제2 비선택된 워드 라인들(2Unsel_WL)에는 가장 낮은 제2 패스 전압(2Vpass)이 인가될 수 있고, 제2 비선택된 워드 라인들(2Unsel_WL) 각각에 인접한 제3 비선택된 워드 라인들(3Unsel_WL)에도 제2 패스 전압(2Vpass)이 인가될 수 있다. 제3 비선택된 워드 라인들(3Unsel_WL) 각각에 인접한 제4 비선택된 워드 라인들(4Unsel_WL)에는 제1 및 제2 패스 전압들(1Vpass, 2Vpass) 사이의 제3 패스 전압(3Vpass)이 인가될 수 있다.
도 8은 본 발명의 제3 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 제3 실시 예에 따른 리드 동작에서는 제1 패스 전압이 제1 비선택된 워드 라인들에 인가되는 시간이 조절될 수 있다. 예를 들면, 선택된 워드 라인에 인접한 제1 비선택된 워드 라인들에 제1 패스 전압이 인가될 수 있다(S81). 이때, 제1 비선택된 워드 라인들을 제외한 나머지 비선택된 워드 라인들과 선택된 워드 라인은 플로팅될 수 있다.
제1 패스 전압이 제1 비선택된 워드 라인들에 인가된 후(S81), 선택된 워드 라인에 리드 전압이 인가되고, 나머지 비선택된 워드 라인들에 제2, 제3 또는 제4 패스 전압이 인가될 수 있다(S82).
이어서, 선택된 워드 라인에 연결된 메모리 셀들의 문턱 전압이 센싱될 수 있다(S83).
도 9는 본 발명의 제3 실시 예에 따른 리드 동작의 순서를 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 선택된 워드 라인(Sel_WL)의 상부와 하부에 인접한 제1 비선택된 워드 라인들(1Unsel_WL)에 패스 전압들 중에서 가장 높은 제1 패스 전압(1Vpass)이 인가될 수 있다(S81). 이때, 제1 비선택된 워드 라인들(1Unsel_WL)을 제외한 나머지 라인들은 플로팅(floating)될 수 있다.
이어서, 선택된 워드 라인(Sel_WL)에 리드 전압(Vr#)이 인가되고, 나머지 제2 내지 제4 비선택된 워드 라인들(2Unsel_WL~4Unsel_WL)에 제2, 제3 또는 제4 패스 전압(2Vpass, 3Vpass 또는 4Vpass)이 인가될 수 있다(S82). 예를 들면, 패스 전압들 중 가장 낮은 제2 패스 전압(2Vpass)은 제2 비선택된 워드 라인들(2Unsel_WL)에 인가될 수 있다. 제1 및 제2 패스 전압들(1Vpass, 2Vpass) 사이의 제3 패스 전압(3Vpass)은 제3 비선택된 워드 라인들(3Unsel_WL)에 인가될 수 있다. 제2 패스 전압(2Vpass)과 같거나 높고 제3 패스 전압(3Vpass)보다 낮은 제4 패스 전압(4Vpass)은 나머지 비선택된 워드 라인들에 인가될 수 있다.
도 10은 본 발명의 제4 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 제4 실시 예에 따른 리드 동작에서는, 제1 패스 전압이 제1 비선택된 워드 라인들에 인가될 때, 선택된 워드 라인에 리드 전압이 동시에 인가될 수 있다(S101). 이때, 제1 비선택된 워드 라인들을 제외한 나머지 비선택된 워드 라인들은 플로팅될 수 있다.
제1 패스 전압이 제1 비선택된 워드 라인들에 인가되고, 리드 전압이 선택된 워드 라인에 인가된 후(S101), 나머지 비선택된 워드 라인들에 제2, 제3 또는 제4 패스 전압이 인가될 수 있다(S102).
이어서, 선택된 워드 라인에 연결된 메모리 셀들의 문턱 전압이 센싱될 수 있다(S103).
도 11은 본 발명의 제4 실시 예에 따른 리드 동작의 순서를 설명하기 위한 도면이다.
도 10 및 도 11을 참조하면, 선택된 워드 라인(Sel_WL)에 리드 전압(Vr#)이 인가되고, 선택된 워드 라인(Sel_WL)의 상부와 하부에 인접한 제1 비선택된 워드 라인들(1Unsel_WL)에 패스 전압들 중 가장 높은 제1 패스 전압(1Vpass)이 인가될 수 있다(S101). 이때, 선택된 워드 라인(Sel_WL) 및 제1 비선택된 워드 라인들(1Unsel_WL)을 제외한 나머지 라인들은 플로팅(floating)될 수 있다.
이어서, 제2 내지 제4 비선택된 워드 라인들(2Unsel_WL~4Unsel_WL)에 제2, 제3 또는 제4 패스 전압(2Vpass, 3Vpass 또는 4Vpass)이 인가될 수 있다(S102). 예를 들면, 패스 전압들 중 가장 낮은 제2 패스 전압(2Vpass)은 제2 비선택된 워드 라인들(2Unsel_WL)에 인가될 수 있다. 제1 및 제2 패스 전압들(1Vpass, 2Vpass) 사이의 제3 패스 전압(3Vpass)은 제3 비선택된 워드 라인들(3Unsel_WL)에 인가될 수 있다. 제2 패스 전압(2Vpass)과 같거나 높고 제3 패스 전압(3Vpass)보다 낮은 제4 패스 전압(4Vpass)은 나머지 비선택된 워드 라인들에 인가될 수 있다.
도 12는 본 발명의 제5 실시 예에 따른 리드 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 제5 실시 예에 따른 리드 동작에서는, 제1 패스 전압이 제1 비선택된 워드 라인들에 인가될 수 있다(S121). 이때, 제1 비선택된 워드 라인들을 제외한 나머지 비선택된 워드 라인들은 플로팅될 수 있다.
제1 패스 전압이 제1 비선택된 워드 라인들에 인가되면, 나머지 비선택된 워드 라인들에 제2, 제3 또는 제4 패스 전압이 인가될 수 있다(S122). 이어서, 선택된 워드 라인에 리드 전압이 인가되고(S123), 선택된 워드 라인에 연결된 메모리 셀들의 문턱 전압이 센싱될 수 있다(S124).
도 13은 본 발명의 제5 실시 예에 따른 리드 동작의 순서를 설명하기 위한 도면이다.
도 12 및 도 13을 참조하면, 선택된 워드 라인(Sel_WL)의 상부와 하부에 인접한 제1 비선택된 워드 라인들(1Unsel_WL)에 패스 전압들 중 가장 높은 제1 패스 전압(1Vpass)이 인가될 수 있다(S121). 이때, 제1 비선택된 워드 라인들(1Unsel_WL)을 제외한 나머지 라인들은 플로팅(floating)될 수 있다.
이어서, 나머지 제2 내지 제4 비선택된 워드 라인들(2Unsel_WL~4Unsel_WL)에 제2, 제3 또는 제4 패스 전압(2Vpass, 3Vpass 또는 4Vpass)이 인가될 수 있다(S122). 비선택된 워드 라인들에 패스 전압이 인가되면, 선택된 워드 라인(Sel_WL)에 리드 전압(Vr#)이 인가될 수 있다(S123). 예를 들면, 패스 전압들 중 가장 낮은 제2 패스 전압(2Vpass)은 제2 비선택된 워드 라인들(2Unsel_WL)에 인가될 수 있다. 제1 및 제2 패스 전압들(1Vpass, 2Vpass) 사이의 제3 패스 전압(3Vpass)은 제3 비선택된 워드 라인들(3Unsel_WL)에 인가될 수 있다. 제2 패스 전압(2Vpass)과 같거나 높고 제3 패스 전압(3Vpass)보다 낮은 제4 패스 전압(4Vpass)은 나머지 비선택된 워드 라인들에 인가될 수 있다.
도 14는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 카드 시스템(3000)은 컨트롤러(3100), 메모리 장치(3200), 및 커넥터(3300)를 포함한다.
컨트롤러(3100)는 메모리 장치(3200)와 연결된다. 컨트롤러(3100)는 메모리 장치(3200)를 접속(access)하도록 구성된다. 예를 들어, 컨트롤러(3100)는 메모리 장치(3200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 컨트롤러(3100)는 메모리 장치(3200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예를 들면, 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(3300)는 상술한 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(3200)는 복수의 메모리 셀들을 포함할 수 있으며, 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다. 따라서, 메모리 장치(3200)는 리드 동작 시 비선택된 워드 라인들에 인가되는 패스 전압들을 상술한 실시 예들과 같이 조절할 수 있다.
컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 15를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고 받고, 전원 커넥터(4002)를 통해 전원을 입력 받는다. SSD(4200)는 컨트롤러(4210), 복수의 메모리 장치들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 메모리 장치들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
복수의 메모리 장치들(4221~422n)은 데이터를 저장하도록 구성된 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 장치들(4221~422n) 각각은 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다. 따라서, 리드 동작 시, 복수의 메모리 장치들(4221~422n) 각각은 비선택된 워드 라인들에 인가되는 패스 전압들을 상술한 실시 예들과 같이 조절할 수 있다. 복수의 메모리 장치들(4221~422n)은 채널들(CH1~CHn)을 통해 컨트롤러(4210)와 통신할 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 메모리 장치들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 전압 생성기 130: 로우 디코더
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로 170: 주변 회로
180: 제어 회로

Claims (21)

  1. 메모리 셀들을 포함하는 메모리 블록; 및
    상기 메모리 블록에 연결된 워드 라인들에 리드 전압 및 패스 전압들을 인가하도록 구성된 전압 생성기를 포함하고,
    상기 전압 생성기는,
    상기 메모리 블록의 리드 동작 시, 상기 워드 라인들 중 선택된 워드 라인에 상기 리드 전압을 인가하고, 상기 선택된 워드 라인을 기준으로 서로 대칭되는 비선택된 워드 라인들에 상기 선택된 워드 라인과의 거리에 따라 서로 다른 상기 패스 전압들을 인가하도록 구성되는 메모리 장치.
  2. 제1항에 있어서, 상기 전압 생성기는,
    상기 선택된 워드 라인에 인접한 제1 비선택된 워드 라인들에 상기 패스 전압들 중 가장 높은 제1 패스 전압을 인가하도록 구성된 메모리 장치.
  3. 제2항에 있어서, 상기 전압 생성기는,
    상기 제1 비선택된 워드 라인들에 인접한 제2 비선택된 워드 라인들에 상기 패스 전압들 중 가장 낮은 제2 패스 전압을 인가하도록 구성된 메모리 장치.
  4. 제3항에 있어서, 상기 전압 생성기는,
    상기 제2 비선택된 워드 라인들에 인접한 제3 비선택된 워드 라인들에 상기 제1 및 제2 패스 전압들 사이의 레벨을 가지는 제3 패스 전압을 인가하도록 구성된 메모리 장치.
  5. 제4항에 있어서, 상기 전압 생성기는,
    상기 제1 내지 제3 비선택된 워드 라인들을 제외한 나머지 비선택된 워드 라인들에 상기제2 패스 전압과 같거나 높고 상기 제3 패스 전압보다 낮은 제4 패스 전압을 인가하도록 구성된 메모리 장치.
  6. 제2항에 있어서, 상기 전압 생성기는,
    상기 제1 비선택된 워드 라인들에 인접한 제2 비선택된 워드 라인들과, 상기 제2 비선택된 워드 라인들에 인접한 제3 비선택된 워드 라인들에 상기 패스 전압들 중 가장 낮은 제2 패스 전압을 인가하도록 구성된 메모리 장치.
  7. 제6항에 있어서, 상기 전압 생성기는,
    상기 제3 비선택된 워드 라인들에 인접한 제4 비선택된 워드라인들에 상기 제1 및 제2 패스 전압들 사이의 레벨을 가지는 제3 패스 전압을 인가하도록 구성된 메모리 장치.
  8. 제1항에 있어서, 상기 전압 생성기는,
    상기 선택된 워드 라인에 인접한 제1 비선택된 워드 라인들에 제1 패스 전압을 인가한 후,
    나머지 비선택된 워드 라인들에 상기 패스 전압들을 인가하도록 구성되는 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 패스 전압은 상기 패스 전압들 중 가장 높은 레벨로 설정되는 메모리 장치.
  10. 제8항에 있어서, 상기 전압 생성기는,
    상기 나머지 비선택된 워드 라인들에 상기 패스 전압들을 인가할 때,
    상기 선택된 워드 라인에 상기 리드 전압을 동시에 인가하도록 구성되는 메모리 장치.
  11. 제8항에 있어서, 상기 전압 생성기는,
    상기 제1 비선택된 워드 라인들에 상기 제1 패스 전압을 인가할 때,
    상기 선택된 워드 라인에 상기 리드 전압을 동시에 인가하도록 구성되는 메모리 장치.
  12. 제8항에 있어서, 상기 전압 생성기는,
    상기 나머지 비선택된 워드 라인들에 상기 패스 전압들을 인가한 후,
    상기 선택된 워드 라인에 상기 리드 전압을 인가하도록 구성되는 메모리 장치.
  13. 선택된 워드 라인에 리드 전압을 인가하는 단계;
    상기 선택된 워드 라인에 인접한 제1 비선택된 워드 라인들에 제1 패스 전압을 인가하는 단계;
    상기 제1 비선택된 워드 라인들에 인접한 제2 비선택된 워드 라인들에 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계; 및
    상기 제2 비선택된 워드 라인들에 인접한 제3 비선택된 워드 라인들에 상기 제1 및 제2 패스 전압들 사이의 레벨을 가지는 제3 패스 전압을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 제1 패스 전압은 패스 전압들 중에서 가장 높은 레벨로 설정되는 메모리 장치의 동작 방법.
  15. 제13항에 있어서,
    상기 제2 패스 전압은 패스 전압들 중에서 가장 낮은 레벨로 설정되는 메모리 장치의 동작 방법.
  16. 제13항에 있어서,
    상기 제2 패스 전압을 인가하는 단계 및 상기 제3 패스 전압을 인가하는 단계는,
    상기 제1 패스 전압을 인가하는 단계 이후에 수행되는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 리드 전압을 인가하는 단계는,
    상기 제1 패스 전압을 인가하는 단계와 동시에 수행되는 메모리 장치의 동작 방법.
  18. 제16항에 있어서,
    상기 리드 전압을 인가하는 단계는,
    상기 제2 패스 전압을 인가하는 단계 및 상기 제3 패스 전압을 인가하는 단계와 동시에 수행되는 메모리 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 리드 전압을 인가하는 단계는,
    상기 제2 패스 전압을 인가하는 단계 및 상기 제3 패스 전압을 인가하는 단계 이후에 수행되는 메모리 장치의 동작 방법.
  20. 제13항에 있어서,
    상기 제1 내지 제3 비선택된 워드 라인들을 제외한 나머지 비선택된 워드 라인들에 제4 패스 전압을 인가하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  21. 제20항에 있어서,
    상기 제4 패스 전압은 상기 제2 패스 전압과 같거나 높고 상기 제3 패스 전압보다 낮은 메모리 장치의 동작 방법.
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