CN117079682A - 被配置为减少验证时间的存储器装置及其操作方法 - Google Patents

被配置为减少验证时间的存储器装置及其操作方法 Download PDF

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Abstract

提供了被配置为减少验证时间的存储器装置及其操作方法。所述存储装置包括：存储器单元阵列，存储器单元阵列中具有被编程为多个编程状态的存储器单元；页缓冲器电路，页缓冲器电路中具有多个页缓冲器，所述多个页缓冲器连接到与存储器单元阵列相关联的多条位线。每个页缓冲器包括：感测锁存器，连接到多条位线中的相应一条位线并且被配置为控制对相应的位线执行的预充电操作。提供控制逻辑以控制：通过控制页缓冲器电路来对存储器单元内的所述多个编程状态执行的验证操作；对感测锁存器的多个转储操作，所述多个转储操作基于存储在每个页缓冲器中的至少两位的值；以及对连接到将被编程为第一编程状态的存储器单元的位线的选择性预充电。

Description

被配置为减少验证时间的存储器装置及其操作方法
本申请要求于2022年5月16日提交的第10-2022-0059818号韩国专利申请的优先权，所述韩国专利申请的公开通过引用特此包含于此。
技术领域
发明构思涉及存储器装置，更具体地，涉及被配置为减少与存储器编程相关联的验证时间的存储器装置及其操作方法。
背景技术
近年来，信息通信装置的多功能化导致对大容量高集成存储器装置的需求。存储器装置可包括页缓冲器电路，页缓冲器电路被配置为将数据存储在存储器单元中或从存储器单元输出数据。页缓冲器电路可包括被设置为与多条位线对应的多个页缓冲器。
此外，页缓冲器中的每个可包括多个锁存器，所述多个锁存器包括被配置为临时存储写入数据的数据锁存器和被配置为感测数据的感测锁存器。在这种情况下，在数据编程操作期间，可执行验证操作以确定编程通过或失败情况。当执行验证操作时，可在多个锁存器之间多次执行数据转储操作，并且存储器装置的编程时间可由于数据转储操作所需的时间而增加。结果，存储器装置的性能可劣化。
发明内容
发明构思提供了用于通过在验证操作期间减少数据转储操作所需的时间来提高存储器装置的编程性能的技术。
根据发明构思的一个方面，提供了一种存储器装置，所述存储器装置包括：存储器单元阵列，存储器单元阵列中具有根据编程操作被编程为多个编程状态的存储器单元；页缓冲器电路，页缓冲器电路中具有多个页缓冲器，所述多个页缓冲存储器连接到多条位线，每个页缓冲存储器包括连接到与其对应的位线的感测锁存器，并且每个感测锁存器控制对位线执行的预充电操作。提供控制逻辑，所述控制逻辑被配置为：通过控制页缓冲器电路来控制对所述多个编程状态执行的验证操作。另外，基于存储在每个页缓冲器中的至少两位的值，对感测锁存器执行多个转储操作，从而选择性地对连接到将被编程为将被验证的第一编程状态的存储器单元的被选位线进行预充电。有利地，控制逻辑控制所述多个转储操作，使得所述多个转储操作中的一些转储操作在验证阶段之前的转储阶段中执行，并且多个转储操作中的一些其他转储操作在位线被预充电的验证阶段中执行。
根据发明构思的另一方面，提供了一种存储器装置的操作方法，所述操作方法包括：响应于编程命令的接收而执行编程循环；以及在执行编程循环之后在验证第一编程状态期间重置多个页缓冲器的感测锁存器，第一编程状态从多个编程状态被选择。执行第一转储操作以将待编程的多位的数据之中的第一位的数据转储到感测锁存器。由于第一转储操作，被选位线和未选位线被一起预充电，在多条位线之中，被选位线连接到将被编程为第一编程状态的存储器单元，并且未选位线连接到将被编程为不同于第一编程状态的第二编程状态的存储器单元。执行第二转储操作以将多位的数据之中的第二位的数据转储到感测锁存器；以及基于第二转储操作对未选位线进行放电。
根据发明构思的另一方面，提供了一种存储器装置，所述存储器装置包括：(i)存储器单元阵列，包括根据编程操作被编程为多个编程状态的存储器单元，(ii)页缓冲器电路，包括连接到多条位线的多个页缓冲器，每个页缓冲器包括被配置为存储数据的多个数据锁存器和被配置为控制对与其对应的位线执行的预充电操作的感测锁存器，以及(iii)控制逻辑，被配置为通过控制页缓冲器电路来控制对所述多个编程状态执行的验证操作。所述多个页缓冲器包括：连接到将被编程为第一编程状态的存储器单元的第一页缓冲器和连接到将被编程为第二编程状态的存储器单元的第二页缓冲器。对第一编程状态执行的验证操作包括转储阶段和验证阶段，在转储阶段中，存储在所述多个数据锁存器中的数据被转储到感测锁存器，在验证阶段中，所述多条位线被预充电。控制逻辑控制预充电操作，使得在连接到第一页缓冲器的第一位线和连接到第二页缓冲器的第二位线在验证阶段中被一起预充电之后，第二位线被放电。
附图说明
根据以下结合附图的具体实施方式，将更清楚地理解发明构思的实施例，在附图中：
图1是根据实施例的存储器系统的框图；
图2是图1中示出的存储器装置的示例性实施例的框图；
图3示出根据实施例的页缓冲器；
图4示出根据实施例的转储阶段和验证阶段中的位线的电压变化的示例；
图5是根据实施例的存储器装置的操作方法的流程图；
图6示出图1的存储器装置的示意性结构；
图7示出根据实施例的图1的存储器单元阵列的示例；
图8是根据实施例的图7的存储器块的透视图；
图9A示出根据实施例的存储器单元的阈值电压分布的示例；
图9B示出根据实施例的感测锁存器的示例；
图10示出根据实施例的执行验证操作的示例；
图11示出根据实施例的三层单元(TLC)中的转储操作的示例；
图12和图13示出根据实施例的不同地设置转储操作的时序的示例；并且
图14是将根据实施例的存储器装置应用于固态硬盘/驱动器(SSD)系统的示例的框图。
具体实施方式
在下文中，将参照附图详细描述实施例。
图1是根据实施例的存储器系统10的框图。存储器系统10可包括存储器装置100和存储器控制器200。存储器装置100可以是被配置为以非易失性方式存储数据的非易失性存储器装置。例如，存储器装置100可以是包括闪存单元的闪存装置。可选地，存储器装置100可以是包括电阻式存储器单元的存储器装置(例如，电阻式随机存取存储器(ReRAM)、磁性RAM(MRAM)和相变RAM(PRAM))。在以下实施例的描述中，假设存储器装置100是包括闪存单元的闪存装置。
存储器控制器200可响应于来自主机HOST的写入/读取请求而控制存储器装置100读取存储在存储器装置100中的数据DATA或将数据DATA写入(或编程)到存储器装置100。具体地，存储器控制器200可将命令CMD和地址ADDR提供给存储器装置100，并且控制对存储器装置100执行的编程、读取和擦除操作。此外，可在存储器控制器200与存储器装置100之间发送和接收写入数据DATA和读取数据DATA。
如本领域技术人员将理解的，存储器控制器200可通过各种标准接口与外部主机通信。例如，存储器控制器200可包括可在主机与存储器控制器200之间提供各种标准接口的接口电路(未示出)。标准接口可包括各种接口方法(诸如，高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机系统接口(SCSI)、串行连接SCSI(SAS)、PCI、PCI快速(PCI-E)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、通用闪存(UFS)和紧凑型闪存(CF)卡接口)。
此外，存储器装置100可包括存储器单元阵列110、页缓冲器电路120和控制逻辑130。假设存储器单元阵列110包括闪存单元，则在一些实施例中，存储器单元阵列110可包括多个NAND串。
页缓冲器电路120可存储将被存储到存储器单元阵列110的数据和从存储器单元阵列110读取的数据。页缓冲器电路120可通过多条位线连接到存储器单元阵列110，并且页缓冲器可被设置为与多条位线中的每条对应。页缓冲器中的每个可包括多个锁存器。在下文中，可在实施例的描述中以各种方式定义术语，并且页缓冲器电路将被定义为包括连接到每条位线的页缓冲器。然而，在实施例中，可不同地定义术语。在一个示例中，一个页缓冲器可被设置为与多条位线对应，并且被布置为与每条位线对应的组件单元可被定义为页缓冲器单元。
控制逻辑130可控制存储器装置100的所有操作。例如，控制逻辑130可控制存储器装置100执行与从存储器控制器200提供的命令/地址CMD/ADD和控制信号CTRL对应的存储器操作。在一个示例中，控制逻辑130可通过处理命令/地址CMD/ADD和控制信号CTRL来生成在存储器装置100中使用的各种内部控制信号。根据实施例，控制逻辑130可在存储器操作(诸如，编程和读取操作)期间调整提供给字线和位线的电压的电压电平。另外，可通过执行多个编程循环来完成编程操作，并且可与多个编程循环中的至少一些对应地执行验证操作。控制逻辑130可执行与编程循环和验证操作相关的各种控制操作。
包括在存储器单元阵列110中的存储器单元可根据编程的数据而具有多个阈值电压分布。例如，当存储器单元阵列110包括被配置为每存储器单元存储一位的单层单元(SLC)时，存储器单元可根据编程状态具有两个阈值电压分布。可选地，当存储器单元阵列110包括被配置为每存储器单元存储两位的多层单元(MLC)时，存储器单元可根据编程状态具有四个阈值电压分布。另外，当存储器单元阵列110每存储器单元存储至少三位时，存储器单元可根据编程状态具有至少八个阈值电压分布。
可执行多个编程循环以对存储器单元阵列110进行编程。在执行每个编程循环之后，可执行验证操作以确定编程通过或失败。在一个实施例中，当每个存储器单元是被配置为存储2位数据的MLC时，阈值电压分布可具有擦除状态E和第一编程状态P1至第三编程状态P3，并且可对第一编程状态P1至第三编程状态P3顺序地执行验证操作。
在一个实施例中，当对将被编程为第一编程状态P1的存储器单元执行验证操作时，可在连接到多个存储器单元的位线之中选择性地仅对连接到将被编程为第一编程状态P1的存储器单元的位线执行预充电操作(例如，选择性位线预充电验证(选择性BL预充电验证))。也就是说，当多个编程状态中的第一编程状态P1被选择为将被执行验证操作的状态时，为了执行验证操作，连接到将被编程为第一编程状态P1的存储器单元的位线可被选择性地预充电。也就是说，在验证操作中，可对包括在存储器单元阵列110中的多条位线中的一些位线执行选择性预充电操作和数据感测操作，而一些其他位线可被维持在预定电压电平(例如，地电压电平)而不执行预充电操作。
在一个实施例中，可基于存储在通过感测节点连接到位线的感测锁存器中的信息来确定是否对位线进行预充电。例如，当逻辑“1”(或逻辑高)的信息被存储在页缓冲器中的感测锁存器中时，可基于包括在感测锁存器中的开关的操作将电源电压施加到与页缓冲器对应的位线，因此，位线可被预充电。相反，当逻辑“0”(或逻辑低)的信息被存储在页缓冲器中的感测锁存器中时，与页缓冲器对应的位线可不被预充电。
多个转储操作可形成为将用于选择性预充电操作的信息存储在感测锁存器中。转储操作可表示与将存储在每个页缓冲器中的至少一位移动到感测锁存器相关联的操作。例如，每当对感测锁存器执行转储操作时，感测锁存器的状态可被改变为设置(set)状态或重置(reset)状态。根据感测锁存器的状态，与感测锁存器对应的位线可被预充电或可不被预充电。
在一个示例中，当2位数据被存储在每个存储器单元中时，将被编程的存储器单元的编程状态(或阈值电压分布的位置)可由两位的数据确定。因此，可执行至少两个转储操作以选择与将被验证的编程状态对应的位线。随着存储在每个存储器单元中的位数增加，转储操作的数量可增加。因为用于执行转储操作的转储阶段(dump section)被包括在数据编程/验证操作中，所以数据编程时间可增加。
根据实施例，多个转储操作中的一部分可与位线预充电操作并行地执行。假设转储阶段之后是与验证操作相关的验证阶段，则验证阶段可包括位线预充电阶段，在位线预充电阶段中，通过对位线执行选择性预充电操作来将位线的电压电平升高到预定的预充电电平。多个转储操作中的一部分可在位线预充电阶段中执行。
转储控制器131可控制转储操作。根据实施例，转储控制器131可控制多个转储操作被执行的时序。在一个实施例中，转储控制器131可通过实现硬件电路来控制转储操作。在可修改的示例中，转储操作可由软件或基于硬件和软件的组合来控制。
根据上述实施例，对应于未选择的至少一个其他状态的位线(下文中，未选位线)也可与对应于被选择用于验证操作的第一编程状态P1的位线(下文中，被选位线)被一起预充电。也就是说，因为在位线预充电阶段开始之前仅执行了多个转储操作中的一部分，所以当位线预充电阶段开始时，不仅与将被验证的编程状态对应的被选位线，而且与至少一个其他编程状态对应的未选位线可被一起预充电。
此后，因为剩余的转储操作在位线预充电阶段中执行，所以存储在连接到未选位线的感测锁存器中的信息可被改变。在一个示例中，由于剩余的转储操作，逻辑低信息可被存储在连接到未选位线的感测锁存器中。因此，对未选位线的预充电操作可被中断，并且未选位线可被放电。也就是说，因为未选位线被放电，所以仅被选位线可被预充电到目标电平，并且将被编程为第一编程状态P1的存储器单元可被验证。
根据上述实施例，在验证操作期间，用于选择性预充电操作的多个转储操作中的一部分可与验证阶段同时执行。结果，编程操作所需的总时间可被减少，并且存储器装置100的编程性能可被提高。根据实施例，多条位线可包括被选位线和第一未选位线，被选位线连接到具有选择的编程状态的存储器单元，第一未选位线连接到具有将不被验证的至少一个未选择的编程状态的存储器单元。另外，多条位线还可包括第二未选位线，第二未选位线包括连接到具有将不被验证的另外的未选择的编程状态的存储器单元的位线，以及连接到被确定为编程通过并因此被禁止编程的存储器单元的位线。根据实施例，当验证阶段开始时，当被选位线和第一未选位线被一起预充电时，还可执行并完成转储操作。因此，存储器装置100可具有第一未选位线选择性地放电的操作特性。另外，第二未选位线可不被预充电，而是保持在预定电压电平(例如，地电压电平)。
此外，存储器装置100和存储器控制器200可集成到一个半导体装置中。在一个示例中，存储器装置100和存储器控制器200可集成到一个半导体装置中以构成存储卡。例如，存储器装置100和存储器控制器200可集成到一个半导体装置中并且构成个人计算机(PC)卡(PCMCIA)、紧凑型闪存(CF)卡、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC和MMCmicro)、SD卡(例如，SD、miniSD和microSD)和/或UFS。在另一示例中，存储器装置100和存储器控制器200可集成到一个半导体装置中以构成固态硬盘/驱动器(SSD)。
图2是图1的存储器装置100的实施例的框图。参照图1和图2，存储器装置100可包括存储器单元阵列110、页缓冲器电路120、控制逻辑130、电压生成器140、行解码器150和输入/输出(I/O)缓冲器160。此外，控制逻辑130可包括转储控制器131和验证控制器132。尽管图2中未示出，但是存储器装置100还可包括与存储器操作相关的各种其他功能块(例如，I/O接口)。
存储器单元阵列110可包括多个存储器单元，存储器单元可连接到字线WL、串选择线SSL、地选择线GSL和位线BL。具体地，存储器单元阵列110可通过字线WL、串选择线SSL和地选择线GSL连接到行解码器150，并且通过位线BL连接到页缓冲器电路120。
存储器单元阵列110可包括多个单元块，每个单元块可具有二维(2D)结构(或平面结构)或三维(3D)结构(或垂直结构)。存储器单元阵列110可包括多个存储器单元，多个存储器单元可每单元存储一位或至少两位。
页缓冲器电路120可连接到位线BL，并且临时存储写入数据或临时存储读取数据。页缓冲器电路120可包括与位线BL对应的多个页缓冲器(例如，第一页缓冲器PB1至第k页缓冲器PBk)，并且每个页缓冲器可通过感测节点(未示出)连接到与其对应的位线BL。
控制逻辑130可基于从存储器控制器200接收的命令CMD、地址ADDR和控制信号CTRL，输出用于将数据编程到存储器单元阵列110、从存储器单元阵列110读取数据或擦除存储在存储器单元阵列110中的数据的各种内部控制信号。由控制逻辑130输出的各种内部控制信号可被提供给页缓冲器电路120、电压生成器140和行解码器150。具体地，控制逻辑130可将电压控制信号CTRL_vol提供给电压生成器140。电压生成器140可基于电压控制信号CTRL_vol生成具有各种电平的电压。在一个示例中，电压生成器140可将具有与编程/读取/擦除操作相关的各种电平的字线电压VWL提供给行解码器150。控制逻辑130可将行地址X_ADD提供给行解码器150，并且将列地址Y_ADD提供给页缓冲器电路120。
第一页缓冲器PB1至第k页缓冲器PBk中的每个可包括多个锁存器，所述多个锁存器包括用于感测数据的锁存器和被配置为临时存储将被编程的数据的锁存器。作为具体示例，当被配置为存储将被编程的数据的锁存器被称为数据锁存器时，页缓冲器可包括被配置为临时存储多位的数据的多个数据锁存器。例如，当每个存储器单元是被配置为存储3位数据的三层单元(TLC)时，页缓冲器可包括被配置为存储3位数据的至少三个数据锁存器。另外，第一页缓冲器PB1至第k页缓冲器PBk中的每个还可包括感测锁存器，感测锁存器连接到感测节点(未示出)并锁存感测到的数据。
在一个实施例中，验证控制器132可控制对被编程的存储器单元执行的验证操作。在一个示例中，验证控制器132可从已被执行编程循环的存储器单元读取数据，并且基于读取的数据的逻辑状态来控制用于确定编程通过或失败的验证操作。此外，验证控制器132可基于存储在每个页缓冲器的感测锁存器中的信息来控制选择性地对位线BL进行预充电的操作。
在一个实施例中，转储控制器131可控制将存储在至少一个数据锁存器中的数据转储到感测锁存器的操作。在一个示例中，转储控制器131可基于转储操作生成用于设置第一页缓冲器PB1至第k页缓冲器PBk的状态(例如，设置状态或重置状态)的转储控制信号Ctrl_set。
此外，转储控制器131可控制转储操作被执行的时序。在一个实施例中，转储控制器131可执行控制操作，使得通过在验证阶段开始之前在转储阶段中执行一部分转储操作并在验证阶段执行其他转储操作，来并行执行位线预充电操作和转储操作。例如，当两位的数据被存储在每个存储器单元中时，为了验证特定的编程状态，可执行两个转储操作以将两个位(例如，最高有效位(MSB)数据和最低有效位(LSB)数据)转储到感测锁存器。一个转储操作可在转储阶段中执行，而另一转储操作可在验证阶段中执行。
此外，由于转储操作，感测锁存器可存储逻辑高信息或逻辑低信息。在一个实施例中，当感测锁存器存储逻辑高信息时，感测锁存器可被称为具有设置状态，并且连接到具有设置状态的感测锁存器的位线BL可被预充电。相反，当感测锁存器存储逻辑低信息时，感测锁存器可被称为具有重置状态，并且连接到具有重置状态的感测锁存器的位线BL可被放电或被禁止预充电。
根据上述实施例，为了验证特定的选择的编程状态，当验证阶段开始时，对应于至少一个未选择的编程状态的未选位线可与对应于选择的编程状态的被选位线被一起预充电。此后，因为在验证阶段中执行附加的转储操作，所以连接到未选位线的感测锁存器可被控制为具有重置状态。因此，未选位线可被放电，而仅被选位线可被选择性地预充电。
此外，在实施例中，可以以各种方式执行转储操作。例如，由于转储操作，数据的位值可被移动到感测锁存器，因此，感测锁存器可具有设置状态或重置状态。可选地，在转储操作中，处于特定逻辑状态(例如，逻辑1)的数据可被选择性地转储到感测锁存器。在这种情况下，感测锁存器可根据转储操作具有设置状态或重置状态。在一个示例中，每当执行转储操作时，感测锁存器的状态可在设置状态与重置状态之间交替地切换。
可选地，在一个实施例中，可根据2位或更多位的逻辑状态选择性地执行转储操作。例如，当存储在每个页缓冲器中的2位数据具有特定逻辑状态时，感测锁存器可由于转储操作而具有设置状态或重置状态。在一个示例中，当所有2位数据具有逻辑“0”的值时，可执行转储操作。
在以下实施例中，可以以各种方式执行转储操作。因此，实施例不限于特定的转储方法。另外，当数据被转储到感测锁存器时，感测锁存器可被描述为被改变为设置状态或重置状态。
图3是根据实施例的页缓冲器的示图。图3中示出连接到第一位线BL1的页缓冲器PB的示意性构造，并且省略了第一位线BL1与锁存器之间的各种晶体管的图示。此外，页缓冲器电路可包括多个图3中示出的页缓冲器PB以与多条位线对应。
参照图3，页缓冲器PB可通过感测节点SO连接到第一位线BL_1，并且可包括缓存锁存器C_LAT，缓存锁存器C_LAT可从外部接收将被编程在存储器单元中的数据并存储该数据。如示出的，缓存锁存器C_LAT可通过传输晶体管T_P(pass transistor)电连接到页缓冲器PB中的多个其他锁存器，并且传输晶体管T_P可响应于提供给传输晶体管的栅极端子的传输信号SO_PASS而导通或断开。当传输晶体管T_P导通时，数据可在缓存锁存器C_LAT与其他锁存器之间传输。
页缓冲器PB还可包括连接到感测节点SO的多个锁存器。在一个示例中，页缓冲器PB还可包括感测锁存器S_LAT、第一数据锁存器(或LSB锁存器L_LAT)和第二数据锁存器(或MSB锁存器M_LAT)。在一个实施例中，页缓冲器PB可包括至少一个附加锁存器A_LAT。至少一个附加锁存器A_LAT中的每个可与数据编程/读取操作相关地使用。例如，附加锁存器A_LAT可在数据编程操作期间临时存储数据，或者在数据读取操作期间临时存储感测到的数据。可选地，附加锁存器A_LAT可用于在应用强制编程(forcing program)期间存储强制信息。在一个实施例中，将被编程的多位的数据可被存储在缓存锁存器C_LAT、附加锁存器A_LAT、第一数据锁存器L_LAT和第二数据锁存器M_LAT之中的至少两个锁存器中。
在读取或编程验证操作中，感测锁存器S_LAT可存储对存储在存储器单元中的数据的感测的结果。此外，可基于存储在感测锁存器S_LAT中的信息选择性地对第一位线BL1执行预充电操作。另外，当附加锁存器A_LAT被用于强制编程以改善阈值电压分布时，可根据存储在附加锁存器A_LAT中的值来改变与页缓冲器PB对应的第一位线BL1被预充电的电压电平。可选地，在一个实施例中，当附加锁存器A_LAT存储数据时，存储在附加锁存器A_LAT中的数据可被转储到感测锁存器S_LAT。
可执行多个编程循环以对数据进行编程。在每个编程状态中，可执行验证操作以确定编程通过或失败。根据上述实施例，为了将选择性位线预充电操作应用于验证操作，将数据转储到感测锁存器S_LAT的转储操作可被执行至少两次。例如，当存储器单元存储2位数据时，LSB数据可被存储在第一数据锁存器L_LAT中，并且MSB数据可被存储在第二数据锁存器M_LAT中。在这种情况下，可执行将存储在第二数据锁存器M_LAT中的MSB数据转储到感测锁存器S_LAT的第一转储操作(Dump 1)和将存储在第一数据锁存器L_LAT中的LSB数据转储到感测锁存器S_LAT的第二转储操作(Dump2)。根据实施例，在转储阶段中执行第一次转储操作之后，处理可进入验证阶段。当验证阶段开始时，多条位线之中与具有设置状态的感测锁存器S_LAT对应的位线可被选择性地预充电。
此后，可在验证阶段期间执行第二转储操作。因此，在由于第一转储操作而具有设置状态的感测锁存器S_LAT之中，一些感测锁存器S_LAT可由于第二转储操作而具有重置状态。因此，当验证阶段开始时，在被预充电的多条位线之中，与被改变为重置状态的感测锁存器S_LAT对应的一些位线可被放电，并且与被实际验证的选择的编程状态对应的位线可选择性地预充电。
在一个操作示例中，在存储在第一数据锁存器L_LAT和第二数据锁存器M_LAT中的数据之中，具有值0的数据可被选择性地转储到感测锁存器S_LAT。例如，当连接到第一位线BL1的存储器单元被编程为第一编程状态时，LSB数据可具有值1，并且MSB数据可具有值0。在第一编程状态的验证期间，当第一位线BL1与被选位线对应时，存储在第二数据锁存器M_LAT中的MSB数据可具有值0，并且因此被转储到感测锁存器S_LAT。因此，感测锁存器S_LAT可具有设置状态。此外，当验证阶段开始时，第一位线BL1可被预充电。另外，当验证阶段开始时，转储操作可基于存储在第一数据锁存器L_LAT中的LSB数据的值被选择性地执行。当LSB_DATA的值与1对应时，不需要对感测锁存器S_LAT执行附加转储操作。因为感测锁存器S_LAT保持设置状态，所以第一位线BL1可保持预充电。
相反，当连接到第一位线BL1的存储器单元被编程为第二编程状态时，LSB数据和MSB数据都可具有值0。在第一编程状态的验证期间，当第一位线BL1与未选位线对应时，存储在第二数据锁存器M_LAT中的MSB数据可具有值0，并且因此被转储到感测锁存器S_LAT。因此，感测锁存器S_LAT可具有设置状态。此外，当验证阶段开始时，第一位线BL1可被预充电。另外，当验证阶段开始时，转储操作可基于存储在第一数据锁存器L_LAT中的LSB数据的值被选择性地执行。当LSB_数据的值与0对应时，可对感测锁存器S_LAT执行附加转储操作。通过执行转储操作，感测锁存器S_LAT的状态可被改变。例如，感测锁存器S_LAT可从设置状态被改变为重置状态，因此，第一位线BL1可被放电。
图4示出根据实施例的转储阶段和验证阶段中的位线的电压变化的示例。可基于各种条件(诸如，存储在每个存储器单元中的位的数量和将被验证的编程状态)执行多次转储操作。图4示出转储操作被执行三次的示例。
为了在执行编程循环之后验证选择的编程状态(例如，Pn状态)，可执行用于将连接到多条位线的多个感测锁存器设置为同一状态的初始化操作。例如，通过控制感测锁存器，感测锁存器可被设置为设置状态或重置状态。在一个实施例中，假设感测锁存器由于初始化操作而被设置为重置状态。
此后，在一个示例中，当转储阶段开始时，三个转储操作中的一些可在转储阶段中执行，并且第一转储操作Dump 1和第二转储操作Dump 2在转储阶段中执行。当仅第一转储操作Dump 1和第二转储操作Dump 2作为一些转储操作被执行时，连接到与至少一个未选择的编程状态(例如，Pm状态)对应的未选位线的感测锁存器以及连接到与选择的编程状态(例如，Pn状态)对应的被选位线的感测锁存器可具有设置状态。
此后，当验证阶段开始时，连接到具有设置状态的感测锁存器的位线可被预充电。因此，被选位线和与Pm状态对应的未选位线的电压电平可被一起升高。另外，验证阶段可包括位线预充电阶段、感测节点变化(developing)(SO Dev)阶段和感测阶段，在位线预充电阶段中，位线被预充电，在感测节点变化阶段中，感测节点SO的电压电平由于位线与感测节点SO的电连接而被改变，在感测阶段中，存储在感测锁存器中的信息被感测，例如，感测节点SO的电压被感测锁存器感测，从而存储在连接到被选位线的存储器单元的信息被感测锁存器选择性地感测并锁存。根据实施例，可在位线预充电阶段中执行至少一个转储操作(例如，第三转储操作Dump 3)。在一个实施例中，第三转储操作Dump 3可在感应节点变化阶段开始之前被完成。在一个示例中，可响应于位线预充电阶段的开始而执行第三转储操作Dump 3。
当执行第三转储操作Dump 3时，具有设置状态的多个感测锁存器中的一些可被改变为重置状态。在一个示例中，连接到与Pm状态对应的未选位线的感测锁存器可被改变为重置状态。因此，与被改变为重置状态的感测锁存器对应的未选位线可被放电，并且未选位线的电压电平可再次被降低。在一个示例中，未选位线可被放电到地电压电平。
此外，即使在执行第一转储操作Dump 1和第二转储操作Dump 2之后，与一些其他未选择的编程状态对应的感测锁存器也可保持重置状态。如图4中所示，因为连接到保持重置状态的感测锁存器的位线未被预充电，所以位线可保持在地电压电平。另外，在被编程为选择的编程状态(或Pn状态)的存储器单元之中，与由于先前或当前的编程循环而被确定为编程通过并因此设置为编程禁止的存储器单元对应的感测锁存器可保持重置状态，并且连接到被设置为编程禁止的存储器单元的位线可保持在地电压电平。
根据如上所述的操作，在包括在存储器装置中的多条位线之中，被选位线可被预充电到预定的目标电平，而未选位线可在预充电操作期间被再次放电或保持在地电压电平。
图5是根据实施例的存储器装置的操作方法的流程图。图5示出当每个存储器单元存储至少两位数据时，在验证操作中执行将MSB数据转储到感测锁存器的第一转储操作和将LSB数据转储到感测锁存器的第二转储操作的情况。
存储器装置可将数据编程到包括连接到多条位线的多个存储器单元的页单位，并且通过执行多个编程循环来将页单元的数据编程到存储器单元(S11)。在执行编程循环之后，可执行验证操作以确定编程通过或失败。可不对被确定为编程通过的存储器单元执行附加编程循环。
为了启动验证操作，可执行初始化感测锁存器的操作。在一个示例中，感测锁存器可由于初始化操作而被重置(S12)。在一个示例中，可对连接到多条位线的所有感测锁存器执行重置操作。因此，与页单元对应的多个感测锁存器可具有重置状态。
随后，为了启动选择性位线预充电操作，可基于存储在包括在每个页缓冲器中的至少两个数据锁存器中的数据而对感测锁存器执行转储操作。在一个示例中，可在转储阶段中执行将存储在任何一个数据锁存器中的MSB数据转储到感测锁存器的操作(S13)。并且，响应于转储操作，在多个页缓冲器之中，被配置为存储具有预定位值(例如，值0)的MSB数据的页缓冲器可具有可被改变为设置状态的感测锁存器。当位线预充电阶段开始时，连接到具有设置状态的感测锁存器的位线可被预充电(S14)。
因为在将2位数据之中的1位数据转储的状态下执行预充电操作，所以对应于至少一个未选择的编程状态的未选位线可与对应于将被实际验证的编程状态的被选位线被一起预充电。此后，在验证阶段中，在位线预充电阶段被完成之前，可执行将存储在另一数据锁存器中的LSB数据转储到感测锁存器的操作(S15)。因此，连接到处于未选择的编程状态的存储器单元的感测锁存器可被改变为重置状态。
连接到被改变为重置状态的感测锁存器的未选位线可被放电(S16)。因此，连接到将被执行实际的验证的存储器单元的被选位线可被选择性地预充电。另外，可通过保持预充电的被选位线执行数据感测操作，并且可执行验证操作以基于感测到的数据确定编程通过或失败(S17)。
图6示出图1的存储器装置的示意性结构。外围上单元(COP)的结构被示出为图6中的存储器装置100的示例，但是实施例不限于此，并且存储器装置100可通过使用各种结构来实现。参照图1至图6，存储器装置100可包括第一半导体层L1和第二半导体层L2，并且第一半导体层L1可在垂直方向VD上堆叠在第二半导体层L2上。具体地，第二半导体层L2可在垂直方向VD上位于第一半导体层L1下方。因此，第二半导体层L2可更靠近下面的基底。
在一个实施例中，图1的存储器单元阵列110可形成在第一半导体层L1中，并且图1的外围电路可形成在第二半导体层L2中。因此，存储器装置100可具有存储器单元阵列110位于外围电路上方的结构(即，COP结构)。COP结构可有效地减小存储器装置100的横向面积(即，“覆盖面积”)，从而增大存储器装置100的集成密度。
在一个实施例中，第二半导体层L2可包括基底，并且晶体管和用于连接晶体管的金属图案可形成在基底上。因此，外围电路可形成在第二半导体层L2中。在第二半导体层L2中形成外围电路之后，可形成包括存储器单元阵列110的第一半导体层L1，并且可形成被配置为将存储器单元阵列110的字线WL和位线BL电连接到形成在第二半导体层L2中的外围电路的金属图案。例如，位线BL可在第一横向方向HD1上延伸，并且字线WL可在第二横向方向HD2上延伸。
图7示出根据实施例的图1的存储器单元阵列110的示例。参照图1至图7，存储器单元阵列110可包括多个存储块BLK0至BLKi，并且i可以是正整数。多个存储块BLK0至BLKi中的每个可具有三维(3D)结构(或垂直结构)。具体地，多个存储块BLK0至BLKi中的每个可包括在垂直方向VD上延伸的多个NAND串。在这种情况下，多个NAND串可在第一横向方向HD1和第二横向方向HD2上彼此间隔预定距离。多个存储块BLK0至BLKi可由行解码器150选择。例如，行解码器150可在多个存储块BLK0至BLKi之中选择与块地址对应的存储器块。
图8是根据实施例的图7的存储器块BLKa的透视图。参照图1至图8，可在与基底SUB垂直的方向VD上形成存储器块BLKa。基底SUB可以是第一导电类型(例如，p型)的。掺杂有第二导电类型(例如，n型)的杂质的共源极线CSL可设置在基底SUB上并且在第二横向方向HD2上延伸。在两个邻近的共源极线CSL之间的基底SUB上，可在垂直方向VD上顺序地设置在第二横向方向HD2上延伸的多个绝缘膜IL，并且多个绝缘膜IL可在垂直方向VD上彼此间隔预定距离。例如，多个绝缘膜IL可包括绝缘材料(诸如，氧化硅)。
在两个邻近的共源极线CSL之间的基底SUB上，多个柱P可在第一横向方向HD1上顺序地布置并且在垂直方向VD上穿过多个绝缘膜IL。例如，多个柱P可通过穿过多个绝缘膜IL而与基底SUB接触。具体地，每个柱P的表面层S可包括第一类型的硅材料并用作沟道区。此外，每个柱P的内层I可包括绝缘材料(例如，氧化硅)或气隙。
在两个邻近的共源极线CSL之间的区域中，可沿着绝缘膜IL、柱P和基底SUB的暴露表面设置电荷存储层CS。电荷存储层CS可包括栅极绝缘层(也称为“隧道绝缘层”)、电荷捕获层和阻挡绝缘层。例如，电荷存储层CS可具有氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构。在两个邻近的共源极线CSL之间的区域中，可在电荷存储层CS的暴露表面上设置包括例如选择线GSL和SSL以及字线WL0至WL7的栅电极GE。在一个实施例中，串选择晶体管SST可与相应的串选择线SSL连接，并且地选择晶体管GST可与共源极线CSL连接。
漏极(或漏极接触件)DR可分别设置在多个柱P上。例如，漏极(或漏极触件)DR可包括掺杂有第二导电类型的杂质的硅材料。在漏极DR上，位线BL0至BL2可在第一横向方向HD1上延伸，并且在第二横向方向HD2上彼此间隔预定距离。
图9A示出根据实施例的存储器单元的阈值电压分布的示例，并且图9B示出根据实施例的感测锁存器的示例。图9A和图9B示出其中当每个存储器单元包括2位数据时存储器单元包括四个阈值电压分布的示例。每个存储器单元可存储MSB数据和LSB数据。根据将被编程的MSB数据和LSB数据的位值，每个存储器单元可具有擦除状态E或被编程为第一编程状态P1至第三编程状态P3中的任何一个。例如，当编程到存储器单元的MSB数据和LSB数据都具有值1时，存储器单元可具有擦除状态E，因此，可不执行编程循环。相反，当MSB数据具有值0并且LSB数据具有值1时，对应的存储器单元可被编程为第一编程状态P1。此外，当MSB数据和LSB数据都具有值0时，对应的存储器单元可被编程为第二编程状态P2。当MSB数据具有值1并且LSB数据具有值0时，对应的存储器单元可被编程为第三编程状态P3。
在执行编程循环之后，可对第一编程状态P1至第三编程状态P3中的每个执行验证操作。当对第一编程状态P1执行验证操作时，仅连接到将被写入数据“10”的存储器单元的位线将被选择性地预充电。类似地，当对第二编程状态P2执行验证操作时，仅连接到将被写入数据“00”的存储器单元的位线可被选择性地预充电。当对第三编程状态P3执行验证操作时，仅连接到将被写入数据“01”的存储器单元的位线可被选择性地预充电。除了其他益处之外，这些选择性预充电操作还有利地消除了不必要的功耗。
此外，可通过基于预定验证电平确定导通单元或断开单元来执行验证操作。在一个示例中，第一验证电压V1可用于验证第一编程状态P1，第二验证电压V2可用于验证第二编程状态P2，并且第三验证电压V3可用于验证第三编程状态P3。
此外，图9B示出连接到一条位线BL的感测锁存器S_LAT的具体示例，并且每个存储器单元可连接到与其对应的字线WL和共源极线CSL。感测锁存器S_LAT可包括被配置为存储1位信息的锁存电路L，并且锁存电路L可连接到设置晶体管SET TR和重置晶体管RST TR。另外，感测锁存器S_LAT还可包括其栅极连接到感测节点SN的晶体管。在感测操作中，可根据施加到感测节点SN的电压电平来翻转存储在锁存电路L中的数据的逻辑状态。此外，在连接到感测节点SN的晶体管的导通状态下，可通过控制设置晶体管SET TR和重置晶体管RST TR来将感测锁存器S_LAT的状态调整为设置状态或重置状态。
感测锁存器S_LAT还包括预充电晶体管部件PC TR，预充电晶体管部件PC TR连接到位线BL并控制对位线BL执行的预充电操作。在一个示例实施例中，预充电晶体管部件PCTR可包括连接到电源电压的PMOS晶体管和连接到地电压的NMOS晶体管。设置晶体管SET TR的一端的电压电平可与重置晶体管RST TR的一端的电压电平互补。在一个示例中，当感测锁存器S_LAT处于设置状态时，锁存电路L可存储与1对应的信息，而当感测锁存器S_LAT处于重置状态时，锁存电路L可存储与0对应的信息。
可根据存储在感测锁存器S_LAT中的信息的值来控制对位线BL的预充电操作。在一个示例中，当锁存电路L存储与1对应的信息时，具有与逻辑低对应的电压电平的电压可被施加到预充电晶体管部件PC TR的栅极。因为连接到电源电压的PMOS晶体管导通，所以位线BL的电压电平可升高。相反，当锁存电路L存储与0对应的信息时，具有与逻辑高对应的电压电平的电压可被施加到预充电晶体管部件PC TR的栅极。因为连接到地电压的NMOS晶体管导通，所以位线BL的电压电平可下降。
在一个实施例中，在通过使用多条数据中的一些执行转储操作之后，当位线预充电阶段可开始时，与至少一个未选择的编程状态对应的位线可被一起预充电。因此，位线的电压电平可升高。随后，因为在位线预充电阶段通过使用剩余的数据来执行转储操作，所以连接到与未选择的编程状态对应的未选位线的感测锁存器可被改变为重置状态。当感测锁存器的状态改变时，未选位线可被放电。
图10示出根据实施例的执行验证操作的示例。图10示出当执行验证操作时第一编程状态P1与选择的编程状态对应的情况。关于将多条数据转储到感测锁存器的操作，图10示出在验证阶段开始之前执行转储MSB数据的第一转储操作，而在验证阶段开始之后执行转储LSB数据的第二转储操作的情况。
首先，可通过将逻辑“0”的信息存储在感测锁存器中来重置连接到多条位线的多个页缓冲器的多个感测锁存器。因此，感测锁存器可具有重置状态。随后，由于转储操作，感测锁存器的状态可从设置状态被改变为重置状态或者从重置状态被改变为设置状态。在存储在多个页缓冲器中的MSB数据之中，具有值0的MSB数据可被选择性地转储到感测锁存器。
因为第一转储操作在转储阶段中被执行，所以具有值0的MSB数据可被转储到感测锁存器。由于第一转储操作，一些感测锁存器的状态可从重置状态被改变为设置状态。在第一编程状态P1和第二编程状态P2中，因为MSB数据具有值0，所以与将被编程为第一编程状态P1和第二编程状态P2的存储器单元对应的页缓冲器的感测锁存器可被改变为设置状态。
在执行上述第一转储操作之后，转储阶段可结束，并且验证阶段可开始。因此，位线预充电阶段可开始。当位线预充电阶段开始时，连接到具有设置状态的感测锁存器的位线可被预充电。因此，可对连接到将被编程为第一编程状态P1和第二编程状态P2的存储器单元的位线执行预充电操作。在位线预充电阶段中，可基于LSB数据执行第二转储操作。在一个示例中，在存储在多个页缓冲器中的LSB数据之中，具有值0的LSB数据可被选择性地转储到感测锁存器。
在第二编程状态P2中，因为LSB数据具有值0，所以连接到将被编程为第二编程状态P2的存储器单元的感测锁存器可由于第二转储操作而从设置状态改变为重置状态。因此，可对连接到将被编程为第二编程状态P2的存储器单元的位线执行放电操作，并且仅连接到将被编程为第一编程状态P1的存储器单元的位线可被选择性地预充电到目标电平。此外，存储在将被编程为第一编程状态P1的存储器单元中的数据可被感测并被用于确定编程通过或失败。
图11示出根据实施例的TLC中的转储操作的示例。因为每个存储器单元与被配置为存储3位数据的TLC对应，所以存储器单元可具有擦除状态E和第一编程状态P1至第七编程状态P7。此外，因为第二编程状态P2与用于验证操作的选择的编程状态对应，所以图11示出连接到将被编程为第二编程状态P2的存储器单元的位线与被选位线对应的示例。
在一个实施例中，可基于LSB数据和中心有效位(CSB)数据的位值来执行转储操作，并且基于LSB数据和CSB数据的组合执行的转储操作可被定义为第一转储操作。另外，基于MSB数据的转储操作可被定义为第二转储操作，第一转储操作可在转储阶段执行，第二转储操作可在验证阶段执行。然而，实施例不限于此。基于LSB数据的转储操作可被定义为第一转储操作，基于CSB数据的转储操作可被定义为第二转储操作，并且基于MSB数据的转储操作可被定义为第三转储操作。
连接到多条位线的所有感测锁存器可具有重置状态。此后，在第一转储操作中，可对包括在其中LSB数据和CSB数据都具有值0的页缓冲器中的感测锁存器执行转储操作，因此，已经被执行转储操作的感测锁存器可被改变为设置状态。因此，连接到将被编程为第二编程状态P2和第五编程状态P5的存储器单元的位线可被一起预充电。
随后，可在验证阶段中执行基于MSB数据的第二转储操作，并且可对包括在其中MSB数据具有值0的页缓冲器中的感测锁存器执行转储操作。因此，与第五编程状态P5对应的感测锁存器可被改变为重置状态，并且可对连接到将被编程为第五编程状态P5的存储器单元的位线执行放电操作。在上述处理中，仅连接到将被编程为与选择的编程状态对应的第二编程状态P2的存储器单元的位线可被选择性地预充电到目标电平。
图12和图13示出根据实施例的不同地设置转储操作的时序的示例。参照图12，可根据存储在每个存储器单元中的位的数量来执行多个转储操作Dump 1、Dump 2、Dump3……等。一些转储操作可在转储阶段中执行，而剩余的转储操作可在验证阶段中执行。例如，情况1示出所有转储操作Dump 1、Dump 2、Dump 3……等可在转储阶段中执行的情况，而情况5示出所有转储操作Dump 1、Dump 2、Dump 3……等在验证阶段中执行的情况。情况2至情况4示出一些转储操作在转储阶段中执行，而剩余的转储操作在验证阶段中执行的示例。
此外，图12中示出的转储操作的时序可根据存储器系统的操作环境或条件而改变。也就是说，存储器系统可在运行时间期间基于至少一条信息来改变转储操作的时序。
参照图13，存储器装置300可包括转储控制器310和被配置为生成至少一条信息的组件。在一个示例中，存储器装置300可包括温度信息生成器321、状态信息生成器322和循环信息生成器323。温度信息生成器321可输出温度信息Info_T，状态信息生成器322可输出状态信息Info_S，并且循环信息生成器323可生成循环信息Info_L。转储控制器310可基于温度信息Info_T、状态信息Info_S和循环信息Info_L中的至少一者来生成转储控制信号Ctrl_set。响应于转储控制信号Ctrl_set，转储操作的时序可被控制，使得一部分转储操作在转储阶段中执行，而在其他转储操作验证阶段中执行。
在上述实施例中，为了简洁，转储控制器310已经被描述为接收温度信息Info_T、状态信息Info_S和循环信息Info_L的全部。然而，存储器装置300可仅包括被配置为生成任何一条或一些条信息的组件，并且转储控制器310可仅接收一条或一些条信息。
转储控制器310可基于上述信息来增加或减少在验证阶段中执行的转储操作的数量。在一个实施例中，当所有转储操作在转储阶段中执行时，仅将被实际预充电的位线可在转储阶段中被准确地选择，并且仅被选位线可在验证阶段中被预充电。也就是说，考虑到验证操作所需的时间、验证操作所需的功率和验证精确度，可基于上述各条信息来调整转储操作被执行的时序。
例如，当存储器装置300的温度高时，可需要降低验证操作所需的功率。因此，可增加在转储阶段中执行的转储操作的数量。例如，可执行控制操作，使得所有转储操作在转储阶段中执行，或者使得相对多的转储操作在转储阶段中执行。
可选地，在存储器装置300中，可基于状态信息Info_S来确定将被验证的编程状态，并且可根据选择的编程状态的位置来不同地执行转储操作。例如，验证多个编程状态之中的阈值电压分布之间具有相对小的间隔的状态(例如，在多个阈值电压分布之中大致位于中间的阈值电压分布)，状态的验证精确度可需要高。在这种情况下，控制操作可被执行，使得在所有转储操作转储阶段中执行，或者相对多的转储操作在转储阶段中执行。
可选地，可执行多个编程循环以对数据进行编程，并且可基于指示执行编程循环执行的次数的循环信息Info_L来执行转储操作。例如，随着执行编程循环的次数增加，被确定为编程通过的存储器单元的数量可增加。因此，被禁止编程的存储器单元的数量可增加。在这种情况下，因为少量转储操作在转储阶段中执行，所以即使当与至少一个未选择的编程状态对应的位线被预充电时，同时被预充电的位线的数量也可随着执行编程循环的次数的增加而减少。即，随着执行编程循环的次数增加，控制操作可被执行，使得在转储阶段中执行的转储操作的数量减少，并且在验证阶段中执行的转储操作的数量增加。
图14是将根据实施例的存储器装置应用于SSD系统400的示例的框图。参照图14，SSD系统400可包括主机410和SSD 420。SSD 420可通过信号连接器将信号(SIG)发送给主机410和从主机接收信号，并且通过电力连接器接收电力(PWR)。SSD 420可包括SSD控制器421、辅助电源422和存储器装置423_1至423_n。存储器装置423_1至423_n中的每个可以是垂直堆叠的NAND闪存装置。存储器装置423_1至423_n中的每个可分别通过通道Ch1至Chn连接到SSD控制器421。在这种情况下，可通过使用上面参照图1至图13描述的实施例来实现SSD 420。也就是说，包括在SSD 420中的存储器装置423_1至423_n中的每个可包括转储控制器。基于转储控制器的控制，多个转储操作中的一部分可在转储阶段中执行，而其他转储操作可在验证阶段中执行。
虽然已经参照发明构思的实施例具体示出和描述了发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
存储器单元阵列，存储器单元阵列中具有被编程为多个编程状态的多个存储器单元；
页缓冲器电路，页缓冲器电路中具有多个页缓冲器，所述多个页缓冲器连接到与存储器单元阵列相关联的多条位线，所述多个页缓冲器中的每个包括感测锁存器，感测锁存器连接到所述多条位线中的相应一条位线并且被配置为控制对相应的位线执行的预充电操作；以及
控制逻辑，被配置为控制：(i)通过控制页缓冲器电路来对所述多个存储器单元内的所述多个编程状态执行的验证操作，(ii)对感测锁存器的多个转储操作，所述多个转储操作基于存储在每个页缓冲器中的至少两位的值，以及(iii)连接到将被编程为所述多个编程状态之中将被验证的第一编程状态的存储器单元的位线的选择性预充电；并且
其中，控制逻辑控制所述多个转储操作，使得所述多个转储操作中的一部分转储操作在存储器单元阵列的验证阶段之前的存储器单元阵列的转储阶段中执行，而所述多个转储操作中的其他转储操作在相应的位线被预充电的验证阶段中执行。
2.根据权利要求1所述的存储器装置，其中，每个存储器单元存储2位数据；其中，所述多个转储操作包括：基于2位数据的最高有效位的值的第一转储操作和基于2位数据的最低有效位的值的第二转储操作；其中，第一转储操作在转储阶段中执行，而第二转储操作验证阶段中执行。
3.根据权利要求2所述的存储器装置，其中，第二转储操作在验证阶段内的位线预充电阶段结束之前被完成。
4.根据权利要求1所述的存储器装置，其中，每个存储器单元存储2位或更多位的数据；其中，所述多个转储操作包括第一转储操作至第N转储操作，其中，N是大于2的整数；并且其中，第一转储操作至第N转储操作中的一部分转储操作在转储阶段中执行，并且第一转储操作至第N转储操作中的其他转储操作在验证阶段中执行。
5.根据权利要求1所述的存储器装置，其中，由于在转储阶段中执行的转储操作，被选位线和未选位线被一起预充电，未选位线连接到将被编程为不被验证的第二编程状态的存储器单元；其中，当在验证阶段中执行其他转储操作时，未选位线被放电。
6.根据权利要求5所述的存储器装置，其中，验证阶段包括：位线预充电阶段、感测节点变化阶段和感测阶段，在位线预充电阶段中，位线被预充电，在感测节点变化阶段中，连接到位线的感测节点的电压被改变，在感测阶段中，多个感测节点的电压被感测；并且其中，连接到被选位线的存储器单元在感测阶段中被选择性地感测。
7.根据权利要求1所述的存储器装置，其中，每个存储器单元存储3位数据；其中，所述多个转储操作包括：基于3位数据中的任何一个的值的第一转储操作、基于3位数据中的另一位的值的第二转储操作、以及基于3位数据的剩余的位的值的第三转储操作；并且其中，第一转储操作至第三转储操作中的一部分在验证阶段中执行。
8.根据权利要求7所述的存储器装置，其中，第一转储操作和第二转储操作在转储阶段中执行，并且第三转储操作在验证阶段中执行。
9.根据权利要求7所述的存储器装置，其中，第一转储操作在转储阶段中执行，并且第二转储操作和第三转储操作在验证阶段中执行。
10.根据权利要求1至权利要求9中的任意一项所述的存储器装置，其中，控制逻辑接收关于在编程操作期间执行的编程循环的数量的信息；并且其中，所述多个转储操作之中的在验证阶段中执行的转储操作的数量随着执行编程循环的数量的增加而增加。
11.一种操作存储器装置的方法，所述存储器装置包括多个页缓冲器，所述多个页缓冲器被设置为与连接到所述存储器装置内的多个存储器单元的多条位线对应，所述方法包括：
响应于编程命令的接收而执行编程循环；
在执行编程循环之后，在验证第一编程状态期间重置所述多个页缓冲器内的感测锁存器，第一编程状态从多个编程状态被选择；然后
通过将待编程的多位的数据之中的第一位的数据转储到感测锁存器来执行第一转储操作；
由于第一转储操作，对被选位线和未选位线一起预充电，其中，在所述多条位线之中，被选位线连接到将被编程为第一编程状态的存储器单元，并且未选位线连接到将被编程为不同于第一编程状态的第二编程状态的存储器单元；
通过将待编程的所述多位的数据之中的第二位的数据转储到感测锁存器来执行第二转储操作；以及
基于第二转储操作对未选位线放电。
12.根据权利要求11所述的方法，其中，在执行编程循环之后，至少一个转储操作在转储阶段中执行，并且对所述多条位线的预充电操作在验证阶段中执行；并且其中，第一转储操作在转储阶段执行，第二转储操作在验证阶段执行。
13.根据权利要求12所述的方法，其中，在验证阶段中，被选位线保持预充电。
14.根据权利要求13所述的方法，所述方法还包括：对连接到被选位线并保持预充电的存储器单元执行数据感测操作。
15.根据权利要求11所述的方法，其中，所述多位包括至少三位；其中，所述方法还包括：执行用于将所述多位之中除第一位和第二位之外的位的数据转储到感测锁存器的第三转储操作至第N转储操作，其中，N是3或更大的整数；并且其中，第三转储操作至第N转储操作中的一部分转储操作在转储阶段中执行，并且第三转储操作至第N转储操作中的其他转储操作在验证阶段中执行。
16.根据权利要求11所述的方法，其中，每个存储器单元存储2位数据；并且其中，第一位的数据与最高有效位数据对应，并且第二位的数据与最低有效位数据对应。
17.一种存储器装置，所述存储器装置包括：
存储器单元阵列，存储器单元阵列中具有根据编程操作被编程为多个编程状态的多个存储器单元；
页缓冲器电路，包括连接到多条位线的多个页缓冲器，其中，每个页缓冲器包括被配置为存储数据的多个数据锁存器和被配置为控制对与每个页缓冲器对应的位线执行的预充电操作的感测锁存器；以及
控制逻辑，被配置为通过控制页缓冲器电路来控制对所述多个编程状态执行的验证操作；
其中，所述多个页缓冲器包括：连接到将被编程为第一编程状态的存储器单元的第一页缓冲器和连接到将被编程为第二编程状态的存储器单元的第二页缓冲器；
其中，对第一编程状态执行的验证操作包括转储阶段和验证阶段，在转储阶段中，存储在所述多个数据锁存器中的数据被转储到感测锁存器，在验证阶段中，所述多条位线被预充电，并且
其中，控制逻辑控制预充电操作，使得在连接到第一页缓冲器的第一位线和连接到第二页缓冲器的第二位线在验证阶段中被一起预充电之后，第二位线被放电。
18.根据权利要求17所述的存储器装置，其中，最高有效位数据和最低有效位数据被存储在所述多个数据锁存器中；并且其中，在转储阶段中执行基于最高有效位数据的值的第一转储操作，并且在验证阶段中执行基于最低有效位数据的值的第二转储操作。
19.根据权利要求18所述的存储器装置，其中，具有值0的最高有效位数据和具有值1的最低有效位数据被存储在第一页缓冲器中，并且其中，具有值0的最高有效位数据和具有值0的最低有效位数据被存储在第二页缓冲器中；并且其中，当具有值0的最高有效位数据在转储阶段中被转储到感测锁存器时，第一页缓冲器和第二页缓冲器的感测锁存器都具有设置状态。
20.根据权利要求19所述的存储器装置，其中，当具有值0的最低有效位数据在验证阶段被转储到感测锁存器时，第二页缓冲器的感测锁存器被改变为重置状态；并且其中，当第二页缓冲器的感测锁存器被改变为重置状态时，第二位线被放电。
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