KR20230160132A - 검증 시간을 감소시킨 메모리 장치 및 그 동작방법 - Google Patents

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Abstract

검증 시간을 감소시킨 메모리 장치 및 그 동작방법이 개시된다. 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 메모리 셀들을 포함하고, 프로그램 동작에 따라 상기 메모리 셀들은 다수의 프로그램 상태들로 프로그램되는 메모리 셀 어레이와, 다수의 비트라인들에 연결된 다수의 페이지 버퍼들을 포함하며, 각각의 페이지 버퍼는 대응하는 비트라인에 연결되어 상기 비트라인의 프리차지를 제어하는 센싱 래치를 포함하는 페이지 버퍼 회로 및 상기 페이지 버퍼 회로에 대한 제어를 통해 상기 다수의 프로그램 상태들에 대한 검증 동작을 제어하는 제어 로직을 구비하고, 상기 다수의 프로그램 상태들 중 검증이 수행될 제1 프로그램 상태로 프로그램될 메모리 셀들에 연결된 선택 비트라인들에 대한 선택적 프리차지를 수행하기 위해, 각각의 페이지 버퍼에 저장된 적어도 2 개의 비트들의 값에 기초하여 상기 센싱 래치에 대한 다수의 덤프 동작들이 수행되고, 상기 제어 로직은, 검증 구간 이전의 덤프 구간에서 상기 다수의 덤프 동작들 일부의 덤프 동작이 수행되고, 상기 비트라인들에 대해 프리차지가 수행되는 상기 검증 구간에서 상기 다수의 덤프 동작들 다른 일부의 덤프 동작이 수행되도록 상기 다수의 덤프 동작들을 제어하는 것을 특징으로 한다.

Description

검증 시간을 감소시킨 메모리 장치 및 그 동작방법{Memory device reducing verification time and Operation method thereof}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 검증 시간을 감소시킨 메모리 장치 및 그 동작방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 메모리 장치는 메모리 셀들에 데이터를 저장하거나 메모리 셀들로부터 데이터를 출력하기 위해 이용되는 페이지 버퍼 회로를 포함할 수 있고, 페이지 버퍼 회로는 다수의 비트라인들에 대응하여 배치되는 다수의 페이지 버퍼들을 포함할 수 있다.
또한, 페이지 버퍼에는 기록 데이터를 임시적으로 저장하기 위한 데이터 래치, 데이터를 센싱하기 위한 센싱 래치 등을 포함하여 다수의 래치들이 구비될 수 있다. 이 때, 데이터의 프로그램 동작의 경우 프로그램의 패스/페일 여부를 판별하기 위해 검증(verify) 동작이 수행될 수 있는데, 검증 동작을 수행하는 경우에는 다수의 래치들 사이에서의 데이터 덤핑 동작들이 다수 회 수행될 수 있고, 덤핑 동작들에 소요되는 시간에 의해 메모리 장치의 프로그램 시간이 증가하게 되고, 이는 메모리 장치의 성능을 저하시키는 요인일 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 검증 동작에서 데이터 덤핑 동작들에 소요되는 시간을 감소시킴으로써, 메모리 장치의 프로그램 성능을 향상하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 메모리 셀들을 포함하고, 프로그램 동작에 따라 상기 메모리 셀들은 다수의 프로그램 상태들로 프로그램되는 메모리 셀 어레이와, 다수의 비트라인들에 연결된 다수의 페이지 버퍼들을 포함하며, 각각의 페이지 버퍼는 대응하는 비트라인에 연결되어 상기 비트라인의 프리차지를 제어하는 센싱 래치를 포함하는 페이지 버퍼 회로 및 상기 페이지 버퍼 회로에 대한 제어를 통해 상기 다수의 프로그램 상태들에 대한 검증 동작을 제어하는 제어 로직을 구비하고, 상기 다수의 프로그램 상태들 중 검증이 수행될 제1 프로그램 상태로 프로그램될 메모리 셀들에 연결된 선택 비트라인들에 대한 선택적 프리차지를 수행하기 위해, 각각의 페이지 버퍼에 저장된 적어도 2 개의 비트들의 값에 기초하여 상기 센싱 래치에 대한 다수의 덤프 동작들이 수행되고, 상기 제어 로직은, 검증 구간 이전의 덤프 구간에서 상기 다수의 덤프 동작들 일부의 덤프 동작이 수행되고, 상기 비트라인들에 대해 프리차지가 수행되는 상기 검증 구간에서 상기 다수의 덤프 동작들 다른 일부의 덤프 동작이 수행되도록 상기 다수의 덤프 동작들을 제어하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 동작방법은, 프로그램 명령의 수신에 따라 프로그램 루프를 수행하는 단계와, 상기 프로그램 루프를 수행한 후, 다수의 프로그램 상태들 중 선택된 제1 프로그램 상태의 검증 과정에서 상기 다수의 페이지 버퍼들의 센싱 래치들을 리셋하는 단계와, 프로그램될 다수의 비트들의 데이터 중 제1 비트의 데이터를 센싱 래치들에 덤프하는 제1 덤프 동작을 수행하는 단계와, 상기 제1 덤프 동작에 따라, 다수의 비트라인들 중 상기 제1 프로그램 상태로 프로그램될 메모리 셀들에 연결된 선택 비트라인들과, 상기 제1 프로그램 상태와 다른 제2 프로그램 상태로 프로그램될 메모리 셀들에 연결된 비선택 비트라인들을 함께 프리차지하는 단계와, 상기 다수의 비트들의 데이터 중 제2 비트의 데이터를 상기 센싱 래치들에 덤프하는 제2 덤프 동작을 수행하는 단계 및 상기 제2 덤프 동작에 따라, 상기 비선택 비트라인들을 디스차지하는 단계를 구비하는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 메모리 셀들을 포함하고, 프로그램 동작에 따라 상기 메모리 셀들은 다수의 프로그램 상태들로 프로그램되는 메모리 셀 어레이와, 다수의 비트라인들에 연결된 다수의 페이지 버퍼들을 포함하며, 각각의 페이지 버퍼는 데이터를 저장하는 다수의 데이터 래치들과 대응하는 비트라인의 프리차지를 제어하는 센싱 래치를 포함하는 페이지 버퍼 회로 및 상기 페이지 버퍼 회로에 대한 제어를 통해 상기 다수의 프로그램 상태들에 대한 검증 동작을 제어하는 제어 로직을 구비하고, 상기 다수의 페이지 버퍼들은, 제1 프로그램 상태로 프로그램될 메모리 셀에 연결된 제1 페이지 버퍼와, 제2 프로그램 상태로 프로그램될 메모리 셀에 연결된 제2 페이지 버퍼를 포함하고, 상기 제1 프로그램 상태에 대한 검증 동작은, 상기 다수의 데이터 래치들에 저장된 데이터를 상기 센싱 래치에 덤프하는 덤프 구간과, 상기 다수의 비트라인들에 대한 프리차지를 수행하는 검증 구간을 포함하며, 상기 제어 로직은, 상기 검증 구간에서 상기 제1 페이지 버퍼에 연결된 제1 비트라인과 상기 제2 페이지 버퍼에 연결된 제2 비트라인의 프리차지를 함께 수행한 후, 상기 제2 비트라인이 디스차지되도록 프리차지 동작을 제어하는 것을 특징으로 한다.
본 발명의 기술적 사상의 메모리 장치 및 그 동작방법에 따르면, 선택된 프로그램 상태의 검증에 있어서 수행될 수 있는 다수의 덤프 동작들 중 적어도 일부의 덤프 동작들을 비트라인 프리차지 동작과 병렬하게 수행하므로, 덤프 동작들에 소요되는 시간을 감소할 수 있으므로 데이터 프로그램에 소요되는 전체 시간을 감소할 수 있는 효과가 있다.
또한, 본 발명의 기술적 사상의 메모리 장치 및 그 동작방법에 따르면, 비트라인 프리차지 구간에서 일부의 덤프 동작들이 병렬하게 수행됨에 따라, 검증 동작에서 비선택된 비트라인들이 디스차지 될 수 있고, 이에 따라 선택 프로그램 상태에 대응하는 메모리 셀들에 대해서만 선택적으로 검증을 수행할 수 있는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 본 개시의 예시적인 실시예에 따른 페이지 버퍼를 나타내는 도면이다.
도 4는 본 개시의 예시적인 실시예에 따른 덤프 구간과 검증 구간에서의 비트라인의 전압 변동 예를 나타내는 도면이다.
도 5는 본 개시의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 6은 도 1의 메모리 장치의 구조를 개략적으로 나타내는 도면이다.
도 7은 본 개시의 일 실시예에 따라, 도 1의 메모리 셀 어레이를 예시적으로 나타내는 도면이다.
도 8은 본 개시의 일 실시예에 따라, 도 7의 메모리 블록(BLKa)을 나타내는 사시도이다.
도 9a,b는 본 개시의 예시적인 실시예에 따른 메모리 셀들의 문턱 전압 산포와 센싱 래치의 구현 예를 나타내는 도면이다.
도 10은 본 개시의 예시적인 실시예에 따른 검증 동작의 수행 예를 나타내는 도면이다.
도 11은 본 개시의 예시적인 실시예에 따른 TLC 에서의 덤프 동작의 일 예를 나타내는 도면이다.
도 12 및 도 13은 본 개시의 예시적인 실시예들에 따라 덤프 동작의 타이밍을 다양하게 설정하는 예를 나타내는 도면이다.
도 14는 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있으며, 본 개시의 예시적인 실시예들에서 상기 메모리 장치(100)는 데이터를 불휘발성하게 저장하는 불휘발성 메모리 장치일 수 있다. 예컨대, 메모리 장치(100)는 플래시 메모리 셀들을 포함하는 플래시 메모리 장치일 수 있다. 또는, 메모리 장치(100)는 저항성 메모리 셀들을 포함하는 ReRAM, MRAM 및 PRAM 등의 메모리 장치일 수 있다. 이하에서 본 개시의 실시예들이 설명됨에 있어서, 상기 메모리 장치(100)가 플래시 메모리 셀들을 포함하는 플래시 메모리 장치인 것으로 가정된다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터(DATA)를 독출하거나, 또는 메모리 장치(100)에 데이터(DATA)를 기록(또는, 프로그램)하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 커맨드/어드레스(CMD/ADD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 기록될 데이터와 독출된 데이터가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
한편, 메모리 컨트롤러(200)는 외부의 호스트와 다양한 표준 인터페이스들을 통해 통신할 수 있다. 예컨대, 메모리 컨트롤러(200)는 인터페이스 회로(미도시)를 포함하고, 인터페이스 회로는 호스트와 메모리 컨트롤러(200) 사이의 각종 표준 인터페이스를 제공할 수 있다. 상기 표준 인터페이스는, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), SCSI(small computer small interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi media card), eMMC(embedded multi media card), 유니버설 플래시 기억장치(UFS), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함할 수 있다.
한편, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 회로(120) 및 제어 로직(130)을 포함할 수 있다. 메모리 셀 어레이(110)가 플래시 메모리 셀들을 포함하는 것으로 가정하면, 메모리 셀 어레이(110)는 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼 회로(120)는 메모리 셀 어레이(110)로 제공될 데이터 및 메모리 셀 어레이(110)로부터 독출된 데이터를 저장할 수 있다. 페이지 버퍼 회로(120)는 다수의 비트라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있고, 각각의 비트라인에 대응하여 페이지 버퍼가 배치될 수 있으며, 각각의 페이지 버퍼는 다수 개의 래치들을 포함할 수 있다. 이하, 본 개시의 실시예들을 설명함에 있어서 용어들은 다양하게 정의될 수 있으며, 페이지 버퍼 회로가 각각의 비트라인에 연결된 페이지 버퍼를 포함하는 것으로 정의될 것이다. 그러나, 본 개시의 실시예들은 그 용어가 다르게 정의될 수도 있을 것이며, 일 예로서 다수의 비트라인들에 대응하여 하나의 페이지 버퍼가 구비되고, 각각의 비트라인에 대응하여 배치되는 구성의 단위를 페이지 버퍼 유닛으로 정의할 수도 있을 것이다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어하며, 예컨대 메모리 컨트롤러(200)로부터 제공된 커맨드/어드레스(CMD/ADD), 제어 신호(CTRL)에 대응하는 메모리 동작이 수행되도록 메모리 장치(100)을 제어할 수 있다. 일 예로서, 제어 로직(130)은 커맨드/어드레스(CMD/ADD) 및 제어 신호(CTRL)를 처리하여 메모리 장치(100) 내에서 이용되는 각종 내부 제어신호들을 생성할 수 있다. 일 실시예에 따라, 제어 로직(130)은 프로그램 및 독출 등의 메모리 동작 수행시 워드라인들 및 비트라인들로 제공되는 전압 레벨을 조절할 수 있다. 또한, 프로그램 동작은 다수의 프로그램 루프들을 수행함에 의해 완료될 수 있으며, 상기 다수의 프로그램 루프들 중 적어도 일부에 대응하여 검증(verify) 동작이 수행될 수 있다. 제어 로직(130)은 상기한 프로그램 루프들 및 검증 동작에 관련된 각종 제어 동작을 수행할 수 있다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 프로그램된 데이터에 따라 다수의 문턱 전압 산포들을 가질 수 있다. 예컨대, 메모리 셀 어레이(110)가 하나의 메모리 셀 당 하나의 비트를 저장하는 싱글 레벨 셀을 포함하는 경우, 메모리 셀들은 프로그램 상태에 따라 두 개의 문턱 전압 산포들을 가질 수 있다. 또는, 메모리 셀 어레이(110)가 메모리 셀 당 두 개의 비트를 저장하는 멀티 레벨 셀을 포함하는 경우, 메모리 셀들은 프로그램 상태에 따라 4 개의 문턱 전압 산포들을 가질 수 있다. 또한, 메모리 셀 어레이(110)가 메모리 셀 당 세 개 이상의 비트를 저장하는 경우, 메모리 셀들은 프로그램 상태에 따라 8 개 이상의 문턱 전압 산포들을 가질 수 있을 것이다.
메모리 셀 어레이(110)에 프로그램 동작을 수행함에 있어서 다수의 프로그램 루프들이 수행될 수 있으며, 각각의 프로그램 루프가 수행된 후 프로그램의 패스 여부를 판별하기 위한 검증 동작이 수행될 수 있다. 예시적인 실시예에서, 각각의 메모리 셀이 2 비트의 데이터를 저장하는 멀티 레벨 셀인 경우, 문턱 전압 산포는 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1 ~ P3)를 가질 수 있으며, 검증 동작은 제1 내지 제3 프로그램 상태(P1 ~ P3)들에 대해 순차적으로 수행될 수 있다.
예시적인 실시예에서, 제1 프로그램 상태(P1)로 프로그램될 메모리 셀들에 대해 검증 동작을 수행하는 경우, 다수의 메모리 셀들에 연결된 비트라인들 중 제1 프로그램 상태(P1)로 프로그램될 메모리 셀들에 연결된 비트라인들에 대해서만 선택적으로 프리차지 동작이 수행될 수 있다(예컨대, 선택적 비트라인 프리차지 검증(Selective BL Precharge Verify)). 즉, 다수의 프로그램 상태들 중 제1 프로그램 상태(P1)가 검증 동작이 수행될 상태로서 선택될 때, 검증 동작을 위해 제1 프로그램 상태(P1)로 프로그램될 메모리 셀들에 연결된 비트라인들에 대해 선택적으로 프리차지가 수행될 수 있다. 즉, 검증 동작에서, 메모리 셀 어레이(110)에 구비되는 다수의 비트라인들 중 일부의 비트라인들에 대해 선택적으로 프리차지가 수행되고, 데이터 센싱 동작이 수행되는 반면에, 다른 일부의 비트라인들은 프리차지 동작이 수행됨이 없이 그 전압 레벨이 소정 레벨(예컨대, 접지 전압 레벨)로 유지될 수 있다.
예시적인 실시예에서, 비트라인에 대한 프리차지 여부는 센싱 노드를 통해 상기 비트라인에 연결되는 센싱 래치에 저장된 정보에 따라 결정될 수 있다. 예컨대, 페이지 버퍼 내의 센싱 래치에 로직 "1"(또는, 로직 하이)의 정보가 저장된 경우에는, 상기 센싱 래치 내의 스위치의 동작에 기반하여 페이지 버퍼에 대응하는 비트라인에 전원전압이 인가되고, 이에 따라 상기 비트라인에 대해 프리차지가 수행될 수 있다. 반면에, 페이지 버퍼 내의 센싱 래치에 로직 "0"(또는, 로직 로우)의 정보가 저장된 경우에는, 상기 페이지 버퍼에 대응하는 비트라인에 대해 프리차지가 수행되지 않는다.
상기와 같은 센싱 래치에 선택적 프리차지를 위한 정보를 저장하기 위해 다수의 덤프 동작들이 수행될 수 있다. 덤프 동작들은 각각의 페이지 버퍼 내에 저장된 하나 이상의 비트들을 센싱 래치로 이동하는 동작들을 나타낼 수 있다. 예컨대, 센싱 래치에 덤프 동작이 수행될 때마다 센싱 래치의 상태가 셋(SET) 상태 또는 리셋(RESET) 상태로 변동될 수 있고, 센싱 래치의 상태에 따라 대응하는 비트라인이 프리차지되거나 프리차지가 수행되지 않을 수 있다.
일 예로서, 각각의 메모리 셀에 2 비트의 데이터가 저장되는 경우, 프로그램될 메모리 셀의 프로그램 상태(또는, 문턱 전압 산포의 위치)는 두 개의 비트들의 데이터들에 의해 결정될 수 있으므로, 검증 동작이 수행될 프로그램 상태에 대응하는 비트라인을 선택하기 위해 적어도 2 회의 덤프 동작들이 수행될 수 있다. 각각의 메모리 셀이 저장하는 비트 수가 증가할수록 덤프 동작들의 횟수는 증가할 수 있고, 상기한 덤프 동작을 수행하기 위한 덤프 구간이 데이터 프로그램/검증 동작에 포함됨에 따라 데이터의 프로그램 시간이 증가하는 요인이 될 수 있다.
본 개시의 예시적인 실시예에 따라, 다수의 덤프 동작들 중 일부는 비트라인 프리차지 동작과 병렬하게 수행될 수 있다. 검증 동작과 관련하여 덤프 구간 이후에 검증 구간이 존재하는 것으로 가정할 때, 상기 검증 구간은 비트라인에 대한 선택적인 프리차지 동작을 수행함으로써 비트라인의 전압 레벨을 소정의 프리차지 레벨로 상승시키는 비트라인 프리차지 구간을 포함할 수 있고, 상기한 다수의 덤프 동작들 중 일부의 덤프 동작은 비트라인 프리차지 구간에서 수행될 수 있다.
덤프 제어기(131)는 덤프 동작들의 수행을 제어할 수 있으며, 본 개시의 예시적인 실시예에 따라 덤프 제어기(131)는 다수의 덤프 동작들에 대한 수행 타이밍을 제어할 수 있다. 예시적인 실시예에서, 덤프 제어기(131)는 하드웨어적 회로 구현을 통해 상기한 덤프 동작들의 수행을 제어할 수 있으며, 변형 가능한 예로서 상기한 덤프 동작들의 수행은 소프트웨어적으로 제어되거나, 또는 하드웨어와 소프트웨어의 조합을 기초로 제어될 수도 있을 것이다.
상기한 본 개시의 예시적인 실시예에 따라, 검증 동작을 위해 선택된 제1 프로그램 상태(P1)에 대응하는 비트라인들(이하, 선택 비트라인들로 지칭함)과 함께, 선택되지 않은 적어도 하나의 다른 프로그램 상태에 대응하는 비트라인들(이하, 비선택 비트라인들로 지칭함)이 더 프리차지될 수 있다. 즉, 비트라인 프리차지 구간이 시작되기 전에 다수의 덤프 동작들 중 일부의 덤프 동작만이 수행되므로, 비트라인 프리차지 구간이 시작됨에 따라 검증 대상의 프로그램 상태에 대응하는 선택 비트라인들 뿐 아니라 적어도 하나의 다른 프로그램 상태에 대응하는 비선택 비트라인들이 함께 프리차지될 수 있다.
이후, 비트라인 프리차지 구간에서 나머지 덤프 동작들이 수행됨에 따라, 비선택 비트라인들에 연결된 센싱 래치들에 저장되는 정보가 변경될 수 있다. 일 예로서, 상기 나머지 덤프 동작들에 의해 비선택 비트라인들에 연결된 센싱 래치들에 로직 로우의 정보가 저장됨에 따라, 비선택 비트라인들에 대해서는 프리차지 동작이 중단되고 디스차지 동작이 수행될 수 있다. 즉, 비선택 비트라인들에 대해 디스차지 동작이 수행됨에 따라, 선택 비트라인들에 대해서만 타겟 레벨로의 프리차지가 수행될 수 있고, 제1 프로그램 상태(P1)로 프로그램될 메모리 셀들에 대한 검증 동작이 수행될 수 있다.
상기와 같은 본 개시의 예시적인 실시예에 따르면, 검증 동작에서 선택적 프리차지를 위한 다수의 덤프 동작들 중 일부의 덤프 동작을 검증 구간과 동시에 진행함에 따라 프로그램 동작에 소요되는 전체 시간을 감소할 수 있고, 메모리 장치(100)의 프로그램 성능을 개선할 수 있다. 또한, 본 개시의 예시적인 실시예에 따르면, 다수의 비트라인들은 메모리 셀 어레이(110)가 선택 프로그램 상태(state)의 메모리 셀들에 연결된 선택 비트라인들과, 검증이 수행되지 않을 적어도 하나의 비선택 프로그램 상태의 메모리 셀들에 연결된 제1 비선택 비트라인들을 포함할 수 있다. 또한, 상기 다수의 비트라인들은, 검증이 수행되지 않을 또 다른 비선택 프로그램 상태의 메모리 셀들에 연결된 비트라인들 및 프로그램이 패스됨에 따라 프로그램 수행이 금지된 메모리 셀들에 연결된 비트라인들을 포함하는 제2 비선택 비트라인들을 더 포함할 수 있다. 본 개시의 예시적인 실시예에 따르면, 검증 구간이 시작됨에 따라 선택 비트라인들과 제1 비선택 비트라인들에 대해 함께 프리차지가 수행되는 도중에, 덤프 동작이 추가로 수행되어 완료됨에 따라 제1 비선택 비트라인들에 대해 선택적으로 디스차지가 수행되는 동작 특성을 가질 수 있다. 또한, 제2 비선택 비트라인들의 경우 프리차지가 수행됨이 없이 소정의 전압 레벨(예컨대, 접지전압 레벨)을 유지할 수 있을 것이다.
한편, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 장치(100) 및 메모리 컨트롤러(200)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 회로(120), 제어 로직(130), 전압 생성기(140), 로우 디코더(150) 및 입출력 버퍼(160)를 포함할 수 있다. 또한, 제어 로직(130)은 덤프 제어기(131) 및 검증 제어기(132)를 포함할 수 있다. 도 2에 도시되지는 않았으나, 메모리 장치(100)는 입출력 인터페이스 등 메모리 동작에 관련된 또 다른 각종 기능 블록들을 더 포함할 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 셀들을 포함하고, 다수의 메모리 셀들은 워드라인들(WL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 비트라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드라인들(WL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(150)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼 회로(120)에 연결될 수 있다.
메모리 셀 어레이(110)는 다수의 셀 블록들을 포함하고, 각각의 셀 블록은 2차원 구조(또는, 평면 구조)나 3차원 구조(또는, 수직 구조)를 가질 수 있다. 메모리 셀 어레이(110)는 다수의 메모리 셀들을 포함할 수 있으며, 다수의 메모리 셀들은 하나의 셀 당 하나의 비트를 저장하거나 또는 두 개 이상의 비트들을 저장할 수 있다.
페이지 버퍼 회로(120)는 비트라인들(BL)에 연결되어 기록 데이터를 임시적으로 저장하거나 독출 데이터를 임시적으로 저장할 수 있다. 페이지 버퍼 회로(120)는 비트라인들(BL)에 대응하여 다수 개의 페이지 버퍼들(예컨대, 제1 내지 제k 페이지 버퍼들(PB 1 ~ PB k))을 포함할 수 있으며, 각각의 페이지 버퍼는 센싱 노드를 통해 대응하는 비트라인과 연결될 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADD) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 프로그램하거나, 메모리 셀 어레이(110)로부터 데이터를 독출하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 내부 제어 신호는 페이지 버퍼 회로(120), 전압 생성기(140) 및 로우 디코더(150)에 제공될 수 있다. 구체적으로, 제어 로직(130)은 전압 생성기(140)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 전압 생성기(140)는 전압 제어 신호(CTRL_vol)에 기초하여 다양한 레벨을 갖는 전압들을 생성할 수 있다. 일 예로서, 전압 생성기(140)는 프로그램/독출/소거 동작과 관련하여 다양한 레벨의 워드라인 전압(VWL)을 로우 디코더(150)로 제공할 수 있다. 또한, 제어 로직(130)은 로우 디코더(150)에 로우 어드레스(X_ADD)를 제공할 수 있으며, 페이지 버퍼 회로(120)에 칼럼 어드레스(Y_ADD)를 제공할 수 있다.
제1 내지 제k 페이지 버퍼들(PB 1 ~ PB k) 각각은 데이터 센싱에 이용되는 래치와 프로그램될 데이터가 임시적으로 저장되는 래치를 포함하여 다수 개의 래치들을 포함할 수 있다. 일 구현 예로서, 프로그램될 데이터가 저장되는 래치를 데이터 래치라고 지칭하는 경우, 페이지 버퍼는 다수의 비트들의 데이터를 임시로 저장하기 위한 다수의 데이터 래치들을 포함할 수 있다. 예컨대, 각각의 메모리 셀이 3 비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell, TLC)인 경우, 페이지 버퍼는 3 비트의 데이터를 저장하기 위한 적어도 3 개의 데이터 래치들을 포함할 수 있다. 또한, 제1 내지 제k 페이지 버퍼들(PB 1 ~ PB k) 각각은 대응하는 센싱 노드(미도시)에 연결되어 센싱된 데이터를 래치하는 센싱 래치를 더 포함할 수 있다.
본 개시의 예시적인 실시예에서, 검증 제어기(132)는 프로그램 수행된 메모리 셀들에 대한 검증 동작을 제어할 수 있으며, 일 예로서 프로그램 루프가 수행된 메모리 셀들로부터 데이터를 독출하고, 독출된 데이터의 로직 상태를 기초로 프로그램 패스/페일 여부를 판별하는 검증 동작을 제어할 수 있다. 또한, 검증 제어기(132)는 각각의 페이지 버퍼의 센싱 래치에 저장된 정보를 기초로 하여, 비트라인에 대한 프리차지를 선택적으로 수행하는 동작을 제어할 수 있다.
본 개시의 예시적인 실시예에서, 덤프 제어기(131)는 하나 이상의 데이터 래치들에 저장된 데이터를 센싱 래치로 덤프하는 동작을 제어할 수 있다. 일 예로서, 덤프 제어기(131)는 덤프 동작에 기초하여 제1 내지 제k 페이지 버퍼들(PB 1 ~ PB k)의 상태(예컨대, 셋(SET) 또는 리셋(RESET) 상태)를 설정하기 위한 덤프 제어신호(Ctrl_set)를 생성할 수 있다.
또한, 덤프 제어기(131)는 덤프 동작을 수행하는 타이밍을 제어할 수 있으며, 본 개시의 예시적인 실시예에서 덤프 제어기(131)는 일부의 덤프 동작은 검증 구간이 시작되기 전의 덤프 구간에서 수행되는 반면에, 다른 일부의 덤프 동작은 검증 구간에서 수행됨에 따라 비트라인 프리차지 동작과 덤프 동작이 병렬하게 수행되도록 제어 동작을 수행할 수 있다. 예컨대, 각각의 메모리 셀이 두 개의 비트들의 데이터를 저장하는 경우, 특정 프로그램 상태에 대한 검증을 수행하기 위하여 두 개의 비트들(예컨대, MSB(most significant bit) 데이터 및 LSB(least significant bit) 데이터)을 센싱 래치에 덤프하는 2 회의 덤프 동작이 수행될 수 있으며, 하나의 덤프 동작은 덤프 구간에 수행될 수 있고, 다른 하나의 덤프 동작은 검증 구간에서 수행될 수 있다.
한편, 덤프 동작에 따라 센싱 래치는 로직 하이의 정보를 저장하거나 로직 로우의 정보를 저장할 수 있다. 예시적인 실시예에서, 센싱 래치가 로직 하이의 정보를 저장할 때 센싱 래치는 셋(SET) 상태를 갖는 것으로 지칭될 수 있고, 셋(SET) 상태의 센싱 래치에 연결된 비트라인이 프리차지될 수 있다. 반면에, 센싱 래치가 로직 로우의 정보를 저장할 때 센싱 래치는 리셋(RESET) 상태를 갖는 것으로 지칭될 수 있고, 리셋(RESET) 상태의 센싱 래치에 연결된 비트라인은 프리차지가 금지되거나 디스차지될 수 있다.
상기와 같은 본 개시의 예시적인 실시예에 따르면, 특정한 선택된 프로그램 상태의 검증을 수행함에 있어서, 선택된 프로그램 상태에 대응하는 선택 비트라인들과 함께, 적어도 하나의 비선택된 프로그램 상태에 대응하는 비선택 비트라인들이 검증 구간이 시작됨에 따라 함께 프리차지될 수 있다. 이후, 검증 구간에서 추가의 덤프 동작이 수행됨에 따라 상기 비선택 비트라인들에 연결된 센싱 래치들이 리셋(RESET) 상태를 갖도록 제어될 수 있고, 이에 따라 비선택 비트라인들에 대해서는 디스차지 동작이 수행될 수 있으며, 선택 비트라인들에 대해서만 선택적으로 프리차지가 수행될 수 있다.
한편, 본 개시의 예시적인 실시예들에서 덤프 동작은 다양한 방식으로 수행될 수 있다. 예컨대, 덤프 동작에 따라, 데이터의 비트 값이 센싱 래치로 이동되어 센싱 래치의 상태가 셋(SET) 상태 또는 리셋(RESET) 상태를 가질 수 있다. 또는, 덤프 동작에서, 특정한 로직 상태(예컨대, 로직 1)의 데이터가 선택적으로 센싱 래치로 덤프될 수 있으며, 이 경우 덤프 동작에 따라 센싱 래치는 셋(SET) 상태 또는 리셋(RESET) 상태를 가질 수 있다. 일 예로서, 센싱 래치에 덤프 동작이 수행될 때마다, 센싱 래치의 상태는 셋(SET) 상태 및 리셋(RESET) 상태로 교번하게 변동될 수 있다.
또는, 예시적인 실시예에서, 덤프 동작은 2 비트 또는 그 이상의 비트들의 로직 상태에 따라 선택적으로 수행될 수 있다. 예컨대, 각각의 페이지 버퍼에 저장된 2 비트의 데이터가 특정한 로직 상태를 가질 때, 덤프 동작에 따라 센싱 래치는 셋(SET) 상태 또는 리셋(RESET) 상태를 가질 수 있으며, 일 예로서 2 비트의 데이터가 모두 로직 "0"의 값을 가질 때 덤프 동작이 수행될 수도 있을 것이다.
이하의 본 개시의 실시예들에서, 덤프 동작은 다양한 방식으로 수행될 수 있음에 따라 본 개시의 실시예는 특정한 덤프 방식에 한정될 필요는 없으며, 센싱 래치로 데이터가 덤프됨에 따라 센싱 래치는 셋(SET) 상태 또는 리셋(RESET) 상태로 변동되는 것으로 설명될 수 있을 것이다.
도 3은 본 개시의 예시적인 실시예에 따른 페이지 버퍼를 나타내는 도면이다. 도 3에서는 제1 비트라인(BL 1)에 연결된 페이지 버퍼(PB)의 개략적인 구성이 예시되며, 제1 비트라인(BL 1)과 래치들 사이에 배치되는 각종 트랜지스터들에 대한 도시는 생략된다. 또한, 페이지 버퍼 회로는 비트라인들에 대응하여 도 3에 도시된 바와 같은 다수 개의 페이지 버퍼(PB)들을 포함할 수 있다.
도 3을 참조하면, 페이지 버퍼(PB)는 센싱 노드(SO)를 통해 제1 비트라인(BL 1)에 연결될 수 있고, 캐시 래치(C_LAT)를 포함할 수 있으며, 캐시 래치(C_LAT)는 메모리 셀에 프로그램될 데이터(DATA)를 외부로부터 수신하고 저장할 수 있다. 또한, 캐시 래치(C_LAT)는 패스 트랜지스터(T_P)를 통해 페이지 버퍼(PB) 내의 다른 래치들과 전기적으로 연결될 수 있으며, 패스 트랜지스터(T_P)는 패스 신호(SO_PASS)에 따라 턴 온 또는 턴 오프 될 수 있다. 패스 트랜지스터(T_P)가 턴 온 되는 경우, 캐시 래치(C_LAT)와 다른 래치들 사이에서 데이터(DATA)가 전송될 수 있다.
페이지 버퍼(PB)는 센싱 노드(SO)에 연결된 다수의 래치들을 더 포함할 수 있고, 일 예로서 페이지 버퍼(PB)는 센싱 래치(S_LAT), 제1 데이터 래치(또는, 하위 비트 래치(L_LAT)) 및 제2 데이터 래치(또는, 상위 비트 래치(M_LAT))를 더 포함할 수 있다. 또한, 예시적인 실시예에서, 페이지 버퍼(PB)는 하나 이상의 추가 래치(A_LAT)를 포함할 수 있고, 추가 래치(A_LAT)는 데이터의 프로그램/독출 동작과 관련하여 이용될 수 있다. 예컨대, 추가 래치(A_LAT)는 데이터 프로그램시 데이터를 일시 저장하거나, 데이터 독출시 센싱된 데이터를 일시 저장할 수 있고, 또는 포싱 프로그램 적용시 포싱 정보를 저장하는 데 이용될 수 있다. 본 개시의 예시적인 실시예에서, 프로그램될 데이터의 다수의 비트들은 캐시 래치(C_LAT), 추가 래치(A_LAT), 제1 데이터 래치(L_LAT) 및 제2 데이터 래치(M_LAT) 중 적어도 2 개의 래치들에 저장될 수 있다.
센싱 래치(S_LAT)는 독출 또는 프로그램 검증(verify) 동작 시, 메모리 셀에 저장된 데이터를 센싱한 결과를 저장할 수 있으며, 또한 센싱 래치(S_LAT)에 저장된 정보에 따라 제1 비트라인(BL 1)에 대한 프리차지가 선택적으로 수행될 수 있다. 또한, 추가 래치(A_LAT)가 문턱 전압 산포의 개선을 위한 포싱 프로그램에 이용되는 경우, 추가 래치(A_LAT)에 저장된 값에 따라 대응하는 제1 비트라인(BL 1)에 프리차지되는 전압 레벨이 변동될 수 있다. 또는, 추가 래치(A_LAT)가 데이터를 저장하는 경우, 본 개시의 예시적인 실시예에서 추가 래치(A_LAT)에 저장된 데이터가 센싱 래치(S_LAT)로 덤프될 수 있다.
데이터를 프로그램하기 위해 다수의 프로그램 루프들이 수행될 수 있고, 각각의 프로그램 상태에 대해 프로그램 패스/페일 여부를 판정하기 위해 검증 동작이 수행될 수 있으며, 전술한 실시예에 따라 검증 동작에서 선택적 비트라인 프리차지를 적용하기 위해 센싱 래치(S_LAT)로 덤프하기 위한 덤프 동작이 적어도 2 회 수행될 수 있다. 예컨대, 메모리 셀이 2 비트의 데이터를 저장함에 따라 LSB 데이터가 제1 데이터 래치(L_LAT)에 저장되고 MSB 데이터가 제2 데이터 래치(M_LAT)에 저장된 경우, 제2 데이터 래치(M_LAT)에 저장된 MSB 데이터를 센싱 래치(S_LAT)로 덤프하는 제1 덤프 동작과, 제1 데이터 래치(L_LAT)에 저장된 LSB 데이터를 센싱 래치(S_LAT)로 덤프하는 제2 덤프 동작이 수행될 수 있다. 또한, 본 개시의 예시적인 실시예에 따라, 덤프 구간에서 제1 덤프 동작이 수행된 이후에 검증 구간으로 진입될 수 있고, 검증 구간이 시작됨에 따라 다수의 비트라인들 중 대응하는 센싱 래치(S_LAT)가 셋(SET) 상태를 갖는 비트라인들이 선택적으로 프리차지될 수 있다.
이후, 검증 구간 동안 제2 덤프 동작이 수행될 수 있고, 이에 따라 제1 덤프 동작에 의해 셋(SET) 상태를 갖는 센싱 래치(S_LAT)들 중 일부의 센싱 래치(S_LAT)들은 상기 제2 덤프 동작에 의해 리셋(RESET) 상태를 가질 수 있다. 이에 따라, 검증 구간이 시작됨에 따라 프리차지가 수행되는 다수의 비트라인들 중 대응하는 센싱 래치(S_LAT)가 리셋(RESET) 상태로 변동된 일부의 비트라인들이 디스차지될 수 있으며, 실제 검증이 수행되는 선택된 프로그램 상태에 대응되는 비트라인들이 선택적으로 프리차지될 수 있다.
예시적인 동작 예에서, 제1 데이터 래치(L_LAT) 및 제2 래치(M_LAT)에 저장된 데이터들 중 0 의 값을 갖는 데이터가 선택적으로 센싱 래치(S_LAT)에 덤프될 수 있다. 예컨대, 제1 비트라인(BL 1)에 연결된 메모리 셀이 제1 프로그램 상태로 프로그램되는 경우, LSB 데이터는 1 의 값을 가지며, MSB 데이터는 0 의 값을 가질 수 있다. 제1 프로그램 상태에 대한 검증이 수행됨에 따라 제1 비트라인(BL 1)이 선택 비트라인에 해당하는 경우, 제2 데이터 래치(M_LAT)에 저장된 MSB 데이터가 0 의 값을 가짐에 따라, 제2 데이터 래치(M_LAT)에 저장된 MSB 데이터가 센싱 래치(S_LAT)로 덤프되고, 이에 따라 센싱 래치(S_LAT)는 셋(SET) 상태를 가질 수 있으며, 검증 구간이 시작됨에 따라 제1 비트라인(BL 1)에 대해 프리차지 동작이 수행될 수 있다. 또한, 검증 구간이 시작됨에 따라 제1 데이터 래치(L_LAT)에 저장된 LSB 데이터의 값에 따라 덤프 동작이 선택적으로 수행될 수 있고, LSB 데이터의 값이 1 에 해당함에 따라 센싱 래치(S_LAT)에 대한 추가의 덤프 동작이 수행되지 않으며, 센싱 래치(S_LAT)는 셋(SET) 상태를 유지함에 따라 제1 비트라인(BL 1)에 대한 프리차지 동작이 유지될 수 있다.
반면에, 제1 비트라인(BL 1)에 연결된 메모리 셀이 제2 프로그램 상태로 프로그램되는 경우, LSB 데이터 및 MSB 데이터는 모두 0 의 값을 가질 수 있다. 제1 프로그램 상태에 대한 검증이 수행됨에 따라 제1 비트라인(BL 1)이 비선택 비트라인에 해당하는 경우, 제2 데이터 래치(M_LAT)에 저장된 MSB 데이터가 0 의 값을 가짐에 따라, 제2 데이터 래치(M_LAT)에 저장된 MSB 데이터가 센싱 래치(S_LAT)로 덤프되고, 이에 따라 센싱 래치(S_LAT)는 셋(SET) 상태를 가질 수 있으며, 검증 구간이 시작됨에 따라 제1 비트라인(BL 1)에 대해 프리차지 동작이 수행될 수 있다. 이후, 검증 구간이 시작됨에 따라 제1 데이터 래치(L_LAT)에 저장된 LSB 데이터의 값에 따라 덤프 동작이 선택적으로 수행될 수 있고, LSB 데이터의 값이 0 에 해당함에 따라 센싱 래치(S_LAT)에 대한 추가의 덤프 동작이 수행될 수 있다. 덤프 동작이 수행됨에 따라 센싱 래치(S_LAT)의 상태가 변동될 수 있으며, 예컨대 센싱 래치(S_LAT)의 상태가 셋(SET) 상태에서 리셋(RESET) 상태로 변동됨에 따라 제1 비트라인(BL 1)에 대한 디스차지 동작이 수행될 수 있다.
도 4는 본 개시의 예시적인 실시예에 따른 덤프 구간과 검증 구간에서의 비트라인의 전압 변동 예를 나타내는 도면이다. 각각의 메모리 셀이 저장하는 비트들의 개수와, 검증하고자 하는 프로그램 상태 등 각종 조건에 기초하여 다수 회의 덤프 동작들이 수행될 수 있는데, 도 4에 도시된 예에서는 3 회의 덤프 동작들이 수행되는 경우가 예시된다.
프로그램 루프를 수행한 후 선택 프로그램 상태(예컨대, Pn 상태)에 대한 검증을 수행하기 위하여, 다수의 비트라인들에 연결된 센싱 래치들을 동일한 상태로 설정하기 위한 초기화 동작이 수행될 수 있다. 예컨대, 센싱 래치들에 대한 제어를 통해 센싱 래치들이 셋(SET) 상태로 설정되거나, 또는 리셋(RESET) 상태로 설정될 수 있다. 본 개시의 예시적인 실시예에서, 초기화 동작을 통해 센싱 래치들이 리셋(RESET) 상태로 설정되는 것으로 가정한다.
이후, 덤프 구간이 시작됨에 따라 상기한 3 회의 덤프 동작들 중 일부의 덤프 동작들이 덤프 구간에서 수행될 수 있으며, 제1 및 제2 덤프 동작들(Dump 1, Dump 2)이 덤프 구간에서 수행되는 경우가 예시된다. 일부의 덤프 동작들로서 제1 및 제2 덤프 동작들(Dump 1, Dump 2) 만이 수행됨에 따라, 선택 프로그램 상태(예컨대, Pn 상태)에 대응하는 선택 비트라인들에 연결된 센싱 래치들과 함께, 적어도 하나의 비선택 프로그램 상태(예컨대, Pm 상태)에 대응하는 비선택 비트라인들에 연결된 센싱 래치들이 셋(SET) 상태를 가질 수 있다.
이후, 검증 구간이 시작됨에 따라, 셋(SET) 상태를 갖는 센싱 래치들에 연결된 비트라인들이 프리차지될 수 있으며, 이에 따라 선택 비트라인들 및 Pm 상태 에 대응하는 비선택 비트라인들의 전압 레벨이 함께 상승할 수 있다. 또한, 검증 구간은 비트라인들이 프리차지되는 비트라인 프리차지 구간, 비트라인과 센싱 노드가 전기적으로 연결됨에 따라 센싱 노드의 전압 레벨이 변동되는 센싱 노드 디벨로프 구간과, 센싱 래치에 저장된 정보를 센싱하는 센싱 구간을 포함할 수 있고, 본 개시의 예시적인 실시예에 따라 적어도 1 회의 덤프 동작(예컨대, 제3 덤프 동작(Dump 3))이 비트라인 프리차지 구간에서 수행될 수 있다. 예시적인 실시예에서, 제3 덤프 동작(Dump 3)은 센싱 노드 디벨로프 구간이 시작되기 전에 완료될 수 있으며, 일 예로서 프리차지 구간이 시작됨에 응답하여 제3 덤프 동작(Dump 3)이 수행될 수 있다.
제3 덤프 동작(Dump 3)이 수행됨에 따라, 기존에 셋(SET) 상태를 갖는 다수의 센싱 래치들 중 일부가 리셋(RESET) 상태로 변동될 수 있으며, 일 예로서 Pm 상태에 대응하는 비선택 비트라인들에 연결된 센싱 래치들이 리셋(RESET) 상태로 변동될 수 있다. 이에 따라, 대응하는 센싱 래치들이 리셋(RESET) 상태로 변동된 비선택 비트라인들은 디스차지될 수 있으며, 비선택 비트라인들의 전압 레벨은 다시 낮아질 수 있고, 일 예로서 접지전압 레벨로 디스차지될 수 있다.
한편, 제1 및 제2 덤프 동작들(Dump 1, Dump 2)이 수행된 이후에도, 다른 일부의 비선택 프로그램 상태에 대응하는 센싱 래치들은 리셋(RESET) 상태를 유지할 수 있으며, 도 4에 도시된 바와 같이 리셋(RESET) 상태를 유지하는 센싱 래치들에 연결된 비트라인들은 프리차지가 수행되지 않으므로, 그 전압 레벨이 접지전압 레벨을 유지할 수 있다. 또한, 선택 프로그램 상태(Pn 상태)로 프로그램되는 메모리 셀들 중 기존의 프로그램 루프에 의해 프로그램 패스로 판정됨에 따라 프로그램 금지(inhibit)로 설정된 메모리 셀들에 대응하는 센싱 래치들은 리셋(RESET) 상태를 유지할 수 있으며, 프로그램 금지(inhibit)로 설정된 메모리 셀들에 연결된 비트라인들은 그 전압 레벨이 접지전압 레벨로 유지될 수 있다.
상기와 같은 동작에 따라, 메모리 장치에 구비되는 다수의 비트라인들에 대해, 선택 비트라인들은 소정의 타겟 레벨로 프리차지될 수 있고, 비선택 비트라인들은 프리차지 진행 중에 다시 디스차지되거나 또는 접지전압 레벨을 유지할 수 있다.
도 5는 본 개시의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 5에서는 각각의 메모리 셀이 적어도 2 비트의 데이터를 저장함에 따라, 검증 동작에서 MSB 데이터를 센싱 래치로 덤프하는 제1 덤프 동작과 LSB 데이터를 센싱 래치로 덤프하는 제2 덤프 동작이 수행되는 경우가 예시된다.
메모리 장치는 다수의 비트라인들에 연결된 다수의 메모리 셀들을 포함하는 페이지 단위로 데이터를 프로그램할 수 있으며, 다수의 프로그램 루프들을 수행함으로써 페이지 단위의 데이터를 메모리 셀들에 프로그램할 수 있다(S11). 또한, 프로그램 루프가 수행된 후 프로그램 패스/페일 판정을 위해 검증 동작이 수행될 수 있으며, 프로그램 패스로 판정된 메모리 셀들에 대해서는 추가의 프로그램 루프가 수행되지 않을 수 있다.
검증 동작을 위하여 센싱 래치를 초기화하는 동작이 수행될 수 있고, 일 예로서 센싱 래치가 초기화 동작을 통해 리셋될 수 있다(S12). 일 예로서, 리셋 동작은 다수의 비트라인들에 연결된 센싱 래치들 전체에 대해 수행될 수 있다. 이에 따라, 페이지 단위에 대응하는 다수의 센싱 래치들은 리셋(RESET) 상태를 가질 수 있다.
이후, 선택적인 비트라인 프리차지 동작을 위하여, 각각의 페이지 버퍼에 구비되는 적어도 두 개의 데이터 래치들에 저장된 데이터에 따라 센싱 래치에 대한 덤프 동작이 수행될 수 있으며, 일 예로서 덤프 구간에서 어느 하나의 데이터 래치에 저장된 MSB 데이터를 센싱 래치로 덤프하는 동작이 수행될 수 있다(S13). 상기 덤프 동작에 따라, 다수의 페이지 버퍼들 중 소정의 비트 값(예컨대, 0 의 값)의 MSB 데이터를 저장하는 페이지 버퍼의 센싱 래치의 상태가 셋(SET) 상태로 변동될 수 있고, 비트라인 프리차지 구간이 시작됨에 따라 셋(SET) 상태를 갖는 센싱 래치들에 연결된 비트라인들에 대한 프리차지 동작이 수행될 수 있다(S14).
2 비트의 데이터 중 1 비트의 데이터가 덤프된 상태에서 프리차지가 수행됨에 따라, 실제 검증이 수행될 프로그램 상태에 대응하는 선택 비트라인들과 함께, 적어도 하나의 비선택된 프로그램 상태에 대응하는 비선택 비트라인들이 프리차지될 수 있다. 이후, 검증 구간에서 비트라인 프리차지 구간이 완료되기 전에 다른 하나의 데이터 래치에 저장된 LSB 데이터를 센싱 래치로 덤프하는 동작이 수행될 수 있으며(S15), 이에 따라 비선택된 프로그램 상태의 메모리 셀들에 연결된 센싱 래치들의 상태는 리셋(RESET) 상태로 변동될 수 있다.
상기한 리셋(RESET) 상태로 변동된 센싱 래치들에 연결된 비선택 비트라인들이 디스차지될 수 있고(S16), 이에 따라 실제 검증이 수행될 메모리 셀들에 연결된 선택 비트라인들에 대해서 선택적으로 프리차지가 수행될 수 있다. 또한, 프리차지 동작이 유지되는 선택 비트라인들을 통한 데이터 센싱 동작이 수행되고, 센싱된 데이터에 기초하여 프로그램 패스/페일 여부를 판정하는 검증 동작이 수행될 수 있다(S17).
도 6은 도 1의 메모리 장치의 구조를 개략적으로 나타내는 도면이다. 도 6에서는 메모리 장치(100)의 구현 예로서 COP(Cell Over Periphery) 구조가 예시되나, 본 발명의 실시예들은 이에 국한될 필요가 없이 다양한 구조들을 통해 메모리 장치(100)가 구현될 수도 있을 것이다.
도 1 내지 도 6을 참조하면, 메모리 장치(100)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(VD)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있고, 이에 따라, 제2 반도체 층(L2)은 기판에 가깝게 배치될 수 있다.
일 실시예에서, 도 1의 메모리 셀 어레이(110)는 제1 반도체 층(L1)에 형성될 수 있고, 도 1의 주변 회로는 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 메모리 장치(100)는 메모리 셀 어레이(110)가 주변 회로의 상부에 배치된 구조, 즉 COP 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 메모리 장치(100)의 집적도를 향상시킬 수 있다.
일 실시예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터들 및 트랜지스터들을 배선하기 위한 메탈 패턴들을 형성함으로써 제2 반도체 층(L2)에 주변 회로를 형성할 수 있다. 제2 반도체 층(L2)에 주변 회로가 형성된 후, 메모리 셀 어레이(110)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(110)의 워드라인들(WL) 및 비트라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로를 전기적으로 연결하기 위한 메탈 패턴들이 형성될 수 있다. 예를 들어, 비트라인들(BL)은 제1 수평 방향(HD1)으로 연장되고, 워드라인들(WL)은 제2 수평 방향(HD2)으로 연장될 수 있다.
도 7은 본 개시의 일 실시예에 따라, 도 1의 메모리 셀 어레이를 예시적으로 나타내는 도면이다.
도 1 내지 도 7을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK0 ~ BLKi)을 포함할 수 있고, i는 양의 정수일 수 있다. 복수의 메모리 블록들(BLK0 ~ BLKi) 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK0 ~ BLKi) 각각은 수직 방향(VD)을 따라 신장된 복수의 낸드 스트링들을 포함할 수 있다. 이때, 복수의 낸드 스트링들은 제1 및 제2 수평 방향(HD1, HD2)을 따라 특정 거리만큼 이격되어 제공될 수 있다. 복수의 메모리 블록들(BLK0 ~ BLKi)은 로우 디코더(150)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(150)는 복수의 메모리 블록들(BLK0 ~ BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 8은 본 개시의 일 실시예에 따라, 도 7의 메모리 블록(BLKa)을 나타내는 사시도이다.
도 1 내지 도 8을 참조하면, 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars, P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL0 ~ WL7)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 ~ BL3)이 제공된다.
도 9a,b는 본 개시의 예시적인 실시예에 따른 메모리 셀들의 문턱 전압 산포와 센싱 래치의 구현 예를 나타내는 도면이다. 도 9a,b에서는 각각의 메모리 셀이 2 비트의 데이터를 저장함에 따라, 메모리 셀들이 4 개의 문턱 전압 산포들을 포함하는 경우가 예시된다.
각각의 메모리 셀은 MSB 데이터와 LSB 데이터를 저장할 수 있으며, 프로그램될 MSB 데이터와 LSB 데이터의 비트 값에 따라 각각의 메모리 셀은 소거 상태(E)를 갖거나, 또는 제1 내지 제3 프로그램 상태들(P1 ~ P3) 중 어느 하나의 상태로 프로그램될 수 있다. 예컨대, 메모리 셀에 프로그램되는 MSB 데이터와 LSB 데이터가 모두 1 의 값을 갖는 경우, 해당 메모리 셀은 소거 상태(E)를 가짐에 따라 프로그램 루프가 수행되지 않을 수 있다. 반면에, MSB 데이터가 0 의 값을 갖고 LSB 데이터가 1의 값을 갖는 경우에는, 해당 메모리 셀은 제1 프로그램 상태(P1)로 프로그램될 수 있다. 또한, MSB 데이터와 LSB 데이터가 모두 0 의 값을 갖는 경우에는 해당 메모리 셀은 제2 프로그램 상태(P2)로 프로그램될 수 있으며, MSB 데이터가 1 의 값을 갖고 LSB 데이터가 0 의 값을 갖는 경우에는 해당 메모리 셀은 제3 프로그램 상태(P3)로 프로그램될 수 있다.
프로그램 루프의 수행 후, 검증 동작은 제1 내지 제3 프로그램 상태들(P1 ~ P3) 각각에 대해 수행될 수 있으며, 제1 프로그램 상태(P1)에 대해 검증 동작을 수행하는 경우에는 "10"의 데이터가 기록될 메모리 셀들에 연결된 비트라인들에 대해서만 선택적으로 프리차지가 수행될 수 있다. 이와 유사하게, 제2 프로그램 상태(P2)에 대해 검증 동작을 수행하는 경우에는 "00"의 데이터가 기록될 메모리 셀들에 연결된 비트라인들에 대해서만 선택적으로 프리차지가 수행될 수 있으며, 제3 프로그램 상태(P3)에 대해 검증 동작을 수행하는 경우에는 "01"의 데이터가 기록될 메모리 셀들에 연결된 비트라인들에 대해서만 선택적으로 프리차지가 수행될 수 있다.
한편, 검증 동작은 소정의 검증 레벨을 기준으로 온 셀과 오프 셀을 판별함에 의해 수행될 수 있고, 일 예로서 제1 프로그램 상태(P1)의 검증을 위해 제1 검증 전압(V1)이 이용될 수 있고, 제2 프로그램 상태(P2)의 검증을 위해 제2 검증 전압(V2)이 이용될 수 있으며, 제3 프로그램 상태(P3)의 검증을 위해 제3 검증 전압(V3)이 이용될 수 있다.
한편, 도 9b는 어느 하나의 비트라인(BL)에 연결된 센싱 래치(S_LAT)의 구현 예를 나타내며, 각각의 메모리 셀은 대응하는 워드라인(WL)과 공통 소스 라인(CSL)에 연결될 수 있다. 센싱 래치(S_LAT)는 하나의 비트의 정보를 저장하는 래치 회로(L)를 포함할 수 있고, 래치 회로(L)는 셋 트랜지스터(SET TR)와 리셋 트랜지스터(RST TR)에 연결될 수 있다. 또한, 센싱 래치(S_LAT)는 센싱 노드(SN)에 그 게이트가 연결되는 트랜지스터를 더 포함할 수 있으며, 센싱 동작에서 센싱 노드(SN)에 인가된 전압 레벨에 따라 래치 회로(L)에 저장되는 데이터의 논리 상태가 플립(flip)될 수 있다. 또한, 센싱 노드(SN)에 연결된 트랜지스터의 턴 온 상태에서, 셋 트랜지스터(SET TR) 및 리셋 트랜지스터(RST TR)의 제어를 통하여 센싱 래치(S_LAT)의 상태를 셋(SET) 상태로 제어하거나, 또는 리셋(RESET) 상태로 제어할 수 있다.
센싱 래치(S_LAT)는 비트라인(BL)에 연결되어 비트라인(BL)의 프리차지 동작을 제어하는 프리차지 트랜지스터부(PC TR)를 더 포함할 수 있으며, 일 구현 예에서 프리차지 트랜지스터부(PC TR)는 전원전압에 연결된 PMOS 트랜지스터와 접지전압에 연결된 NMOS 트랜지스터를 포함할 수 있다. 셋 트랜지스터(SET TR)의 일 단의 전압 레벨은 리셋 트랜지스터(RST TR)의 일 단의 전압 레벨에 비교하여 상보적인 레벨을 가질 수 있으며, 일 예로서 센싱 래치(S_LAT)가 셋(SET) 상태를 갖는 경우 래치 회로(L)는 1 에 상응하는 정보를 저장할 수 있으며, 센싱 래치(S_LAT)가 리셋(RESET) 상태를 갖는 경우 래치 회로(L)는 0 에 상응하는 정보를 저장할 수 있다.
센싱 래치(S_LAT)에 저장된 정보의 값에 따라 비트라인(BL)에 대한 프리차지 동작이 제어될 수 있으며, 일 예로서 래치 회로(L)가 1 에 상응하는 정보를 저장하는 경우에는 프리차지 트랜지스터부(PC TR)의 게이트로는 로직 로우에 상응하는 전압 레벨이 인가될 수 있고, 전원전압에 연결된 PMOS 트랜지스터가 턴 온됨에 따라 비트라인(BL)의 전압 레벨이 상승할 수 있다. 반면에, 래치 회로(L)가 0 에 상응하는 정보를 저장하는 경우에는 프리차지 트랜지스터부(PC TR)의 게이트로는 로직 하이에 상응하는 전압 레벨이 인가될 수 있고, 접지전압에 연결된 NMOS 트랜지스터가 턴 온됨에 따라 비트라인(BL)의 전압 레벨이 하강할 수 있다.
본 개시의 예시적인 실시예에서, 다수의 데이터들 중 일부의 데이터들을 이용한 덤프 동작이 수행된 후 비트라인 프리차지 구간이 시작됨에 따라, 적어도 하나의 비선택된 프로그램 상태에 대응하는 비트라인들이 함께 프리차지되어 그 전압 레벨이 상승할 수 있다. 이후, 비트라인 프리차지 구간에서 나머지 데이터들을 이용한 덤프 동작이 수행됨에 따라, 비선택된 프로그램 상태에 대응하는 비선택 비트라인들에 연결된 센싱 래치들이 리셋 상태로 변동될 수 있고, 센싱 래치들의 상태 변동에 따라 비선택 비트라인들에 대한 디스차지 동작이 수행될 수 있다.
도 10은 본 개시의 예시적인 실시예에 따른 검증 동작의 수행 예를 나타내는 도면이다. 도 10에서는, 검증 동작을 수행함에 있어서 제1 프로그램 상태(P1)가 선택된 프로그램 상태에 해당하는 경우가 예시된다. 또한, 도 10에서는 다수의 데이터들의 센싱 래치로의 덤프 동작들과 관련하여, MSB 데이터를 덤프하는 제1 덤프 동작은 검증 구간이 시작되기 전에 수행되고, LSB 데이터를 덤프하는 제2 덤프 동작은 검증 구간이 시작된 후에 수행되는 경우가 예시된다.
먼저, 다수의 비트라인들에 연결된 페이지 버퍼들의 센싱 래치에 로직 "0"의 정보를 저장함으로써 센싱 래치를 리셋시킬 수 있으며, 이에 따라 센싱 래치들은 리셋 상태를 가질 수 있다. 이후, 덤프 동작이 수행됨에 따라 센싱 래치의 상태가 셋 상태에서 리셋 상태로 변동되거나, 리셋 상태에서 셋 상태로 변동될 수 있으며, 다수의 페이지 버퍼들에 저장된 MSB 데이터 중에서 0 의 값을 갖는 MSB 데이터가 선택적으로 센싱 래치들에 덤프될 수 있다.
덤프 구간에서 제1 덤프 동작이 수행됨에 따라 0 의 값을 갖는 MSB 데이터가 센싱 래치에 덤프될 수 있으며, 제1 덤프 동작에 따라 일부의 센싱 래치들의 상태는 리셋 상태에서 셋 상태로 변동될 수 있다. 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)의 경우 MSB 데이터가 0 의 값을 가짐에 따라, 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들에 대응되는 페이지 버퍼들의 센싱 래치들이 셋 상태로 변동될 수 있다.
상기와 같은 제1 덤프 동작이 수행된 이후, 덤프 구간이 종료되고 검증 구간이 시작됨에 따라 비트라인 프리차지 구간이 시작될 수 있다. 비트라인 프리차지 구간이 시작됨에 따라, 셋 상태를 갖는 센싱 래치들에 연결된 비트라인들에 대해 프리차지가 수행될 수 있으며, 이에 따라 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들에 연결된 비트라인들에 대해 프리차지 동작이 수행될 수 있다. 또한, 비트라인 프리차지 구간에서 LSB 데이터에 기초한 제2 덤프 동작이 수행될 수 있고, 일 예로서 다수의 페이지 버퍼들에 저장된 LSB 데이터 중에서 0 의 값을 갖는 LSB 데이터가 선택적으로 센싱 래치들에 덤프될 수 있다.
제2 프로그램 상태(P2)의 경우 LSB 데이터가 0 의 값을 가짐에 따라, 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들에 연결된 센싱 래치들이 상기 제2 덤프 동작에 의해 셋 상태에서 리셋 상태로 변동될 수 있다. 이에 따라, 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들에 연결된 비트라인들에 대해 디스차지 동작이 수행될 수 있으며, 제1 프로그램 상태(P1)로 프로그램될 메모리 셀들에 연결된 비트라인들만 선택적으로 타겟 레벨로 프리차지될 수 있고, 제1 프로그램 상태(P1)로 프로그램될 메모리 셀들의 데이터가 센싱되어 프로그램 패스/페일 판정에 이용될 수 있다.
도 11은 본 개시의 예시적인 실시예에 따른 TLC 에서의 덤프 동작의 일 예를 나타내는 도면이다. 각각의 메모리 셀이 3 비트의 데이터를 저장하는 TLC에 해당함에 따라, 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1 ~ P7)를 가질 수 있다. 또한, 제2 프로그램 상태(P2)가 검증 동작에 대한 선택 프로그램 상태에 해당함에 따라, 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들에 연결된 비트라인들이 선택 비트라인들에 해당하는 경우가 예시된다.
예시적인 실시예에서, LSB 데이터 및 CSB(central significant bit) 데이터의 비트 값을 기초로 덤프 동작이 수행될 수 있으며, 상기 LSB 데이터 및 CSB 데이터의 조합을 기초로 수행되는 덤프 동작은 제1 덤프 동작으로 정의될 수 있다. 또한, MSB 데이터에 기초한 덤프 동작은 제2 덤프 동작으로 정의될 수 있으며, 제1 덤프 동작은 덤프 구간에서 수행되고, 제2 덤프 동작은 검증 구간에서 수행될 수도 있을 것이다. 그러나, 본 개시의 실시예들은 이에 국한될 필요 없이, LSB 데이터에 기초한 덤프 동작은 제1 덤프 동작으로 정의되고, CSB 데이터에 기초한 덤프 동작은 제2 덤프 동작으로 정의되며, MSB 데이터에 기초한 덤프 동작은 제3 덤프 동작으로 정의될 수도 있을 것이다.
다수의 비트라인들에 연결된 센싱 래치들은 모두 리셋 상태를 가질 수 있으며, 이후 제1 덤프 동작에서 LSB 데이터 및 CSB 데이터가 모두 0 의 값을 갖는 페이지 버퍼들에 구비되는 센싱 래치들에 덤프 동작이 수행됨에 따라, 덤프 동작이 수행된 센싱 래치들은 셋 상태로 변동될 수 있다. 이에 따라, 제2 프로그램 상태(P2) 및 제5 프로그램 상태(P5)로 프로그램될 메모리 셀들에 연결된 비트라인들이 함께 프리차지될 수 있다.
이후, 검증 구간에서 MSB 데이터에 기초한 제2 덤프 동작이 수행될 수 있고, MSB 데이터가 0 의 값을 갖는 페이지 버퍼들에 구비되는 센싱 래치들에 덤프 동작이 수행될 수 있다. 이에 따라, 제5 프로그램 상태(P5)에 대응하는 센싱 래치들은 리셋 상태로 변동될 수 있으며, 제5 프로그램 상태(P5)로 프로그램될 메모리 셀들에 연결된 비트라인들에 대해 디스차지 동작이 수행될 수 있다. 상기와 같은 과정에 따라, 선택 프로그램 상태에 상응하는 제2 프로그램 상태(P2)로 프로그램될 메모리 셀들에 연결된 비트라인들만 선택적으로 타겟 레벨로 프리차지될 수 있다.
도 12 및 도 13은 본 개시의 예시적인 실시예들에 따라 덤프 동작의 타이밍을 다양하게 설정하는 예를 나타내는 도면이다.
도 12를 참조하면, 각각의 메모리 셀이 저장하는 비트들의 수에 따라 다수의 덤프 동작들(Dump 1, Dump 2, Dump 3,...)이 수행될 수 있고, 일부의 덤프 동작들은 덤프 구간에서 수행되고, 나머지 일부의 덤프 동작들은 검증 구간에서 수행될 수 있다. 예컨대, 케이스 1에서는 모든 덤프 동작들(Dump 1, Dump 2, Dump 3,...)이 덤프 구간에서 수행되는 반면에, 케이스 5에서는 모든 덤프 동작들(Dump 1, Dump 2, Dump 3,...)이 검증 구간에서 수행되는 경우를 나타낸다. 또한, 케이스 2 내지 케이스 4 의 경우, 일부의 덤프 동작들은 덤프 구간에서 수행되고, 나머지 덤프 동작들은 검증 구간에서 수행되는 경우가 예시된다.
한편, 도 12에 도시된 덤프 동작의 타이밍은 메모리 시스템의 동작 환경 또는 조건에 따라 변경될 수 있다. 즉, 메모리 시스템은 런타임(run time) 중에 적어도 하나의 정보를 기초로 덤프 동작의 타이밍을 변경할 수 있다.
도 13에 도시된 메모리 장치(300)를 참조하면, 메모리 장치(300)는 덤프 제어기(310)와 적어도 하나의 정보를 생성하는 구성들을 포함할 수 있고, 일 예로서 온도 정보 생성기(321), 상태 정보 생성기(322) 및 루프 정보 생성기(323)를 포함할 수 있다. 온도 정보 생성기(321)는 온도 정보(Info_T)를 출력할 수 있고, 상태 정보 생성기(322)는 상태 정보(Info_S)를 출력할 수 있으며, 루프 정보 생성기(323)는 루프 정보(Info_L)를 생성할 수 있다. 덤프 제어기(310)는 온도 정보(Info_T), 상태 정보(Info_S) 및 루프 정보(Info_L) 중 적어도 하나에 기초하여 덤프 제어신호(Ctrl_set)를 생성할 수 있다. 상기한 덤프 제어신호(Ctrl_set)는, 일부의 덤프 동작들은 덤프 구간에서 수행되고, 다른 일부의 덤프 동작들은 검증 구간에서 수행되도록 덤프 동작의 타이밍을 제어할 수 있다.
상기한 실시예에서는 설명의 편의 상 덤프 제어기(310)가 온도 정보(Info_T), 상태 정보(Info_S) 및 루프 정보(Info_L)를 모두 수신하는 것으로 설명되었으나, 메모리 장치(300)는 어느 하나의 정보, 또는 일부의 정보를 생성하는 구성요소만을 포함할 수도 있으며, 덤프 제어기(310)는 어느 하나의 정보, 또는 일부의 정보만을 수신할 수도 있을 것이다.
덤프 제어기(310)는 상기한 정보들에 따라, 검증 구간에서 수행되는 덤프 동작들을 증가하거나 감소할 수 있다. 일 예로서, 덤프 동작들이 덤프 구간에서 모두 수행되는 경우에는, 덤프 구간에서 실제 프리차지가 수행될 비트라인들만을 정확히 선택할 수 있고, 검증 구간에서 상기 선택된 비트라인들에 대해서만 프리차지가 수행될 수 있다. 즉, 검증 동작에 소요되는 시간과, 검증 동작에 소요되는 전력 및 검증 정확도를 고려하여, 상술한 각종 정보를 기초로 덤프 동작들의 수행 타이밍이 조절될 수 있다.
예컨대, 메모리 장치(300)의 온도가 높은 경우, 검증 동작에 소요되는 전력의 감소가 요구될 수 있고, 이에 따라 덤프 구간에서 수행되는 덤프 동작들을 증가시킬 수 있다. 예컨대, 모든 덤프 동작들이 덤프 구간에서 수행되거나, 또는 상대적으로 많은 덤프 동작들이 덤프 구간에서 수행되도록 제어 동작이 수행될 수 있을 것이다.
또는, 메모리 장치(300)의 검증 대상의 프로그램 상태가 상태 정보(Info_S)에 의해 판별될 수 있고, 선택 프로그램 상태의 위치 별로 덤프 동작이 다르게 수행될 수 있다. 예컨대, 다수의 프로그램 상태들 중 상대적으로 문턱전압 산포들 사이의 간격이 좁은 상태(예컨대, 다수의 산포들 중 대략 중간에 위치하는 산포들)에 대한 검증을 수행하는 경우에는, 그 검증 정확도가 높을 필요가 있으며, 이 경우 모든 덤프 동작들이 덤프 구간에서 수행되거나, 또는 상대적으로 많은 덤프 동작들이 덤프 구간에서 수행되도록 제어 동작이 수행될 수 있을 것이다.
또는, 데이터를 프로그램함에 있어서 다수의 프로그램 루프들이 수행될 수 있고, 루프들의 수행 횟수를 나타내는 루프 정보(Info_L)에 기초하여 덤프 동작이 다르게 수행될 수 있다. 예컨대, 프로그램 루프들이 수행될수록 프로그램 패스로 판정된 메모리 셀들의 개수가 증가할 수 있고, 이에 따라 프로그램 금지된 메모리 셀들의 개수가 증가할 수 있다. 이 경우, 덤프 구간에서 적은 횟수의 덤프 동작이 수행됨에 따라 하나 이상의 비선택 프로그램 상태에 대응하는 비트라인들이 프리차지되더라도, 동시에 프리차지되는 비트라인들의 개수는 프로그램 루프들이 수행될수록 적어질 수 있다. 즉, 프로그램 루프의 수행 횟수가 증가함에 따라, 이에 대응하여 덤프 구간에서 수행되는 덤프 동작을 감소하고, 검증 구간에서 수행되는 덤프 동작이 증가하도록 제어 동작이 수행될 수 있을 것이다.
도 14는 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(400)에 적용한 예를 나타내는 블록도이다.
도 14를 참조하면, SSD 시스템(400)은 호스트(410) 및 SSD(520)를 포함할 수 있다. SSD(520)는 신호 커넥터를 통해 호스트(410)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(420)는 SSD 컨트롤러(421), 보조 전원 장치(422) 및 메모리 장치들(423_1 ~ 423_n)을 포함할 수 있다. 메모리 장치들(423_1 ~ 423_n)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(420)는 도 1 내지 도 13을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다. 즉, SSD(420)에 구비되는 메모리 장치들(423_1 ~ 423_n) 각각은 덤프 제어기를 포함할 수 있고, 덤프 제어기의 제어에 기초하여 다수의 덤프 동작들 중 일부는 덤프 구간에서 수행되고, 다른 일부의 덤프 동작들은 검증 구간에서 수행될 수 있을 것이다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 메모리 셀들을 포함하고, 프로그램 동작에 따라 상기 메모리 셀들은 다수의 프로그램 상태들로 프로그램되는 메모리 셀 어레이;
    다수의 비트라인들에 연결된 다수의 페이지 버퍼들을 포함하며, 각각의 페이지 버퍼는 대응하는 비트라인에 연결되어 상기 비트라인의 프리차지를 제어하는 센싱 래치를 포함하는 페이지 버퍼 회로; 및
    상기 페이지 버퍼 회로에 대한 제어를 통해 상기 다수의 프로그램 상태들에 대한 검증 동작을 제어하는 제어 로직을 구비하고,
    상기 다수의 프로그램 상태들 중 검증이 수행될 제1 프로그램 상태로 프로그램될 메모리 셀들에 연결된 선택 비트라인들에 대한 선택적 프리차지를 수행하기 위해, 각각의 페이지 버퍼에 저장된 적어도 2 개의 비트들의 값에 기초하여 상기 센싱 래치에 대한 다수의 덤프 동작들이 수행되고,
    상기 제어 로직은, 검증 구간 이전의 덤프 구간에서 상기 다수의 덤프 동작들 일부의 덤프 동작이 수행되고, 상기 비트라인들에 대해 프리차지가 수행되는 상기 검증 구간에서 상기 다수의 덤프 동작들 다른 일부의 덤프 동작이 수행되도록 상기 다수의 덤프 동작들을 제어하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀들 각각은 2 비트의 데이터를 저장하고, 상기 다수의 덤프 동작들은 상기 2 비트 중 MSB(most significant bit) 데이터의 값에 기초하는 제1 덤프 동작과, 상기 2 비트 중 LSB(least significant bit) 데이터의 값에 기초하는 제2 덤프 동작을 포함하며,
    상기 제1 덤프 동작은 상기 덤프 구간에서 수행되고, 상기 제2 덤프 동작은 상기 검증 구간에서 수행되는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제2 덤프 동작은, 상기 검증 구간에 포함되는 비트라인 프리차지 구간이 종료되기 이전에 수행이 완료되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 메모리 셀들 각각은 2 비트 이상의 데이터를 저장하고, 상기 다수의 덤프 동작들은 제1 내지 제N 덤프 동작들을 포함하며(단, N은 3 이상의 정수),
    상기 제1 내지 제N 덤프 동작들 중 일부는 상기 덤프 구간에서 수행되고, 상기 제1 내지 제N 덤프 동작들 중 다른 일부는 상기 검증 구간에서 수행되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 덤프 구간에서 수행된 덤프 동작에 따라, 상기 선택 비트라인들과, 검증이 수행되지 않는 제2 프로그램 상태로 프로그램될 메모리 셀들에 연결된 비선택 비트라인들에 대해 프리차지가 함께 수행되고,
    상기 검증 구간에서 상기 다른 일부의 덤프 동작이 수행됨에 따라, 상기 비선택 비트라인들에 대해 디스차지가 수행되는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 검증 구간은, 상기 비트라인들에 대해 프리차지가 수행되는 비트라인 프리차지 구간, 상기 비트라인들에 연결된 센싱 노드들의 전압을 디벨로프하는 센싱 노드 디벨로프 구간, 및 상기 센싱 노드들의 전압을 센싱하는 센싱 구간을 포함하고,
    상기 센싱 구간에서, 상기 선택 비트라인들에 연결된 메모리 셀들에 대한 센싱 동작이 선택적으로 수행되는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 셀들 각각은 3 비트의 데이터를 저장하고, 상기 다수의 덤프 동작들은 상기 3 비트 중 어느 하나의 비트의 값에 기초하는 제1 덤프 동작과, 다른 하나의 비트의 값에 기초하는 제2 덤프 동작과, 나머지 하나의 비트의 값에 기초하는 제3 덤프 동작을 포함하며,
    상기 제1 내지 제3 덤프 동작들 중 일부의 덤프 동작들이 상기 검증 구간에서 수행되는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 덤프 동작들은 상기 덤프 구간에서 수행되고, 상기 제3 덤프 동작은 상기 검증 구간에서 수행되는 것을 특징으로 하는 메모리 장치.
  9. 제7항에 있어서,
    상기 제1 덤프 동작은 상기 덤프 구간에서 수행되고, 상기 제2 및 제3 덤프 동작들은 상기 검증 구간에서 수행되는 것을 특징으로 하는 메모리 장치.
  10. 제1항에 있어서,
    상기 제어 로직은, 상기 프로그램 동작에서 수행된 프로그램 루프 횟수에 관련된 정보를 수신하고,
    상기 프로그램 루프가 증가함에 따라, 상기 다수의 덤프 동작들 중 상기 검증 구간에서 수행되는 덤프 동작들을 증가시키는 것을 특징으로 하는 메모리 장치.
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