KR102691947B1 - 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 센싱 동작 이후 메모리 셀의 채널을 프리차지하기 위해 비트 라인에 채널 프리차지 전압을 인가하는 메모리 장치는복수의 워드 라인들에 연결된 메모리 블록, 상기 복수의 워드 라인들 중 선택된 워드 라인에 연결된 선택된 메모리 셀들에 대한 센싱 동작을 수행하도록 구성되는 주변 회로, 상기 선택된 메모리 셀들에 대한 센싱 동작을 수행하기 위해 상기 선택된 워드 라인에 인가되는 센싱 전압, 상기 선택된 워드 라인 및 상기 복수의 워드 라인들 중 비선택된 워드 라인들에 인가되는 패스 전압을 제어하는 워드 라인 전압 제어부 및 상기 선택된 워드 라인 및 상기 비선택된 워드 라인들에 패스 전압이 인가되는 동안 상기 선택된 메모리 셀들에 각각 연결된 비트 라인들에 채널 프리차지 전압을 인가하도록 제어하는 비트 라인 제어 신호 생성부를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
메모리 장치는 프로그램 동작, 읽기(리드) 동작 또는 소거 동작을 수행할 수 있다. 메모리 장치는 프로그램 동작 후 검증 동작 또는 리드 동작을 수행할 수 있다. 센싱 동작이 완료되면, 메모리 장치에 이퀄라이징 동작이 수행될 수 있다. 이퀄라이징 동작은 워드 라인들 및 비트 라인들을 디스차지하기 위한 동작일 수 있다. 이퀄라이징 동작 시, 채널 전위는 0 보다 작은 값에서 0으로 변경될 수 있다. 이퀄라이징 동작 시 채널 전위가 0V 이하가 되기 때문에, 디스터브 현상이 발생될 수 있다.
공개특허공보 제10-2018-0099015호(2018.09.05.)
본 발명의 실시 예는 센싱 동작 이후 메모리 셀의 채널을 프리차지하기 위해 비트 라인에 채널 프리차지 전압을 인가하는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 워드 라인들에 연결된 메모리 블록, 상기 복수의 워드 라인들 중 선택된 워드 라인에 연결된 선택된 메모리 셀들에 대한 센싱 동작을 수행하도록 구성되는 주변 회로, 상기 선택된 메모리 셀들에 대한 센싱 동작을 수행하기 위해 상기 선택된 워드 라인에 인가되는 센싱 전압, 상기 선택된 워드 라인 및 상기 복수의 워드 라인들 중 비선택된 워드 라인들에 인가되는 패스 전압을 제어하는 워드 라인 전압 제어부 및 상기 선택된 워드 라인 및 상기 비선택된 워드 라인들에 패스 전압이 인가되는 동안 상기 선택된 메모리 셀들에 각각 연결된 비트 라인들에 채널 프리차지 전압을 인가하도록 제어하는 비트 라인 제어 신호 생성부를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 복수의 워드 라인들에 연결된 메모리 블록을 포함하는 메모리 장치의 동작 방법에 있어서, 상기 복수의 워드 라인들 중 선택된 워드 라인에 센싱 전압을 인가하고 비선택된 워드 라인들에 패스 전압을 인가하여 센싱 동작을 수행하는 단계 및 상기 선택된 워드 라인에 상기 패스 전압을 인가하고 상기 선택된 워드 라인에 연결된 메모리 셀들에 각각 연결된 비트 라인들에 채널 프리차지 전압을 인가하여 채널 프리차지 동작을 수행하는 단계를 포함한다.
본 기술에 따르면, 센싱 동작 이후 메모리 셀의 채널을 프리차지하기 위해 비트 라인에 채널 프리차지 전압을 인가하는 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 4는 도 1의 메모리 장치의 페이지 버퍼 그룹에 포함된 각 페이지 버퍼의 구성을 설명하기 위한 도면이다.
도 5는 복수의 워드 라인들 및 복수의 페이지 버퍼들에 각각 포함된 복수의 트랜지스터들에 인가되는 신호들 및 이퀄라이징 동작 시 발생되는 채널 네거티브 부스팅을 설명하기 위한 도면이다.
도 6은 메모리 셀의 컷오프시 채널 네거티브 부스팅이 발생되는 과정을 설명하기 위한 도면이다.
도 7은 메모리 셀들의 컷오프 시점을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 비트 라인들에 채널 프리차지 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 비트 라인들에 채널 프리차지 전압을 인가하는 다른 실시 예를 설명하기 위한 도면이다.
도 10은 비트 라인들에 채널 프리차지 전압 인가 후 변화하는 비트 라인들의 전위 및 채널 전위를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100), 메모리 컨트롤러(200), 버퍼 메모리를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 비휘발성 메모리로, 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작(프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 워드 라인 전압 제어부(150)를 포함할 수 있다. 실시 예에서, 워드 라인 전압 제어부(150)는 워드 라인에 인가되는 전압을 제어할 수 있다. 워드 라인은 메모리 블록에 연결된 복수의 워드 라인들 중 어느 하나일 수 있다. 따라서, 워드 라인에 인가되는 전압은 프로그램 전압, 리드 전압, 검증 전압 또는 패스 전압일 수 있다.
구체적으로, 워드 라인 전압 제어부(150)는 센싱 동작 시, 복수의 워드 라인들 중 선택된 워드 라인에는 센싱 전압을, 비선택된 워드 라인들에는 패스 전압을 인가하도록 제어할 수 있다. 센싱 동작은 리드(읽기) 동작 또는 검증 동작, 센싱 전압은 리드(읽기) 전압 또는 검증 전압일 수 있다.
이후, 워드 라인 전압 제어부(150)는 이퀄라이징 동작을 수행하기 위해 복수의 워드 라인들에 인가되는 전압을 제어할 수 있다. 이퀄라이징 동작은 복수의 워드 라인들이 디스차지 되는 시점을 동일하게 하기 위한 동작일 수 있다. 따라서, 워드 라인 전압 제어부(150)는 이퀄라이징 동작을 위해, 선택된 워드 라인에 패스 전압을 인가하고, 비선택된 워드 라인들에는 선택된 워드 라인에 패스 전압이 인가될 때까지 패스 전압을 인가할 수 있다. 복수의 워드 라인들에 모두 패스 전압이 인가되면, 복수의 워드 라인들은 디스차지된다.
메모리 장치(100)는 비트 라인 제어 신호 생성부(170)를 포함할 수 있다. 비트 라인 제어 신호 생성부(170)는 비트 라인에 인가되는 전압을 조절하기 위한 제어 신호들을 생성할 수 있다.
실시 예에서, 워드 라인에 연결된 메모리 셀들에 각각 연결되는 비트 라인들에는 각각 페이지 버퍼가 연결될 수 있다. 페이지 버퍼는 복수의 트랜지스터들을 포함할 수 있다. 비트 라인 제어 신호 생성부(170)는 복수의 트랜지스터들을 턴온 또는 턴오프하기 위한 제어 신호들을 생성할 수 있다. 비트 라인 제어 신호 생성부(170)는 제어 신호들을 통해 비트 라인에 인가되는 전압을 조절할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치(100)인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address)를 입력 받고, 논리 블록 어드레스(Logical Block Address, LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(PBA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 저장 장치(50)는 버퍼 메모리를 포함하지 않을 수 있다. 이 경우, 저장 장치(50) 외부의 휘발성 메모리 장치(100)들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다. 메모리 셀의 목표 프로그램 상태는 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나로 결정될 수 있다.
본 발명의 실시 예로서, 제어 로직(130)은 워드 라인 전압 제어부(150)를 포함할 수 있다.
워드 라인 전압 제어부(150)는 워드 라인에 인가되는 전압을 제어할 수 있다. 구체적으로, 메모리 장치(100)가 프로그램 동작 시, 워드 라인 전압 제어부(150)는 선택된 워드 라인에 인가되는 프로그램 전압을 제어할 수 있다. 따라서, 프로그램 동작 시, 워드 라인 전압 제어부(150)는 프로그램 전압 생성을 위한 전압 코드를 전압 생성부(122)에 출력할 수 있다.
프로그램 동작 후, 워드 라인 전압 제어부(150)는 선택된 워드 라인에 연결된 메모리 셀들에 대한 검증 동작을 수행하기 위해 검증 전압을 제어할 수 있다. 따라서, 검증 동작 시, 워드 라인 전압 제어부(150)는 검증 전압 생성을 위한 전압 코드를 전압 생성부(122)에 출력할 수 있다.
검증 동작 시, 워드 라인 전압 제어부(150)는 선택된 워드 라인에 검증 전압을 인가한 후, 선택된 워드 라인에 패스 전압을 인가할 수 있다. 또, 워드 라인 전압 제어부(150)는 선택된 워드 라인에 패스 전압이 인가되는 동안, 비선택된 워드 라인들에 인가되는 패스 전압을 제어할 수 있다. 즉, 비선택된 워드 라인들에 인가되는 패스 전압이 유지될 수 있다. 따라서, 검증 동작 시, 워드 라인 전압 제어부(150)는 선택된 워드 라인 및 비선택된 워드 라인들에 패스 전압이 인가되도록 패스 전압을 제어할 수 있다.
리드 동작 시, 워드 라인 전압 제어부(150)는 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 리드하기 위한 리드 전압을 제어할 수 있다. 따라서, 리드 동작 시, 워드 라인 전압 제어부(150)는 리드 전압 생성을 위한 전압 코드를 전압 생성부(122)에 출력할 수 있다.
리드 동작 시, 워드 라인 전압 제어부(150)는 선택된 워드 라인에 리드 전압을 인가한 후, 선택된 워드 라인에 패스 전압을 인가할 수 있다. 또, 워드 라인 전압 제어부(150)는 선택된 워드 라인에 패스 전압이 인가되는 동안, 비선택된 워드 라인들에 인가되는 패스 전압을 제어할 수 있다. 즉, 비선택된 워드 라인들에 인가되는 패스 전압이 유지될 수 있다. 따라서, 리드 동작 시, 워드 라인 전압 제어부(150)는 선택된 워드 라인 및 비선택된 워드 라인들에 패스 전압이 인가되도록 패스 전압을 제어할 수 있다.
선택된 워드 라인 및 비선택된 워드 라인들에 패스 전압이 인가되면, 이퀄라이징 동작이 수행될 수 있다. 이퀄라이징 동작은 선택된 워드 라인, 비선택된 워드 라인들 및 비트 라인들을 디스차지하기 위한 동작일 수 있다. 비트 라인들의 디스차지를 제어하기 위해 제어 로직(130)에는 비트 라인 제어 신호 생성부(170)가 더 포함될 수 있다.
본 발명의 실시 예로서, 제어 로직(130)은 비트 라인 제어 신호 생성부(170)를 포함할 수 있다.
비트 라인 제어 신호 생성부(170)는 이퀄라이징 동작 시, 채널 전위를 상승시키기 위한 비트 라인 제어 신호들을 생성할 수 있다. 비트 라인 제어 신호들이 생성되면, 페이지 버퍼 그룹에 포함된 복수의 페이지 버퍼들 각각에 연결된 비트 라인에 채널 프리차지 전압이 인가될 수 있다. 비트 라인 프리차지 전압이 비트 라인에 인가되면, 채널이 프리차지될 수 있다. 선택된 워드 라인 및 비선택된 워드 라인들에 패스 전압이 인가되는 동안, 비트 라인에 채널 프리차지 전압이 인가될 수 있다. 비트 라인에 채널 프리차지 전압이 인가된 후, 선택된 워드 라인, 비선택된 워드 라인들 및 비트 라인들이 동시에 디스차지될 수 있다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들에 공통으로 연결될 수 있다. 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 시스템(1000)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
도 4는 도 1의 메모리 장치의 페이지 버퍼 그룹에 포함된 각 페이지 버퍼의 구성을 설명하기 위한 도면이다.
도 2 및 도 4를 참조하면, 도 4는 도 2의 페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들(PB1~PBn) 중 어느 하나 및 그 페이지 버퍼(PBx)에 연결된 비트 라인(BLx)을 도시한다.
페이지 버퍼 그룹(123)은 복수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 페이지 버퍼 그룹(123)에 포함된 복수의 페이지 버퍼들(PB1~PBn)은 각각 비트 라인 트랜지스터부(401) 및 센싱 트랜지스터부(403)를 포함할 수 있다. 비트 라인 트랜지스터부(401)는 제4 내지 제6 트랜지스터(TR4~6), 센싱 트랜지스터부(403)는 제1 내지 제3, 제7 내지 제9 트랜지스터(TR1~3, TR7~9) 및 래치부를 포함할 수 있다. 즉, 각 페이지 버퍼는 제1 내지 제9 트랜지스터(TR1~9) 및 래치부를 포함할 수 있다. 래치부는 비트 라인(BLx)을 통해 센싱된 데이터를 저장하기 위한 트랜지스터들로 구성될 수 있다. 제1 내지 제9 트랜지스터(TR1~9)는 비트 라인(BLx)에 인가되는 전압을 조절하기위해 턴온 또는 턴오프될 수 있다.
제1 트랜지스터(TR1)는 전원(VCORE) 및 센싱 노드(SO) 사이에 연결되는 센싱 노드 프리차지 트랜지스터일 수 있다. 제1 트랜지스터(TR1)는 센싱 노드 프리차지 신호(PRECHSO_N)에 의해 턴온 또는 턴오프될 수 있다. 센싱 노드 프리차지 신호(PRECHSO_N)에 의해 제1 트랜지스터(TR1)가 턴온되면, 전원(VCORE) 및 센싱 노드(SO)가 서로 연결될 수 있다. 즉, 센싱 노드 프리차지 신호(PRECHSO_N)에 의해, 전원(VCORE) 및 센싱 노드(SO) 사이에 전류 패스가 형성될 수 있다. 실시 예에서, 제1 트랜지스터(TR1)는 PMOS 트랜지스터로 구현될 수 있다.
제2 트랜지스터(TR2)는 전원(VCORE) 및 제3 노드(N3) 사이에 연결되는 데이터 전송 트랜지스터일 수 있다. 제2 트랜지스터(TR2)는 데이터 전송 신호(QS)에 의해 턴온 또는 턴오프될 수 있다. 데이터 전송 신호(QS)에 의해 제2 트랜지스터(TR2)가 턴온되면, 전원(VCORE) 및 제3 노드(N3)가 서로 연결될 수 있다. 즉, 데이터 전송 신호(QS)에 의해, 전원(VCORE) 및 제3 노드(N3) 사이에 전류 패스가 형성될 수 있다. 실시 예에서, 제2 트랜지스터(TR2)는 PMOS 트랜지스터로 구현될 수 있다.
제3 트랜지스터(TR3)는 제3 노드(N3) 및 센싱 노드(SO) 사이에 연결되는 프리차지 트랜지스터일 수 있다. 제3 트랜지스터(TR3)는 프리차지 신호(PRE_N)에 의해 턴온 또는 턴오프될 수 있다. 프리차지 신호(PRE_N)에 의해 제3 트랜지스터(TR3)가 턴온되면, 제3 노드(N3) 및 센싱 노드(SO)가 서로 연결될 수 있다. 즉, 프리차지 신호(PRE_N)에 의해, 제3 노드(N3) 및 센싱 노드(SO) 사이에 전류 패스가 형성될 수 있다. 실시 예에서, 제3 트랜지스터(TR3)는 PMOS 트랜지스터로 구현될 수 있다.
제4 트랜지스터(TR4)는 전원(VCORE) 및 제1 노드(N1) 사이에 연결되는 비트 라인 프리차지 트랜지스터일 수 있다. 제4 트랜지스터(TR4)는 비트 라인 프리차지 신호(BL_PRE)에 의해 턴온 또는 턴오프될 수 있다. 비트 라인 프리차지 신호(BL_PRE)에 의해 제4 트랜지스터(TR4)가 턴온되면 전원(VCORE) 및 제1 노드(N1)가 서로 연결될 수 있다. 즉, 비트 라인 프리차지 신호(BL_PRE)에 의해, 전원(VCORE) 및 제1 노드(N1) 사이에 전류 패스가 형성될 수 있다. 실시 예에서, 제4 트랜지스터(TR4)는 PMOS 트랜지스터로 구현될 수 있다.
제5 트랜지스터(TR5)는 제1 노드(N1) 및 접지 사이에 연결되는 비트 라인 디스차지 트랜지스터일 수 있다. 제5 트랜지스터(TR5)는 비트 라인 디스차지 신호(BL_DIS)에 의해 턴온 또는 턴오프될 수 있다. 비트 라인 디스차지 신호(BL_DIS)에 의해 제5 트랜지스터(TR5)가 턴온되면, 제1 노드(N1) 및 접지가 서로 연결될 수 있다. 즉, 비트 라인 디스차지 신호(BL_DIS)에 의해, 제1 노드(N1) 및 접지 사이에 전류 패스가 형성될 수 있다. 실시 예에서, 제5 트랜지스터(TR5)는 NMOS 트랜지스터로 구현될 수 있다.
제6 트랜지스터(TR6)는 페이지 버퍼들 각각에 연결되는 비트 라인 및 제1 노드(N1) 사이에 연결되는 비트 라인 선택 트랜지스터일 수 있다. 제6 트랜지스터(TR6)는 비트 라인 선택 신호(SEL_BL)에 의해 턴온 또는 턴오프될 수 있다. 비트 라인 선택 신호(SEL_BL)에 의해 제6 트랜지스터(TR6)가 턴온되면, 비트 라인 및 제1 노드(N1)가 서로 연결될 수 있다. 즉, 비트 라인 선택 신호(SEL_BL)에 의해, 비트 라인 및 제1 노드(N1) 사이에 전류 패스가 형성될 수 있다. 실시 예에서, 제6 트랜지스터(TR6)는 NMOS 트랜지스터로 구현될 수 있다.
제7 트랜지스터(TR7)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결되는 센싱 트랜지스터일 수 있다. 제7 트랜지스터(TR7)는 센싱 신호(PESENSE)에 의해 턴온 또는 턴오프될 수 있다. 센싱 신호(PESENSE)에 의해 제7 트랜지스터(TR7)가 턴온되면, 제1 노드(N1) 및 제2 노드(N2)가 연결될 수 있다. 즉, 센싱 신호(PESENSE)에 의해, 제1 노드(N1) 및 제2 노드(N2) 사이에 전류 패스가 형성될 수 있다. 실시 예에서, 제7 트랜지스터(TR7)는 NMOS 트랜지스터로 구현될 수 있다.
제8 트랜지스터(TR8)는 센싱 노드(SO) 및 제2 노드(N2) 사이에 연결되는 센싱 전송 트랜지스터일 수 있다. 제8 트랜지스터(TR8)는 센싱 전송 신호(SENSE)에 의해 턴온 또는 턴오프될 수 있다. 센싱 전송 신호(SENSE)에 의해 제8 트랜지스터(TR8)가 턴온되면, 센싱 노드(SO) 및 제2 노드(N2)가 연결될 수 있다. 즉, 센싱 전송 신호(SENSE)에 의해, 센싱 노드(SO) 및 제2 노드(N2) 사이에 전류 패스가 형성될 수 있다. 실시 예에서, 제8 트랜지스터(TR8)는 NMOS 트랜지스터로 구현될 수 있다.
제9 트랜지스터(TR9)는 제2 노드(N2) 및 제3 노드(N3) 사이에 연결되는 프리차지 전송 트랜지스터일 수 있다. 제9 트랜지스터(TR9)는 프리차지 전송 신호(CSOC)에 의해 턴온 또는 턴오프될 수 있다. 프리차지 전송 신호(CSOC)에 의해 제9 트랜지스터(TR9)가 턴온되면, 제2 노드(N2) 및 제3 노드(N3)가 서로 연결될 수 있다. 즉, 프리차지 전송 신호(CSOC)에 의해, 제2 노드(N2) 및 제3 노드(N3) 사이에 전류 패스가 형성될 수 있다. 실시 예에서, 제9 트랜지스터(TR9)는 PMOS 트랜지스터로 구현될 수 있다.
실시 예에서, 센싱 동작 시, 센싱 노드(SO)와 래치부가 연결될 수 있다. 센싱 동작 시, 비트 라인을 통해 센싱된 데이터는 래치부에 저장될 수 있다. 센싱 동작 시, 제어 로직은 센싱 노드(SO)와 래치부를 연결하도록, 데이터 전송 트랜지스터(제2 트랜지스터, TR2), 프리차지 전송 트랜지스터(제9 트랜지스터, TR9) 및 프리차지 트랜지스터(제3 트랜지스터, TR3)를 턴온 또는 턴오프하기 위해 주변 회로를 제어할 수 있다. 또는, 센싱 동작 시, 제어 로직은 센싱 노드(SO)와 래치부를 연결하도록, 센싱 전송 트랜지스터(제8 트랜지스터, TR8)를 턴온 또는 턴오프하기 위해 주변회로를 제어할 수 있다.
센싱 동작 시, 각 페이지 버퍼에 포함된 트랜지스터를 턴온 또는 턴오프하는 신호에 대해서는, 도 5를 통해 더욱 상세히 설명하도록 한다.
도 5는 복수의 워드 라인들 및 복수의 페이지 버퍼들에 각각 포함된 복수의 트랜지스터들에 인가되는 신호들 및 이퀄라이징 동작 시 발생되는 채널 네거티브 부스팅을 설명하기 위한 도면이다.
도 5를 참조하면, 도 5는 메모리 블록에 연결된 복수의 워드 라인들 중 선택된 워드 라인(Selected WL)에 대한 센싱 동작 시, 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압, 복수의 페이지 버퍼들에 각각 포함된 복수의 트랜지스터에 인가되는 신호들 및 채널 전위의 변화를 도시한다. 도 5에서, t0 이후, 센싱 동작이 수행되는 것으로 가정한다.
도 2, 도 4 및 도 5를 참조하면, 비트 라인 선택 신호(SEL_BL)는 비트 라인 선택 트랜지스터(제6 트랜지스터, TR6)를 턴온 또는 턴오프하는 신호일 수 있다. 센싱 신호(PBSENSE)는 센싱 트랜지스터(제7 트랜지스터, TR7)를 턴온 또는 턴오프하는 신호일 수 있다. 프리차지 전송 신호(CSOC)는 프리차지 전송 트랜지스터(제9 트랜지스터, TR9)를 턴온 또는 턴오프하는 신호일 수 있다. 프리차지 신호(PRE_N)는 프리차지 트랜지스터(제3 트랜지스터, TR3)를 턴온 또는 턴오프하는 신호일 수 있다. 센싱 전송 신호(SENSE)는 센싱 전송 트랜지스터(제8 트랜지스터, TR8)를 턴온 또는 턴오프하는 신호일 수 있다.
실시 예에서, 비트 라인 선택 신호(SEL_BL), 센싱 신호(PBSENSE), 프리차지 전송 신호(CSOC), 프리차지 신호(PRE_N) 및 센싱 전송 신호(SENSE)는 비트 라인들에 전압을 인가하기 위한 비트 라인 제어 신호들일 수 있다. 비트 라인 제어 신호들은 비트 라인 제어 신호 생성부로부터 출력될 수 있다. 비트 라인 제어 신호 생성부는 메모리 장치에 포함될 수 있다. 실시 예에서, 비트 라인 제어 신호 생성부는 메모리 장치의 제어 로직에 포함될 수 있다.
비트 라인 제어 신호 생성부는 복수의 페이지 버퍼들에 각각 연결된 비트 라인들에 채널 프리차지 전압을 인가하기 위한 비트 라인 제어 신호들을 생성할 수 있다. 비트 라인 제어 신호들은 복수의 페이지 버퍼들에 각각 포함된 복수의 트랜지스터들 중 적어도 하나를 턴온 또는 턴오프하기 위한 신호들일 수 있다.
실시 예에서, 센싱 동작이 수행되는 시점(t0) 이전에 비트 라인 선택 신호(SEL_BL), 센싱 신호(PBSENSE), 프리차지 전송 신호(CSOC) 및 센싱 전송 신호(SENSE)는 로우 상태로 출력될 수 있다. 로우 상태의 비트 라인 선택 신호(SEL_BL), 센싱 신호(PBSENSE), 프리차지 전송 신호(CSOC) 및 센싱 전송 신호(SENSE)에 의해, 비트 라인 선택 트랜지스터(TR6), 센싱 트랜지스터(TR7), 프리차지 전송 트랜지스터(TR9) 및 센싱 전송 트랜지스터(TR8)는 턴오프될 수 있다. 즉, 센싱 동작 이전에, 로우 상태의 비트 라인 선택 신호(SEL_BL), 센싱 신호(PBSENSE), 프리차지 전송 신호(CSOC) 및 센싱 전송 신호(SENSE)에 의해, 비트 라인 선택 트랜지스터(TR6), 센싱 트랜지스터(TR7), 프리차지 전송 트랜지스터(TR9) 및 센싱 전송 트랜지스터(TR8)는 비활성화 상태일 수 있다.
센싱 동작이 수행되는 시점(t0) 이전에 프리차지 신호(PRE_N)는 하이 상태로 출력될 수 있다. 하이 상태의 프리차지 신호(PRE_N)에 의해 프리차지 트랜지스터(TR3)는 턴오프될 수 있다. 즉, 센싱 동작 이전에, 하이 상태의 프리차지 신호(PRE_N)에 의해 프리차지 트랜지스터(TR3)는 비활성화 상태로 될 수 있다.
비트 라인 선택 신호(SEL_BL)는 t0 이전에 하이 상태로 출력되어, 제1 리드(검증) 동작, 제2 리드(검증) 동작 및 워드 라인 디스차지가 완료된 후 로우 상태로 출력될 수 있다. 따라서, 비트 라인 선택 신호(SEL_BL)에 응답하여, 비트 라인 선택 트랜지스터(TR6)는 센싱 동작의 시작 시점부터 복수의 워드 라인들의 디스차지 완료 시점까지 턴온 상태를 유지할 수 있다.
결과적으로, 비트 라인 선택 트랜지스터(TR6)는 센싱 동작이 수행되기 전 턴온되고, 비트 라인을 통해 데이터가 센싱될 수 있다. 이후, 비트 라인 선택 트랜지스터(TR6)는 워드 라인 디스차지 후 턴오프되어, 비트 라인과 페이지 버퍼가 분리될 수 있다.
t0 이후, 센싱 동작이 수행될 수 있다. 센싱 동작은 메모리 블록에 연결된 복수의 워드 라인들 중 선택된 워드 라인(Selected WL)을 센싱하는 동작일 수 있다. 센싱 동작은 리드(읽기) 동작 또는 검증 동작일 수 있다. 제어 로직은 선택된 워드 라인(Selected WL)에 센싱 전압을 인가하고, 비선택된 워드 라인들(Unselected WLs)에 패스 전압(Vpass)을 인가하여 센싱 동작을 수행하도록 주변 회로를 제어할 수 있다. 또, 제어 로직은 선택된 메모리 셀들에 각각 연결된 비트 라인들에 채널 프리차지 전압을 인가하도록 주변 회로를 제어할 수 있다.
비트 라인들에 채널 프리차지 전압이 인가되는 동작은 도 8 내지 도 10을 통해 보다 상세히 설명하도록 한다.
t0에서, 선택된 워드 라인(Selected WL)에 인가되는 전압은 제1 리드 전압(Vread1)일 수 있다. 제1 리드 전압(Vread1)은 선택된 워드 라인(Selected WL)에 연결된 선택된 메모리 셀들의 소거 상태 및 프로그램 상태를 구분하기 위한 전압일 수 있다. 다른 실시 예에서, 선택된 워드 라인(Selected WL)에 인가되는 전압은 제1 검증 전압일 수 있다. 제1 검증 전압은 선택된 워드 라인(Selected WL)에 연결된 선택된 메모리 셀들이 목표 프로그램 상태로 프로그램되었는지를 판단하기 위한 전압일 수 있다. 제1 리드 전압(Vread1) 및 제1 검증 전압은 센싱 전압일 수 있다.
t0에서, 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압은 패스 전압(Vpass)일 수 있다. 패스 전압(Vpass)은 선택된 워드 라인(Selected WL)을 제외한 워드 라인들에 연결된 메모리 셀들을 턴오프 하기 위한 전압일 수 있다. 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압은 센싱 동작이 완료될 때까지 패스 전압(Vpass)으로 유지될 수 있다. 즉, 제1 및 제2 리드 동작 또는 제1 및 제2 검증 동작이 완료될 때까지, 비선택된 워드 라인들(Unselected WLs)에 패스 전압(Vpass)이 인가될 수 있다.
t0에서, 센싱 신호(PBSENSE), 프리차지 전송 신호(CSOC) 및 센싱 전송 신호(SENSE)는 로우 상태에서 하이 상태로 변경되어 출력될 수 있다. 하이 상태의 비트 라인 선택 신호(SEL_BL), 센싱 신호(PBSENSE), 프리차지 전송 신호(CSOC) 및 센싱 전송 신호(SENSE)에 의해, 비트 라인 선택 트랜지스터(TR6), 센싱 트랜지스터(TR7), 프리차지 전송 트랜지스터(TR9) 및 센싱 전송 트랜지스터(TR8)는 턴온될 수 있다.
t0에서, 프리차지 신호(PRE_N)는 하이 상태에서 로우 상태로 변경되어 출력될 수 있다. 로우 상태의 프리차지 신호(PRE_N)에 의해 프리차지 트랜지스터(TR3)는 턴온될 수 있다.
t0에서, 센싱 트랜지스터(TR7), 프리차지 전송 트랜지스터(TR9), 센싱 전송 트랜지스터(TR8) 및 프리차지 트랜지스터(TR3)가 턴온되면, 센싱 동작이 개시될 수 있다. 이 때 개시되는 센싱 동작은 제1 리드 동작 또는 제1 검증 동작일 수 있다.
t0에서, 하이 상태의 센싱 신호(PBSENSE)가 출력되면, 센싱 동작이 완료될 때까지, 센싱 신호(PBSENSE)는 하이 상태로 출력될 수 있다. 즉, 메모리 장치가 제1 리드(검증) 동작 및 제2 리드(검증) 동작을 수행하는 동안, 센싱 신호(PBSENSE)는 하이 상태로 출력될 수 있다. 따라서, 센싱 신호(PBSENSE)에 의해, 메모리 장치가 센싱 동작을 수행하는 동안, 센싱 트랜지스터(TR7)는 턴온될 수 있다.
t0에서, 선택된 워드 라인(Selected WL)에 제1 센싱 전압, 비선택된 워드 라인들(Unselected WLs)에 패스 전압(Vpass)이 인가되면, 센싱 동작이 개시될 수 있다. 실시 예에서, 제1 센싱 전압은 제1 리드 전압(Vread1) 또는 제1 검증 전압일 수 있다. 센싱 동작이 개시된 후, 선택된 워드 라인에 연결된 메모리 셀들에 저장된 프로그램된 데이터는 메모리 셀들에 각각 연결된 비트 라인들을 통해 센싱될 수 있다.
비트 라인들을 통해 센싱된 데이터를 센싱 노드에 연결된 래치부에 저장하기 위해, t1에서, 로우 상태에서 하이 상태로 변경된 프리차지 신호(PRE_N)가 출력되고, t2에서, 하이 상태에서 로우 상태로 변경된 센싱 전송 신호(SENSE)가 출력되고, t3에서, 하이 상태에서 로우 상태로 변경된 프리차지 전송 신호(CSOC)가 출력될 수 있다.
따라서, t1~t3에서, 프리차지 트랜지스터(TR3), 센싱 전송 트랜지스터(TR8) 및 프리차지 전송 트랜지스터(TR9)가 순차적으로 턴오프될 수 있다. t1~t3에서, 비트 라인들을 통해 센싱된 데이터를 센싱 노드에 연결된 래치부에 저장하기 위해, 프리차지 트랜지스터(TR3), 센싱 전송 트랜지스터(TR8) 및 프리차지 전송 트랜지스터(TR9)가 순차적으로 턴오프될 수 있다.
t3~t4에서, 비트 라인들을 통해 센싱된 데이터가 래치부에 저장될 수 있다. 센싱된 데이터는 리드 데이터 또는 검증 데이터일 수 있다. 리드 데이터는 메모리 셀들에 프로그램된 데이터를 리드하기 위해, 비트 라인들을 통해 리드된 데이터일 수 있다. 검증 데이터는 메모리 셀들에 프로그램된 데이터를 검증하기 위해, 비트 라인들을 통해 리드된 데이터일 수 있다. 센싱된 데이터를 기초로, 메모리 셀들의 프로그램 상태가 판단될 수 있다.
t4 이후, 다시 센싱 동작이 수행될 수 있다. 그러나, 본 도면에서는 센싱 동작이 1번 수행되는 것으로 가정한다. 다른 실시 예에서, 센싱 동작이 2번 이상 수행될 수 있다.
t4 이후, 센싱 동작은 종료될 수 있다. 따라서, 센싱 동작 이후 이퀄라이징 동작이 수행될 수 있다. 이퀄라이징 동작은 메모리 블록에 연결된 복수의 워드 라인들을 디스차지하기 위한 동작일 수 있다. 메모리 블록에 연결된 복수의 워드 라인들은 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)을 포함할 수 있다.
이퀄라이징 동작 시, 복수의 워드 라인들을 동시에 디스차지 하기 위해, 제1 리드 동작 또는 제1 검증 동작 이후, 선택된 워드 라인(Selected WL)에는 패스 전압(Vpass)이 인가될 수 있다. 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가된 후, 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)이 동시에 디스차지될 수 있다. 복수의 워드 라인들을 디스차지시, 선택된 워드 라인(Selected WL)과 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압이 달라서, 디스차지 동작이 완료되는 시점이 달라질 수 있다. 따라서, 복수의 워드 라인들이 동일한 시점에 디스차지가 완료될 수 있도록, 선택된 워드 라인(Selected WL)에는 패스 전압(Vpass)이 인가될 수 있다.
실시 예에서, 채널(Channel) 전위는 비트 라인들과 연결된 복수의 셀 스트링들 중 어느 하나의 셀 스트링에 연결된 복수의 메모리 셀들의 채널 전위일 수 있다. 센싱 동작이 수행되기 전 채널 전위는 0V일 수 있다.
t0에서, 채널 전위는 순간적으로 상승된 후, 다시 0V로 될 수 있다. 구체적으로, 센싱 동작이 개시됨에 따라, 선택된 워드 라인(Selected WL)에는 센싱 전압이, 비선택된 워드 라인들(Unselected WLs)에는 패스 전압(Vpass)이 인가될 수 있다. 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs) 각각에 센싱 전압 및 패스 전압(Vpass)이 인가되면, 워드 라인들 간 채널 커플링이 발생될 수 있다. 워드 라인들 간 채널 커플링이 발생되면, 채널 전위는 상승될 수 있다. 상승된 채널 전위는 일정 시간 경과 후 다시 0V로 될 수 있다.
다시 0V로 변경된 채널 전위는 메모리 셀들의 프로그램 상태에 따라 다양한 전위를 가질 수 있다. 즉, 셀 스트링에 연결된 복수의 메모리 셀들은 다양한 프로그램 상태를 가질 수 있기 때문에, 워드 라인에 인가되는 전압에 따라, 복수의 메모리 셀들에 흐르는 전류는 다양할 수 있다. 결과적으로, 채널 전위는 셀 스트링에 연결된 복수의 메모리 셀들의 프로그램 상태에 따라, 다양한 값을 가질 수 있다.
채널 전위는 센싱 동작이 끝난 이후(t4 이후), 다시 0V로 될 수 있다. 즉, 복수의 워드 라인들이 디스차지될 때, 비트 라인들도 디스차지되어, 채널 전위가 다시 0V로 될 수 있다.
실시 예에서, 셀 스트링에 연결된 복수의 메모리 셀들의 프로그램 상태가 달라, 비트 라인들의 디스차지 시, 복수의 메모리 셀들의 컷오프 시점이 다양할 수 있다. 복수의 메모리 셀들의 컷오프 시점이 달라, 워드 라인 사이에 커패시턴스 커플링이 발생하고, 커패시턴스 커플링이 발생함에 따라, 채널 전위는 음의 값을 가질 수 있다. 결과적으로, 복수의 메모리 셀들의 컷오프 시점이 달라서, 채널 네거티브 부스팅(Channel Negative Boosting)이 발생할 수 있다.
채널 네거티브 부스팅(Channel Negative Boosting) 이후, 센싱 동작이 수행된 메모리 블록과 인접한 메모리 블록이 소거되는 경우, HCI Disturb(Hot Carrier Injection Disturb)가 발생될 수 있다. HCI Disturb는 채널 네거티브 부스팅(Channel Negative Boosting) 이후 인접한 메모리 블록의 소거 동작 시, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 양의 전압을 인가함에 따라 발생할 수 있다. 즉, 채널 네거티브 부스팅(Channel Negative Boosting) 이후 인접한 메모리 블록의 소거 동작 시 인가되는 전압에 따라, 핫 캐리어가 발생하게 되고, 핫 캐리어에 따라 디스터브 현상이 발생될 수 있다. 디스터브 현상은 소거 동작시에 발생되는 디스터브일 수 있다.
채널 네거티브 부스팅(Channel Negative Boosting)이 발생함에 따라, 채널 전위는 음의 값을 가질 수 있다. 채널 전위는 채널 네거비브 부스팅 현상에 따라 음의 전위로 된 후, 다시 0V로 될 수 있다.
복수의 메모리 셀들의 컷오프 시점에 관한 내용은 도 6 및 도 7을 통해 더욱 상세하게 설명된다.
도 6은 메모리 셀의 컷오프시 채널 네거티브 부스팅이 발생되는 과정을 설명하기 위한 도면이다.
도 6을 참조하면, 도 6은 복수의 비트 라인들 중 어느 하나의 비트 라인에 연결된 셀 스트링의 메모리 셀들 중 일부를 도시한다. 셀 스트링에는 복수의 메모리 셀들이 연결될 수 있다. 다른 실시 예에서, 셀 스트링에는 도 6에 도시된 메모리 셀들보다 더 많은 수의 메모리 셀들이 연결될 수 있다. 셀 스트링에 연결된 셀들은 각각 워드 라인에 연결될 수 있다.
도 6은 셀 스트링에 연결된 메모리 셀들 중 제1 내지 제5 워드 라인(WL1~5)에 연결된 메모리 셀들을 도시한다.
실시 예에서, 제1 내지 제5 워드 라인(WL1~5)에 연결된 메모리 셀들은 소거 상태 또는 프로그램 상태일 수 있다. 제1 내지 제5 워드 라인(WL1~5)에 연결된 메모리 셀들은 다양한 프로그램 상태로 프로그램될 수 있다. 즉, 제1 내지 제5 워드 라인(WL1~5)에 연결된 메모리 셀들이 싱글 레벨 셀(Single Level Cell; SLC)인 경우, 메모리 셀들은 소거 상태 또는 프로그램 상태일 수 있다. 제1 내지 제5 워드 라인(WL1~5)에 연결된 메모리 셀들이 멀티 레벨 셀(Multi Level Cell; MLC)인 경우, 메모리 셀들은 소거 상태 및 제1 내지 제3 프로그램 상태 중 어느 하나의 상태일 수 있다. 제1 내지 제5 워드 라인(WL1~5)에 연결된 메모리 셀들이 트리플 레벨 셀(Triple Level Cell; TLC)인 경우, 메모리 셀들은 소거 상태 및 제1 내지 제7 프로그램 상태 중 어느 하나의 상태일 수 있다. 제1 내지 제5 워드 라인(WL1~5)에 연결된 메모리 셀들이 쿼드 레벨 셀(Quad Level Cell; QLC)인 경우, 메모리 셀들은 소거 상태 및 제1 내지 제15 프로그램 상태 중 어느 하나의 상태일 수 있다.
셀 스트링에 연결된 메모리 셀들이 다양한 프로그램 상태를 가지기 때문에, 센싱 동작 후 이퀄라이징 동작 시, 메모리 셀들이 컷오프(Cut-Off)되는 시점은 다양할 수 있다. 센싱 동작은 리드(읽기) 동작 또는 검증 동작일 수 있다. 이퀄라이징 동작은 복수의 워드 라인들이 디스차지 되는 시점을 동일하게 하기 위해, 선택된 워드 라인(Selected WL)에 인가되는 전압과 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압을 동일하게 하는 동작일 수 있다.
도 6에서, 제3 워드 라인(WL3)에 연결된 메모리 셀의 프로그램 상태가 가장 높은 프로그램 상태일 수 있다. 따라서, 이퀄라이징 동작 시, 제3 워드 라인(WL3)에 연결된 메모리 셀이 가장 먼저 컷오프(Cut-Off)될 수 있다.
제3 워드 라인(WL3)에 연결된 메모리 셀이 컷오프됨에 따라, 제1 및 제2 워드 라인(WL1, WL2)에 연결된 메모리 셀들의 채널 및 제4 및 제5 워드 라인(WL4, WL5)에 연결된 메모리 셀들의 채널(601)에 채널 네거티브 부스팅(Channel Negative Boosting)이 발생할 수 있다. 즉, 제3 워드 라인(WL3)에 연결된 메모리 셀이 컷오프됨에 따라, 워드 라인 디스차지시, 컷오프된 메모리 셀들 보다 컷오프되지 않은 메모리 셀들의 채널(601)에 더 많은 수의 전하가 존재할 수 있다. 컷오프되지 않은 메모리 셀들의 채널(601)에 더 많은 수의 전하가 존재함에 따라, 채널 전위는 음의 값을 가지고, 이후 채널 전위는 다시 0V로 될 수 있다.
도 7은 메모리 셀들의 컷오프 시점을 설명하기 위한 도면이다.
도 7을 참조하면, 도 7은 메모리 블록에 연결된 복수의 워드 라인들 중 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압의 변화를 도시한다.
실시 예에서, 선택된 워드 라인(Selected WL)에 연결된 선택된 메모리 셀들에 대한 센싱 동작 시, 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압은 패스 전압(Vpass)일 수 있다. 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압은 센싱 동작을 수행하는 동안, 패스 전압(Vpass)으로 유지될 수 있다. 즉, 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안, 제어 로직은 비선택된 워드 라인들(Unselected WLs)에 인가되는 패스 전압(Vpass)을 유지하도록 주변 회로를 제어할 수 있다.
비선택된 워드 라인들(Unselected WLs)은 센싱 동작 이후, 프리 차지될 수 있다. 따라서, 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압은 센싱 동작 이후 0V로 될 수 있다.
실시 예에서, 비선택된 워드 라인들(Unselected WLs)에 연결된 메모리 셀들의 프로그램 상태는 다양할 수 있다. 비선택된 워드 라인들(Unselected WLs)에 연결된 메모리 셀들의 프로그램 상태가 다양하기 때문에, 센싱 동작 이후, 디스차지 시, 비선택된 워드 라인들(Unselected WLs)에 연결된 메모리 셀들이 컷오프되는 시점은 다양할 수 있다.
도 7은, 비선택된 워드 라인들(Unselected WLs)에 연결된 메모리 셀들의 프로그램 상태에 따라, 메모리 셀들이 컷오프되는 시점을 도시한다.
실시 예에서, 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압은 0V에서 패스 전압(Vpass)으로, 패스 전압(Vpass)에서 다시 0V로 변경될 수 있다.
실시 예에서, 비선택된 워드 라인들(Unselected WLs)에 연결된 메모리 셀들의 프로그램 상태는 높은 프로그램 상태(High PV) 또는 낮은 프로그램 상태(Low PV)일 수 있다. 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압은 패스 전압(Vpass)에서 0V로 낮아지기 때문에, 높은 프로그램 상태(High PV)에 있는 메모리 셀들부터 먼저 컷오프된다. 즉, 높은 프로그램 상태(High PV)의 메모리 셀들이 동일한 셀 스트링에 연결된 메모리 셀들과 먼저 분리될 수 있다.
도 7에서, 높은 프로그램 상태(High PV)에 있는 메모리 셀들은 ta시점에서 컷오프될 수 있다. 즉, 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압이 패스 전압(Vpass)부터 낮아지므로, 높은 프로그램 상태(High PV)에 있는 메모리 셀들이 먼저 컷오프될 수 있다.
실시 예에서, 낮은 프로그램 상태(Low PV)에 있는 메모리 셀들은 tb시점에서 컷오프될 수 있다. 즉, 높은 프로그램 상태(High PV)에 있는 메모리 셀들이 컷오프된 후, 낮은 프로그램 상태(Low PV)에 있는 메모리 셀들이 컷오프될 수 있다. 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압이 패스 전압(Vpass)부터 낮아지므로, 상대적으로 높은 프로그램 상태(High PV)의 메모리 셀들이 컷오프된 후 낮은 프로그램 상태(Low PV)에 있는 메모리 셀들이 컷오프될 수 있다.
결과적으로, 하나의 셀 스트링에 연결된 메모리 셀들의 프로그램 상태가 다양하고, 다양한 프로그램 상태에 따라 메모리 셀들의 컷오프 시점이 다양하기 때문에, 채널 네거티브 부스팅(Channel Negative Boosting)이 발생할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 비트 라인들에 채널 프리차지 전압을 인가하는 방법을 설명하기 위한 도면이다.
도 4, 도 5 및 도 8을 참조하면, 도 8은, 채널 네거티브 부스팅(Channel Negative Boosting)을 방지하기 위해, 비트 라인들에 채널 프리차지 전압을 인가하는 방법을 도시한다. 도 8은 도 5와 마찬가지로 메모리 블록에 연결된 복수의 워드 라인들 중 선택된 워드 라인(Selected WL)에 대한 센싱 동작 시, 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압, 복수의 페이지 버퍼들에 각각 포함된 복수의 트랜지스터에 인가되는 신호들을 도시한다. 도 8은 도 5의 신호 외에, 비트 라인 프리차지 신호(BL_PRE) 및 비트 라인 디스차지 신호(BL_DIS)를 더 포함하여 도시한다.
도 8에서, t0 이후, 센싱 동작이 수행되는 것으로 가정한다.
도 2, 도 4, 도 5 및 도 8을 참조하면, 비트 라인 선택 신호(SEL_BL)는 비트 라인 선택 트랜지스터(제6 트랜지스터, TR6)를 턴온 또는 턴오프하는 신호일 수 있다. 센싱 신호(PBSENSE)는 센싱 트랜지스터(제7 트랜지스터, TR7)를 턴온 또는 턴오프하는 신호일 수 있다. 프리차지 전송 신호(CSOC)는 프리차지 전송 트랜지스터(제9 트랜지스터, TR9)를 턴온 또는 턴오프하는 신호일 수 있다. 프리차지 신호(PRE_N)는 프리차지 트랜지스터(제3 트랜지스터, TR3)를 턴온 또는 턴오프하는 신호일 수 있다. 센싱 전송 신호(SENSE)는 센싱 전송 트랜지스터(제8 트랜지스터, TR8)를 턴온 또는 턴오프하는 신호일 수 있다. 비트 라인 프리차지 신호(BL_PRE)는 비트 라인 프리자치 트랜지스터(제4 트랜지스터, TR4)를 턴온 또는 턴오프하는 신호일 수 있다. 비트 라인 디스차지 신호(BL_DIS)는 비트 라인 디스차지 트랜지스터(제5 트랜지스터, TR5)를 턴온 또는 턴오프하는 신호일 수 있다.
실시 예에서, 비트 라인 선택 신호(SEL_BL), 센싱 신호(PBSENSE), 프리차지 전송 신호(CSOC), 프리차지 신호(PRE_N), 센싱 전송 신호(SENSE), 비트 라인 프리차지 신호(BL_PRE) 및 비트 라인 디스차지 신호(BL_DIS)는 비트 라인들에 전압을 인가하기 위한 비트 라인 제어 신호들일 수 있다. 비트 라인 제어 신호들은 비트 라인 제어 신호 생성부로부터 출력될 수 있다. 비트 라인 제어 신호 생성부는 메모리 장치에 포함될 수 있다. 실시 예에서, 비트 라인 제어 신호 생성부는 메모리 장치의 제어 로직에 포함될 수 있다.
비트 라인 제어 신호 생성부는 복수의 페이지 버퍼들에 각각 연결된 비트 라인들에 채널 프리차지 전압을 인가하기 위한 비트 라인 제어 신호들을 생성할 수 있다. 비트 라인 제어 신호들은 복수의 페이지 버퍼들에 각각 포함된 복수의 트랜지스터들 중 적어도 하나를 턴온 또는 턴오프하기 위한 신호들일 수 있다.
도 5 및 도 8을 참조하면, t0~t6에서, 비트 라인 제어 신호 생성부로부터 출력되는 비트 라인 선택 신호(SEL_BL), 센싱 신호(PBSENSE), 프리차지 전송 신호(CSOC), 프리차지 신호(PRE_N) 및 센싱 전송 신호(SENSE)는 동일하므로, 중복되는 내용에 대한 설명은 생략하도록 한다.
실시 예에서, 선택된 워드 라인(Selected WL)에 연결된 선택된 메모리 셀들에 대한 센싱 동작 후, 즉 t4 이후, 비트 라인들에 채널 프리차지 전압을 인가하기 위한 동작이 수행될 수 있다.
도 5와 달리, 도 8에서, 비트 라인들에 채널 프리차지 전압이 인가될 수 있다. 센싱 동작 수행 후, 제어 로직은 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)을 인가하고, 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안 비트 라인들에 채널 프리차지 전압을 인가하도록 주변 회로를 제어할 수 있다.
실시 예에서, 채널 네거티브 부스팅(Channel Negative Boosting)을 방지 하기 위해, 비트 라인들에 채널 프리차지 전압이 인가될 수 있다. 비트 라인들에 채널 프리차지 전압이 인가되면, 채널 전하들이 비트 라인 측으로 이동하여, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다.
실시 예에서, 비트 라인 선택 신호(SEL_BL)는 t0 이전에 하이 상태로 출력되어, 제1 리드(검증) 동작 및 비트 라인들 및 워드 라인들의 디스차지가 완료된 후 로우 상태로 출력될 수 있다. 따라서, 비트 라인 선택 신호(SEL_BL)에 응답하여, 비트 라인 선택 트랜지스터(TR6)는 센싱 동작의 시작 시점부터 비트 라인들 및 워드 라인들이 디스차지되는 시점까지 턴온 상태를 유지할 수 있다.
t4~t5에서, 비트 라인들에 채널 프리차지 전압을 인가하기 위해, 로우 상태의 비트 라인 프리차지 신호(BL_PRE)가 생성될 수 있다. 즉, 비트 라인들에 채널 프리차지 전압을 인가하기 위해, 비트 라인 제어 신호 생성부는 로우 상태의 비트 라인 프리차지 신호(BL_PRE)를 생성할 수 있다. 로우 상태의 비트 라인 프리차지 신호(BL_PRE)에 의해, 비트 라인 프리차지 트랜지스터(TR4)가 턴온될 수 있다. 비트 라인 프리차지 트랜지스터(TR4)가 턴온되면, 전원 전압이 비트 라인들에 인가될 수 있다. 이 때 전원 전압은 채널 프리차지 전압일 수 있다.
즉, 비트 라인 프리차지 트랜지스터(TR4)가 턴온 됨에 따라 전원과 제1 노드가 연결될 수 있다. 따라서, 전원 및 제1 노드 사이에 전류 패스가 형성되고, 비트 라인 선택 트랜지스터(TR6)를 통해, 비트 라인들에 채널 프리차지 전압(전원 전압)이 인가될 수 있다.
전원 전압이 비트 라인들에 인가됨에 따라, 채널이 프리차지될 수 있다.
실시 예에서, 비트 라인 제어 신호 생성부는 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안, 비트 라인 프리차지 트랜지스터(TR4)를 턴온하기 위한 로우 상태의 비트 라인 프리차지 신호(BL_PRE)를 생성할 수 있다. 로우 상태의 비트 라인 프리차지 신호(BL_PRE)는 비트 라인 프리차지 트랜지스터(TR4)의 게이트에 인가될 수 있다. 이 때, 비트 라인 프리차지 트랜지스터(TR4)는 PMOS 트랜지스터일 수 있다.
종래에는 센싱 동작 이후 이퀄라이징 동작 시, 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가된 직후, 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)이 디스차지되었다.
그러나, 본 발명에서, 비트 라인들에 채널 프리차지 전압을 인가하기 위해, t8~t9에서, 일정 시간 동안 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가될 수 있다. 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안, 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압 또한 패스 전압(Vpass)으로 유지될 수 있다.
실시 예에서, 비트 라인 제어 신호 생성부는 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되기 전 및 인가된 후에는, 하이 상태의 비트 라인 프리차지 신호(BL_PRE)를 생성할 수 있다. 즉, 비트 라인들에 채널 프리차지 전압을 인가하는 동작이 수행되기 전 및 수행된 후에, 비트 라인 프리차지 트랜지스터(TR4)는 턴오프될 수 있다.
실시 예에서, 비트 라인들에 채널 프리차지 전압이 인가된 후, t5~t6에서, 비트 라인 제어 신호 생성부는 하이 상태의 비트 라인 디스차지 신호(BL_DIS)를 생성할 수 있다. 하이 상태의 비트 라인 디스차지 신호(BL_DIS)는 비트 라인 디스차지 트랜지스터(TR5)를 턴온하기 위한 신호일 수 있다. 하이 상태의 비트 라인 디스차지 신호(BL_DIS)는 비트 라인 디스차지 트랜지스터(TR5)의 게이트에 인가될 수 있다. 하이 상태의 비트 라인 디스차지 신호(BL_DIS)는 비트 라인 디스차지 트랜지스터(TR5)의 게이트에 인가되면, 비트 라인들에 인가되는 전압은 0V가 될 수 있다. 비트 라인들에 인가되는 전압이 0V가 되면, 비트 라인들이 디스차지될 수 있다. 즉, 비트 라인들은 워드 라인들이 디스차지될 때 동시에 디스차지될 수 있다.
결과적으로, 비트 라인 프리차지 신호(BL_PRE)를 통해, 비트 라인들에 채널 프리차지 전압이 인가됨에 따라, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다. 즉, 센싱 동작 이후, 워드 라인들의 디스차지 동작 시, 비트 라인들에 채널 프리차지 전압을 인가하여, 채널 전위가 양의 값이 될 수 있다. 채널 전위가 양의 값이 됨에 따라, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다.
t6 이후, 비트 라인을 통해 수행되는 동작이 모두 종료되었기 때문에, 비트 라인 선택된 트랜지스터(TR6)를 턴오프하기 위해, 비트 라인 제어 신호 생성부는 로우 상태의 비트 라인 선택 신호(SEL_BL)를 생성할 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 비트 라인들에 채널 프리차지 전압을 인가하는 다른 실시 예를 설명하기 위한 도면이다.
도 4, 도 5 및 도 9를 참조하면, 도 9는, 채널 네거티브 부스팅(Channel Negative Boosting)을 방지하기 위해, 비트 라인들에 채널 프리차지 전압을 인가하는 다른 실시 예를 도시한다. 도 9는 도 8과 달리, 센싱 노드 프리차지 트랜지스터(TR1), 센싱 전송 트랜지스터(TR8) 및 센싱 트랜지스터(TR7)를 턴온하여 비트 라인들에 채널 프리차지 전압을 인가하는 실시 예를 도시한다.
도 9는 도 5와 마찬가지로 메모리 블록에 연결된 복수의 워드 라인들 중 선택된 워드 라인(Selected WL)에 대한 센싱 동작 시, 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압, 복수의 페이지 버퍼들에 각각 포함된 복수의 트랜지스터에 인가되는 신호들을 도시한다. 도 9는 도 5의 신호 외에, 센싱 노드 프리차지 신호(PRECHSO_N)를 더 포함하여 도시한다.
도 9에서, t0 이후, 센싱 동작이 수행되는 것으로 가정한다.
도 2, 도 4, 도 5 및 도 9를 참조하면, 비트 라인 선택 신호(SEL_BL)는 비트 라인 선택 트랜지스터(제6 트랜지스터, TR6)를 턴온 또는 턴오프하는 신호일 수 있다. 센싱 신호(PBSENSE)는 센싱 트랜지스터(제7 트랜지스터, TR7)를 턴온 또는 턴오프하는 신호일 수 있다. 프리차지 전송 신호(CSOC)는 프리차지 전송 트랜지스터(제9 트랜지스터, TR9)를 턴온 또는 턴오프하는 신호일 수 있다. 프리차지 신호(PRE_N)는 프리차지 트랜지스터(제3 트랜지스터, TR3)를 턴온 또는 턴오프하는 신호일 수 있다. 센싱 전송 신호(SENSE)는 센싱 전송 트랜지스터(제8 트랜지스터, TR8)를 턴온 또는 턴오프하는 신호일 수 있다. 센싱 노드 프리차지 신호(PRECHSO_N)는 센싱 노드 프리자치 트랜지스터(제1 트랜지스터, TR1)를 턴온 또는 턴오프하는 신호일 수 있다.
실시 예에서, 비트 라인 선택 신호(SEL_BL), 센싱 신호(PBSENSE), 프리차지 전송 신호(CSOC), 프리차지 신호(PRE_N), 센싱 전송 신호(SENSE), 센싱 노드 프리차지 신호(PRECHSO_N)는 비트 라인들에 전압을 인가하기 위한 비트 라인 제어 신호들일 수 있다. 비트 라인 제어 신호들은 비트 라인 제어 신호 생성부로부터 출력될 수 있다. 비트 라인 제어 신호 생성부는 메모리 장치에 포함될 수 있다. 실시 예에서, 비트 라인 제어 신호 생성부는 메모리 장치의 제어 로직에 포함될 수 있다.
비트 라인 제어 신호 생성부는 복수의 페이지 버퍼들에 각각 연결된 비트 라인들에 채널 프리차지 전압을 인가하기 위한 비트 라인 제어 신호들을 생성할 수 있다. 비트 라인 제어 신호들은 복수의 페이지 버퍼들에 각각 포함된 복수의 트랜지스터들 중 적어도 하나를 턴온 또는 턴오프하기 위한 신호들일 수 있다.
도 5 및 도 9를 참조하면, t0~t5에서, 비트 라인 제어 신호 생성부로부터 출력되는 비트 라인 선택 신호(SEL_BL), 센싱 신호(PBSENSE), 프리차지 전송 신호(CSOC), 프리차지 신호(PRE_N) 및 센싱 전송 신호(SENSE)는 동일하므로, 중복되는 내용에 대한 설명은 생략하도록 한다.
실시 예에서, 선택된 워드 라인(Selected WL)에 연결된 선택된 메모리 셀들에 대한 센싱 동작 후(t8 이후), 비트 라인들에 채널 프리차지 전압을 인가하기 위한 동작이 수행될 수 있다.
도 9는, 도 8과 달리, 비트 라인들에 채널 프리차지 전압을 인가하기 위해, 센싱 노드 프리차지 트랜지스터(TR1)를 턴온하는 방법을 도시한다.
구체적으로, 센싱 동작 수행 후, 제어 로직은 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)을 인가하고, 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안 비트 라인들에 채널 프리차지 전압을 인가하도록 주변 회로를 제어할 수 있다.
실시 예에서, 채널 네거티브 부스팅(Channel Negative Boosting)을 방지 하기 위해, 비트 라인들에 채널 프리차지 전압이 인가될 수 있다. 비트 라인들에 채널 프리차지 전압이 인가되면, 채널 전하들이 비트 라인 측으로 이동하여, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다.
실시 예에서, 비트 라인 선택 신호(SEL_BL)는 t0 이전에 하이 상태로 출력되어, 제1 리드(검증) 동작 및 비트 라인들 및 워드 라인들의 디스차지가 완료된 후 로우 상태로 출력될 수 있다. 따라서, 비트 라인 선택 신호(SEL_BL)에 응답하여, 비트 라인 선택 트랜지스터(TR6)는 센싱 동작의 시작 시점부터 비트 라인들 및 워드 라인들이 디스차지되는 시점까지 턴온 상태를 유지할 수 있다.
비트 라인들에 채널 프리차지 전압, 즉 전원 전압을 인가하기 위해, 비트 라인 제어 신호 생성부는 센싱 전송 신호(SENSE) 및 센싱 노드 프리차지 신호(PRECHSO_N)를 생성할 수 있다. 센싱 전송 신호(SENSE)는 센싱 전송 트랜지스터(TR8), 센싱 노드 프리차지 신호(PRECHSO_N)는 센싱 노드 프리차지 트랜지스터(TR1)를 턴온하는 신호일 수 있다. 이 때, 센싱 전송 트랜지스터(TR8)는 NMOS 트랜지스터이고, 센싱 노드 프리차지 트랜지스터(TR1)는 PMOS 트랜지스터일 수 있다.
t4~t5에서, 비트 라인들에 채널 프리차지 전압을 인가하기 위해, 비트 라인 제어 신호 생성부는 로우 상태의 센싱 노드 프리차지 신호(PRECHSO_N)를 생성할 수 있다. 로우 상태의 센싱 노드 프리차지 신호(PRECHSO_N)에 의해, 센싱 노드 프리차지 트랜지스터(TR1)가 턴온될 수 있다. 센싱 노드 프리차지 트랜지스터(TR1)가 턴온되면, 전원 전압이 비트 라인들에 인가될 수 있다. 이 때 전원 전압은 채널 프리차지 전압일 수 있다.
비트 라인 제어 신호 생성부는 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안, 하이 상태의 센싱 전송 신호(SENSE)를 생성하여 센싱 전송 트랜지스터(TR8)의 게이트에 인가할 수 있다. 또, 비트 라인 제어 신호 생성부는 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안, 로우 상태의 센싱 노드 프리차지 신호(PRECHSO_N)를 생성하여 센싱 노드 프리차지 트랜지스터(TR1)의 게이트에 인가할 수 있다.
도 8과 달리, 도 9에서, 센싱 신호(PBSENSE)는 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안 하이 상태를 유지할 수 있다. 비트 라인들에 채널 프리차지 전압, 즉 전원 전압을 인가하기 위해 센싱 트랜지스터(TR7)는 턴온되어 있어야 하므로, 센싱 신호(PBSENSE)는 하이 상태를 유지할 수 있다. 따라서, 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안, 비트 라인 제어 신호 생성부는 센싱 트랜지스터(TR7)를 턴온하기 위한 하이 상태의 센싱 신호(PBSENSE)를 생성할 수 있다. 하이 상태의 센싱 신호(PBSENSE)는 센싱 트랜지스터(TR7)의 게이트에 인가될 수 있다.
결과적으로, 센싱 노드 트랜지스터가 턴온 됨에 따라 전원과 센싱 노드가 연결되고, 센싱 전송 트랜지스터(TR8)가 턴온됨에 따라 센싱 노드와 제2 노드가 연결되고 센싱 트랜지스터(TR7)가 턴온됨에 따라 제2 노드 및 제1 노드가 연결될 수 있다. 따라서, 전원, 제2 노드 및 제1 노드 사이에 전류 패스가 형성되고, 비트 라인 선택 트랜지스터(TR6)를 통해, 비트 라인들에 채널 프리차지 전압(전원 전압)이 인가될 수 있다.
t5 이후, 전원 전압이 비트 라인들에 인가됨에 따라, 채널이 프리차지될 수 있다. 따라서, 비트 라인들 및 워드 라인들이 동시에 디스차지될 수 있다.
종래에는 센싱 동작 이후 이퀄라이징 동작 시, 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가된 직후, 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)이 디스차지되었다.
그러나, 본 발명에서, 비트 라인들에 채널 프리차지 전압을 인가하기 위해, t8~t9에서, 일정 시간 동안 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가될 수 있다. 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안, 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압 또한 패스 전압(Vpass)으로 유지될 수 있다.
실시 예에서, 비트 라인 제어 신호 생성부는 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되기 전 및 인가된 후에는, 하이 상태의 센싱 노드 프리차지 신호(PRECHSO_N)를 생성할 수 있다. 즉, 비트 라인들에 채널 프리차지 전압을 인가하는 동작이 수행되기 전 및 수행된 후에, 센싱 노드 프리차지 트랜지스터(TR1)는 턴오프될 수 있다.
결과적으로, 센싱 노드 프리차지 신호(PRECHSO_N)를 통해, 비트 라인들에 채널 프리차지 전압이 인가됨에 따라, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다. 즉, 센싱 동작 이후, 워드 라인들의 디스차지 동작 시, 비트 라인들에 채널 프리차지 전압을 인가하여, 채널 전위가 양의 값이 될 수 있다. 채널 전위가 양의 값이 됨에 따라, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다.
도 10은 비트 라인들에 채널 프리차지 전압 인가 후 변화하는 비트 라인들의 전위 및 채널 전위를 설명하기 위한 도면이다.
도 8, 도 9 및 도 10을 참조하면, 도 10은 도 8 및 도 9에서 비트 라인들(BLs)에 채널 프리차지 전압 인가 후의 비트 라인들(BLs)의 전위 및 채널(Channel) 전위를 도시한다. 도 10에서의 t0, t4, t5 및 t6은 도 8 및 도 9에서의 t0, t4, t5 및 t6과 동일한 시점인 것으로 가정한다. 도 10의 비트 라인들(BLs)은 선택된 워드 라인(Selected WL)의 선택된 메모리 셀들에 연결된 비트 라인인 것으로 가정한다.
도 10에서, t0~t5 사이의 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압은 도 8 및 도 9에서의 전압과 동일하므로, 이에 대한 중복되는 설명은 생략하도록 한다.
실시 예에서, t0에서 선택된 워드 라인(Selected WL)에 연결된 선택된 메모리 셀들을 센싱하기 위해, 비트 라인들(BLs)에 프리차지 전압이 인가될 수 있다. 즉, t0에서, 센싱 동작을 수행하기 위해, 비트 라인들(BLs)에 프리차지 전압이 인가될 수 있다. 센싱 동작은 제1 리드 동작 또는 제1 검증 동작일수 있다. 비트 라인들(BLs)의 전압은 0V에서 특정 값으로 상승될 수 있다.
비트 라인들(BLs)에 프리차지 전압이 인가되면, 비트 라인들(BLs)의 전압은 선택된 워드 라인(Selected WL)에 연결된 메모리 셀들의 프로그램 상태에 따라 다양한 값을 가질 수 있다. 구체적으로, 선택된 워드 라인(Selected WL)에 연결된 메모리 셀들 중 높은 프로그램 상태의 메모리 셀들의 경우, 높은 프로그램 상태의 메모리 셀들에 각각 연결된 비트 라인들(BLs)의 전압들은 낮은 값을 가질 수 있다. 반대로, 선택된 워드 라인(Selected WL)에 연결된 메모리 셀들 중 상대적으로 낮은 프로그램 상태의 메모리 셀들의 경우, 비트 라인들(BLs)의 전압들은 높은 값을 가질 수 있다.
센싱 동작 후, t4에서, 비트 라인들(BLs)에 채널 프리차지 전압이 인가될 수 있다. 구체적으로, 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안, 비트 라인들(BLs)에 채널 프리차지 전압이 인가될 수 있다. 선택된 워드 라인(Selected WL)에 패스 전압(Vpass)이 인가되는 동안, 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압은 패스 전압(Vpass)으로 유지될 수 있다. 또, 채널 네거티브 부스팅(Channel Negative Boosting)을 방지하기 위해, 비트 라인들(BLs)에 채널 프리차지 전압이 인가될 수 있다.
비트 라인들(BLs)에 채널 프리차지 전압이 인가되고, 채널에 트랩된 전하들이 비트 라인 측으로 이동하면, 채널(Channel) 전위가 상승할 수 있다. 채널(Channel) 전위가 상승하는 경우, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다.
실시 예에서, 비트 라인들(BLs)에 채널 프리차지 전압이 인가되면, 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)이 디스차지될 수 있다(t5~t6). 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)이 디스차지되면, 비트 라인들(BLs)은 디스차지될 수 있다(t6). 비트 라인들(BLs)이 디스차지되면, 다음 동작을 수행하기 위해, 비트 라인들(BLs)에 새로운 전압이 인가될 수 있다.
비트 라인에 채널 프리차지 전압이 인가됨에 따라, 채널(Channel) 전위가 변경될 수 있다.
t0에서, 채널(Channel) 전위는 순간적으로 상승된 후, 다시 0V로 될 수 있다. 구체적으로, 센싱 동작이 개시됨에 따라, 선택된 워드 라인(Selected WL)에는 센싱 전압이, 비선택된 워드 라인들(Unselected WLs)에는 패스 전압(Vpass)이 인가될 수 있다. 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs) 각각에 센싱 전압 및 패스 전압(Vpass)이 인가되면, 워드 라인들 간 채널 커플링이 발생될 수 있다. 워드 라인들 간 채널 커플링이 발생되면, 채널(Channel) 전위는 상승될 수 있다. 상승된 채널 전위는 일정 시간 경과 후 다시 0V로 될 수 있다.
다시 0V로 변경된 채널(Channel) 전위는 메모리 셀들의 프로그램 상태에 따라 다양한 전위를 가질 수 있다. 즉, 셀 스트링에 연결된 복수의 메모리 셀들은 다양한 프로그램 상태를 가질 수 있기 때문에, 워드 라인에 인가되는 전압에 따라, 복수의 메모리 셀들에 흐르는 전류는 다양할 수 있다. 결과적으로, 채널(Channel) 전위는 셀 스트링에 연결된 복수의 메모리 셀들의 프로그램 상태에 따라, 다양한 값을 가질 수 있다.
채널(Channel) 전위는 센싱 동작이 끝난 이후 다시 0V로 될 수 있다(t6). 다만, 도 5와 달리, t8 이후, 채널 네거티브 부스팅(Channel Negative Boosting)이 발생되지 않는다. 즉, 비트 라인들(BLs)에 채널 프리차지 전압을 인가함에 따라, 복수의 메모리 셀들의 컷오프 시점과 관계없이 채널(Channel) 전위는 t4~t5에서 상승했다가 다시 0V로 될 수 있다.
실시 예에서, 채널 네거티브 부스팅(Channel Negative Boosting)이 발생하지 않기 때문에, 채널(Channel) 전위는 양의 전압부터 순차적으로 하강하여 0V에 도달하게 된다. 구체적으로, 채널(Channel) 전위는 비트 라인들(BLs)에 채널 프리차지 전압이 인가됨에 따라, t8에서 상승하고, 상승된 채널 전위는 t9까지 유지되었다가, t9 이후에 하강하여 0V에 도달하게 된다.
또한, 선택된 워드 라인(Selected WL) 및 비선택된 워드 라인들(Unselected WLs)에 인가되는 전압은 채널(Channel) 전위가 하강하는 동안(t5~t6), 디스차지 된다. 따라서, 채널(Channel) 전위가 음의 값을 갖기 않기 때문에, 메모리 장치는 채널(Channel) 전위를 0V로 설정하기 위한 추가적인 동작을 할 필요가 없다.
도 11은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 11을 참조하면, S1101 단계에서, 메모리 장치는 선택된 메모리 셀들에 대한 센싱 동작을 수행할 수 있다. 센싱 동작은 리드 동작 또는 검증 동작일 수 있다. 즉, 센싱 동작은 선택된 워드 라인에 연결된 선택된 메모리 셀들에 프로그램된 데이터를 리드 또는 검증하는 동작일 수 있다. 센싱 동작은 메모리 블록에 연결된 복수의 워드 라인들 중 선택된 워드 라인에 센싱 전압을 인가하고 비선택된 워드 라인들에 패스 전압을 인가함으로써 수행될 수 있다. 센싱 전압은 리드 전압 또는 검증 전압일 수 있다.
S1103 단계에서, 메모리 장치는 비트 라인들에 인가되는 전압을 상승시켜 채널 프리차지 동작을 수행할 수 있다. 채널 프리차지 동작은 선택된 워드 라인에 연결된 메모리 셀들에 각각 연결된 비트 라인들에 채널 프리차지 전압을 인가하는 동작일 수 있다. 채널 프리차지 동작은 센싱 동작이 수행된 이후, 메모리 장치에 연결된 복수의 워드 라인들이 디스차지 될 때 수행될 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 11 및 도 12를 참조하면, S1201 내지 S1207 단계는 S1101 단계를 더 세분화 한 단계들이다. S1209 내지 S1213 단계는 S1103 단계를 더 세분화 한 단계들이다.
S1201 내지 S1207 단계는 선택된 메모리 셀들에 대한 센싱 동작을 세분화한 단계이다.
S1201 단계에서, 비트 라인 선택 트랜지스터가 턴온될 수 있다. 비트 라인 선택 트랜지스터가 턴온되면, 비트 라인과 페이지 버퍼가 연결될 수 있다. 비트 라인 선택 트랜지스터는 센싱 동작의 시작 시점부터 비트 라인들에 채널 프리차지 전압 인가의 완료 시점까지 턴온 상태를 유지할 수 있다. 실시 예에서, 비트 라인 선택 트랜지스터는 센싱 동작이 수행되기 전 턴온되고, 비트 라인을 통해 데이터가 센싱될 수 있다. 이후, 비트 라인 선택 트랜지스터는 워드 라인 디스차지 후 턴오프되어, 비트 라인과 페이지 버퍼가 분리될 수 있다.
S1203 단계에서, 선택된 워드 라인에 센싱 전압이 인가될 수 있다. 선택된 워드 라인은 센싱 동작이 수행되는 타겟 워드 라인일 수 있다. 센싱 동작은 리드(읽기) 동작 또는 검증 동작일 수 있다. 센싱 전압은 리드 전압 또는 검증 전압일 수 있다.
구체적으로, 선택된 워드 라인에 인가되는 리드 전압은 선택된 워드 라인에 연결된 선택된 메모리 셀들의 소거 상태 및 프로그램 상태를 구분하기 위한 전압일 수 있다. 다른 실시 예에서, 선택된 워드 라인에 인가되는 검증 전압은 선택된 워드 라인에 연결된 선택된 메모리 셀들이 목표 프로그램 상태로 프로그램되었는지를 판단하기 위한 전압일 수 있다.
S1205 단계에서, 비선택된 워드 라인들에 패스 전압이 인가될 수 있다. 비선택된 워드 라인들은 메모리 블록에 연결된 복수의 워드 라인들 중 선택된 워드 라인을 제외한 워드 라인들일 수 있다.
선택된 워드 라인에 연결된 선택된 메모리 셀들에 프로그램된 데이터를 센싱하기 위해, 비선택된 워드 라인들에 패스 전압이 인가될 수 있다. 비선택된 워드 라인들에 패스 전압이 인가되면, 비선택된 워드 라인들 각각에 연결된 메모리 셀들은 턴온될 수 있다. 따라서, 선택된 워드 라인에 연결된 선택된 메모리 셀들에 프로그램된 데이터를 센싱할 수 있다.
S1207 단계에서, 선택된 메모리 셀들의 문턱 전압이 센싱될 수 있다. 구체적으로, 선택된 워드 라인에 센싱 전압을 인가하고, 선택된 워드 라인에 연결된 선택된 메모리 셀들을 센싱하여, 센싱된 데이터를 통해 선택된 메모리 셀들의 문턱 전압이 센싱될 수 있다. 즉, 선택된 워드 라인에 리드 전압 또는 검증 전압을 인가하여, 리드된 데이터를 통해 선택된 메모리 셀들의 프로그램 상태가 판단될 수 있다.
S1209 단계에서, 선택된 워드 라인에 패스 전압이 인가될 수 있다. 실시 예에서, 센싱 동작 이후 이퀄라이징 동작이 수행될 수 있다. 이퀄라이징 동작은 메모리 블록에 연결된 복수의 워드 라인들을 디스차지하기 위한 동작일 수 있다. 메모리 블록에 연결된 복수의 워드 라인들은 선택된 워드 라인 및 비선택된 워드 라인들을 포함할 수 있다. 이퀄라이징 동작 시, 복수의 워드 라인들을 동시에 디스차지 하기 위해, 센싱 동작 이후, 선택된 워드 라인에는 패스 전압이 인가될 수 있다.
선택된 워드 라인에는 패스 전압이 인가되면, 선택된 워드 라인 및 비선택된 워드 라인들이 동시에 디스차지될 수 있다. 따라서, 복수의 워드 라인들의 디스차지 완료 시점을 동일하게 할 수 있다.
S1211 단계에서, 비트 라인들에 전원 전압이 인가될 수 있다. 셀 스트링의 채널을 프리차지 하기 위해, 선택된 워드 라인에 패스 전압이 인가되는 동안, 비트 라인들에 전원 전압이 인가될 수 있다. 전원 전압은 채널을 프리차지하기 위한 채널 프리차지 전압일 수 있다.
종래에는 센싱 동작 이후 이퀄라이징 동작 시, 선택된 워드 라인에 패스 전압이 인가된 직후, 선택된 워드 라인 및 비선택된 워드 라인들이 디스차지되었다.
그러나, 본 발명에서, 비트 라인들에 채널 프리차지 전압(전원 전압)을 인가하기 위해, 선택된 워드 라인에 패스 전압이 인가되는 동안, 비선택된 워드 라인들에 인가되는 전압은 패스 전압으로 유지될 수 있다. 비트 라인들에 채널 프리차지 전압(전원 전압)이 인가되면, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다. 즉, 센싱 동작 이후, 워드 라인들의 디스차지 동작 시, 비트 라인들에 채널 프리차지 전압을 인가하여, 채널 전위가 양의 값이 될 수 있다. 채널 전위가 양의 값이 됨에 따라, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다.
S1213 단계에서, 비트 라인 선택 트랜지스터가 턴오프될 수 있다. 실시 예에서, 비트 라인들에 전원 전압이 인가된 후, 복수의 워드 라인들 및 비트 라인들이 디스차지되면, 복수의 워드 라인들 및 비트 라인들은 초기화 상태로 될 수 있다. 따라서, 새로운 센싱 동작을 수행하기 전까지 비트 라인 선택 트랜지스터가 턴오프될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 13을 참조하면, S1301 단계에서, 선택된 워드 라인에 패스 전압이 인가될 수 있다. 선택된 워드 라인에 패스 전압이 인가됨으로써, 센싱 동작 이후 이퀄라이징 동작이 수행될 수 있다. 이퀄라이징 동작은 복수의 워드 라인들이 동일한 시점에 디스차지가 완료되도록 하기 위한 동작일 수 있다. 선택된 워드 라인에는 일정 시간 동안 패스 전압이 인가될 수 있다. 일정 시간은 비트 라인에 채널 프리차지 전압(전원 전압)이 인가되는데 소모되는 시간일 수 있다. 선택된 워드 라인에 패스 전압이 인가되는 동안, 비선택된 워드 라인들에 인가되는 전압은 패스 전압으로 유지될 수 있다.
S1303 단계 및 S1305 단계는 비트 라인에 채널 프리차지 전압(전원 전압)을 인가하기 위한 동작들을 포함할 수 있다.
S1303 단계에서, 비트 라인 제어 신호 생성부는 로우 상태의 비트 라인 프리차지 신호 출력할 수 있다.
실시 예에서, 비트 라인 제어 신호 생성부는 선택된 워드 라인에 패스 전압이 인가되는 동안, 비트 라인 프리차지 트랜지스터를 턴온하기 위한 로우 상태의 비트 라인 프리차지 신호를 출력할 수 있다. 로우 상태의 비트 라인 프리차지 신호는 비트 라인 프리차지 트랜지스터의 게이트에 인가될 수 있다. 이 때, 비트 라인 프리차지 트랜지스터는 PMOS 트랜지스터일 수 있다.
로우 상태의 비트 라인 프리차지 신호가 비트 라인 프리차지 트랜지스터의 게이트에 인가되면, 비트 라인 프리차지 트랜지스터는 턴온될 수 있다. 비트 라인 프리차지 트랜지스터가 턴온되면, 전원과 제1 노드가 연결되어 전류 패스가 형성될 수 있다. 전원과 제1 노드 사이에 전류패스가 형성됨에 따라, 비트 라인에는 채널 프리차지 전압(전원 전압)이 인가될 수 있다.
S1305 단계에서, 비트 라인 제어 신호 생성부는 하이 상태의 비트 라인 프리차지 신호를 출력할 수 있다.
실시 예에서, 비트 라인 제어 신호 생성부는 메모리 블록에 연결된 복수의 워드 라인들의 디스차지시, 비트 라인 프리차지 트랜지스터를 턴오프하기 위한 하이 상태의 비트 라인 프리차지 신호를 출력할 수 있다. 하이 상태의 비트 라인 프리차지 신호는 비트 라인 프리차지 트랜지스터의 게이트에 인가될 수 있다.
하이 상태의 비트 라인 프리차지 신호가 비트 라인 프리차지 트랜지스터의 게이트에 인가되면, 비트 라인 프리차지 트랜지스터는 턴오프될 수 있다. 비트 라인 프리차지 트랜지스터가 턴오프되면, 전원과 제1 노드 사이에 전류패스가 차단되고, 비트 라인에는 더 이상 채널 프리차지 전압(전원 전압)이 인가될 수 없다.
S1307 단계에서, 복수의 워드 라인들 및 비트 라인들이 디스차지될 수 있다. 실시 예에서, 채널 네거티브 부스팅(Channel Negative Boosting)을 방지하기 위해, 비트 라인들에 채널 프리차지 전압(전원 전압)이 인가된 후, 복수의 워드 라인들 및 비트 라인들이 동시에 디스차지될 수 있다. 비트 라인들이 디스차지될 때, 비트 라인 디스차지 트랜지스터는 턴온될 수 있다. 비트 라인 디스차지 트랜지스터가 턴온되기 위해, 비트 라인 제어 신호 생성부는 하이 상태의 비트 라인 디스차지 신호를 출력할 수 있다.
복수의 워드 라인들 및 비트 라인들이 동시에 디스차지됨에 따라, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 14를 참조하면, S1401 단계에서, 선택된 워드 라인에 패스 전압이 인가될 수 있다. 선택된 워드 라인에 패스 전압이 인가됨으로써, 센싱 동작 이후 이퀄라이징 동작이 수행될 수 있다. 이퀄라이징 동작은 복수의 워드 라인들이 동일한 시점에 디스차지 완료되도록 하기 위한 동작일 수 있다. 선택된 워드 라인에는 일정 시간 동안 패스 전압이 인가될 수 있다. 일정 시간은 비트 라인에 채널 프리차지 전압(전원 전압)이 인가되는데 소모되는 시간일 수 있다. 선택된 워드 라인에 패스 전압이 인가되는 동안, 비선택된 워드 라인들에 인가되는 전압은 패스 전압으로 유지될 수 있다.
실시 예에서, 채널 프리차지 전압(전원 전압)을 비트 라인에 인가하기 위해, 센싱 트랜지스터는 채널 프리차지 전압(전원 전압)이 비트 라인에 인가될 때까지 턴온 상태를 유지할 수 있다.
S1403 단계 내지 S1407 단계는 비트 라인에 채널 프리차지 전압(전원 전압)을 인가하기 위한 동작들을 포함할 수 있다.
S1403 단계에서, 비트 라인 제어 신호 생성부는 로우 상태의 센싱 노드 프리차지 신호 및 하이 상태의 센싱 전송 신호를 출력할 수 있다.
실시 예에서, 비트 라인 제어 신호 생성부는 선택된 워드 라인에 패스 전압이 인가되는 동안, 센싱 노드 프리차지 트랜지스터 및 센싱 전송 트랜지스터를 턴온하기 위한 로우 상태의 센싱 노드 프리차지 신호 및 하이 상태의 센싱 전송 신호를 출력할 수 있다.
로우 상태의 센싱 노드 프리차지 신호는 센싱 노드 프리차지 트랜지스터의 게이트에, 하이 상태의 센싱 전송 신호는 센싱 전송 트랜지스터의 게이트에 인가될 수 있다. 이 때, 센싱 노드 프리차지 트랜지스터는 PMOS 트랜지스터, 센싱 전송 트랜지스터는 NMOS 트랜지스터일 수 있다.
로우 상태의 센싱 노드 프리차지 신호 및 하이 상태의 센싱 전송 신호가 각각 센싱 노드 프리차지 트랜지스터 및 센싱 전송 트랜지스터의 게이트에 인가되면, 센싱 노드 프리차지 트랜지스터 및 센싱 전송 트랜지스터는 턴온될 수 있다. 이 때, 센싱 트랜지스터는 턴온 상태를 유지할 수 있다.
센싱 노드 프리차지 트랜지스터가 턴온되면, 전원과 센싱 노드가 연결되어 전류 패스가 형성될 수 있다. 또, 센싱 전송 트랜지스터가 턴온되면, 센싱 노드와 제2 노드가 연결되어 전류 패스가 형성될 수 있다. 결과적으로, 전원, 센싱 노드 및 제2 노드 사이에 전류패스가 형성됨에 따라, 비트 라인에는 채널 프리차지 전압(전원 전압)이 인가될 수 있다.
S1405 단계에서, 비트 라인 제어 신호 생성부는 하이 상태의 센싱 노드 프리차지 신호를 출력할 수 있다.
실시 예에서, 비트 라인 제어 신호 생성부는 메모리 블록에 연결된 복수의 워드 라인들의 디스차지시, 센싱 노드 프리차지 트랜지스터를 턴오프하기 위한 하이 상태의 센싱 노드 프리차지 신호를 출력할 수 있다. 하이 상태의 센싱 노드 프리차지 신호는 센싱 노드 프리차지 트랜지스터의 게이트에 인가될 수 있다.
하이 상태의 센싱 노드 프리차지 신호가 센싱 노드 프리차지 트랜지스터의 게이트에 인가되면, 센싱 노드 프리차지 트랜지스터는 턴오프될 수 있다. 센싱 노드 프리차지 트랜지스터가 턴오프되면, 전원과 센싱 노드 사이에 전류패스가 차단되고, 비트 라인에는 더 이상 채널 프리차지 전압(전원 전압)이 인가될 수 없다.
S1407 단계에서, 비트 라인 제어 신호 생성부는 로우 상태의 센싱 신호 및 센싱 전송 신호를 출력할 수 있다.
실시 예에서, 비트 라인 제어 신호 생성부는 비트 라인들을 디스차지하기 위한 로우 상태의 센싱 신호 및 센싱 전송 신호를 출력할 수 있다. 로우 상태의 센싱 신호는 센싱 트랜지스터의 게이트에, 로우 상태의 센싱 전송 신호는 센싱 전송 트랜지스터의 게이트에 인가될 수 있다. 로우 상태의 센싱 신호 및 센싱 전송 신호가 출력됨에 따라, 제1 노드 및 제2 노드 사이의 전류 패스가 차단되고, 비트 라인들이 디스차지될 수 있다.
S1409 단계에서, 복수의 워드 라인들 및 비트 라인들이 디스차지될 수 있다. 실시 예에서, 채널 네거티브 부스팅(Channel Negative Boosting)을 방지하기 위해, 비트 라인들에 채널 프리차지 전압(전원 전압)이 인가된 후, 복수의 워드 라인들 및 비트 라인들이 동시에 디스차지될 수 있다. 비트 라인들이 디스차지될 때, 비트 라인 디스차지 트랜지스터는 턴온될 수 있다. 비트 라인 디스차지 트랜지스터가 턴온되기 위해, 비트 라인 제어 신호 생성부는 하이 상태의 비트 라인 디스차지 신호를 출력할 수 있다.
복수의 워드 라인들 및 비트 라인들이 동시에 디스차지됨에 따라, 채널 네거티브 부스팅(Channel Negative Boosting)이 방지될 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 15를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (mulTIMEdia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 2를 참조하면, 도 15의 플래시 메모리들(3221~322n)은 각각 페이지 버퍼 그룹(123)을 포함할 수 있다. 페이지 버퍼 그룹(123)은 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 각각 데이터를 센싱 또는 저장하기 위한 트랜지스터들을 포함할 수 있다. 각 페이지 버퍼에 연결된 비트 라인에 채널 프리차지 전압을 인가하기 위해, 각 페이지 버퍼에 포함된 트랜지스터들은 턴온 또는 턴오프될 수 있다.
구체적으로, 비트 라인에 채널 프리차지 전압이 인가되도록, 각 페이지 버퍼에 포함된 트랜지스터들 중 비트 라인 프리차지 트랜지스터(TR4)가 턴온될 수 있다. 또는, 각 페이지 버퍼에 포함된 트랜지스터들 중 센싱 노드 프리차지 트랜지스터(TR1), 센싱 트랜지스터(TR7) 및 센싱 전송 트랜지스터(TR8)가 턴온될 수 있다.
50: 저장 장치
100: 메모리 장치
150: 워드 라인 전압 제어부
170: 비트 라인 제어 신호 생성부
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 워드 라인들에 연결된 메모리 블록;
    상기 메모리 블록 중 선택된 메모리 셀들에 대한 센싱 동작을 수행하도록 구성되는 주변 회로, 상기 선택된 메모리 셀들은 복수의 워드 라인들 중 선택된 워드 라인에 연결됨;
    상기 선택된 메모리 셀들에 대한 센싱 동작을 수행하기 위해 상기 선택된 워드 라인에 인가되는 센싱 전압, 상기 선택된 워드 라인 및 상기 메모리 블록에 연결된 복수의 워드 라인들 중 비선택된 워드 라인들에 인가되는 패스 전압을 제어하는 워드 라인 전압 제어부; 및
    상기 선택된 워드 라인 및 상기 비선택된 워드 라인들에 패스 전압이 인가되는 동안 상기 선택된 메모리 셀들에 각각 연결된 비트 라인들에 채널 프리차지 전압을 인가하도록 제어하는 비트 라인 제어 신호 생성부;를 포함하고,
    상기 주변 회로는,
    상기 비트 라인들에 각각 연결되는 복수의 페이지 버퍼들을 포함하고,
    상기 비트 라인 제어 신호 생성부는,
    상기 비트 라인들 각각의 전압을 제어하기 위해, 상기 복수의 페이지 버퍼들 각각에 포함되는 트랜지스터들 중 적어도 하나를 턴온 또는 턴오프하는 비트 라인 제어 신호들을 생성하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 센싱 전압은 리드 전압인 것을 특징으로 하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 센싱 전압은 검증 전압인 것을 특징으로 하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 워드 라인 전압 제어부는 상기 센싱 동작 수행 후, 상기 선택된 워드 라인에 상기 패스 전압을 인가하도록 상기 주변 회로를 제어하고,
    상기 선택된 워드 라인에 상기 패스 전압이 인가되는 동안, 상기 비트 라인 제어 신호 생성부는 상기 비트 라인들에 상기 채널 프리차지 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는 메모리 장치.
  5. 제 4항에 있어서, 상기 워드 라인 전압 제어부는,
    상기 선택된 워드 라인에 상기 패스 전압이 인가되는 동안, 상기 비선택된 워드 라인들에 인가되는 상기 패스 전압을 유지하도록 상기 주변 회로를 제어하는 것을 특징으로 하는 메모리 장치.
  6. 제 4항에 있어서,
    상기 복수의 페이지 버퍼들 각각은 상기 비트 라인들과 각각 연결되는 비트 라인 트랜지스터부 및 상기 비트 라인 트랜지스터부와 데이터를 센싱하기 위한 데이터 라인들 사이에 연결되는 센싱 트랜지스터부를 포함하고,
    상기 비트 라인 트랜지스터부에 포함된 비트 라인 선택 트랜지스터는 상기 센싱 동작의 시작 시점부터 상기 비트 라인들에 상기 채널 프리차지 전압의 인가의 완료 시점까지 턴온 상태를 유지하는 것을 특징으로 하는 메모리 장치.
  7. 제 6항에 있어서,
    상기 비트 라인 트랜지스터부는:
    상기 복수의 페이지 버퍼들 각각에 연결되는 비트 라인 및 제1 노드 사이에 연결되는 비트 라인 선택 트랜지스터,
    전원 및 상기 제1 노드 사이에 연결되는 비트 라인 프리차지 트랜지스터,
    상기 제1 노드 및 접지 사이에 연결되는 비트 라인 디스차지 트랜지스터를 포함하고,
    상기 센싱 트랜지스터부는:
    상기 전원 및 센싱 노드 사이에 연결되는 센싱 노드 프리차지 트랜지스터,
    상기 센싱 노드 및 제2 노드 사이에 연결되는 센싱 전송 트랜지스터,
    상기 제1 노드 및 상기 제2 노드 사이에 연결되는 센싱 트랜지스터,
    상기 전원 및 제3 노드 사이에 연결되는 데이터 전송 트랜지스터,
    상기 제2 노드 및 상기 제3 노드 사이에 연결되는 프리차지 전송 트랜지스터 및
    상기 제3 노드 및 상기 센싱 노드 사이에 연결되는 프리차지 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제 7항에 있어서, 상기 비트 라인 제어 신호 생성부는,
    상기 센싱 동작을 수행할 때, 상기 데이터 전송 트랜지스터, 상기 프리차지 전송 트랜지스터 및 상기 프리차지 트랜지스터를 턴온 또는 턴오프하기 위해 상기 주변 회로를 제어하는 것을 특징으로 하는 메모리 장치.
  9. 제 8항에 있어서, 상기 비트 라인 제어 신호 생성부는,
    상기 선택된 워드 라인에 상기 패스 전압이 인가되는 동안, 상기 비트 라인 프리차지 트랜지스터를 턴온하기 위한 비트 라인 프리차지 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 비트 라인 트랜지스터는 PMOS 트랜지스터이고,
    상기 비트 라인 제어 신호 생성부는,
    상기 선택된 워드 라인에 상기 패스 전압이 인가되는 동안, 로우 상태의 상기 비트 라인 프리차지 신호를 생성하여 상기 비트 라인 트랜지스터의 게이트에 인가하는 것을 특징으로 하는 메모리 장치.
  11. 제 10항에 있어서,
    상기 선택된 워드 라인에 상기 패스 전압이 인가되는 동안, 상기 센싱 트랜지스터를 턴온하기 위한 센싱 신호는 하이 상태를 유지하는 것을 특징으로 하는 메모리 장치.
  12. 제 11항에 있어서, 상기 비트 라인 제어 신호 생성부는,
    상기 센싱 전송 트랜지스터를 턴온 하기 위한 센싱 전송 신호 및 상기 센싱 노드 프리차지 트랜지스터를 턴온하는 센싱 노드 프리차지 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  13. 제 12항에 있어서,
    상기 센싱 전송 트랜지스터는 NMOS 트랜지스터이고, 상기 센싱 노드 프리차지 트랜지스터는 PMOS 트랜지스터이며,
    상기 비트 라인 제어 신호 생성부는,
    상기 선택된 워드 라인에 상기 패스 전압이 인가되는 동안, 하이 상태의 상기 센싱 전송 신호를 생성하여 상기 센싱 전송 트랜지스터의 게이트에 인가하고,
    상기 선택된 워드 라인에 상기 패스 전압이 인가되는 동안, 로우 상태의 상기 센싱 노드 프리차지 신호를 생성하여 센싱 노드 프리차지 트랜지스터의 게이트에 인가하는 것을 특징으로 하는 메모리 장치.
  14. 복수의 워드 라인들에 연결된 메모리 블록을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 메모리 블록에 연결된 복수의 워드 라인들 중 선택된 워드 라인에 센싱 전압을 인가하고 비선택된 워드 라인들에 패스 전압을 인가하여 센싱 동작을 수행하는 단계; 및
    상기 선택된 워드 라인에 상기 패스 전압을 인가하고 상기 선택된 워드 라인에 연결된 메모리 셀들에 각각 연결된 비트 라인들에 채널 프리차지 전압을 인가하여 채널 프리차지 동작을 수행하는 단계;를 포함하고,
    상기 메모리 장치는,
    상기 비트 라인들에 각각 연결되는 복수의 페이지 버퍼들을 포함하고,
    상기 채널 프리차지 동작을 수행하는 단계는,
    상기 비트 라인들 각각의 전압을 제어하기 위해, 상기 복수의 페이지 버퍼들 각각에 포함되는 트랜지스터들 중 적어도 하나를 턴온 또는 턴오프하는 비트 라인 제어 신호들을 생성하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
  15. 제 14항에 있어서,
    상기 센싱 전압은 리드 전압 또는 검증 전압인 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 제 14항에 있어서, 상기 채널 프리차지 동작을 수행하는 단계에서는,
    상기 비선택된 워드 라인들에 인가되는 상기 패스 전압을 유지하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  17. 제 14항에 있어서,
    상기 복수의 페이지 버퍼들 각각은,
    상기 복수의 페이지 버퍼들 각각에 연결되는 비트 라인 및 제1 노드 사이에 연결되는 비트 라인 선택 트랜지스터,
    전원 및 상기 제1 노드 사이에 연결되는 비트 라인 프리차지 트랜지스터,
    상기 제1 노드 및 접지 사이에 연결되는 비트 라인 디스차지 트랜지스터,
    상기 전원 및 센싱 노드 사이에 연결되는 센싱 노드 프리차지 트랜지스터,
    상기 센싱 노드 및 제2 노드 사이에 연결되는 센싱 전송 트랜지스터,
    상기 제1 노드 및 상기 제2 노드 사이에 연결되는 센싱 트랜지스터,
    상기 전원 및 제3 노드 사이에 연결되는 데이터 전송 트랜지스터,
    상기 제2 노드 및 상기 제3 노드 사이에 연결되는 프리차지 전송 트랜지스터 및
    상기 제3 노드 및 상기 센싱 노드 사이에 연결되는 프리차지 트랜지스터를 포함하고,
    상기 선택된 워드 라인에 상기 패스 전압을 인가하는 단계에서는,
    상기 비트 라인 선택 트랜지스터는 상기 센싱 동작의 시작 시점부터 상기 비트 라인들에 상기 채널 프리차지 전압의 인가의 완료 시점까지 턴온 상태를 유지하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  18. 삭제
  19. 제 17항에 있어서,
    상기 비트 라인 트랜지스터는 PMOS 트랜지스터이고,
    상기 비트 라인 제어 신호들을 생성하는 단계에서는 상기 선택된 워드 라인에 상기 패스 전압이 인가되는 동안, 로우 상태의 상기 비트 라인 프리차지 신호를 생성하여 상기 비트 라인 트랜지스터의 게이트에 인가하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 제 17항에 있어서,
    상기 센싱 전송 트랜지스터는 NMOS 트랜지스터이고, 상기 센싱 노드 프리차지 트랜지스터는 PMOS 트랜지스터이며,
    상기 비트 라인 제어 신호들을 생성하는 단계에서는, 상기 선택된 워드 라인에 상기 패스 전압이 인가되는 동안, 하이 상태의 센싱 전송 신호를 생성하여 상기 센싱 전송 트랜지스터의 게이트에 인가하고, 로우 상태의 센싱 노드 프리차지 신호를 생성하여 상기 센싱 노드 프리차지 트랜지스터의 게이트에 인가하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393533B1 (en) 2021-02-12 2022-07-19 Micron Technology, Inc. Estimating resistance-capacitance time constant of electrical circuit
KR20230166442A (ko) * 2022-05-31 2023-12-07 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US20230230639A1 (en) * 2023-03-28 2023-07-20 Intel NDTM US LLC Method and apparatus to reduce power consumption of page buffer circuitry in a non-volatile memory device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100865821B1 (ko) * 2007-03-14 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
KR20130034533A (ko) * 2011-09-28 2013-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20130092174A (ko) * 2012-02-10 2013-08-20 에스케이하이닉스 주식회사 불휘발성 반도체 메모리 장치 및 이 장치의 데이터 센싱 방법
KR20140078988A (ko) * 2012-12-18 2014-06-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102127416B1 (ko) 2013-06-27 2020-06-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법
KR20150033129A (ko) * 2013-09-23 2015-04-01 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160008875A (ko) * 2014-07-15 2016-01-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20160061673A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 반도체 메모리 장치 그것의 동작 방법
KR102355580B1 (ko) * 2015-03-02 2022-01-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR20160120990A (ko) * 2015-04-09 2016-10-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102469680B1 (ko) * 2016-05-04 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치
US9679660B1 (en) * 2016-05-06 2017-06-13 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102667532B1 (ko) * 2017-02-28 2024-05-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102669409B1 (ko) * 2017-02-28 2024-05-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102341261B1 (ko) * 2017-11-13 2021-12-20 삼성전자주식회사 매스비트 카운터를 포함하는 메모리 장치 및 그의 동작 방법

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