CN113299331A - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

半导体存储器装置及其操作方法。一种半导体存储器装置包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个存储块。外围电路被配置为对存储器单元阵列执行编程操作。控制逻辑被配置为控制由外围电路执行的编程操作。所述多个存储块中的每一个存储块联接到与该存储块对应的漏极选择线、多条字线以及第一源极选择线和第二源极选择线。在对所述多个存储块当中的被选为编程目标的第一存储块执行的编程操作期间，控制逻辑控制外围电路以使得所述多个存储块当中的未被选为编程目标的第二存储块的第一源极选择线浮置。

Description

半导体存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体存储器装置以及操作该半导体存储器装置的方法。
背景技术
存储器装置可具有串水平布置在半导体基板上的二维(2D)结构。另选地，存储器装置可具有串垂直层叠在半导体基板上的三维(3D)结构。随着具有2D结构的存储器装置达到其物理缩放极限(即，集成度的极限)，半导体制造商正在生产包括垂直层叠在半导体基板上的多个存储器单元的3D存储器装置。
发明内容
本公开的各种实施方式涉及一种半导体存储器装置以及操作该半导体存储器装置的方法，其可改进编程速度。
根据本公开的实施方式，一种半导体存储器装置包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个存储块。外围电路被配置为对存储器单元阵列执行编程操作。控制逻辑被配置为控制由外围电路执行的编程操作。所述多个存储块中的每一个联接到与该存储块对应的漏极选择线、多条字线以及第一源极选择线和第二源极选择线。在对所述多个存储块当中的被选为编程目标的第一存储块执行的编程操作期间，控制逻辑控制外围电路以使得所述多个存储块当中的未被选为编程目标的第二存储块的第一源极选择线浮置。
在实施方式中，编程操作可包括多个编程循环，各个编程循环包括预充电阶段、编程阶段和验证阶段。第一存储块和第二存储块可联接到公共源极线。第一源极选择线可被设置为比第二源极选择线更靠近公共源极线。在预充电阶段中，控制逻辑可控制外围电路以使得联接到第二存储块的第一源极选择线浮置并且接地电压被施加到与第二存储块联接的第二源极选择线。
在实施方式中，在预充电阶段中，控制逻辑可控制外围电路以使得接地电压被施加到与第二存储块联接的漏极选择线。
在实施方式中，在预充电阶段中，控制逻辑可控制外围电路以使得在联接到第二存储块的第一源极选择线浮置的状态下预充电电压被施加到公共源极线。
在实施方式中，外围电路可包括第一选择线控制开关和第二选择线控制开关。第一选择线控制开关可被配置为将第一存储块的第一源极选择线选择性地联接到第一选择接地线并将第一存储块的第二源极选择线和漏极选择线选择性地联接到第二选择接地线。第二选择线控制开关可被配置为将第二存储块的第一源极选择线选择性地联接到第一选择接地线并将第二存储块的第二源极选择线和漏极选择线选择性地联接到第二选择接地线。
在实施方式中，在对第一存储块执行的编程操作期间，第一选择线控制开关可被停用。在对第一存储块执行的编程操作期间，第二选择线控制开关被启用，然后被配置为将第二存储块的第一源极选择线电联接到第一选择接地线并将第二存储块的第二源极选择线和漏极选择线电联接到第二选择接地线。
在实施方式中，在对第一存储块执行的编程操作期间的预充电阶段中，第一选择接地线浮置。
在实施方式中，在对第一存储块执行的编程操作期间的预充电阶段中，接地电压被施加到第二选择接地线。
在实施方式中，多个存储块中的每一个还可联接到第三源极选择线。第三源极选择线可被插置在第一源极选择线和第二源极选择线之间。
在实施方式中，在对多个存储块当中的被选为编程目标的第一存储块执行的编程操作期间，控制逻辑可控制外围电路以使得所述多个存储块当中的未被选为编程目标的第二存储块的第三源极选择线浮置。
在实施方式中，在对多个存储块当中的被选为编程目标的第一存储块执行的编程操作期间，控制逻辑可控制外围电路以使得接地电压被施加到所述多个存储块当中的未被选为编程目标的第二存储块的第三源极选择线。
根据本公开的实施方式，提供了一种操作半导体存储器装置的方法。该半导体存储器装置对从多个存储块当中选择的存储块执行编程操作。编程操作包括多个编程循环。各个编程循环包括：对公共源极线进行预充电的预充电阶段；对所选存储块进行编程的编程阶段；以及验证所选存储块的验证阶段。对公共源极线进行预充电的预充电阶段包括允许与多个存储块当中的未选存储块联接的多条源极选择线当中的第一源极选择线浮置。
在实施方式中，对公共源极线进行预充电的预充电阶段可包括：允许未选存储块的第一源极选择线浮置；将接地电压施加到与未选存储块联接的多条源极选择线当中的第二源极选择线；以及将预充电电压施加到公共源极线。
在实施方式中，第一源极选择线可被设置为比第二源极选择线更靠近公共源极线。
在实施方式中，将接地电压施加到第二源极选择线的步骤可包括将接地电压施加到与未选存储块联接的漏极选择线。
在实施方式中，对所选存储块进行编程的编程阶段可包括：将编程通过电压施加到与所选存储块联接的多条字线；以及将编程电压施加到从所述多条字线当中选择的字线。
在实施方式中，对所选存储块进行编程的编程阶段可包括允许联接到未选存储块的第一源极选择线保持浮置。
在实施方式中，验证所选存储块的验证阶段可包括：将接地电压施加到公共源极线；将接地电压施加到与未选存储块联接的第一源极选择线；以及将验证电压施加到从联接到所选存储块的多条字线当中选择的字线并将验证通过电压施加到未选字线。
在实施方式中，将接地电压施加到第一源极选择线的步骤可包括将接地电压施加到与未选存储块联接的多条源极选择线当中的第二源极选择线。
在实施方式中，对公共源极线进行预充电的预充电阶段可包括将均衡电压施加到与所选存储块联接的多条字线。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的图。
图2是示出图1的存储器单元阵列110的实施方式的框图。
图3是示出图2的存储块BLK1至BLKz中的任一个存储块BLKa的实施方式的电路图。
图4是示出图2的存储块BLK1至BLKz中的任一个存储块BLKb的实施方式的电路图。
图5是示出图1的存储器单元阵列110中所包括的多个存储块BLK1至BLKz中的任一个存储块BLKc的实施方式的电路图。
图6是用于描述半导体存储器装置100的编程操作的图。
图7是详细示出图6所示的编程操作的一部分的时序图。
图8是示出根据本公开的实施方式的存储块与地址解码器之间的联接结构的电路图。
图9是示出用于控制图8所示的选择接地线SELGND的电路的实施方式的电路图。
图10是用于描述各条源极选择线与公共源极线之间的结电容的存储器串的截面图。
图11是示出根据本公开的实施方式的存储块与地址解码器之间的联接结构的电路图。
图12是用于描述根据图11的实施方式的各条源极选择线与公共源极线之间的结电容的存储器串的截面图。
图13A和图13B是示出用于控制图11所示的第一选择接地线SELGND1和第二选择接地线SELGND2的电路的实施方式的电路图。
图14是详细示出根据本公开的实施方式的编程操作的一部分的时序图。
图15是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。
图16是详细示出图15的步骤S110的流程图。
图17是示出包括图1的半导体存储器装置100的存储器系统1000的框图。
图18是示出图17的存储器系统的应用的示例的框图。
图19是示出包括参照图18描述的存储器系统的计算系统的框图。
具体实施方式
本说明书或申请中介绍的本公开的实施方式的具体结构或功能描述被举例说明以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按照各种形式实践，并且不应被解释为限于本说明书或申请中描述的实施方式。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置100可包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140和电压发生器150。
存储器单元阵列110可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可通过字线WL联接到地址解码器120。存储块BLK1至BLKz可通过位线BL1至BLm联接到读写电路130。存储块BLK1至BLKz中的每一个可包括多个存储器单元。在实施方式中，多个存储器单元可以是非易失性存储器单元，并且可被实现为具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可被实现为具有二维(2D)结构的存储器单元阵列。在实施方式中，存储器单元阵列110可被实现为具有三维(3D)结构的存储器单元阵列。包括在存储器单元阵列中的各个存储器单元可存储至少一比特的数据。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储一比特数据的单级单元(SLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储两比特数据的多级单元(MLC)。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储三比特数据的三级单元。在实施方式中，包括在存储器单元阵列110中的各个存储器单元可以是存储四比特数据的四级单元。在各种实施方式中，存储器单元阵列110可包括多个存储器单元，各个存储器单元存储5或更多比特的数据。
地址解码器120、读写电路130和电压发生器150作为用于驱动存储器单元阵列110的外围电路操作。这里，外围电路在控制逻辑140的控制下操作。地址解码器120通过字线WL联接到存储器单元阵列110。地址解码器120可在控制逻辑140的控制下操作。地址解码器120可通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址。
地址解码器120可将所接收的地址当中的块地址解码。地址解码器120基于所解码的块地址来选择至少一个存储块。当在读操作期间执行读电压施加操作时，地址解码器120可将电压发生器150所生成的读电压Vread施加到所选存储块的所选字线，并且可将通过电压Vpass施加到剩余未选字线。在编程验证操作期间，地址解码器120可将电压发生器150所生成的验证电压施加到所选存储块的所选字线，并且可将通过电压Vpass施加到剩余未选字线。
地址解码器120可将所接收的地址当中的列地址解码。地址解码器120可将所解码的列地址发送到读写电路130。
半导体存储器装置100的读操作和编程操作各自基于页来执行。应读操作和编程操作的请求而接收的地址可包括块地址、行地址和列地址。地址解码器120可根据块地址和行地址来选择一个存储块和一条字线。列地址可由地址解码器120解码，然后可被提供给读写电路130。
地址解码器120可包括块解码器、行解码器、列解码器、地址缓冲器等。
读写电路130包括多个页缓冲器PB1至PBm。读写电路130可在存储器单元阵列110的读操作期间作为“读电路”操作，在其写操作期间作为“写电路”操作。多个页缓冲器PB1至PBm通过位线BL1至BLm联接到存储器单元阵列110。在读操作或编程验证操作期间，为了感测存储器单元的阈值电压，页缓冲器PB1至PBm可连续地向联接到存储器单元的位线供应感测电流，同时页缓冲器PB1至PBm中的每一个通过感测节点根据对应存储器单元的编程状态感测流过的电流的量的改变并将其作为感测数据锁存。读写电路130响应于从控制逻辑140输出的页缓冲器控制信号而操作。
在读操作期间，读写电路130可感测存储在存储器单元中的数据并暂时存储所读取的数据，然后可将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在实施方式中，读写电路130可包括列选择电路等以及页缓冲器(或页电阻器)。
控制逻辑140联接到地址解码器120、读写电路130和电压发生器150。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑140可响应于控制信号CTRL而控制半导体存储器装置100的总体操作。另外，控制逻辑140可输出控制信号以用于控制多个页缓冲器PB1至PBm的感测节点的预充电电位电平。控制逻辑140可控制读写电路130执行存储器单元阵列110的读操作。控制逻辑140可控制电压发生器150以使得生成用于存储器单元阵列110的编程操作的各种电压。另外，控制逻辑140可控制地址解码器120以使得由电压发生器150生成的电压通过全局线传送至作为操作目标的存储块的局部线。此外，控制逻辑140可控制读写电路130以使得在读操作期间，读写电路130通过位线BL1至BLm从存储块的所选页读取数据并将所读取的数据存储在页缓冲器PB1至PBm中。此外，控制逻辑140可控制读写电路130以使得在编程操作期间，读写电路130将存储在页缓冲器PB1至PBm中的数据编程到所选页。控制逻辑140可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑140可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
电压发生器150可响应于从控制逻辑140输出的控制信号而生成读操作所需的读电压Vread和通过电压Vpass。电压发生器150可包括多个泵浦电容器以用于接收内部电源电压以生成具有各种电压电平的多个电压，并且可通过在控制逻辑140的控制下选择性地启用多个泵浦电容器来生成多个电压。
地址解码器120、读写电路130和电压发生器150可用作对存储器单元阵列110执行读操作、写操作和擦除操作的“外围电路”。外围电路可在控制逻辑140的控制下对存储器单元阵列110执行读操作、写操作和擦除操作。
图2是示出图1的存储器单元阵列110的实施方式的框图。
参照图2，存储器单元阵列110可包括多个存储块BLK1至BLKz。各个存储块可具有三维(3D)结构。各个存储块包括层叠在基板上的多个存储器单元。这些存储器单元沿着正X(+X)方向、正Y(+Y)方向和正Z(+Z)方向布置。下面将参照图3和图4详细描述各个存储块的结构。
图3是示出图2的存储块BLK1至BLKz中的任一个存储块BLKa的电路图。
参照图3，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形状。在存储块BLKa中，m个单元串布置在行方向(即，正(+)X方向)上。在图3中，示出两个单元串布置在列方向(即，正(+)Y方向)上。然而，为了描述方便而进行该例示，将理解，三个或更多个单元串可布置在列方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可分别具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可为各个单元串设置用于提供沟道层的柱。在实施方式中，可为各个单元串设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCp之间。
在实施方式中，布置在同一行中的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图3中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到单条源极选择线。
各个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp依次布置在与正(+)Z方向相反的方向上，并且串联连接在源极选择晶体管SST与管式晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn依次布置在+Z方向上，并且串联连接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
各个单元串的管式晶体管PT的栅极联接到管线PL。
各个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MCp+1至MCn之间。行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
布置在列方向上的单元串联接到在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。
布置在行方向上的单元串中的联接到同一字线的存储器单元构成单个页。例如，第一行中的单元串CS11至CS1m当中的联接到第一字线WL1的存储器单元构成单个页。第二行中的单元串CS21至CS2m当中的联接到第一字线WL1的存储器单元构成单个附加页。可通过选择漏极选择线DSL1和DSL2中的任一条来选择布置在单行方向上的单元串。可通过选择字线WL1至WLn中的任一条来从所选单元串选择单个页。
在实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。此外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的奇数单元串可分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的一个或更多个可用作虚设存储器单元。例如，提供一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，提供一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着提供更多的虚设存储器单元，存储块BLKa的操作的可靠性改进，但存储块BLKa的尺寸增加。随着提供更少的存储器单元，存储块BLKa的尺寸减小，但存储块BLKa的操作的可靠性可劣化。
为了有效地控制一个或更多个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在执行存储块BLKa的擦除操作之前或之后，可对所有或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制要施加到与各个虚设存储器单元联接的虚设字线的电压，因此虚设存储器单元可具有所需阈值电压。
图4是示出图2的存储块BLK1至BLKz中的任一个存储块BLKb的示例的电路图。
参照图4，存储块BLKb包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿着正Z(+Z)方向延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST，它们层叠在存储块BLKb下方的基板(未示出)上。
各个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管联接到第二源极选择线SSL2。在实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同联接到单条源极选择线。
各个单元串中的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管联接到第二漏极选择线DSL2。
结果，除了从各个单元串排除管式晶体管PT之外，图4的存储块BLKb具有与图3的存储块BLKa类似的等效电路。
在实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。此外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的奇数单元串可分别联接到奇数位线。
在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的一个或更多个可用作虚设存储器单元。例如，提供一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，提供一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着提供较多的虚设存储器单元，存储块BLKb的操作的可靠性改进，但是存储块BLKb的尺寸增加。随着提供较少的存储器单元，存储块BLKb的尺寸减小，但是存储块BLKb的操作的可靠性可劣化。
为了有效地控制一个或更多个虚设存储器单元，各个虚设存储器单元可具有所需阈值电压。在执行存储块BLKb的擦除操作之前或之后，可对所有或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制施加到与各个虚设存储器单元联接的虚设字线的电压，因此，虚设存储器单元可具有所需阈值电压。
图5是示出图1的存储器单元阵列110中所包括的存储块BLK1至BLKz中的任一个存储块BLKc的示例的电路图。
参照图5，存储块BLKc包括多个单元串CS1至CSm。这多个单元串CS1至CSm可分别联接到多条位线BL1至BLm。单元串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。
各个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。
各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MC1至MCn之间。
联接到同一字线的存储器单元可构成单个页。可通过选择漏极选择线DSL来选择单元串CS1至CSm。可通过选择字线WL1至WLn中的任一条来从所选单元串选择一个页。
在其它实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。在单元串CS1至CSm当中，偶数单元串可分别联接到偶数位线，奇数单元串可分别联接到奇数位线。
如图2至图4所示，半导体存储器装置100的存储器单元阵列110可被实现为具有3D结构的存储器单元阵列。此外，如图5所示，半导体存储器装置100的存储器单元阵列110可被实现为具有2D结构的存储器单元阵列。
图6是说明半导体存储器装置100的编程操作的图。
参照图6，半导体存储器装置100的编程操作可包括多个编程循环。即，半导体存储器装置100的编程操作可包括第一编程循环、第二编程循环、第三编程循环等。半导体存储器装置100的编程操作可重复直至第M编程循环。
各个编程循环可包括预充电阶段、编程阶段和验证阶段。预充电阶段可以是预先设定用于执行编程操作的电压条件的阶段。例如，在预充电阶段中，均衡电压可被施加到与编程目标存储块联接的字线。通过将均衡电压施加到与编程目标存储块联接的字线，可调节负升压的单元串的沟道电压。
此外，在预充电阶段中，预充电电压可被施加到公共源极线。在编程阶段中，编程目标存储器单元的沟道区域电压可被设定为编程许可电压(例如，0V)。此外，在编程阶段中，编程禁止存储器单元的沟道区域可升压。当公共源极线维持在低电压时，可发生在编程阶段期间从编程禁止存储器单元的升压的沟道区域到公共源极线生成泄漏电流，然后升压电平降低的现象。这是编程禁止存储器单元的阈值电压增加的问题的原因。随着在预充电阶段中预充电电压被施加到公共源极线，可防止在编程阶段期间从编程禁止存储器单元的升压的沟道区域到公共源极线生成泄漏电流，然后升压电平降低的现象。
在编程阶段中，编程电压可被施加到与编程目标存储块联接的多条字线当中的与编程目标存储器单元联接的字线(即，所选字线)。编程电压可以是使联接到所选字线的存储器单元当中的编程目标存储器单元的阈值电压增加的电压。此外，编程通过电压可被施加到多条字线当中的未选字线(所选字线以外的字线)。编程通过电压可以是维持联接到未选字线的存储器单元的阈值电压而不使阈值电压增加的电压。
在编程验证阶段中，验证电压可被施加到与编程目标存储块联接的多条字线当中的与编程目标存储器单元联接的字线(即，所选字线)。在验证电压被施加到所选字线的状态下，读写电路130的页缓冲器PB1至PBm可通过经由位线BL1至BLm执行感测操作来确定编程目标存储器单元的阈值电压是否高于施加到所选字线的验证电压。具有高于验证电压的阈值电压的存储器单元可将其状态改变为编程禁止存储器单元。具有低于验证电压的阈值电压的存储器单元维持在编程禁止存储器单元的状态。
这样，当在编程循环重复期间完成编程的存储器单元与编程目标存储器单元之比超过特定阈值时，编程操作可成功终止。当即使编程循环重复并且执行最大编程循环(即，第M编程循环)，完成编程的存储器单元与编程目标存储器单元之比也未超过特定阈值时，确定编程操作失败，然后终止编程操作。
图7是详细示出图6所示的编程操作的一部分的时序图。参照图7，示出多个编程循环中的一些的验证阶段、预充电阶段和编程阶段。如上所述，各个编程循环可包括预充电阶段、编程阶段和验证阶段。因此，在图7中可看出，示出特定编程循环的验证阶段和下一编程循环的预充电阶段和编程阶段。在图7中，示出在编程操作期间联接到所选存储块的字线WL的电压和公共源极线CSL的电压。
在时间t1，验证阶段开始。尽管图7中未示出，可以看出，在时间t1之前已进行编程阶段。随着在时间t1开始验证阶段，验证电压Vvrf被施加到与所选存储块联接的多条字线当中的与编程目标存储器单元联接的字线(即，所选字线)。此外，验证通过电压Vpass1被施加到与所选存储块联接的字线当中的未选字线(所选字线以外的字线)。在验证电压Vvrf被施加到所选字线的状态下，读写电路130的页缓冲器PB1至PBm可通过经由位线BL1至BLm执行感测操作来确定编程目标存储器单元的阈值电压是否高于施加到所选字线的验证电压。
在时间t2，验证阶段终止，并且下一编程循环的预充电阶段开始。在预充电阶段中，均衡电压Veql可被施加到与编程目标存储块联接的字线。通过将均衡电压Veql施加到与编程目标存储块联接的字线，可调节负升压的单元串的沟道电压。
此外，在预充电阶段中预充电电压Vprc可被施加到公共源极线CSL。在编程阶段中，编程目标存储器单元的沟道区域电压可被设定为编程许可电压(例如，0V)。此外，在编程阶段中，编程禁止存储器单元的沟道区域可被升压。当公共源极线CSL维持在低电压时，可发生在编程阶段期间从编程禁止存储器单元的升压的沟道区域到公共源极线CSL生成泄漏电流，然后升压电平降低的现象。这是编程禁止存储器单元的阈值电压增加的问题的原因。如图7所示，由于在预充电阶段中预充电电压Vprc被施加到公共源极线CSL，可防止在编程阶段期间从编程禁止存储器单元的升压的沟道区域到公共源极线CSL生成泄漏电流，然后升压电平降低的现象。
在时间t3，预充电阶段终止，并且编程阶段开始。在编程阶段中，编程电压Vpgm可被施加到与编程目标存储块联接的多条字线当中的与编程目标存储器单元联接的字线，即，所选字线(Selected WL)。编程电压Vpgm可以是使联接到所选字线的存储器单元当中的编程目标存储器单元的阈值电压增加的电压。此外，编程通过电压Vpass2可被施加到多条字线当中的作为所选字线以外的字线的未选字线(Unselected WLs)。编程通过电压Vpass2可以是维持联接到未选字线(Unselected WLs)的存储器单元的阈值电压而不使阈值电压增加的电压。在实施方式中，如图7所示，编程通过电压Vpass2可在时间t3被施加到所有所选字线和未选字线，编程电压Vpgm可在时间t4被施加到所选字线。
在时间t5，编程阶段终止。因此，字线的电压可降低，并且公共源极线的电压也可降低。尽管图7中未示出，可以看出将在时间t5之后执行验证阶段。
图8是示出根据本公开的实施方式的存储块与地址解码器之间的联接结构的电路图。
参照图8，示出第一存储块BLK1、第二存储块BLK2和地址解码器120a。在图8中，为了描述方便，仅示出两个存储块。图8的地址解码器120a可以是图1的地址解码器120的实施方式。地址解码器120a可包括第一块开关，第一块开关将全局漏极选择线GDSL、全局字线GWL1至GWLn和全局源极选择线GSSL分别联接到第一存储块BLK1的漏极选择线DSL_1、字线WL1_1至WLn_1和源极选择线SSL_1。第一块开关可由第一块字线BLKWL1控制。此外，地址解码器120a还可包括第二块开关，第二块开关将全局漏极选择线GDSL、全局字线GWL1至GWLn和全局源极选择线GSSL分别联接到第二存储块BLK2的漏极选择线DSL_2、字线WL1_2至WLn_2和源极选择线SSL_2。第二块开关可由第二块字线BLKWL2控制。
此外，地址解码器120a包括第一漏极线选择晶体管DLST_1和第一源极线选择晶体管SLST_1，它们分别将第一存储块BLK1的漏极选择线DSL_1和源极选择线SSL_1联接到选择接地线SELGND。第一漏极线选择晶体管DLST_1和第一源极线选择晶体管SLST_1由第一选择晶体管接地线STGL1控制。此外，地址解码器120a包括第二漏极线选择晶体管DLST_2和第二源极线选择晶体管SLST_2，它们分别将第二存储块BLK2的漏极选择线DSL_2和源极选择线SSL_2联接到选择接地线SELGND。第二漏极线选择晶体管DLST_2和第二源极线选择晶体管SLST_2由第二选择晶体管接地线STGL2控制。
传送到第一块字线BLKWL1、第二块字线BLKWL2、第一选择晶体管接地线STGL1和第二选择晶体管接地线STGL2的信号可由控制逻辑140生成。
第一存储块BLK1和第二存储块BLK2可以是上面参照图1至图5描述的存储块。各个存储块包括分别联接到第一位线BL1至第m位线BLm的存储器串。第一存储块BLK1的存储器串和第二存储块BLK2的存储器串共同联接到公共源极线CSL。
下面，将描述第一存储块BLK1是作为编程目标的所选存储块，并且第二存储块BLK2是未选存储块的情况。除了图8所示的第一存储块和第二存储块之外，可存在多个未选存储块。
在对作为所选存储块的第一存储块BLK1执行的编程操作期间，导通电压可被施加到第一块字线BLKWL1以供应编程操作所需的各种控制电压。因此，第一块开关可导通，以使得全局漏极选择线GDSL、全局字线GWL1至GWLn和全局源极选择线GSSL可分别联接到第一存储块BLK1的漏极选择线DSL_1、字线WL1_1至WLn_1和源极选择线SSL_1。此外，作为未选存储块的第二存储块BLK2可被禁用。对于该操作，截止电压可被施加到第二块字线BLKWL2。因此，第二块开关截止，以使得第二存储块BLK2的漏极选择线DSL_2、字线WL1_2至WLn_2和源极选择线SSL_2可不分别联接到全局漏极选择线GDSL、全局字线GWL1至GWLn和全局源极选择线GSSL。
此外，在对作为所选存储块的第一存储块BLK1执行的编程操作期间，截止电压可被施加到第一选择晶体管接地线STGL1。因此，第一漏极线选择晶体管DLST_1和第一源极线选择晶体管SLST_1截止。因此，第一存储块BLK1的漏极选择线DSL_1和源极选择线SSL_1不联接到选择接地线。如上所述，漏极选择线DSL_1和源极选择线SSL_1分别联接到全局漏极选择线GDSL和全局源极选择线GSSL。
此外，在对作为所选存储块的第一存储块BLK1执行的编程操作期间，导通电压可被施加到第二选择晶体管接地线STGL2。因此，第二漏极线选择晶体管DLST_2和第二源极线选择晶体管SLST_2导通。因此，作为未选存储块的第二存储块BLK2的漏极选择线DSL_2和源极选择线SSL_2联接到选择接地线SELGND。
在编程操作或读操作期间，接地电压可被施加到选择接地线SELGND。此外，在擦除操作期间，选择接地线SELGND可浮置。将稍后参照图9描述用于控制选择接地线SELGND的电路。
如上所述，在对作为所选存储块的第一存储块BLK1执行的编程操作期间，接地电压通过选择接地线SELGND被施加到作为未选存储块的第二存储块BLK2的源极选择线SSL_2。这里，由于第二存储块BLK2的源极选择线SSL_2与公共源极线CSL之间的电容，可能不利于对公共源极线CSL进行预充电的操作。如上面参照图7所描述的，需要在编程操作期间对公共源极线CSL进行预充电，以防止在编程阶段期间从编程禁止存储器单元的升压的沟道区域到公共源极线CSL生成泄漏电流，然后升压电平降低的现象。然而，由于接地电压被施加到未选存储块的源极选择线SSL_2，未选存储块的源极选择线SSL_2与公共源极线CSL之间的电容分量可能干扰对公共源极线CSL进行预充电的操作。这可能是公共源极线的预充电所需的时间增加的原因。
以这种方式在未选存储块的源极选择线SSL_2与公共源极线CSL之间生成的电容分量将稍后参照图10详细描述。
图9是示出用于控制图8所示的选择接地线SELGND的电路的实施方式的电路图。
参照图9，选择接地线SELGND由第一控制晶体管CTRS1控制。当第一控制晶体管CTRS1导通时，接地电压被施加到选择接地线SELGND。当第一控制晶体管CTRS1截止时，选择接地线SELGND可浮置。
响应于第一门GATE1的输出而控制第一控制晶体管CTRS1。第一门GATE1可以是NAND门。第一控制信号CTR1和第二控制信号CTR2输入到第一门GATE1的输入端子。在第一控制信号CTR1和第二控制信号CTR2二者是具有逻辑值“1”的信号的情况下，第一控制晶体管CTRS1截止。在其它情况下，即，在第一控制信号CTR1和第二控制信号CTR2中的至少一个是具有逻辑值“0”的信号的情况下，第一控制晶体管CTRS1导通。
第一控制信号CTR1可以是当施加擦除脉冲时输出逻辑值“1”的信号。此外，第二控制信号CTR2可以是当选择包括对应存储块的平面时输出逻辑值“1”的信号。即，仅当对包括对应存储块的平面执行擦除操作时，选择接地线SELGND才可浮置。在其它情况下，即，当对包括对应存储块的平面执行编程操作或读操作时，电压“0V”被施加到选择接地线SELGND。另外，即使在选择另一平面的情况下，电压“0V”被施加到与对应平面有关的选择接地线SELGND。
在图9中，施加到第一门GATE1的输入端子的第一控制信号CTR和第二控制信号CTR2可由控制逻辑140生成。
图10是用于说明各条源极选择线与公共源极线之间的结电容的存储器串的截面图。参照图10，为了描述方便，仅示出包括在所选存储块中的第一串Str1和包括在未选存储块中的第二串Str2的截面图。图10所示的串Str1和Str2中的每一个可以是包括在图4所示的3D存储块BLKb中的串CS11’至CS1m’和CS21’至CS2m’中的任一个。
参照图10，用于配置第一串Str1和第二串Str2的沟道的柱形成在公共源极线CSL上，并且源极选择线SSL_1和SSL_2、字线WL1_1至WL8_1和WL1_2至WL8_2以及漏极选择线DSL_1和DSL_2围绕各个柱形成。在图10中，省略了电荷陷阱层、沟道层和形成在其间的绝缘层的例示。此外，在图10中，示出各个串联接到八条字线的实施方式。即，图10所示的各个串可包括八个存储器单元。然而，可以看出，本公开的实施方式不限于此，可实现包括各种数量的存储器单元的串。
参照图10，可以看出，源极线结SLJ1和SLJ2形成在第一串Str1和第二串Str2与公共源极线CSL之间的结附近。可在用于在公共源极线CSL与各个串之间形成柱的工艺中无意中形成源极线结SLJ1和SLJ2。
如上所述，在对所选存储块执行的编程操作期间，接地电压(即，0V的电压)可通过选择接地线SELGND施加到未选存储块的漏极选择线DSL_2和源极选择线SSL_2。当在接地电压被施加到未选存储块的源极选择线SSL_2的状态下对公共源极线CSL进行预充电时，公共源极线CSL的电压可缓慢增加，或者可在预充电中消耗不必要的电流。当预充电电压Vprc被施加到公共源极线CSL时，由于在未选存储块的源极选择线SSL_2与源极线结SLJ2之间形成的寄生电容PCAP，可消耗不必要的电流以增加公共源极线CSL的电压。
图11是示出根据本公开的实施方式的存储块与地址解码器之间的联接结构的电路图。
参照图11，示出第一存储块BLK1、第二存储块BLK2和地址解码器120b。在图11中，为了描述方便，仅示出两个存储块。图11的地址解码器120b可以是图1的地址解码器120的实施方式。地址解码器120a可包括第一块开关，第一块开关将全局漏极选择线GDSL、全局字线GWL1至GWLn以及第一全局源极选择线GSSL1和第二全局源极选择线GSSL2分别联接到第一存储块BLK1的漏极选择线DSL_1、字线WL1_1至WLn_1以及第一源极选择线SSL_1和第二源极选择线SSL2_1。第一块开关可由第一块字线BLKWL1控制。地址解码器120b还可包括第二块开关，第二块开关将全局漏极选择线GDSL、全局字线GWL1至GWLn以及第一全局源极选择线GSSL1和第二全局源极选择线GSSL2分别联接到第二存储块BLK2的漏极选择线DSL_2、字线WL1_2至WLn_2以及第一源极选择线SSL1_2和第二源极选择线SSL2_2。第二块开关可由第二块字线BLKWL2控制。
另外，地址解码器120b包括第一选择线控制开关SLCSW1，第一选择线控制开关SLCSW1将第一存储块BLK1的漏极选择线DSL_1、第一源极选择线SSL1_1和第二源极选择线SSL2_1联接到第一选择接地线SELGND1和第二选择接地线SELGND2。第一选择线控制开关SCLSW1包括第一源极线选择晶体管SLST1_1、第二源极线选择晶体管SLST2_1和漏极线选择晶体管DLST_1。在第一选择晶体管接地线STGL1的控制下，第一源极线选择晶体管SLST1_1将第一选择接地线SELGND1联接到第一存储块BLK1的第一源极选择线SSL1_1。在第一选择晶体管接地线STGL1的控制下，第二源极线选择晶体管SLST2_1将第二选择接地线SELGND2联接到第一存储块BLK1的第二源极选择线SSL2_1。在第一选择晶体管接地线STGL1的控制下，漏极线选择晶体管DLST_1将第二选择接地线SELGND2联接到第一存储块BLK1的漏极选择线DSL_1。
另外，地址解码器120b包括第二选择线控制开关SLCSW2，第二选择线控制开关SLCSW2将第二存储块BLK2的漏极选择线DSL_2、第一源极选择线SSL1_2和第二源极选择线SSL2_2联接到第一选择接地线SELGND1和第二选择接地线SELGND2。第二选择线控制开关SCLSW2包括第一源极线选择晶体管SLST1_2、第二源极线选择晶体管SLST2_2和漏极线选择晶体管DLST_2。在第二选择晶体管接地线STGL2的控制下，第一源极线选择晶体管SLST1_2将第一选择接地线SELGND1联接到第二存储块BLK2的第一源极选择线SSL1_2。在第二选择晶体管接地线STGL2的控制下，第二源极线选择晶体管SLST2_2将第二选择接地线SELGND2联接到第二存储块BLK2的第二源极选择线SSL2_2。在第二选择晶体管接地线STGL2的控制下，漏极线选择晶体管DLST_2将第二选择接地线SELGND2联接到第二存储块BLK2的漏极选择线DSL_2。
在对作为所选存储块的第一存储块BLK1执行的编程操作期间，导通电压可被施加到第一块字线BLKWL1以供应编程操作所需的各种控制电压。因此，第一块开关可导通，以使得全局漏极选择线GDSL、全局字线GWL1至GWLn以及第一全局源极选择线GSSL1和第二全局源极选择线GSSL2可分别联接到第一存储块BLK1的漏极选择线DSL_1、字线WL1_1至WLn_1以及第一源极选择线SSL1_1和第二源极选择线SSL2_1。此外，作为未选存储块的第二存储块BLK2可被禁用。对于该操作，截止电压可被施加到第二块字线BLKWL2。因此，第二块开关截止，以使得第二存储块BLK2的漏极选择线DSL_2、字线WL1_2至WLn_2以及第一源极选择线SSL1_2和第二源极选择线SSL2_2可不分别联接到全局漏极选择线GDSL、全局字线GWL1至GWLn以及第一全局源极选择线GSSL1和第二全局源极选择线GSSL2。
此外，在对作为所选存储块的第一存储块BLK1执行的编程操作期间，截止电压可被施加到第一选择晶体管接地线STGL1。因此，包括在第一选择线控制开关SLCSW1中的第一源极线选择晶体管SLST1_1、第二源极线选择晶体管SLST2_1和漏极线选择晶体管DLST_1截止。因此，第一存储块BLK1的第一源极选择线SSL_1不联接到第一选择接地线SELGND1。此外，第一存储块BLK1的第二源极选择线SSL2_1和漏极选择线DSL_1不联接到第二选择接地线SELGND2。
此外，在对作为所选存储块的第一存储块BLK1执行的编程操作期间，导通电压可被施加到第二选择晶体管接地线STGL2。因此，包括在第二选择线控制开关SLCSW2中的第一源极线选择晶体管SLST1_2、第二源极线选择晶体管SLST2_2和漏极线选择晶体管DLST_2导通。因此，作为未选存储块的第二存储块BLK2的第一源极选择线SSL1_2联接到第一选择接地线SELGND1。此外，第二存储块BLK2的第二源极选择线SSL2_2和漏极选择线DSL_2联接到第二选择接地线SELGND2。
在编程操作期间，第一选择接地线SELGND1可浮置，并且0V的接地电压可被施加到第二选择接地线SELGND2。随着第一选择接地线SELGGND1浮置，作为未选存储块的第二存储块BLK2的第一源极选择线SSL1_2也浮置。随着0V的接地电压被施加到第二选择接地线SELGND2，0V的接地电压被施加到第二存储块BLK2的第二源极选择线SSL2_2和漏极选择线DSL_2。
由于在所选存储器装置的编程操作期间未选存储块的第一源极选择线SSL1_2浮置，所以可执行公共源极线的预充电。详细地，由于在多个编程循环中的每一个中所包括的预充电阶段、编程阶段和验证阶段当中的预充电阶段中，未选存储块的第一源极选择线SSL1_2在编程操作期间浮置，所以未选存储块的第一源极选择线SSL1_2的源极线结与公共源极线之间的寄生电容的影响可最小化。
图12是用于说明根据图11的实施方式的各条源极选择线与公共源极线之间的结电容的存储器串的截面图。
参照图12，为了描述方便，仅示出包括在所选存储块中的第三串Str3和包括在未选存储块中的第四串Str4的截面图。图12所示的串Str3和Str4具有与图10所示的串Str1和Str2的结构相似的结构。然而，图12所示的串Str3和Str4中的每一个联接到两条源极选择线。
参照图12，用于配置第三串Str3和第四串Str4的沟道的柱形成在公共源极线CSL上，并且第一源极选择线SSL1_1和SSL1_2、第二源极选择线SSL2_1和SSL2_2、字线WL1_1至WL8_1和WL1_2至WL8_2以及漏极选择线DSL_1和DSL_2围绕各个柱形成。在图12中，省略了电荷陷阱层、沟道层和形成在其间的绝缘层的例示。此外，在图12中，示出各个串联接到八条字线的实施方式。
参照图12，可以看出，源极线结SLJ3和SLJ4形成在第三串Str3和第四串Str4与公共源极线CSL之间的结附近。可在用于在公共源极线CSL与各个串之间形成柱的工艺中无意中形成源极线结SLJ3和SLJ4。
如上所述，在对所选存储块执行的编程操作期间，接地电压(即，0V的电压)可通过第二选择接地线SELGND2施加到未选存储块的漏极选择线DSL_2和第二源极选择线SSL2_2。另外，未选存储块的第一源极选择线SSL1_2可与第一选择接地线SELGND1一起浮置。
因此，即使公共源极线CSL被预充电，由于寄生电容PCAP，未选存储块的第一源极选择线SSL1_2的电位也可增加。因此，由于第一源极选择线SSL1_2的影响而导致的预充电速度降低或消耗不必要的电流的现象可减轻。尽管在第二源极选择线SSL2_2与源极线结SLJ4之间也可形成寄生电容，但是第二源极选择线SSL2_2比第一源极选择线SSL1_2更远离源极线结SLJ4设置，因此寄生电容的影响不大。
因此，依据根据本公开的实施方式的半导体存储器装置，在对所选存储块执行的编程操作的公共源极线预充电阶段中，联接到未选存储块的多条源极选择线当中的与公共源极线相邻设置的源极选择线浮置。因此，未选存储块的源极选择线当中的与公共源极线相邻设置的源极选择线与源极线结之间的寄生电容的影响可最小化，因此平稳地执行对公共源极线进行预充电的操作。
在图11和图12所示的实施方式中，各个存储块被示出为联接到两条源极选择线。即，第一存储块BLK1和第二存储块BLK2中的每一个被示出为联接到第一源极选择线SSL1_1或SSL1_2和第二源极选择线SSL2_1或SSL2_2。然而，根据本公开的实施方式的半导体存储器装置不限于此，因此三条或更多条源极选择线可联接到各个存储块。在这种情况下，当公共源极线CSL被预充电时，联接到未选存储块的至少两条源极选择线可浮置。浮置的多条源极选择线可以是与公共源极线CSL相邻设置的源极选择线。此外，当公共源极线CSL被预充电时，0V的电压可被施加到与未选存储块联接的至少两条源极选择线。施加有0V电压的源极选择线可以是与存储器单元相邻设置的源极选择线。
图13A和图13B是示出用于控制图11所示的第一选择接地线SELGND1和第二选择接地线SELGND2的电路的实施方式的电路图。
参照图13A，第一选择接地线SELGND1由第二控制晶体管CTRS2控制。当第二控制晶体管CTRS2导通时，接地电压被施加到第一选择接地线SELGND1。当第二控制晶体管CTRS2截止时，第一选择接地线SELGND1浮置。
响应于第二门GATE2的输出控制第二控制晶体管CTRS2。第二门GATE2可以是NAND门。第三门GATE3的输出信号和第二控制信号CTR2被施加到第二门GATE2的输入端子。此外，第三门GATE3可以是OR门。第一控制信号CTR1和浮置控制信号CTRF可被施加到第三门GATE3的输入端子。
在第三门GATE3的输出信号和第二控制信号CTR2二者是具有逻辑值“1”的信号的情况下，第二控制晶体管CTRS2截止。在其它情况下，即，在第三门GATE3的输出信号和第二控制信号CTR2中的至少一个是具有逻辑值“0”的信号的情况下，第二控制晶体管CTRS2导通。
第一控制信号CTR1可以是当施加擦除脉冲时输出逻辑值“1”的信号。此外，浮置控制信号CTRF可以是在擦除操作以外的情况下输出逻辑值“1”以便于第一选择接地线SELGND1浮置的信号。此外，第二控制信号CTR2可以是当包括对应存储块的平面被选择时输出逻辑值“1”的信号。
即，在对包括对应存储块的平面执行的擦除操作期间，第一选择接地线SELGND1浮置。另外，即使在擦除操作以外的操作中浮置控制信号CTRF被启用为“1”时，第一选择接地线SELGND1可浮置。
参照图13B，第二选择接地线SELGND2由第三控制晶体管CTRS3控制。当第三控制晶体管CTRS3导通时，接地电压被施加到第二选择接地线SELGND2。当第三控制晶体管CTRS3截止时，第二选择接地线SELGND2浮置。由于图13B的电路被配置为与图9的电路基本上相同，所以将省略其重复的描述。
在对图11所示的第一存储块BLK1执行的编程操作期间，第一控制信号CTR1可指示逻辑值“0”，第二控制信号CTR2可指示逻辑值“1”，浮置控制信号CTRF可指示逻辑值“1”。在编程操作期间，第一选择接地线SELGND1浮置，并且0V的电压被传送到第二选择接地线SELGND2。因此，如图12所示，联接到未选存储块的串的第一源极选择线SSL1_2浮置。
因此，依据根据本公开的实施方式的半导体存储器装置，在对所选存储块执行的编程操作的公共源极线预充电阶段中，联接到未选存储块的多条源极选择线当中的与公共源极线相邻设置的源极选择线浮置。因此，未选存储块的源极选择线当中的与公共源极线相邻设置的源极选择线与源极线结之间的寄生电容的影响可最小化，因此平稳地执行对公共源极线进行预充电的操作。
图14是详细示出根据本公开的实施方式的编程操作的一部分的时序图。
参照图14，示出多个编程循环中的一些的验证阶段、预充电阶段和编程阶段。如上面参照图6所描述的，一个编程循环可包括预充电阶段、编程阶段和验证阶段。因此，在图14中可以看出，示出特定编程循环的验证阶段和下一编程循环的预充电阶段和编程阶段。在图14中，在编程操作期间，示出联接到所选存储块的字线WL的电压、公共源极线CSL的电压、浮置控制信号CTRF和未选存储块的第一源极选择线SSL1_2的电压。
在时间t6，验证阶段开始。尽管图14中未示出，可以看出，在时间t6之前已进行编程阶段。随着在时间t6开始验证阶段，验证电压Vvrf被施加到与所选存储块联接的多条字线当中的与编程目标存储器单元联接的字线(即，所选字线)。此外，验证通过电压Vpass1被施加到与所选存储块联接的字线当中的未选字线(所选字线以外的字线)。在验证电压Vvrf被施加到所选字线的状态下，读写电路130的页缓冲器PB1至PBm可通过经由位线BL1至BLm执行感测操作来确定编程目标存储器单元的阈值电压是否高于施加到所选字线的验证电压。此外，在验证阶段中，浮置控制信号CTRF可指示值“0”。此外，在验证阶段中，0V的接地电压可被施加到公共源极线。此外，在验证阶段中，0V的接地电压可被施加到未选存储块的第一源极选择线SSL1_2。此外，在验证阶段中，联接到未选存储块的第二源极选择线SSL2_2可接地。
在时间t7，验证阶段终止，并且下一编程循环的预充电阶段开始。在预充电阶段中，均衡电压Veql可被施加到与编程目标存储块联接的字线。通过将均衡电压Veql施加到与编程目标存储块联接的字线，可调节负升压的单元串的沟道电压。
根据本公开的实施方式，在预充电阶段中，浮置控制信号CTRF可在时间t7改变为值“1”。因此，通过图13A所示的电路，第一选择接地线SELGND1浮置。此外，在预充电阶段中，预充电电压Vprc可被施加到公共源极线CSL。由于第一选择接地线SELGND1浮置并且未选存储块的第一源极选择线SSL1_2也浮置，所以对公共源极线CSL进行预充电的操作可平稳地进行。
在时间t8，预充电阶段终止并且编程阶段开始。在编程阶段中，编程电压Vpgm可被施加到与编程目标存储块联接的多条字线当中的与编程目标存储器单元联接的字线，即，所选字线(Selected WL)。编程电压Vpgm可以是使联接到所选字线的存储器单元当中的编程目标存储器单元的阈值电压增加的电压。此外，编程通过电压Vpass2可被施加到多条字线当中的作为所选字线以外的字线的未选字线(Unselected WLs)。编程通过电压Vpass2可以是维持联接到未选字线(Unselected WLs)的存储器单元的阈值电压而不使阈值电压增加的电压。在实施方式中，如图14所示，编程通过电压Vpass2可在时间t8被施加到所有所选字线和未选字线，并且编程电压Vpgm可在时间t9被施加到所选字线。此外，在编程阶段中，联接到未选存储块的第一源极选择线SSL1_2可保持浮置。
在时间t10，编程阶段终止。因此，字线的电压可降低，并且公共源极线的电压也可降低。尽管图14中未示出，可以看出，将在时间t10之后执行验证阶段。
图15是示出根据本公开的实施方式的半导体存储器装置的操作方法的流程图。参照图15，半导体存储器装置的操作方法可包括：步骤S110，对公共源极线进行预充电；步骤S130，将编程电压施加到所选存储块的所选字线；以及步骤S150，将验证电压施加到所选存储块的所选字线。
参照图15以及图14，步骤S110对应于图14的预充电阶段，步骤S130对应于图14的编程阶段，步骤S150对应于图14的验证阶段。
因此，在步骤S110可以看出，在联接到未选存储块的第一源极选择线SSL1_2浮置的状态下，预充电电压Vprc被施加到公共源极线CSL。步骤S110的详细实施方式将在下面参照图16描述。
此外，在步骤S130，在编程电压Vpgm被施加到所选存储块的所选字线的同时，编程通过电压Vpass2被施加到未选字线。
在步骤S150，在验证电压Vvrf被施加到所选存储块的所选字线的同时，验证通过电压Vpass1被施加到未选字线。
图16是详细示出图15的步骤S110的流程图。
参照图16，图15所示的对公共源极线CSL进行预充电的步骤S110可包括：步骤S210，允许未选存储块的第一源极选择线SSL1_2浮置；步骤S230，将接地电压施加到未选存储块的第二源极选择线SSL2_2；以及步骤S250，将预充电电压Vprc施加到与所选存储块和未选存储块联接的公共源极线CSL。
在图16中，步骤S230被示出为在执行步骤S210之后执行。然而，该操作仅是示例，因此可在执行步骤S230之后执行步骤S210，或者步骤S210和S230可同时执行。
图17是示出包括图1的半导体存储器装置100的存储器系统1000的框图。
参照图17，存储器系统1000包括半导体存储器装置100和存储控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置。以下，将省略重复的说明。
存储控制器1100联接到主机Host和半导体存储器装置100。存储控制器1100可响应于来自主机Host的请求而访问半导体存储器装置100。例如，存储控制器1100可控制半导体存储器装置100的读操作、写操作、擦除操作和后台操作。存储控制器1100可在半导体存储器装置100和主机Host之间提供接口。存储控制器1100可运行固件以用于控制半导体存储器装置100。
存储控制器1100包括随机存取存储器(RAM)1110、处理器1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110用作处理器1120的工作存储器、半导体存储器装置100与主机之间的高速缓存存储器以及半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理器1120可控制存储控制器1100的总体操作。另外，存储控制器1100可在写操作期间暂时存储从主机Host提供的编程数据。
主机接口1130包括用于在主机Host与存储控制器1100之间执行数据交换的协议。在实施方式中，存储控制器1100可通过例如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和专用协议的各种接口协议中的至少一种来与主机Host通信。
存储器接口1140与半导体存储器装置100接口。例如，存储器接口1140可包括NAND接口或NOR接口。
纠错块1150可使用纠错码(ECC)来检测和纠正从半导体存储器装置1300接收的数据中的错误。在实施方式中，纠错块可作为存储控制器1100的元件来提供。
存储控制器1100和半导体存储器装置100可被集成到单个半导体装置中。在实施方式中，存储控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成存储卡。例如，存储控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)的存储卡。
存储控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD包括被配置为将数据存储在半导体存储器中的存储装置。当存储器系统1000用作SSD时，联接到存储器系统1000的主机Host的操作速度可显著改进。
在实施方式中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、三维(3D)电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种电子装置之一、用于形成计算机网络的各种电子装置之一、用于形成信息通信网络的各种电子装置之一、射频标识(RFID)装置或用于形成计算系统的各种元件之一的电子装置的各种元件之一来提供。
在实施方式中，半导体存储器装置100或存储器系统1000可被安装在各种类型的封装中。例如，半导体存储器装置100或存储器系统1000可按照诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)的类型来封装和安装。
图18是示出图17的存储器系统的应用示例的框图。
参照图18，存储器系统2000包括半导体存储器装置2100和存储控制器2200。半导体存储器装置2100可包括多个半导体存储器芯片。这些半导体存储器芯片可被分成多个组。
在图18中，示出多个组通过第一通道CH1至第k通道CHk与存储控制器2200通信。各个半导体存储器芯片可按照与参照图1描述的半导体存储器装置100相同的方式来配置和操作。
各个组可通过一个公共通道与存储控制器2200通信。存储控制器2200可具有与参照图17描述的存储控制器1100相同的配置，并且可通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图19是示出包括参照图18所示的存储器系统2000的计算系统3000的框图。
计算系统3000包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或者由CPU 3100处理的数据可被存储在存储器系统2000中。
在图19中，半导体存储器装置2100被示出为通过存储控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。这里，存储控制器2200的功能可由CPU 3100和RAM 3200执行。
在图19中，示出提供参照图18描述的存储器系统2000。然而，存储器系统2000可由参照图17描述的存储器系统1000代替。在实施方式中，计算系统3000可包括参照图17和图18描述的存储器系统1000和2000二者。
本公开可提供一种可改进编程速度的半导体存储器装置以及操作该半导体存储器装置的方法。
相关申请的交叉引用
本申请要求2020年2月21日提交于韩国知识产权局的韩国专利申请号10-2020-0021654的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储块；
外围电路，该外围电路被配置为对所述存储器单元阵列执行编程操作；以及
控制逻辑，该控制逻辑被配置为控制由所述外围电路执行的所述编程操作，
其中，所述多个存储块中的每一个存储块联接到与该存储块对应的漏极选择线、多条字线以及第一源极选择线和第二源极选择线，并且
其中，在对所述多个存储块当中的被选为编程目标的第一存储块执行的编程操作期间，所述控制逻辑控制所述外围电路以使得所述多个存储块当中的未被选为编程目标的第二存储块的第一源极选择线浮置。
2.根据权利要求1所述的半导体存储器装置，其中，
所述编程操作包括多个编程循环，各个编程循环包括预充电阶段、编程阶段和验证阶段，
所述第一存储块和所述第二存储块联接到公共源极线，
所述第一源极选择线被设置为比所述第二源极选择线更靠近所述公共源极线，并且
在所述预充电阶段中，所述控制逻辑控制所述外围电路以使得与所述第二存储块联接的所述第一源极选择线浮置并且接地电压被施加到与所述第二存储块联接的第二源极选择线。
3.根据权利要求2所述的半导体存储器装置，其中，在所述预充电阶段中，所述控制逻辑控制所述外围电路以使得所述接地电压被施加到与所述第二存储块联接的漏极选择线。
4.根据权利要求3所述的半导体存储器装置，其中，在所述预充电阶段中，所述控制逻辑控制所述外围电路以使得在与所述第二存储块联接的所述第一源极选择线浮置的状态下，预充电电压被施加到所述公共源极线。
5.根据权利要求2所述的半导体存储器装置，其中，所述外围电路包括：
第一选择线控制开关，该第一选择线控制开关被配置为将所述第一存储块的第一源极选择线选择性地联接到第一选择接地线并且将所述第一存储块的第二源极选择线和漏极选择线选择性地联接到第二选择接地线；以及
第二选择线控制开关，该第二选择线控制开关被配置为将所述第二存储块的所述第一源极选择线选择性地联接到所述第一选择接地线并且将所述第二存储块的所述第二源极选择线和漏极选择线选择性地联接到所述第二选择接地线。
6.根据权利要求5所述的半导体存储器装置，其中，
在对所述第一存储块执行的所述编程操作期间，所述第一选择线控制开关被停用，并且
在对所述第一存储块执行的所述编程操作期间，所述第二选择线控制开关被启用，然后被配置为将所述第二存储块的所述第一源极选择线电联接到所述第一选择接地线并且将所述第二存储块的所述第二源极选择线和所述漏极选择线电联接到所述第二选择接地线。
7.根据权利要求6所述的半导体存储器装置，其中，在对所述第一存储块执行的所述编程操作期间的所述预充电阶段中，所述第一选择接地线浮置。
8.根据权利要求6所述的半导体存储器装置，其中，在对所述第一存储块执行的所述编程操作期间的所述预充电阶段中，所述接地电压被施加到所述第二选择接地线。
9.根据权利要求1所述的半导体存储器装置，其中，所述多个存储块中的每一个还联接到第三源极选择线，并且所述第三源极选择线被插置在所述第一源极选择线和所述第二源极选择线之间。
10.根据权利要求9所述的半导体存储器装置，其中，在对所述多个存储块当中的被选为编程目标的所述第一存储块执行的所述编程操作期间，所述控制逻辑控制所述外围电路以使得所述多个存储块当中的未被选为编程目标的所述第二存储块的第三源极选择线浮置。
11.根据权利要求9所述的半导体存储器装置，其中，在对所述多个存储块当中的被选为编程目标的所述第一存储块执行的所述编程操作期间，所述控制逻辑控制所述外围电路以使得接地电压被施加到所述多个存储块当中的未被选为编程目标的所述第二存储块的第三源极选择线。
12.一种操作半导体存储器装置的方法，该半导体存储器装置对从多个存储块当中选择的存储块执行编程操作，其中，所述编程操作包括多个编程循环，各个编程循环包括：
对公共源极线进行预充电的预充电阶段；
对所选存储块进行编程的编程阶段；以及
验证所述所选存储块的验证阶段，
其中，对所述公共源极线进行预充电的所述预充电阶段包括允许与所述多个存储块当中的未选存储块联接的多条源极选择线当中的第一源极选择线浮置。
13.根据权利要求12所述的方法，其中，对所述公共源极线进行预充电的所述预充电阶段包括以下步骤：
允许所述未选存储块的所述第一源极选择线浮置；
将接地电压施加到与所述未选存储块联接的所述多条源极选择线当中的第二源极选择线；以及
将预充电电压施加到所述公共源极线。
14.根据权利要求13所述的方法，其中，所述第一源极选择线被设置为比所述第二源极选择线更靠近所述公共源极线。
15.根据权利要求13所述的方法，其中，将所述接地电压施加到所述第二源极选择线的步骤包括以下步骤：将所述接地电压施加到与所述未选存储块联接的漏极选择线。
16.根据权利要求12所述的方法，其中，对所述所选存储块进行编程的所述编程阶段包括以下步骤：
将编程通过电压施加到与所述所选存储块联接的多条字线；以及
将编程电压施加到从所述多条字线当中选择的字线。
17.根据权利要求16所述的方法，其中，对所述所选存储块进行编程的所述编程阶段包括允许与所述未选存储块联接的所述第一源极选择线保持浮置。
18.根据权利要求12所述的方法，其中，验证所述所选存储块的所述验证阶段包括以下步骤：
将接地电压施加到所述公共源极线；
将所述接地电压施加到与所述未选存储块联接的所述第一源极选择线；以及
将验证电压施加到从与所述所选存储块联接的多条字线当中选择的字线并且将验证通过电压施加到未选字线。
19.根据权利要求18所述的方法，其中，将所述接地电压施加到所述第一源极选择线的步骤包括以下步骤：将所述接地电压施加到与所述未选存储块联接的所述多条源极选择线当中的第二源极选择线。
20.根据权利要求12所述的方法，其中，对所述公共源极线进行预充电的所述预充电阶段包括将均衡电压施加到与所述所选存储块联接的多条字线。
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