KR20220162599A

KR20220162599A - 메모리 셀들의 프로그램 동작을 수행하는 메모리 장치

Info

Publication number: KR20220162599A
Application number: KR1020210169310A
Authority: KR
Inventors: 최혁준; 박희식; 정승근
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-06-01
Filing date: 2021-11-30
Publication date: 2022-12-08

Abstract

본 기술은 데이터가 저장되는 복수의 메모리 셀들; 복수의 프로그램 상태들로 상기 복수의 메모리 셀들을 프로그램하는 프로그램 동작 시, 상기 복수의 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하도록 구성된 전압 생성부; 상기 프로그램 동작이 수행되는 동안, 상기 워드 라인에 인가된 상기 프로그램 전압의 펄스 수에 따라 상기 복수의 메모리 셀들의 프로그램 속도를 판단하도록 구성된 셀 속도 판단부; 및 상기 셀 속도 판단부에서 판단된 상기 프로그램 속도에 따라, 나머지 프로그램 동작의 조건을 변경하도록 구성된 프로그램 관리부를 포함하는 메모리 장치를 포함한다.

Description

메모리 셀들의 프로그램 동작을 수행하는 메모리 장치{Memory device performing a program operation of memory cells}

본 발명은 메모리 셀들의 프로그램 동작을 수행하는 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 셀들의 프로그램 속도(speed)에 따라 프로그램 조건을 조절하는 메모리 장치에 관한 것이다.

메모리 시스템은 데이터를 저장하도록 구성된 메모리 장치와, 메모리 장치를 제어하도록 구성된 컨트롤러를 포함할 수 있다.

메모리 장치는 데이터가 저장되는 메모리 블록과, 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로들을 포함할 수 있다. 메모리 블록은 비트 라인들과 소스 라인 사이에 연결된 복수의 스트링들을 포함하고, 복수의 스트링들은 데이터를 저장할 수 있는 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 워드라인들과 비트라인들에 인가되는 전압들에 따라 프로그램, 리드 또는 소거될 수 있다.

메모리 장치는 데이터가 저장되는 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 이상적으로는 복수의 메모리 셀들의 전기적 특성이 서로 동일해야 하지만, 현실적으로는 제조 공정의 특성 상 복수의 메모리 셀들의 전기적 특성에 차이가 발생할 수 있다.

따라서, 프로그램 동작 시 복수의 메모리 셀들의 프로그램 속도에 차이가 발생할 수 있으며, 이러한 차이는 메모리 장치의 프로그램 동작의 신뢰도 저하의 원인이 될 수 있다.

본 발명의 실시예는 메모리 장치의 프로그램 동작 시 메모리 셀들의 문턱전압 분포 또는 동작 시간을 개선할 수 있는 메모리 장치를 제공한다.

본 발명의 실시 예에 따른 메모리 장치는, 데이터가 저장되는 복수의 메모리 셀들; 복수의 프로그램 상태들로 상기 복수의 메모리 셀들을 프로그램하는 프로그램 동작 시, 상기 복수의 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하도록 구성된 전압 생성부; 상기 프로그램 동작이 수행되는 동안, 상기 워드 라인에 인가된 상기 프로그램 전압의 펄스 수에 따라 상기 복수의 메모리 셀들의 프로그램 속도를 하도록 구성된 셀 속도 판단부; 및 상기 셀 속도 판단부에서 판단된 상기 프로그램 속도에 따라, 나머지 프로그램 동작의 조건을 변경하도록 구성된 프로그램 관리부를 포함한다.

본 발명의 실시 예에 따른 메모리 장치는, 선택된 페이지에 포함된 메모리 셀들; 상기 메모리 셀들이 서로 다른 목표 상태들로 프로그램되는 동안, 상기 메모리 셀들 중 선택된 메모리 셀들이 상기 목표 상태들 중에서 기준 상태로 프로그램될 때의 프로그램 속도를 판단하고, 판단된 상기 프로그램 속도에 따라 프로그램 동작의 조건을 변경하도록 구성된 컨트롤 로직 회로; 및 상기 컨트롤 로직 회로의 제어에 따라 나머지 프로그램 동작이 수행되도록 프로그램 전압을 출력하도록 구성되는 전압 생성부를 포함한다.

본 기술에 따르면, 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 메모리 블록을 설명하기 위한 도면이다.
도 5는 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.
도 6은 메모리 셀들의 프로그램 속도에 따른 문턱전압을 설명하기 위한 도면이다.
도 7은 메모리 셀들의 프로그램 속도에 따른 프로그램 루프를 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 프로그램 방법을 설명하기 위한 순서도이다.
도 9a 및 도 9b는 다양한 프로그램 동작을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시 예에 따른 컨트롤 로직 회로를 설명하기 위한 도면이다.
도 11a 내지 도 11c는 본 발명의 제1 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 12a 내지 도 12c는 본 발명의 제2 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 13a 내지 도 13c는 본 발명의 제3 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 14a 내지 도 14c는 본 발명의 제4 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 15a 내지 도 15c는 본 발명의 제5 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 16a 내지 도 16c는 본 발명의 제6 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 17 및 도 18은 본 발명의 제7 실시 예에 따른 프로그램 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 20은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.

도 1을 참조하면, 메모리 시스템(memory system; 1000)은 호스트(host; 2000)의 요청에 응답하여 데이터를 저장, 소거 또는 출력하도록 구성될 수 있다. 예를 들면, 메모리 시스템(1000)은 데이터를 저장할 수 있는 메모리 장치(memory device; 1100)와, 호스트(2000)와 메모리 장치(1100) 사이에서 통신할 수 있는 컨트롤러(controller; 1200)를 포함할 수 있다. 도 1에는 하나의 메모리 장치(1100)를 포함하는 메모리 시스템(1000)이 도시되었으나, 메모리 시스템(1000)에는 두 개 이상의 복수의 메모리 장치들이 포함될 수도 있다. 본 실시 예에서, 메모리 장치(1100)는 비휘발성 메모리 장치로 구성될 수 있다.

컨트롤러(1200)는 호스트(2000)의 요청(request)에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드(command)를 생성하고, 어드레스들을 맵핑할 수 있다. 컨트롤러(1200)는 호스트(2000)에서 사용되는 논리 어드레스(logical address)와 메모리 장치(1100)에서 사용되는 물리 어드레스(physical address)를 관리하도록 구성될 수 있다. 예를 들면, 프로그램 동작 시 컨트롤러(1200)는 호스트(2000)에서 사용되는 논리 어드레스와 메모리 장치(1100)에서 사용되는 물리 어드레스를 서로 맵핑하고, 커맨드, 맵핑된 물리 어드레스 및 데이터를 메모리 장치(1100)에게 출력할 수 있다.

메모리 장치(1100)는 컨트롤러(1200)로부터 출력된 커맨드 및 물리 어드레스에 따라 데이터를 저장하기 위한 프로그램 동작을 수행할 수 있다. 본 실시 예에 따른 메모리 장치(1100)는 컨트롤러(1200)로부터 프로그램을 위한 커맨드를 수신하면, 자체적으로 메모리 셀들의 속도에 따라 프로그램 조건을 변경하여 프로그램 동작을 수행하도록 구성될 수 있다. 예를 들면, 메모리 장치(1100)는 메모리 셀들의 프로그램 속도가 기준 속도보다 빠르다고 판단되면 프로그램 속도가 느려지도록 프로그램 조건을 변경하고, 메모리 셀들의 프로그램 속도가 기준 속도보다 느리다고 판단되면 프로그램 속도가 빨라지도록 프로그램 조건을 변경할 수 있다. 메모리 장치(1100)는 메모리 셀들의 프로그램 속도가 기준 속도라고 판단되면 프로그램 속도가 유지되도록 프로그램 조건을 유지할 수 있다.

도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로(peripheral circuit; 120~180)를 포함할 수 있다.

메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 복수의 메모리 셀들을 포함하며, 복수의 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.

주변 회로(120~180)는 로우 디코더(row decoder; 120), 전압 생성부(voltage generator; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150), 입출력 회로(input/output circuit; 160), 센싱 회로(sensing circuit; 170) 및 컨트롤 로직 회로(control logic circuit; 180)를 포함할 수 있다.

로우 디코더(120)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.

전압 생성부(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성하고 출력할 수 있다. 예를 들면, 전압 생성부(130)는 동작 코드(OPCD)에 응답하여 시작 프로그램 전압, 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 검증 전압 및 음전압 등을 생성하고 생성된 전압들을 선택적으로 출력할 수 있다. 또한, 전압 생성부(130)는 스텝 전압을 설정할 수 있으며, 프로그램 동작 시 프로그램 전압을 스텝 전압만큼 점진적으로 높일 수 있다. 스텝 전압은 메모리 셀들의 문턱전압을 높이기 위하여 프로그램 전압이 단계적으로 높아질 때, 이전 프로그램 전압과 다음 프로그램 전압의 전압 차이에 해당되는 전압일 수 있다. 또한, 전압 생성부(130)는 프로그램 전압에 마이너스 오프셋 전압(minus offset voltage) 또는 플러스 오프셋 전압(plus offset voltage)을 설정하고, 설정된 오프셋 전압에 따라 프로그램 전압의 레벨을 변경할 수 있다.

전압 생성부(130)는 동작 코드(OPCD)에 응답하여 시작 프로그램 전압의 레벨, 스텝 전압의 레벨 또는 프로그램 전압 활성 시간 등을 변경할 수 있다. 여기서, 프로그램 전압 활성 시간은 프로그램 전압이 선택된 워드라인에 인가되는 시간을 의미한다.

페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 페이지 버퍼들은 프로그램 동작에서 수행되는 검증(verify) 동작 시, 메모리 셀들의 문턱전압에 따라 가변되는 비트 라인들의 전압 또는 전류를 리드하고, 리드된 검증 데이터(VF)를 임시로 저장할 수 있다. 페이지 버퍼들은 임시로 저장된 검증 데이터(VF)를 센싱 회로(170)에게 전송할 수 있다.

컬럼 디코더(150)는 컬럼 어드레스(CADD)에 따라, 입출력 회로(160) 및 페이지 버퍼 그룹(140)을 연결하는 데이터 라인들(DL)을 통해 데이터를 전송할 수 있다.

입출력 회로(160)는 입출력 라인들(IO)을 통해 컨트롤러(도 1의 1200)에 연결될 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터를 입출력 할 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(IO)을 통해 컨트롤러(1200)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 컨트롤 로직 회로(180)에 전송할 수 있고, 입출력 라인들(IO)을 통해 컨트롤러(1200)로부터 수신된 데이터를 페이지 버퍼 그룹(140)으로 전송할 수 있다. 입출력 회로(160)는 페이지 버퍼 그룹(140)으로부터 수신된 데이터를 입출력 라인들(IO)을 통해 컨트롤러(1200)에게 출력할 수 있다.

센싱 회로(170)는 검증 데이터(VF)에 포함된 페일 비트(fail bit)의 개수가 허용 개수 이하면 패스 신호(PS)를 출력할 수 있고, 페일 비트(fail bit)의 개수가 허용 개수보다 많으면 페일 신호(FS)를 출력할 수 있다.

컨트롤 로직 회로(180)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 컨트롤 로직 회로(180)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다. 컨트롤 로직 회로(180)는 프로그램 동작 시, 센싱 회로(170)에서 출력된 패스 신호(PS) 또는 페일 신호(FS)에 따라 선택된 메모리 셀들 또는 선택된 페이지의 프로그램 완료 여부를 판단할 수 있고, 프로그램 동작이 완료될 때의 펄스 수에 따라 선택된 메모리 셀들 또는 선택된 페이지의 프로그램 속도를 판단할 수 있다. 또한, 컨트롤 로직 회로(180)는 펄스 수에 따라 다음 프로그램 동작의 조건을 조절할 수 있다. 이를 위해, 컨트롤 로직 회로(180)는 셀 속도 검출부(cell speed detector; 210) 및 프로그램 관리부(program manager; 220)를 포함할 수 있다.

셀 속도 검출부(210)는 페일 신호(FS)에 따라, 선택된 메모리 셀들 또는 선택된 페이지의 프로그램 동작에서 사용된 프로그램 전압의 개수 또는 프로그램 루프의 횟수를 카운트할 수 있다. 셀 속도 검출부(210)는 패스 신호(PS)에 따라 최종 펄스 수를 기준 펄스 수와 비교하고, 비교 결과에 따라 판단 결과를 출력하도록 구성될 수 있다. 예를 들면, 판단 결과에는 노말(normal), 패스트(fast) 또는 슬로우(slow)에 대한 정보가 포함될 수 있다. 예를 들면, 셀 속도 검출부(210)에는 기준 속도에 대응하는 기준 펄스 수가 저장될 수 있다. 셀 속도 검출부(210)는 펄스 수를 기준 펄스 수와 비교하여 판단 결과를 출력할 수 있다. 판단 결과는 선택된 메모리 셀들 또는 선택된 페이지에 대한 노말, 패스트 또는 슬로우 정보가 포함될 수 있다.

프로그램 관리부(220)는 셀 속도 검출부(210)에서 출력된 판단 결과에 따라 동작 코드(OPCD)를 생성하고, 다음 프로그램을 위한 동작 코드(OPCD)를 출력하도록 구성될 수 있다. 예를 들면, 프로그램 관리부(220)는 셀 속도 검출부(210)에서 출력된 판단 결과에 따라 시작 프로그램 전압의 레벨, 스텝 전압의 레벨 또는 프로그램 전압 활성 시간을 변경하기 위한 동작 크드(OPCD)를 생성 및 출력할 수 있다. 즉, 프로그램 관리부(220)는 시작 프로그램 전압의 레벨, 스텝 전압의 레벨 및 프로그램 전압 활성 시간 중에서 선택된 적어도 하나 이상의 조건을 변경하기 위한 동작 코드(OPCD)를 생성 및 출력할 수 있다.

도 3은 메모리 셀 어레이를 설명하기 위한 도면이다.

도 3을 참조하면, 메모리 셀 어레이(110)는 싱글 플래인(single plane) 또는 멀티 플래인(multi plane)으로 구성될 수 있다. 싱글 플래인은 메모리 셀 어레이(110)에 하나의 플래인만 포함된 구성을 의미하고, 멀티 플래인은 메모리 셀 어레이(110)에 복수의 플래인들이 포함된 구성을 의미한다. 도 3에는 멀티 플래인으로 구성된 메모리 셀 어레이(110)가 도시된다. 예를 들면, 메모리 셀 어레이(110)에 제1 내지 제4 플래인들(PL1~PL4)이 포함될 수 있다. 제1 내지 제4 플래인들(PL1~PL4)은 서로 다른 로우 디코더들과 서로 다른 페이지 버퍼 그룹들이 연결된 메모리 영역으로 정의될 수 있다. 제1 내지 제4 플래인들(PL1~PL4) 각각은 제1 내지 제i 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 서로 다른 플래인들에 포함된 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 서로 다른 로우 디코더들과 서로 다른 페이지 버퍼 그룹들에 연결될 수 있고, 동일한 플래인에 포함된 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 동일한 로우 디코더와 동일한 페이지 버퍼 그룹에 연결될 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 서로 동일한 구조로 구성될 수 있다.

도 4는 메모리 블록을 설명하기 위한 도면이다.

도 4를 참조하면, 도 3에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중 어느 하나의 메모리 블록(BLKi)이 실시 예로써 도시된다.

메모리 블록(BLKi)은 제1 내지 제m 비트 라인들(BL1~BLm; m은 양의 정수)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 제1 내지 제m 비트 라인들(BL1~BLm) 사이에서 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.

도 4에 도시된 메모리 블록(BLKi)은 메모리 블록의 구성을 설명하기 위한 도면이므로, 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(C1~Cn) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 도 4에 도시된 개수로 제한되지 않는다.

서로 다른 스트링들(ST)에 연결된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제n 메모리 셀들(C1~Cn) 각각의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있다.

동일한 워드 라인에 연결되고 서로 다른 스트링들(ST)에 포함된 메모리 셀들의 그룹은 하나의 페이지(PG)를 구성할 수 있다. 프로그램 동작은 페이지(PG) 단위로 수행될 수 있다.

메모리 블록(BLKi)에 포함된 메모리 셀들은 프로그램 방식에 따라 다양하게 프로그램될 수 있다. 예를 들면, 프로그램 동작은 SLC(single level cell), MLC(multi level cell), TLC(triple level cell) 또는 QLC(quadruple level cell) 방식으로 수행될 수 있다. SLC 방식은 하나의 메모리 셀에 1 비트의 데이터가 저장되는 방식이다. MLC 방식은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 방식이다. TLC 방식은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 방식이다. QLC 방식은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 방식이다. 이 외에도 하나의 메모리 셀에 5 이상 비트 이상의 데이터가 저장될 수도 있다. 이 중에서 TLC 방식으로 프로그램된 메모리 셀들의 문턱전압 분포를 예를 들어 설명하면 다음과 같다.

도 5는 메모리 셀들의 문턱전압 분포를 설명하기 위한 도면이다.

도 5를 참조하면, TLC 방식의 프로그램 동작에서, 메모리 셀들은 문턱전압에 따라 소거 상태(ER)와 제1 내지 제7 프로그램 상태들(P1~P7)로 구분될 수 있다. 본 실시 예에 따른 프로그램 동작에서, 제1 내지 제7 프로그램 상태들(P1~P7) 중에서 선택된 어느 하나의 프로그램 상태가 기준 상태로 설정되고, 기준 상태로 프로그램되는 메모리 셀들의 속도에 따라 후속 프로그램 동작의 조건이 조절될 수 있다. 예를 들면, 기준 상태는 제1 내지 제7 프로그램 상태들(P1~P7) 중에서 어느 하나의 상태로 설정될 수 있으나, 가장 낮거나 가장 높은 상태를 제외한 상태들 중에서 설정되는 것이 바람직하다. 그 이유는, 문턱전압이 가장 낮은 제1 프로그램 상태(P1)에서는 패스트 셀(fast cell)과 슬로우 셀(slow cell)이 명확하게 구분되기 어려울 수 있고, 문턱전압이 가장 높은 제7 프로그램 상태(P7)는 선택된 페이지의 프로그램 동작이 종료되는 구간이기 때문이다. 따라서, 본 실시 예는 제1 내지 제7 프로그램 상태들(P1~P7) 중에서 중간 프로그램 상태 또는 중간보다 낮은 프로그램 상태들 중에서 가장 낮은 제1 프로그램 상태(P1)를 제외한 나머지 프로그램 상태들 중에서 선택되는 것이 바람직하다. 예들 들면, 제3 프로그램 상태(P3)가 기준 상태로 설정될 수 있다. 이 경우, 제1 내지 제3 프로그램 상태들(P1~P3)에 대응되는 프로그램 동작은 초기 프로그램 조건에 따라 수행될 수 있고, 제4 내지 제7 프로그램 상태들(P4~P7)에 대응되는 프로그램 동작은 변경된 프로그램 조건에 따라 수행될 수 있다.

상술한 메모리 셀들의 프로그램 속도를 구체적으로 설명하면 다음과 같다.

도 6은 메모리 셀들의 프로그램 속도에 따른 문턱전압을 설명하기 위한 도면이다.

도 6을 참조하면, 메모리 셀들의 문턱전압은 메모리 셀들의 전기적 특성에 따라 동일한 프로그램 전압에 의해서 서로 다른 레벨로 높아질 수 있다. 예를 들면, 프로그램 속도가 서로 다른 메모리 셀들의 게이트들에 동일한 레벨을 가지는 프로그램 전압이 동일한 시간 동안 인가된 경우, 슬로우 셀들(SC)의 문턱전압은 제1 구역(Rs)까지 높아질 수 있고, 노말 셀들(NC)의 문턱전압은 제1 구역(Rs)보다 높은 제2 구역(Rn)까지 높아질 수 있으며, 패스트 셀들(FC)의 문턱전압은 제2 구역(Rn)보다 높은 제3 구역(Rf)까지 높아질 수 있다.

제1 전압(V1)이 목표전압이라고 가정하면, 프로그램 속도가 서로 다른 메모리 셀들은 문턱전압이 제1 전압(V1)에 도달하기까지 사용된 프로그램 전압의 개수 또는 프로그램 루프의 횟수에 따라 판단될 수 있다. 예를 들면, 슬로우 셀들(SC)의 문턱전압이 제1 전압(V1)까지 높아지려면 노말 셀들(NC)의 프로그램 동작이 완료되는 데 사용된 프로그램 전압의 개수보다 많은 프로그램 전압들이 필요하다. 패스트 셀들(FC)은 노말 셀들(NC)의 프로그램 동작이 완료되는 데 사용된 프로그램 전압의 개수보다 적은 프로그램 전압들이 사용될 수 있다.

즉, 본 실시 예에서는 메모리 셀들의 프로그램 동작이 완료되기까지 사용된 프로그램 전압의 개수에 따라 메모리 셀들의 속도가 판단될 수 있다.

도 7은 메모리 셀들의 프로그램 속도에 따른 프로그램 루프를 설명하기 위한 도면이다.

도 7을 참조하면, 노말 페이지(nPG)에 포함된 메모리 셀들 중 기준 상태로 프로그램되기까지 사용된 프로그램 전압(Vpgm)의 개수를 기준 펄스 수(REFc)라고 정의한다. 즉, 본 실시 예에서, 선택된 메모리 셀들이 기준 상태로 프로그램되는 데 사용된 프로그램 전압(Vpgm)의 개수를 펄스 수(C#)라 정의하고, 노말 페이지(nPG)의 펄스 수(C#)를 기준 펄스 수(REFc)로 정의한다. 또는, 펄스 수(C#)는 선택된 메모리 셀들이 기준 상태로 프로그램되기까지 수행된 프로그램 루프(loop)의 횟수일 수도 있다. 도면에는 도시되지 아니하였으나, 프로그램 전압(Vpgm)을 사용한 프로그램 구간 이후에는 검증 전압을 사용한 검증 동작이 수행될 수 있다.

노말 페이지(nPG)에서 선택된 메모리 셀들이 기준 상태로 프로그램되는 동안 사용된 프로그램 전압의 펄스 수(C#)가 5라고 가정하면, 기준 펄스 수(REFc)는 5가 된다. 슬로우 페이지(sPG)의 프로그램 동작은 노말 페이지(nPG)보다 오래 걸리므로 펄스 수(C#)는 5보다 클 것이고, 패스트 페이지(fPG)의 프로그램 동작은 노말 페이지(nPG)보다 짧게 걸리므로 펄스 수(C#)는 5보다 작을 것이다.

본 실시 예에서는 상술한 카운트 값(C#)에 따라 슬로우 페이지(sPG), 노말 페이지(nPG) 및 패스트 페이지(fPG)를 구분하고, 각 페이지의 프로그램 속도에 따라 프로그램 동작 조건이 조절될 수 있다.

도 8은 본 발명의 실시 예에 따른 프로그램 방법을 설명하기 위한 순서도이다.

도 8을 참조하면, 본 실시 예에 따른 프로그램 동작은 제1 선택된 메모리 셀들(1Ssel_Cells)의 프로그램 동작에 사용된 프로그램 전압의 펄스 수에 따라 제2 선택된 메모리 셀들(2Sel_Cells)의 프로그램 조건이 조절되고, 조절된 프로그램 조건에 따라 제2 선택된 메모리 셀들(2Sel_Cells)의 프로그램 동작이 수행될 수 있다. 본 실시 예에 따른 프로그램 동작을 설명하면 다음과 같다.

제1 선택된 메모리 셀들(1Sel_Cells)에 대한 프로그램 동작이 수행될 수 있다(단계 S91). 제1 선택된 메모리 셀들(1Sel_Cells)에 대한 프로그램 동작은 메모리 장치에 설정된 초기 프로그램 조건에 따라 수행될 수 있다. 단계 S91에서, 프로그램 동작은 프로그램 전압이 점진적으로 높아지는 ISPP(incremental step pulse program) 방식으로 수행될 수 있다. 단계 S91에서, 제1 선택된 메모리 셀들(1Sel_Cells)의 문턱전압이 목표전압까지 모두 높아지면 단계 S92가 수행될 수 있다.

단계 S92에서, 제1 선택된 메모리 셀들(1Sel_Cells)의 프로그램 속도가 체크될 수 있다. 예를 들면, 제1 선택된 메모리 셀들(1Sel_Cells)의 프로그램 속도는 제1 선택된 메모리 셀들(1Sel_Cells)의 펄스 수에 따라 판단될 수 있다. 예를 들면, 제1 선택된 메모리 셀들(1Sel_Cells)의 문턱전압이 목표전압까지 모두 높아지는 동안 사용된 프로그램 전압의 펄스 수가 기준 펄스 수와 동일하면, 컨트롤 로직 회로(도 2의 180)는 제1 선택된 메모리 셀들(1Sel_Cells)을 노말(normal) 셀들로 판단할 수 있고, 펄스 수가 기준 펄스 수보다 작으면 컨트롤 로직 회로(180)는 제1 선택된 메모리 셀들(1Sel_Cells)을 패스트(fast) 셀들로 판단할 수 있으며, 펄스 수가 기준 펄스 수보다 크면 컨트롤 로직 회로(180)는 제1 선택된 메모리 셀들(1Sel_Cells)을 슬로우(slow) 셀들로 판단할 수 있다.

단계 S92의 체크 결과, 제1 선택된 메모리 셀들(1Sel_Cells)이 노말 셀들로 판단되면, 컨트롤 로직 회로(180)는 프로그램 조건을 이전과 동일하게 유지할 수 있다(S93). 예를 들면, 컨트롤 로직 회로(180)는 이전 동작에서 설정된 초기 프로그램 조건을 유지할 수 있다.

단계 S92의 체크 결과, 제1 선택된 메모리 셀들(1Sel_Cells)이 패스트 셀들로 판단되면, 컨트롤 로직 회로(180)는 프로그램 속도를 이전보다 낮추기 위하여 프로그램 조건을 저하시킬 수 있다(S94). 예를 들면, 컨트롤 로직 회로(180)는 이전 동작에서 설정된 초기 프로그램 조건 중에서 프로그램 전압의 레벨을 낮추거나, 스텝 전압의 레벨을 낮추거나, 프로그램 전압 활성 시간을 감소시키거나, 프로그램 전압에 마이너스 오프셋(minus offset)을 적용시킬 수 있다.

단계 S92의 체크 결과, 제1 선택된 메모리 셀들(1Sel_Cells)이 슬로우 셀들로 판단되면, 컨트롤 로직 회로(180)는 프로그램 속도를 이전보다 빠르게 하기 위하여 프로그램 조건을 높일 수 있다(S95). 예를 들면, 컨트롤 로직 회로(180)는 이전 동작에서 설정된 초기 프로그램 조건 중에서 프로그램 전압의 레벨을 높이거나, 스텝 전압의 레벨을 높이거나, 프로그램 전압 활성 시간을 증가시키거나, 프로그램 전압에 플러스 오프셋(plus offset)을 적용시킬 수 있다. 이어서, 단계 S93 내지 S95 중에서 어느 하나의 단계에서 설정된 조건에 따라 제2 선택된 메모리 셀들(2Sel_Cells)의 프로그램 동작이 수행될 수 있다(S96).

제1 및 제2 선택된 메모리 셀들(1Sel_Cells, 2Sel_Cells)은 프로그램 동작에 따라 변경될 수 있다. 예를 들면, 프로그램 동작은 소거 상태인 메모리 셀들의 문턱전압을 순차적 또는 비순차적으로 높이는 방식으로 수행될 수 있다.

도 9a 및 도 9b는 다양한 프로그램 동작을 설명하기 위한 도면들이다.

도 9a를 참조하면, 프로그램 동작은 메모리 셀들의 문턱전압을 순차적으로 높이는 방식으로 수행될 수 있다. 하나의 메모리 셀에 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell; TLC) 방식의 프로그램 동작을 예를 들어 설명하면 다음과 같다.

도 9a에 도시된 프로그램 동작은 소거 상태(ER)인 메모리 셀들이 제1 내지 제7 프로그램 상태들(P1~P7)로 순차적으로 프로그램되는 방식으로 수행될 수 있다. 이러한 방식에서는 메모리 셀들의 문턱전압이 순차적으로 높아지기 때문에, 제1 및 제2 선택된 메모리 셀들(1Sel_Cells, 2Sel_Cells)도 목표 프로그램 상태에 따라 순차적으로 선택될 수 있다. 예를 들면, 제1 선택된 메모리 셀들(1Sel_Cells)은 목표 프로그램 상태가 제1 내지 제3 프로그램 상태들(PV1~PV3)인 메모리 셀들로 설정될 수 있고, 제2 선택된 메모리 셀들(2Sel_Cells)은 목표 프로그램 상태가 나머지 제4 내지 제7 프로그램 상태들(PV4~PV7)인 메모리 셀들로 설정될 수 있다. 도 9a에 도시된 실시 예에서는 제3 프로그램 상태(PV3)가 제1 및 제2 선택된 메모리 셀들(1Sel_Cells, 2Sel_Cells)을 구분하는 기준 상태(REFs)로 설정되지만, 제1 및 제2 선택된 메모리 셀들(1Sel_Cells, 2Sel_Cells)을 구분하는 기준 상태(REFs)는 제3 프로그램 상태(PV3) 외에도 제1 및 제7 프로그램 상태들(PV1, PV7) 사이의 프로그램 상태들 중 어느 하나의 상태로 설정될 수 있다. 제1 내지 제3 프로그램 상태들(PV1~PV3)에 대한 프로그램 동작이 수행되면, 제1 내지 제3 프로그램 상태들(PV1~PV3)로 프로그램된 메모리 셀들의 프로그램 속도에 따라 나머지 제4 내지 제7 프로그램 상태들(PV4~PV7)에 대한 프로그램 동작 조건이 유지 또는 변경될 수 있다.

도 9b를 참조하면, 프로그램 동작은 메모리 셀들의 문턱전압을 비순차적으로 높이는 방식으로 수행될 수 있다. 예를 들면, 소거 상태(ER)인 메모리 셀들 중 목표 프로그램 상태가 제1 내지 제7 프로그램 상태들(PV1~PV7)인 메모리 셀들이 제1 프로그램 상태(PV1)로 프로그램될 수 있다. 이어서, 제1 프로그램 상태(PV1)로 프로그램된 메모리 셀들의 일부가 제3 또는 제5 프로그램 상태(PV3 또는 PV5)로 프로그램될 수 있다. 즉, 제1 프로그램 상태(PV1)로 프로그램된 메모리 셀들 중에서 일부 메모리 셀들은 제3 프로그램 상태(PV3)로 프로그램될 수 있고, 다른 일부 메모리 셀들은 제5 프로그램 상태(PV5)로 프로그램될 수 있다. 목표 프로그램 상태가 제1, 제3 및 제5 프로그램 상태들(PV1, PV3, PV5)인 메모리 셀들이 제1 선택된 메모리 셀들(1Sel_Celss)로 설정되면, 목표 프로그램 상태가 나머지 제2, 제4, 제6 및 제7 프로그램 상태들(PV2, PV4, PV6 및 PV7)인 메모리 셀들이 제2 선택된 메모리 셀들(2Sel_Celss)로 설정될 수 있다. 따라서, 제1, 제3 및 제5 프로그램 상태들(PV1, PV3, PV5)에 대한 프로그램 동작이 수행되면, 제1, 제3 및 제5 프로그램 상태들(PV1, PV3, PV5)로 프로그램된 제1 선택된 메모리 셀들(1Sel_Cells)의 프로그램 속도에 따라, 나머지 제2, 제4, 제6 및 제7 프로그램 상태들(PV2, PV4, PV6 및 PV7)에 대한 프로그램 동작 조건이 유지 또는 변경될 수 있다.

도 10은 본 발명의 실시 예에 따른 컨트롤 로직 회로를 설명하기 위한 도면이다.

도 10을 참조하면, 컨트롤 로직 회로(180)는 셀 속도 검출부(210) 및 프로그램 관리부(220)를 포함할 수 있다.

셀 속도 검출부(210)는 기준 펄스 수를 저장할 수 있으며, 페일 신호(FS)에 따라 펄스 수를 1씩 증가시킬 수 있다. 셀 속도 검출부(210)는 패스 신호(PS)가 입력될 때의 펄스 수를 기준 펄스 수와 비교하고, 비교 결과에 따라 메모리 셀들의 속도를 판단할 수 있다. 예를 들면, 셀 속도 검출부(210)는 최종적으로 결정된 펄스 수가 기준 펄스 수보다 작으면 패스트 정보를 포함하는 판단 결과(RES_DT)를 출력할 수 있다. 셀 속도 검출부(210)는 최종적으로 결정된 펄스 수가 기준 펄스 수와 동일하면 노말 정보를 포함하는 판단 결과(RES_DT)를 출력할 수 있다. 셀 속도 검출부(210)는 최종적으로 결정된 펄스 수가 기준 펄스 수보다 크면 슬로우 정보를 포함하는 판단 결과(RES_DT)를 출력할 수 있다.

프로그램 관리부(220)는 셀 속도 검출부(210)에서 출력된 판단 결과(RES_DT)에 따라 다음 프로그램 동작의 조건을 변경하고, 변경된 조건이 적용된 동작 코드(OPCD)를 출력할 수 있다. 예를 들면, 프로그램 관리부(220)는 판단 결과(RES_DT)에 따라 스텝 전압(Vstep)의 레벨, 프로그램 전압(Vpgm)의 레벨 및 프로그램 전압 활성 시간(Vpgm active time) 중에서 선택된 적어도 하나 이상의 조건을 변경하기 위한 동작 코드(OPCD)를 생성 및 출력할 수 있다. 예를 들면, 프로그램 관리부(220)는 판단 결과(RES_DT)가 노말(normal)이면, 스텝 전압(Vstep)의 레벨, 프로그램 전압(Vpgm)의 레벨 및 프로그램 전압 활성 시간(Vpgm active time)이 초기 설정 값으로 유지되도록 동작 코드(OPCD)를 생성 및 출력할 수 있다. 프로그램 관리부(220)는 판단 결과(RES_DT)가 패스트(fast)이면, 스텝 전압(Vstep)의 레벨, 프로그램 전압(Vpgm)의 레벨 및 프로그램 전압 활성 시간(Vpgm active time)이 초기 설정 값보다 낮아지도록 동작 코드(OPCD)를 변경 및 출력할 수 있다. 프로그램 관리부(220)는 판단 결과(RES_DT)가 슬로우(slow)이면, 스텝 전압(Vstep)의 레벨, 프로그램 전압(Vpgm)의 레벨 및 프로그램 전압 활성 시간(Vpgm active time)이 초기 설정 값보다 높아지도록 동작 코드(OPCD)를 변경 및 출력할 수 있다.

도 11a 내지 도 11c는 본 발명의 제1 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.

도 11a를 참조하면, 기준 상태로 프로그램될 선택된 메모리 셀들의 프로그램 동작이 제3 프로그램 전압(3Vpgm)을 사용한 프로그램 동작에 의해 완료되면, 메모리 장치는 선택된 메모리 셀들의 프로그램 동작 시 사용된 프로그램 전압의 펄스 수(C#)를 기준 펄스 수(REFc)와 비교하여 프로그램 속도를 판단할 수 있다. 여기서 제3 프로그램 전압(3Vpgm)은 본 발명의 이해를 돕기 위한 실시 예로써, 전체 프로그램 상태들 중에서 선택된 기준 상태 및 메모리 셀들의 프로그램 속도에 따라 변경될 수 있다.

예를 들면, 제1 내지 제3 프로그램 전압들(1~3Vpgm)이 스텝 전압(Vstep)만큼 점진적으로 증가한다고 가정한다. 메모리 셀들이 기준 상태로 프로그램되는 동안 프로그램 동작에 사용된 프로그램 전압의 펄스 수(C#)가 기준 펄스 수(REFc)와 동일하면(C#=REFc), 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 노말 페이지(nPG)로 판단할 수 있다. 이 경우, 컨트롤 로직 회로(180)는 나머지 프로그램 동작의 조건을 이전 프로그램 동작의 조건과 동일하게 유지시킬 수 있다. 예를 들면, 컨트롤 로직 회로(180)는 제3 프로그램 전압(3Vpgm) 이후에 사용되는 나머지 제4 내지 제8 프로그램 전압들(4Vpgm~8Vpgm)이 스텝 전압(Vstep) 만큼씩 점진적으로 높아지도록 프로그램 조건을 초기 프로그램 조건과 동일하게 유지할 수 있다.

도 11b를 참조하면, 선택된 메모리 셀들이 기준 상태로 프로그램될 때 제2 프로그램 전압(2Vpgm)이 사용된 경우, 펄스 수(C#)가 기준 펄스 수(REFc)보다 작으므로(C#<REFc), 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 패스트 페이지(fPG)로 판단할 수 있다. 이 경우, 컨트롤 로직 회로(180)는 나머지 프로그램 상태들에 대한 프로그램 동작에 제1 마이너스 오프셋(-f1)을 적용할 수 있다. 즉, 나머지 프로그램 동작에서 사용될 제3 내지 제8 프로그램 전압들(3Vpgm~8Vpgm)에 제1 마이너스 오프셋(-f1)을 적용하여 프로그램 전압을 낮춤으로써, 패스트 셀들의 프로그램 동작 속도를 늦출 수 있다. 제1 마이너스 오프셋(-f1)의 레벨은 카운트된 펄스 수(C#)에 따라 변경될 수 있다. 예를 들면, 펄스 수(C#)와 기준 펄스 수(REFc) 간 차이가 증가할수록 제1 마이너스 오프셋(-f1)의 레벨도 증가할 수 있다.

도 11c를 참조하면, 선택된 메모리 셀들이 기준 상태로 프로그램될 때 제4 프로그램 전압(4Vpgm)이 사용된 경우, 펄스 수(C#)가 기준 펄스 수(REFc)보다 크므로(C#>REFc), 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 슬로우 페이지(sPG)로 판단할 수 있다. 이 경우, 컨트롤 로직 회로(180)는 나머지 프로그램 상태들에 대한 프로그램 동작에 제1 플러스 오프셋(+f1)을 적용할 수 있다. 즉, 나머지 프로그램 동작에서 사용될 제5 내지 제8 프로그램 전압들(5Vpgm~8Vpgm)에 제1 플러그 오프셋(+f1)을 적용하여 프로그램 전압을 높임으로써, 슬로우 셀들의 프로그램 동작 속도를 높일 수 있다. 제1 플러스 오프셋(+f1)의 레벨은 카운트된 펄스 수(C#)에 따라 변경될 수 있다. 예를 들면, 펄스 수(C#)와 기준 펄스 수(REFc) 간 차이가 증가할수록 제1 플러스 오프셋(+f1)의 레벨도 증가할 수 있다.

도 12a 내지 도 12c는 본 발명의 제2 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.

도 12a를 참조하면, 기준 상태로 프로그램될 선택된 메모리 셀들의 프로그램 동작이 제3 프로그램 전압(3Vpgm)을 사용한 프로그램 동작에서 완료되면, 메모리 장치는 선택된 메모리 셀들의 프로그램 동작에서 사용된 펄스 수(C#)를 기준 펄스 수(REFc)와 비교하여 프로그램 속도를 판단할 수 있다. 여기서 제3 프로그램 전압(3Vpgm)은 기준 상태로 프로그램된 프로그램 동작에서 사용된 전압으로써, 전체 프로그램 상태들 중에서 선택된 기준 상태 및 메모리 셀들의 프로그램 속도에 따라 변경될 수 있다.

제1 내지 제3 프로그램 전압들(1~3Vpgm)의 프로그램 전압 활성 시간이 제1 시간(1T)이라고 가정한다. 여기서, 프로그램 전압 활성 시간은 선택된 워드라인에 프로그램 전압이 인가되고 있는 시간을 의미한다. 기준 상태에 대한 프로그램 동작이 완료된 시점에서 카운트된 프로그램 전압의 펄스 수(C#)가 기준 펄스 수(REFc)와 동일하면(C#=REFc), 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 노말 페이지(nPG)로 판단할 수 있다. 이 경우, 컨트롤 로직 회로(180)는 나머지 프로그램 동작에 사용되는 제4 내지 제8 프로그램 전압들(4Vpgm~8Vpgm)의 프로그램 활성 시간을 제1 내지 제3 프로그램 전압들(1~3Vpgm)의 프로그램 활성 시간인 제1 시간(1T)과 동일하게 유지할 수 있다.

도 12b를 참조하면, 기준 상태로 프로그램된 메모리 셀들의 프로그램 동작에서 제1 및 제2 프로그램 전압들(1Vpgm, 2Vpgm)이 사용된 경우, 프로그램 동작에서 사용된 프로그램 전압의 펄스 수(C#)는 2가 되므로, 펄스 수(C#)는 기준 펄스 수(REFc)보다 작다(C#<REFc). 이 경우, 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 패스트 페이지(fPG)로 판단할 수 있다. 컨트롤 로직 회로(180)는 제2 프로그램 전압(2Vpgm) 이후에 사용되는 제3 내지 제8 프로그램 전압들(3Vpgm~8Vpgm)의 프로그램 활성 시간을 제1 시간(1T)보다 짧은 제2 시간(2T)으로 변경할 수 있다. 즉, 제3 내지 제8 프로그램 전압들(3Vpgm~8Vpgm)이 선택된 워드 라인에 인가되는 시간을 단축함으로써, 패스트 셀(fast cell)에서 문턱전압이 높아지는 속도를 감소시킬 수 있다.

도 12c를 참조하면, 기준 상태로 프로그램된 메모리 셀들의 프로그램 동작에서 제1 내지 제4 프로그램 전압들(1Vpgm~4Vpgm)이 사용된 경우, 프로그램 동작에서 사용된 프로그램 전압의 펄스 수(C#)는 4가 되므로, 펄스 수(C#)는 기준 펄스 수(REFc)보다 크다(C#>REFc). 이 경우, 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 슬로우 페이지(sPG)로 판단할 수 있다. 컨트롤 로직 회로(180)는 제4 프로그램 전압(4Vpgm) 이후에 사용되는 제5 내지 제8 프로그램 전압들(5Vpgm~8Vpgm)의 프로그램 활성 시간을 제1 시간(1T)보다 긴 제3 시간(3T)으로 변경할 수 있다. 즉, 제5 내지 제8 프로그램 전압들(5Vpgm~8Vpgm)의 프로그램 활성 시간을 증가시킴으로써, 슬로우 셀(slow cell)에서 문턱전압이 높아지는 속도를 증가시킬 수 있다.

도 13a 내지 도 13c는 본 발명의 제3 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.

도 13a를 참조하면, 기준 상태로 프로그램될 선택된 메모리 셀들의 프로그램 동작이 제3 프로그램 전압(3Vpgm)을 사용한 프로그램 동작에서 완료되면, 메모리 장치는 선택된 메모리 셀들의 프로그램 동작 시 사용된 펄스 수(C#)를 기준 펄스 수(REFc)와 비교하여 프로그램 속도를 판단할 수 있다. 여기서 제3 프로그램 전압(3Vpgm)은 본 발명의 이해를 돕기 위한 실시 예 이므로, 메모리 장치에 따라 변경될 수 있다.

예를 들면, 제1 내지 제3 프로그램 전압들(1~3Vpgm)이 제1 스텝 전압(1Vstep)만큼 점진적으로 증가한다고 가정한다. 펄스 수(C#)가 기준 펄스 수(REFc)와 동일하면(C#=REFc), 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 노말 페이지(nPG)로 판단할 수 있다. 이 경우, 컨트롤 로직 회로(180)는 제3 프로그램 전압(3Vpgm) 이후에 수행되는 나머지 프로그램 동작에서도 제4 내지 제8 프로그램 전압들(4Vpgm~8Vpgm)에 제1 스텝 전압(1Vstep)을 적용할 수 있다.

도 13b를 참조하면, 기준 상태로 프로그램된 메모리 셀들의 프로그램 동작에서 제1 및 제2 프로그램 전압들(1Vpgm, 2Vpgm)이 사용된 경우, 프로그램 동작에서 사용된 프로그램 전압의 펄스 수(C#)는 2가 되므로, 펄스 수(C#)는 기준 펄스 수(REFc)보다 작다(C#<REFc). 이 경우, 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 패스트 페이지(fPG)로 판단할 수 있다. 컨트롤 로직 회로(180)는 제2 프로그램 전압(2Vpgm) 이후에 수행되는 프로그램 동작에서 제1 스텝 전압(1Vstep)을 제2 스텝 전압(2Vstep)으로 낮출 수 있다. 예를 들면, 제1 및 제2 프로그램 전압들(1Vpgm, 2Vpgm)이 제1 스텝 전압(1Vstep) 만큼씩 점진적으로 높아졌으므로, 나머지 제3 내지 제8 프로그램 전압들(3Vpgm~8Vpgm)에서는 제1 스텝 전압(1Vstep)보다 낮은 제2 스텝 전압(2Vstep)이 적용될 수 있다. 제2 스텝 전압(2Vstep)은 제3 프로그램 전압(3Vpgm)부터 적용될 수도 있고, 다음 전압인 제4 프로그램 전압(4Vpgm)부터 적용될 수도 있다.

도 13c를 참조하면, 기준 상태로 프로그램된 메모리 셀들의 프로그램 동작에서 제1 내지 제4 프로그램 전압들(1Vpgm~4Vpgm)이 사용된 경우, 프로그램 동작에서 사용된 프로그램 전압의 펄스 수(C#)는 4가 되므로, 펄스 수(C#)는 기준 펄스 수(REFc)보다 크다(C#>REFc). 이 경우, 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 슬로우 페이지(sPG)로 판단할 수 있다. 컨트롤 로직 회로(180)는 제4 프로그램 전압(4Vpgm) 이후에 수행되는 나머지 프로그램 동작에 제1 스텝 전압(1Vstep)보다 높은 제3 스텝 전압(3Vstep)을 적용할 수 있다. 예를 들면, 제1 내지 제4 프로그램 전압들(1Vpgm~4Vpgm)이 제1 스텝 전압(1Vstep) 만큼씩 점진적으로 높아졌으므로, 프로그램 속도를 판단한 이후에 수행되는 나머지 프로그램 동작에서 제5 내지 제8 프로그램 전압들(5Vpgm~8Vpgm)에 제1 스텝 전압(1Vstep)보다 높은 제3 스텝 전압(3Vstep)이 적용될 수 있다.

도 14a 내지 도 14c는 본 발명의 제4 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.

도 14a를 참조하면, 복수의 프로그램 상태들 중에서 기준 상태로 프로그램될 선택된 메모리 셀들의 프로그램 동작이 제3 프로그램 전압(3Vpgm)을 사용한 프로그램 동작에 의해 완료되면, 메모리 장치는 선택된 메모리 셀들의 프로그램 동작 시 사용된 프로그램 전압의 펄스 수(C#)를 카운트하고, 카운트된 펄스 수(C#)와 기준 펄스 수(REFc)를 서로 비교하여 프로그램 속도를 판단할 수 있다. 여기서 제3 프로그램 전압(3Vpgm)은 본 발명의 이해를 돕기 위한 실시 예 이므로, 기준 상태 및 메모리 셀들의 프로그램 속도에 따라 변경될 수 있다.

예를 들면, 제1 내지 제3 프로그램 전압들(1~3Vpgm)이 스텝 전압만큼 점진적으로 증가한다고 가정한다. 메모리 셀들이 기준 상태로 프로그램되는 동안 프로그램 동작에 사용된 프로그램 전압의 펄스 수(C#)가 기준 펄스 수(REFc)와 동일하면(C#=REFc), 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 노말 페이지(nPG)로 판단할 수 있다. 이 경우, 컨트롤 로직 회로(180)는 나머지 프로그램 동작의 조건을 이전 프로그램 동작의 조건과 동일하게 유지시킬 수 있다. 예를 들면, 컨트롤 로직 회로(180)는 제3 프로그램 전압(3Vpgm) 이후에 사용되는 나머지 제4 내지 제8 프로그램 전압들(4Vpgm~8Vpgm)이 스텝 전압 만큼씩 점진적으로 높아지도록 프로그램 조건을 초기 프로그램 조건과 동일하게 유지할 수 있다.

도 14b를 참조하면, 기준 상태로 프로그램된 메모리 셀들의 프로그램 동작에서 제1 및 제2 프로그램 전압들(1Vpgm, 2Vpgm)이 사용된 경우, 프로그램 동작에서 사용된 프로그램 전압의 펄스 수(C#)는 2가 되므로, 펄스 수(C#)는 기준 펄스 수(REFc)보다 작다(C#<REFc). 이 경우, 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 패스트 페이지(fPG)로 판단할 수 있다. 컨트롤 로직 회로(180)는 제2 프로그램 전압(2Vpgm) 이후에 수행되는 프로그램 동작에 제3 마이너스 오프셋(-f3)을 적용할 수 있다. 예를 들면, 제3 내지 제8 프로그램 전압들(3Vpgm~8Vpgm)을 스텝 전압만큼 높이되, 제3 내지 제8 프로그램 전압들(3Vpgm~8Vpgm) 각각에 제3 마이너스 오프셋(-f3)을 적용시킬 수 있다. 예를 들면, 선택된 워드 라인에 제3 프로그램 전압(3Vpgm)이 인가되면, 선택된 워드 라인이 디스차지되기 이전에 제3 프로그램 전압(3Vpgm)에 제3 마이너스 오프셋(-f3)을 적용하여 전압을 단계적으로 낮출 수 있다. 예를 들면, 제3 프로그램 전압(3Vpgm)에 제3 마이너스 오프셋(-f3)이 적용되면, 선택된 워드 라인에는 제3 프로그램 전압(3Vpgm)이 일정 시간 동안 인가되고, 이어서 제3 마이너스 오프셋(-f3)이 적용된 프로그램 전압이 인가될 수 있다. 이러한 방식으로, 나머지 프로그램 루프들 각각에서도 제3 마이너스 오프셋(-f3)이 적용될 수 있다.

도 14c를 참조하면, 기준 상태로 프로그램된 메모리 셀들의 프로그램 동작에서 제1 내지 제4 프로그램 전압들(1Vpgm~4Vpgm)이 사용된 경우, 프로그램 동작에서 사용된 프로그램 전압의 펄스 수(C#)는 4가 되므로, 펄스 수(C#)는 기준 펄스 수(REFc)보다 크다(C#>REFc). 이 경우, 컨트롤 로직 회로(도 10의 180)는 선택된 페이지를 슬로우 페이지(sPG)로 판단할 수 있다. 컨트롤 로직 회로(180)는 제4 프로그램 전압(4Vpgm) 이후에 수행되는 프로그램 동작에 제3 플러스 오프셋(+f3)을 적용할 수 있다. 예를 들면, 제5 내지 제8 프로그램 전압들(5Vpgm~8Vpgm)을 스텝 전압만큼 높이되, 제5 내지 제8 프로그램 전압들(5Vpgm~8Vpgm) 각각에 제3 플러스 오프셋(+f3)을 적용시킬 수 있다. 예를 들면, 선택된 워드 라인에 제4 프로그램 전압(4Vpgm)이 인가되면, 선택된 워드 라인이 디스차지되기 이전에 제4 프로그램 전압(4Vpgm)에 플러스 오프셋 전압(+ofs)을 적용하여 전압을 낮출 수 있다. 예를 들면, 제5 프로그램 전압(5Vpgm)이 설정된 프로그램 루프에 제3 플러스 오프셋(+f3)이 적용되면, 선택된 워드 라인에는 제5 프로그램 전압(5Vpgm)이 일정 시간 동안 인가되고, 이어서 제3 플러스 오프셋(+f3)이 적용된 프로그램 전압이 인가될 수 있다. 이러한 방식으로, 나머지 프로그램 루프들 각각에서도 제3 플러스 오프셋(+f3)이 적용될 수 있다.

도 15a 내지 도 15c는 본 발명의 제5 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.

도 15a 내지 도 15c에서는, 선택된 페이지의 선택된 메모리 셀들의 속도에 따라 다음 페이지의 프로그램 조건이 유지 또는 변경될 수 있다.

도 15a를 참조하면, 프로그램 동작이 완료된 이전 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작 시 사용된 펄스 수(C#)가 기준 펄스 수(REFc)와 동일하면(C#=REFc), 컨트롤 로직 회로(도 10의 180)는 이전 페이지를 노말 페이지(nPG)로 판단하고, 다음 페이지 또는 나머지 페이지들도 노말 페이지(nPG)로 판단할 수 있다. 따라서, 컨트롤 로직 회로(도 10의 180)는 다음 페이지 또는 나머지 페이지들의 시작 프로그램 전압을 제1 시작 프로그램 전압(1sVpgm)으로 유지할 수 있다. 여기서, 제1 시작 프로그램 전압(1sVpgm)은 프로그램 동작의 초기에 디폴트(default)로 설정된 전압일 수 있다. 제1 시작 프로그램 전압(1sVpgm)이 설정되면, 컨트롤 로직 회로(180)는 제1 시작 프로그램 전압(1sVpgm)을 기준으로 스텝 전압 만큼씩 점진적으로 높아지는 프로그램 전압들이 생성되도록 전압 생성부(도 2의 130)를 제어할 수 있다.

도 15b를 참조하면, 이전 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작 시 사용된 펄스 수(C#)가 기준 펄스 수(REFc)보다 작으면(C#<REFc), 컨트롤 로직 회로(도 10의 180)는 이전 페이지를 패스트 페이지(fPG)로 판단하고, 다음 페이지 또는 나머지 페이지들도 패스트 페이지(fPG)로 판단할 수 있다. 따라서, 컨트롤 로직 회로(도 10의 180)는 다음 페이지 또는 나머지 페이지들의 프로그램 동작 시 메모리 셀들의 문턱전압이 이전 페이지보다 느리게 높아지도록, 시작 프로그램 전압을 제1 시작 프로그램 전압(1sVpgm)보다 낮은 제2 시작 프로그램 전압(2sVpgm)으로 변경할 수 있다. 제2 시작 프로그램 전압(2sVpgm)이 설정되면, 컨트롤 로직 회로(180)는 제2 시작 프로그램 전압(2sVpgm)을 기준으로 스텝 전압 만큼씩 점진적으로 높아지는 프로그램 전압들이 생성되도록 전압 생성부(도 2의 130)를 제어할 수 있다.

도 15c를 참조하면, 이전 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작 시 사용된 펄스 수(C#)가 기준 펄스 수(REFc)보다 크면(C#>REFc), 컨트롤 로직 회로(도 10의 180)는 이전 페이지를 슬로우 페이지(sPG)로 판단하고, 다음 페이지 또는 나머지 페이지들도 슬로우 페이지(sPG)로 판단할 수 있다. 따라서, 컨트롤 로직 회로(도 10의 180)는 다음 페이지 또는 나머지 페이지들의 프로그램 동작 시 메모리 셀들의 문턱전압이 이전 페이지보다 빠르게 높아지도록, 시작 프로그램 전압을 제1 시작 프로그램 전압(1sVpgm)보다 높은 제3 시작 프로그램 전압(3sVpgm)으로 변경할 수 있다. 제3 시작 프로그램 전압(3sVpgm)이 설정되면, 컨트롤 로직 회로(180)는 제3 시작 프로그램 전압(3sVpgm)을 기준으로 스텝 전압 만큼씩 점진적으로 높아지는 프로그램 전압들이 생성되도록 전압 생성부(도 2의 130)를 제어할 수 있다.

도 16a 내지 도 16c는 본 발명의 제6 실시 예에 따른 프로그램 방법을 설명하기 위한 도면이다.

도 16a 내지 도 16c에서는, 선택된 페이지의 선택된 메모리 셀들의 속도에 따라 다음 페이지의 프로그램 조건이 유지 또는 변경될 수 있다.

도 16a를 참조하면, 프로그램 동작이 완료된 이전 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작 시 사용된 펄스 수(C#)가 기준 펄스 수(REFc)와 동일하면(C#=REFc), 컨트롤 로직 회로(도 10의 180)는 이전 페이지를 노말 페이지(nPG)로 판단하고, 다음 페이지 또는 나머지 페이지들도 노말 페이지(nPG)로 판단할 수 있다. 따라서, 컨트롤 로직 회로(도 10의 180)는 다음 페이지 또는 나머지 페이지들의 프로그램 전압 활성 시간을 제1 시간(1T)으로 유지할 수 있다. 여기서, 제1 시간(1T)은 프로그램 동작의 초기에 디폴트(default)로 설정된 시간일 수 있다. 제1 시간(1T)이 설정되면, 컨트롤 로직 회로(180)는 프로그램 전압(Vpgm)이 제1 시간(1T) 동안 선택된 워드라인에 인가되도록 전압 생성부(도 2의 130)를 제어할 수 있다.

도 16b를 참조하면, 이전 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작 시 사용된 펄스 수(C#)가 기준 펄스 수(REFc)보다 작으면(C#<REFc), 컨트롤 로직 회로(도 10의 180)는 이전 페이지를 패스트 페이지(fPG)로 판단하고, 다음 페이지 또는 나머지 페이지들도 패스트 페이지(fPG)로 판단할 수 있다. 따라서, 컨트롤 로직 회로(도 10의 180)는 다음 페이지 또는 나머지 페이지들의 프로그램 동작 시 메모리 셀들의 문턱전압이 이전 페이지보다 느리게 높아지도록, 프로그램 전압 활성 시간을 제1 시간(1T)보다 짧은 제2 시간(2T)으로 변경할 수 있다. 제2 시간(2T)이 설정되면, 컨트롤 로직 회로(180)는 프로그램 전압(Vpgm)이 제2 시간(2T) 동안 선택된 워드라인에 인가되도록 전압 생성부(도 2의 130)를 제어할 수 있다.

도 16c를 참조하면, 이전 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작 시 사용된 펄스 수(C#)가 기준 펄스 수(REFc)보다 크면(C#>REFc), 컨트롤 로직 회로(도 10의 180)는 이전 페이지를 슬로우 페이지(sPG)로 판단하고, 다음 페이지 또는 나머지 페이지들도 슬로우 페이지(sPG)로 판단할 수 있다. 따라서, 컨트롤 로직 회로(도 10의 180)는 다음 페이지 또는 나머지 페이지들의 프로그램 동작 시 메모리 셀들의 문턱전압이 이전 페이지보다 빠르게 높아지도록, 프로그램 전압 활성 시간을 제1 시간(1T)보다 긴 제3 시간(3T)으로 변경할 수 있다. 제3 시간(3T)이 설정되면, 컨트롤 로직 회로(180)는 프로그램 전압(Vpgm)이 제3 시간(3T) 동안 선택된 워드라인에 인가되도록 전압 생성부(도 2의 130)를 제어할 수 있다.

도 17 및 도 18은 본 발명의 제7 실시 예에 따른 프로그램 방법을 설명하기 위한 도면들로써, 메모리 셀들 또는 페이지들이 복수의 프로그램 속도에 따라 복수의 그룹들로 구분되고 각 그룹 별로 프로그램 조건이 조절될 수 있다.

도 17을 참조하면, 선택된 페이지에 패스트(fast) 메모리 셀들이 포함된 경우, 선택된 페이지는 패스트 페이지(fPG)로 설정될 수 있다. 패스트 페이지(fPG)에 포함된 패스트 메모리 셀들의 프로그램 속도 또한 서로 다를 수 있으므로, 패스트 메모리 셀들의 프로그램 속도에 따라 선택된 페이지는 제1 내지 제3 패스트 페이지들(1fPG~3fPG) 중에서 적어도 하나로 설정될 수 있다. 도 17에서는 패스트 페이지(fPG)가 세 개의 패스트 페이지들(1fPG~3fPG)로 구분되지만, 이는 본 실시 예의 이해를 돕기 위한 예 이므로, 패스트 페이지들의 개수는 도 17에 도시된 예로 제한되지 않는다.

제1 패스트 페이지(1fPG)의 스텝 전압(Vstep)은 제2-1 스텝 전압(2-1Vstep)으로 설정될 수 있고, 시작 프로그램 전압(sVpgm)은 제2-1 시작 프로그램 전압(2-1sVpgm)으로 설정될 수 있으며, 프로그램 전압 활성 시간(time)은 제2-1 시간(2-1T)으로 설정될 수 있다.

제2 패스트 페이지(2fPG)는 제1 패스트 페이지(1fPG)보다 프로그램 속도가 빠른 메모리 셀들을 포함할 수 있다. 제2 패스트 페이지(2fPG)의 스텝 전압(Vstep)은 제2-1 스텝 전압(2-1Vstep)보다 낮은 제2-2 스텝 전압(2-2Vstep)으로 설정될 수 있고, 시작 프로그램 전압(sVpgm)은 제2-1 시작 프로그램 전압(2-1sVpgm)보다 낮은 제2-2 시작 프로그램 전압(2-2sVpgm)으로 설정될 수 있으며, 프로그램 전압 활성 시간(time)은 제2-1 시간(2-1T)보다 짧은 제2-2 시간(2-2T)으로 설정될 수 있다.

제3 패스트 페이지(3fPG)는 제2 패스트 페이지(2fPG)보다 프로그램 속도가 빠른 메모리 셀들을 포함할 수 있다. 제3 패스트 페이지(3fPG)의 스텝 전압(Vstep)은 제2-2 스텝 전압(2-2Vstep)보다 낮은 제2-3 스텝 전압(2-3Vstep)으로 설정될 수 있고, 시작 프로그램 전압(sVpgm)은 제2-2 시작 프로그램 전압(2-2sVpgm)보다 낮은 제2-3 시작 프로그램 전압(2-3sVpgm)으로 설정될 수 있으며, 프로그램 전압 활성 시간(time)은 제2-2 시간(2-2T)보다 짧은 제2-3 시간(2-3T)으로 설정될 수 있다.

도 18을 참조하면, 선택된 페이지에 슬로우(slow) 메모리 셀들이 포함된 경우, 선택된 페이지는 슬로우 페이지(sPG)로 설정될 수 있다. 슬로우 페이지(sPG)에 포함된 슬로우 메모리 셀들의 프로그램 속도 또한 서로 다를 수 있으므로, 슬로우 메모리 셀들의 프로그램 속도에 따라 슬로우 페이지는 제1 내지 제3 슬로우 페이지들(1sPG~3sPG) 중에서 적어도 하나로 설정될 수 있다. 도 18에서 슬로우 페이지(sPG)는 세 개의 슬로우 페이지들(1sPG~3sPG)로 구분되지만, 이는 본 실시 예의 이해를 돕기 위한 예 이므로, 슬로우 페이지들의 개수는 도 18에 도시된 예로 제한되지 않는다.

제1 슬로우 페이지(1sPG)의 스텝 전압(Vstep)은 제3-1 스텝 전압(3-1Vstep)으로 설정될 수 있고, 시작 프로그램 전압(sVpgm)은 제3-1 시작 프로그램 전압(3-1sVpgm)으로 설정될 수 있으며, 프로그램 전압 활성 시간(time)은 제3-1 시간(3-1T)으로 설정될 수 있다.

제2 슬로우 페이지(2sPG)는 제1 슬로우 페이지(1sPG)보다 프로그램 속도가 느린 메모리 셀들을 포함할 수 있다. 제2 슬로우 페이지(2sPG)의 스텝 전압(Vstep)은 제3-1 스텝 전압(3-1Vstep)보다 높은 제3-2 스텝 전압(3-2Vstep)으로 설정될 수 있고, 시작 프로그램 전압(sVpgm)은 제3-1 시작 프로그램 전압(3-1sVpgm)보다 높은 제3-2 시작 프로그램 전압(3-2sVpgm)으로 설정될 수 있으며, 프로그램 전압 활성 시간(time)은 제3-1 시간(3-1T)보다 긴 제3-2 시간(3-2T)으로 설정될 수 있다.

제3 슬로우 페이지(3sPG)는 제2 슬로우 페이지(2sPG)보다 프로그램 속도가 느린 메모리 셀들을 포함할 수 있다. 제3 슬로우 페이지(3sPG)의 스텝 전압(Vstep)은 제3-2 스텝 전압(3-2Vstep)보다 높은 제3-3 스텝 전압(3-3Vstep)으로 설정될 수 있고, 시작 프로그램 전압(sVpgm)은 제3-2 시작 프로그램 전압(3-2sVpgm)보다 높은 제3-3 시작 프로그램 전압(3-3sVpgm)으로 설정될 수 있으며, 프로그램 전압 활성 시간(time)은 제3-2 시간(3-2T)보다 긴 제3-3 시간(3-3T)으로 설정될 수 있다.

도 17 또는 도 18을 참조하여 설명된 제7 실시 예에서는 페이지 단위로 패스트(fast) 또는 슬로우(slow) 페이지들이 구분되었으나, 동일한 페이지 내에서도 메모리 셀들이 복수의 그룹들로 구분되고, 각 그룹의 프로그램 속도에 따라 프로그램 조건이 변경될 수도 있다.

도 19는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.

도 19를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고 받고, 전원 커넥터(4002)를 통해 전원을 공급받을 수 있다. SSD(4200)는 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 공급 장치(4230) 및 버퍼 메모리(4240)를 포함한다.

본 발명의 실시 예에 따르면, 복수의 플래시 메모리들(4221~422n) 각각은 도 2를 참조하여 설명된 메모리 장치(1100)와 동일하게 구성될 수 있다.

컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (integrated drive electronics), 파이어와이어 (firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.

보조 전원 공급 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결될 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 전원 전압을 충전할 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)에게 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 공급 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 공급 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 사용될 수 있다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터, 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.

도 20은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.

도 20을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.

메모리 장치(1100)는 도 2에 도시된 메모리 장치(1100)와 동일하게 구성될 수 있다.

컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.

카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.

메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.

1000: 메모리 시스템 1100: 메모리 장치
1200: 컨트롤러 2000: 호스트
110: 메모리 셀 어레이 120: 로우 디코더
130: 전압 생성부 140: 페이지 버퍼 그룹
150: 컬럼 디코더 160: 입출력 회로
170: 센싱 회로 180: 컨트롤 로직 회로
210: 셀 속도 검출부 220: 프로그램 관리부

Claims

데이터가 저장되는 복수의 메모리 셀들;
복수의 프로그램 상태들로 상기 복수의 메모리 셀들을 프로그램하는 프로그램 동작 시, 상기 복수의 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하도록 구성된 전압 생성부;
상기 프로그램 동작이 수행되는 동안, 상기 워드 라인에 인가된 상기 프로그램 전압의 펄스 수에 따라 상기 복수의 메모리 셀들의 프로그램 속도를 판단하도록 구성된 셀 속도 판단부; 및
상기 셀 속도 판단부에서 판단된 상기 프로그램 속도에 따라, 나머지 프로그램 동작의 조건을 변경하도록 구성된 프로그램 관리부를 포함하는 메모리 장치.
제1항에 있어서, 상기 전압 생성부는,
상기 프로그램 관리부에서 출력된 동작 코드에 응답하여, 상기 프로그램 전압의 레벨, 상기 프로그램 전압의 활성 시간, 상기 프로그램 전압의 스텝 전압의 레벨, 상기 프로그램 전압의 오프셋 및 검증 전압을 생성하도록 구성되는 메모리 장치.
제1항에 있어서,
상기 프로그램 동작에서 수행되는 검증 동작 시, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들의 전압 또는 전류에 따라 검증 데이터를 임시로 저장하도록 구성된 페이지 버퍼들을 더 포함하는 메모리 장치.
제3항에 있어서,
상기 검증 데이터에 포함된 페일 비트의 개수가 허용 개수보다 많으면 페일 신호를 출력하고, 상기 페일 비트의 개수가 상기 허용 개수 이하면 패스 신호를 출력하도록 구성된 센싱 회로를 포함하는 메모리 장치.
제1항에 있어서, 상기 셀 속도 판단부는,
상기 복수의 메모리 셀들의 목표 프로그램 상태들 중에서 선택된 기준 상태로 프로그램이 수행되는 데 사용된 프로그램 전압의 펄스 수와 기준 펄스 수를 서로 비교하고,
비교 결과로써 판단 결과를 출력하도록 구성된 메모리 장치.
제5항에 있어서, 상기 셀 속도 판단부는,
상기 펄스 수가 상기 기준 펄스 수와 동일하면,
상기 복수의 메모리 셀들의 상기 프로그램 속도를 노말(normal)로 판단하고,
노말에 대한 정보가 포함된 상기 판단 결과를 출력하도록 구성되는 메모리 장치.
제5항에 있어서, 상기 셀 속도 판단부는,
상기 펄스 수가 상기 기준 펄스 수보다 작으면,
상기 복수의 메모리 셀들의 상기 프로그램 속도를 패스트(fast)로 판단하고,
패스트에 대한 정보가 포함된 상기 판단 결과를 출력하도록 구성되는 메모리 장치.
제5항에 있어서, 상기 셀 속도 판단부는,
상기 펄스 수가 상기 기준 펄스 수보다 크면,
상기 복수의 메모리 셀들의 상기 프로그램 속도를 슬로우(slow)로 판단하고,
슬로우에 대한 정보가 포함된 상기 판단 결과를 출력하도록 구성되는 메모리 장치.
제1항에 있어서, 상기 프로그램 관리부는,
상기 셀 속도 판단부에서 판단된 상기 프로그램 속도에 따라, 상기 프로그램 동작의 조건에 포함되는 프로그램 전압의 레벨, 상기 프로그램 전압의 활성 시간, 상기 프로그램 전압의 스텝 전압의 레벨 및 상기 프로그램 전압의 오프셋이 조절되도록 동작 코드를 생성하고,
상기 동작 코드를 상기 전압 생생부에게 전송하도록 구성되는 메모리 장치.
제9항에 있어서,
상기 프로그램 전압은 상기 복수의 메모리 셀들 중 선택된 메모리 셀들의 문턱전압을 높이기 위한 전압으로 설정되고,
상기 프로그램 전압의 활성 시간은 상기 선택된 메모리 셀들의 문턱전압을 높이기 위하여 상기 프로그램 전압이 상기 워드 라인에 인가되는 시간으로 설정되고,
상기 스텝 전압은 상기 프로그램 전압이 단계적으로 높아질 때, 이전 프로그램 전압과 다음 프로그램 전압의 전압 차이로 설정되고,
상기 오프셋은 상기 나머지 프로그램 동작 시 상기 프로그램 전압의 전체 또는 일부의 레벨을 낮추거나 높이는 메모리 장치.
제9항에 있어서, 상기 프로그램 관리부는,
상기 프로그램 속도가 노말(normal)로 판단되면,
상기 프로그램 전압의 레벨, 상기 프로그램 전압의 활성 시간 및 상기 스텝 전압의 레벨이 초기 설정 값으로 유지되도록 상기 동작 코드를 생성하는 메모리 장치.
제9항에 있어서, 상기 프로그램 관리부는,
상기 프로그램 속도가 패스트(fast)로 판단되면,
상기 프로그램 전압에 마이너스 오프셋이 적용되도록 상기 동작 코드를 생성하거나,
상기 프로그램 전압의 활성 시간 또는 상기 스텝 전압의 레벨이 초기 설정 값보다 낮아지도록 상기 동작 코드를 생성하거나,
상기 프로그램 전압이 상기 워드 라인에 인가된 후 상기 마이너스 오프셋이 적용되도록 상기 동작 코드를 생성하는 메모리 장치.
제9항에 있어서, 상기 프로그램 관리부는,
상기 프로그램 속도가 슬로우(slow)로 판단되면,
상기 프로그램 전압에 플러스 오프셋이 적용되도록 상기 동작 코드를 생성하거나,
상기 프로그램 전압의 활성 시간 또는 상기 스텝 전압의 레벨이 초기 설정 값보다 높아지도록 상기 동작 코드를 생성하거나,
상기 프로그램 전압이 상기 워드 라인에 인가된 후 상기 플러스 오프셋이 적용되도록 상기 동작 코드를 생성하는 메모리 장치.
선택된 페이지에 포함된 메모리 셀들;
상기 메모리 셀들이 서로 다른 목표 상태들로 프로그램되는 동안, 상기 메모리 셀들 중 선택된 메모리 셀들이 상기 목표 상태들 중에서 기준 상태로 프로그램될 때의 프로그램 속도를 판단하고, 판단된 상기 프로그램 속도에 따라 프로그램 동작의 조건을 변경하도록 구성된 컨트롤 로직 회로; 및
상기 컨트롤 로직 회로의 제어에 따라 나머지 프로그램 동작이 수행되도록 프로그램 전압을 출력하도록 구성되는 전압 생성부를 포함하는 메모리 장치.
제14항에 있어서,
상기 기준 상태는 상기 목표 상태들 중에서 가장 낮은 프로그램 상태와 가장 높은 프로그램 상태를 제외한 상태들 중에서 설정되는 메모리 장치.
제15항에 있어서, 상기 컨트롤 로직 회로는,
상기 프로그램 동작 중, 상기 기준 상태로 프로그램된 상기 메모리 셀들의 상기 프로그램 속도에 따라 상기 프로그램 전압의 레벨, 스텝 전압의 레벨, 상기 프로그램 전압이 워드 라인에 인가되는 활성 시간 및 상기 프로그램 전압의 오프셋 중에서 적어도 하나의 조건을 조절하고, 나머지 프로그램 동작 시 조절된 상기 조건을 적용한 동작 코드를 생성 및 출력하는 메모리 장치.
제16항에 있어서, 상기 컨트롤 로직 회로는,
상기 기준 상태로 프로그램된 상기 선택된 메모리 셀들의 상기 프로그램 속도가 노말(normal)로 판단되면,
상기 프로그램 동작의 상기 프로그램 전압, 상기 스텝 전압 및 상기 활성 시간을 유지하는 메모리 장치.
제16항에 있어서, 상기 컨트롤 로직 회로는,
상기 기준 상태로 프로그램된 상기 선택된 메모리 셀들의 상기 프로그램 속도가 상기 노말(normal)보다 빠른 패스트(fast)로 판단되면,
상기 프로그램 전압에 마이너스(minus)의 상기 오프셋을 적용하거나, 상기 스텝 전압의 레벨을 이전 레벨보다 낮추거나, 상기 활성 시간을 단축하여 나머지 프로그램 동작이 수행되도록 상기 전압 생성부를 제어하는 메모리 장치.
제16항에 있어서, 상기 컨트롤 로직 회로는,
상기 기준 상태로 프로그램된 상기 선택된 메모리 셀들의 상기 프로그램 속도가 상기 노말(normal)보다 느린 슬로우(slow)로 판단되면,
상기 프로그램 전압에 플러스(plus)의 상기 오프셋을 적용하거나, 상기 스텝 전압의 레벨을 이전 레벨보다 높이거나, 상기 활성 시간을 증가하여 나머지 프로그램 동작이 수행되도록 상기 전압 생성부를 제어하는 메모리 장치.