CN114141293A - 存储器装置及其操作方法 - Google Patents

Abstract

本文可提供一种存储器装置及其操作方法。该存储器装置可包括多个存储器单元、外围电路和控制逻辑。外围电路可对多个存储器单元当中的所选存储器单元执行第一编程操作和第二编程操作。控制逻辑可控制外围电路在第一编程操作中对所选存储器单元施加逐步增加且连续的编程脉冲，并且在第二编程操作中对所选存储器单元施加编程脉冲和验证脉冲。

Description

存储器装置及其操作方法

技术领域

本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种存储器装置和操作该存储器装置的方法。

背景技术

存储装置在诸如计算机或智能电话的主机装置的控制下存储数据。存储装置可包括存储数据的存储器装置以及控制存储器装置的存储控制器。通常，存在两种类型的存储器装置：易失性存储器装置和非易失性存储器装置。

在易失性存储器装置中，仅当供电时才存储数据；当供电中断时丢失所存储的数据。示例性易失性存储器装置包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。

在非易失性存储器装置中，即使当供电中断时也保持所存储的数据。示例性非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪存。

发明内容

本公开的各种实施方式涉及一种具有改进的编程操作性能的存储器装置和操作该存储器装置的方法。

本公开的实施方式可提供一种存储器装置。该存储器装置可包括多个存储器单元、外围电路和控制逻辑。外围电路可对多个存储器单元当中的所选存储器单元执行第一编程操作和第二编程操作。控制逻辑可控制外围电路在第一编程操作中将逐步增加且连续的编程脉冲施加在所选存储器单元上，并且在第二编程操作中将编程脉冲和验证脉冲施加在所选存储器单元上。

本公开的实施方式可提供一种操作存储器装置的方法。该方法可包括以下步骤：执行将连续且逐步增加的编程脉冲施加在多个存储器单元当中的所选存储器单元上的第一编程操作；以及对所选存储器单元执行第二编程操作，该第二编程操作包括编程验证操作和编程脉冲施加操作。

本公开的实施方式可提供一种存储器装置。该存储器装置可包括多个存储器单元、外围电路和控制逻辑。外围电路可将一个或更多个电压施加到与多个存储器单元当中的所选存储器单元联接的字线。所述一个或更多个电压与对所选存储器单元的一个或更多个编程操作关联。控制逻辑可控制外围电路对所选存储器单元执行粗略编程操作和精细编程操作，粗略编程操作包括施加斜坡脉冲的编程操作并且不包括编程验证操作，并且精细编程操作包括编程操作和编程验证操作。

附图说明

图1是示出根据本公开的实施方式的存储装置的图。

图2是示出图1的存储器装置的结构的图。

图3是示出图2的存储器单元阵列的图。

图4是示出图2的存储器单元阵列的实施方式的图。

图5是示出图4的存储块BLK1至BLKz中的任一个存储块BLKa的电路图。

图6是示出图4的存储块BLK1至BLKz中的任一个存储块BLKb的示例的电路图。

图7是示出图2的编程设置表存储部的配置的图。

图8是示出根据实施方式的粗略编程操作(粗略PGM)和精细编程操作(精细PGM)的图。

图9是示出斜坡脉冲编程操作的图。

图10是示出增量阶跃脉冲编程(ISPP)操作的图。

图11是示出根据实施方式的存储器装置的操作的流程图。

具体实施方式

提供了具体结构和功能描述以描述本公开的实施方式。然而，本发明可按各种形式和方式实践，因此不应被解释为限于本文所描述的实施方式。贯穿本说明书，对“实施方式”等的引用未必仅指一个实施方式，对任何这种短语的不同引用未必指相同的实施方式。当在本文中使用时，术语“实施方式”未必指所有实施方式。

图1是示出根据本公开的实施方式的存储装置50的图。

参照图1，存储装置50可包括存储器装置100以及控制存储器装置100的操作的存储控制器200。存储装置50可在诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、平板PC或车载信息娱乐系统的主机(未示出)的控制下存储数据。

根据作为与主机通信的方案的主机接口，存储装置50可被制造或配置成各种类型的存储装置中的任一种。存储装置50可被实现为例如固态驱动器(SSD)、诸如MMC、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)或micro-MMC的多媒体卡、诸如SD、mini-SD或micro-SD的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-e或PCIe)卡型存储装置、紧凑闪存(CF)卡、智能媒体卡和/或记忆棒。

存储装置50可按照各种类型的封装中的任一种来制造。例如，存储装置50可被制造成堆叠式封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和/或晶圆级层叠封装(WSP)。

存储器装置100可存储数据。存储器装置100响应于存储控制器200的控制来操作。存储器装置100可包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。

各个存储器单元可被实现为能够存储单比特数据的单级单元(SLC)、能够存储两比特数据的多级单元(MLC)、能够存储三比特数据的三级单元(TLC)或者能够存储四比特数据的四级单元(QLC)。

存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元。单个存储块可包括多个页。在实施方式中，各个页可以是将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单元。

存储块可以是擦除数据的单元。在实施方式中，存储器装置100可采取许多另选形式，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第4代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻RAM(RRAM)、相变随机存取存储器(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)或自旋转移矩RAM(STT-RAM)。作为示例，在存储器装置100是NAND闪存的上下文中描述本发明的特征和方面。

存储器装置100可从存储控制器200接收命令和地址，并且可访问存储器单元阵列中的通过地址选择的区域。即，存储器装置100可对通过地址选择的区域执行命令所指示的操作。例如，存储器装置100可执行写操作(即，编程操作)、读操作和擦除操作。在编程操作期间，存储器装置100可将数据编程到通过地址选择的区域。在读操作期间，存储器装置100可从通过地址选择的区域读取数据。在擦除操作期间，存储器装置100可擦除存储在通过地址选择的区域中的数据。

存储控制器200控制存储装置50的总体操作。

当电力被施加到存储装置50时，存储控制器200可运行固件(FW)。当存储器装置100是闪存装置时，存储控制器200可运行诸如闪存转换层(FTL)的固件以用于控制主机与存储器装置100之间的通信。

在实施方式中，存储控制器200可从主机接收数据和逻辑块地址(LBA)，并且可将逻辑块地址(LBA)转换为指示被包括在存储器装置100中并要存储数据的存储器单元的地址的物理块地址(PBA)。

存储控制器200可控制存储器装置100以使得响应于从主机接收的请求执行编程操作、读操作或擦除操作。在编程操作期间，存储控制器200可将写命令、物理块地址(PBA)和数据提供给存储器装置100。在读操作期间，存储控制器200可将读命令和物理块地址(PBA)提供给存储器装置100。在擦除操作期间，存储控制器200可将擦除命令和物理块地址(PBA)提供给存储器装置100。

在实施方式中，存储控制器200可自主地生成命令、地址和数据，而不管是否接收到来自主机的请求，并且可将它们发送到存储器装置100。例如，存储控制器200可将命令、地址和数据提供给存储器装置100以执行诸如用于耗损平衡的编程操作和用于垃圾收集的编程操作的后台操作。

在实施方式中，存储控制器200可控制至少两个存储器装置100。在这种情况下，存储控制器200可使用交织方案来控制存储器装置100以改进操作性能。交织方案可以是使得至少两个存储器装置100的操作时段彼此交叠的操作方式。

主机可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和负载减少DIMM(LRDIMM)通信方法的各种通信方法中的至少一种来与存储装置50通信。

图2是示出图1的存储器装置100的结构的图。

参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到地址解码器121。存储块BLK1至BLKz通过位线BL1至BLm联接到读写电路123。存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元。在多个存储器单元中，联接到同一字线的存储器单元被定义为单个物理页。即，存储器单元阵列110由多个物理页组成。根据本公开的实施方式，存储器单元阵列110中的多个存储块BLK1至BLKz中的每一个可包括多个虚设单元。作为虚设单元，一个或更多个虚设单元可串联联接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。

存储器装置100的各个存储器单元可被实现为能够存储单比特数据的单级单元(SLC)、能够存储两比特数据的多级单元(MLC)、能够存储三比特数据的三级单元(TLC)或者能够存储四比特数据的四级单元(QLC)。

外围电路120可包括地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。

外围电路120可驱动存储器单元阵列110。例如，外围电路120可驱动存储器单元阵列110以使得执行编程操作、读操作和擦除操作。

地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施方式，字线可包括正常字线和虚设字线。根据本公开的实施方式，行线RL还可包括管选择线。

地址解码器121可在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收地址ADDR。

地址解码器121可将所接收的地址ADDR当中的块地址解码。地址解码器121根据所解码的块地址选择存储块BLK1至BLKz中的至少一个。地址解码器121可将所接收的地址ADDR当中的行地址解码。地址解码器121可根据所解码的行地址选择所选存储块的至少一条字线。地址解码器121可将从电压发生器122供应的操作电压Vop施加到所选字线。

在编程操作期间，地址解码器121可将编程电压施加到所选字线并且将电平低于编程电压的电平的通过电压施加到未选字线。在编程验证操作期间，地址解码器121可将验证电压施加到所选字线并且将电平高于验证电压的电平的验证通过电压施加到未选字线。

在读操作期间，地址解码器121可将读电压施加到所选字线并且将电平高于读电压的电平的读通过电压施加到未选字线。

根据本公开的实施方式，存储器装置100的擦除操作可基于存储块来执行。在擦除操作期间，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可将块地址解码并且响应于所解码的块地址选择单个存储块。在擦除操作期间，地址解码器121可将接地电压施加到联接到所选存储块的字线。

根据本公开的实施方式，地址解码器121可将所接收的地址ADDR当中的列地址解码。所解码的列地址可被传送至读写电路123。在实施方式中，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器的组件。

电压发生器122可使用供应给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122可在控制逻辑130的控制下操作。

在实施方式中，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。

在实施方式中，电压发生器122可使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压发生器122可生成供存储器装置100使用的各种电压。例如，电压发生器122可生成多个擦除电压、多个编程电压、多个通过电压、多个选择读电压和多个未选读电压。

电压发生器122可包括用于接收内部电源电压以生成具有各种电压电平的多个操作电压Vop的多个泵浦电容器。电压发生器122可通过在控制逻辑130的控制下选择性地启用多个泵浦电容器来生成多个操作电压Vop。

所生成的操作电压Vop可通过地址解码器121被供应给存储器单元阵列110。

读写电路123包括分别通过第一位线BL1至第m位线BLm联接到存储器单元阵列110的第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm在控制逻辑130的控制下操作。

第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124执行数据通信。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。

在编程操作期间，当编程脉冲被施加到所选字线时，第一页缓冲器PB1至第m页缓冲器PBm可将通过数据输入/输出电路124接收的要存储的数据DATA通过位线BL1至BLm传送到所选存储器单元。基于所接收的数据DATA对所选页中的存储器单元进行编程。联接到施加有编程允许(使能)电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。联接到施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可维持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从所选存储器单元读取存储在所选存储器单元中的数据DATA。

在读操作期间，读写电路123可通过位线BL从所选页中的存储器单元读取数据DATA，并且可将读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。

在擦除操作期间，读写电路123可允许位线BL浮置。在实施方式中，读写电路123可包括列选择电路。

数据输入/输出电路124通过数据线DL联接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制来操作。

数据输入/输出电路124可包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读操作期间，数据输入/输出电路124将从包括在读写电路123中的第一页缓冲器PB1至第m页缓冲器PBm接收的数据DATA输出到外部控制器。

在读操作或验证操作期间，感测电路125可响应于由控制逻辑130生成的使能比特信号VRYBIT生成基准电流。此外，感测电路125可通过将从读写电路123接收的感测电压VPB与通过基准电流生成的基准电压进行比较来向控制逻辑130输出通过信号或失败信号。

控制逻辑130可联接到地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可控制存储器装置100的总体操作。控制逻辑130可响应于从外部装置发送的命令CMD来操作。

控制逻辑130可通过响应于命令CMD和地址ADDR生成各种类型的信号来控制外围电路120。例如，控制逻辑130可响应于命令CMD和地址ADDR来生成操作信号OPSIG、地址ADDR、读写电路控制信号PBSIGNALS和使能比特VRYBIT。控制逻辑130可将操作信号OPSIG输出到电压发生器122，将地址ADDR输出到地址解码器121，将读写电路控制信号PBSIGNALS输出到读写电路123，并且将使能比特VRYBIT输出到感测电路125。另外，控制逻辑130可响应于从感测电路125输出的通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。

在实施方式中，控制逻辑130可控制外围电路120以使得对从多个存储器单元当中选择的存储器单元执行第一编程操作和第二编程操作。在实施方式中，第一编程操作可以是粗略编程操作，第二编程操作可以是精细编程操作，如下面参照图8描述的。在实施方式中，第一编程操作可以是下面参照图9描述的斜坡脉冲编程操作。第二编程操作可以是下面参照图10描述的增量阶跃脉冲编程(ISPP)操作。

例如，在第一编程操作期间，控制逻辑130可控制外围电路120以使得依次施加逐步增加的编程脉冲而不执行编程验证操作。在第二编程操作期间，控制逻辑130可控制外围电路120以使得执行多个编程循环，各个编程循环包括编程验证操作和编程脉冲施加操作。

控制逻辑130可包括编程操作控制器131和编程设置表存储部132。

编程操作控制器131可控制外围电路120以使得对从多个存储器单元当中选择的存储器单元执行第一编程操作和第二编程操作。

编程设置表存储部132可存储与第一编程操作和第二编程操作有关的编程设置值。

在实施方式中，与第一编程操作有关的编程设置值可包括关于编程电压电平的信息、关于编程电压施加时间的信息和关于编程禁止时间点的信息，它们分别与在第一编程操作中所选存储器单元的目标编程状态对应。

在实施方式中，与第二编程操作有关的编程设置值可包括关于编程电压电平的信息和关于编程电压施加时间的信息，它们分别与在第二编程操作中所选存储器单元的目标编程状态对应。在第二编程操作中，可基于编程验证操作的结果来确定编程禁止时间点。

在第一编程操作期间，编程操作控制器131可控制外围电路120以使得基于编程电压电平信息确定的与所选存储器单元的目标编程状态对应的编程电压被施加到与所选存储器单元联接的所选字线。这里，编程操作控制器131可控制外围电路120以使得所确定的编程电压在基于编程电压施加时间信息确定的与目标编程状态对应的编程电压施加时间期间被施加到所选字线。在实施方式中，编程操作控制器131可控制外围电路120以使得随着目标编程状态变高，逐步增加的编程电压被依次施加到所选字线。

在实施方式中，当目标编程状态变高时，编程电压可增加恒定增量。在各种实施方式中，当对应目标编程状态变高时，编程电压可增加针对目标编程状态确定的增量。

在第一编程操作期间，编程操作控制器131可控制外围电路120以使得基于编程禁止时间点信息在与所选存储器单元的目标编程状态对应的编程禁止时间点将编程禁止电压施加到与所选存储器单元联接的位线。

编程操作控制器131可控制外围电路120以使得编程通过电压被施加到与多个存储器单元当中的未选存储器单元联接的未选字线。编程操作控制器131可控制外围电路120以使得随着目标编程状态变高，逐步增加的编程通过电压被依次施加到未选字线。

在其它实施方式中，编程操作控制器131可控制外围电路120以使得具有相同电平的编程通过电压被依次施加到未选字线。

图3是示出图2的存储器单元阵列110的图。

参照图3，第一存储块BLK1至第z存储块BLKz共同联接到第一位线BL1至第m位线BLm。在图3中，作为示例，示出多个存储块BLK1至BLKz当中的第一存储块BLK1中的元件。剩余存储块BLK2至BLKz中的每一个具有与第一存储块BLK1相同的配置。

存储块BLK1可包括多个单元串CS1_1至CS1_m(其中m是正整数)。第一单元串CS1_1至第m单元串CS1_m分别联接到第一位线BL1至第m位线BLm。第一单元串CS1_1至第m单元串CS1_m中的每一个可包括漏极选择晶体管DST、彼此串联联接的多个存储器单元MC1至MCn(其中n是正整数)和源极选择晶体管SST。

第一单元串CS1_1至第m单元串CS1_m中的每一个中的漏极选择晶体管DST的栅极端子联接到漏极选择线DSL1。第一单元串CS1_1至第m单元串CS1_m中的每一个中的第一存储器单元MC1至第n存储器单元MCn的栅极端子分别联接到第一字线WL1至第n字线WLn。第一单元串CS1_1至第m单元串CS1_m中的每一个中的源极选择晶体管SST的栅极端子联接到源极选择线SSL1。

作为示例，基于多个单元串CS1_1至CS1_m当中的第一单元串CS1_1描述各个单元串的结构。剩余单元串CS1_2至CS1_m中的每一个按照与第一单元串CS1_1相同的方式配置。

第一单元串CS1_1中的漏极选择晶体管DST的漏极端子联接到第一位线BL1。第一单元串CS1_1中的漏极选择晶体管DST的源极端子联接到第一单元串CS1_1中的第一存储器单元MC1的漏极端子。第一存储器单元MC1至第n存储器单元MCn可彼此串联联接。第一单元串CS1_1中的源极选择晶体管SST的漏极端子联接到第一单元串CS1_1中的第n存储器单元MCn的源极端子。第一单元串CS1_1中的源极选择晶体管SST的源极端子联接到公共源极线CSL。在实施方式中，公共源极线CSL可共同联接到第一存储块BLK1至第z存储块BLKz。

在图2的行线RL中包括漏极选择线DSL1、第一字线WL1至第n字线WLn和源极选择线SSL1。漏极选择线DSL1、第一字线WL1至第n字线WLn和源极选择线SSL1由地址解码器121控制。公共源极线CSL由控制逻辑130控制。第一位线BL1至第m位线BLm由读写电路123控制。

图4是示出图2的存储器单元阵列110的实施方式的图。

参照图4，存储器单元阵列110包括多个存储块BLK1至BLKz。各个存储块可具有三维(3D)结构。各个存储块包括层叠在基板上的多个存储器单元。这些存储器单元布置在正X(+X)方向、正Y(+Y)方向和正Z(+Z)方向上。下面参照图5和图6详细描述各个存储块的结构。

图5是示出图4的存储块BLK1至BLKz中的任一个存储块BLKa的电路图。

参照图5，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在实施方式中，单元串CS11至CS1m和CS21至CS2m中的每一个可形成为“U”形状。在存储块BLKa中，m个单元串布置在行方向(即，正(+)X方向)上。在图5中，示出两个单元串布置在列方向(即，正(+)Y方向)上。然而，该例示是为了清晰；将理解，三个或更多个单元串可布置在列方向上。

在实施方式中，单个存储块可包括多个子块。单个子块可包括以“U”形状布置成单列的单元串。

多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可具有相似的结构。在实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施方式中，可在各个单元串中设置用于提供沟道层的柱。在实施方式中，可在各个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。

各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCp之间。

在实施方式中，布置在同一行中的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图5中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。

在实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同联接到单条源极选择线。

各个单元串中的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp依次布置在负(-)Z方向上，并且串联联接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn依次布置在+Z方向上，并且串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此联接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。

各个单元串的管式晶体管PT的栅极联接到管线PL。

各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MCp+1至MCn之间。行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。

布置在列方向上的单元串联接到在列方向上延伸的位线。在图5中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。

布置在行方向上的单元串中的联接到同一字线的存储器单元形成单个页。例如，第一行中的单元串CS11至CS1m当中的联接到第一字线WL1的存储器单元形成单个页。第二行中的单元串CS21至CS2m当中的联接到第一字线WL1的存储器单元形成附加页。可通过选择漏极选择线DSL1和DSL2中的任一条来选择布置在单行方向上的单元串。可通过选择字线WL1至WLn中的任一条来从所选单元串选择单个页。

在实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。此外，布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的偶数编号单元串可联接到各条偶数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的奇数编号单元串可联接到各条奇数位线。

在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的一个或更多个可用作虚设存储器单元。例如，提供一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，提供一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着提供更多虚设存储器单元，存储块BLKa的操作可靠性改进，但存储块BLKa的尺寸增加。随着提供更少存储器单元，存储块BLKa的尺寸减小，但存储块BLKa的操作可靠性可劣化。

为了有效地控制一个或更多个虚设存储器单元，各个虚设存储器单元可具有特定阈值电压。在执行存储块BLKa的擦除操作之前或之后，可对所有或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制要施加到与各个虚设存储器单元联接的虚设字线的电压，因此虚设存储器单元可具有特定阈值电压。

图6是示出图4的存储块BLK1至BLKz中的任一个存储块BLKb的示例的电路图。

参照图6，存储块BLKb可包括多个单元串CS11’至CS1m’和CS21’至CS2m’。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个在正(+)Z方向上延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST，它们层叠在存储块BLKb下面的基板(未示出)上。

在实施方式中，单个存储块可包括多个子块。单个子块可包括按“I”形状布置成单列的单元串。

各个单元串的源极选择晶体管SST联接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管联接到第二源极选择线SSL2。在实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同联接到单条源极选择线。

各个单元串中的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。

各个单元串的漏极选择晶体管DST联接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管联接到第二漏极选择线DSL2。

结果，除了从各个单元串排除管式晶体管PT之外，图6的存储块BLKb具有与图5的存储块BLKa类似的等效电路。

在实施方式中，代替第一位线BL1至第m位线BLm，可提供偶数位线和奇数位线。此外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数编号单元串可联接到各条偶数位线。布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的奇数编号单元串可联接到各条奇数位线。

在实施方式中，第一存储器单元MC1至第n存储器单元MCn中的一个或更多个可用作虚设存储器单元。例如，提供一个或更多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，提供一个或更多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着所提供的虚设存储器单元的数量增加，存储块BLKb的操作可靠性可改进，而存储块BLKb的尺寸可增大。随着所提供的虚设存储器单元的数量减少，存储块BLKb的尺寸可减小，而存储块BLKb的操作可靠性可劣化。

为了有效地控制一个或更多个虚设存储器单元，各个虚设存储器单元可具有特定阈值电压。在执行对存储块BLKb的擦除操作之前或之后，可对全部或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制要施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可具有特定阈值电压。

图7是示出图2的编程设置表存储部132的配置的图。

参照图7，编程设置表存储部132可存储下面参照图9描述的用于斜坡脉冲编程操作的编程设置值。

编程设置值可包括关于与目标编程状态对应的编程电压电平的信息。编程设置值可包括关于与目标编程状态对应的编程电压施加时间的信息。编程设置值可包括关于与目标编程状态对应的编程禁止时间点的信息。

在图7中，编程设置表存储部132可存储与存储3比特的三级单元有关的编程设置值。三级单元的目标编程状态可以是第一编程状态P1至第七编程状态P7中的任一个。存储在一个存储器单元中的数据比特的数量不限于三个。

例如，当目标编程状态是第一编程状态P1时，编程设置表存储部132可存储关于编程电压Vpgm1、编程电压施加时间ta1和编程禁止时间点ti1的信息。当目标编程状态是第二编程状态P2时，编程设置表存储部132可存储关于编程电压Vpgm2、编程电压施加时间ta2和编程禁止时间点ti2的信息。类似地，当目标编程状态是第七编程状态P7时，编程设置表存储部132可存储关于编程电压Vpgm7、编程电压施加时间ta7和编程禁止时间点ti7的信息。

图8是示出根据实施方式的粗略编程操作(粗略PGM)和精细编程操作(精细PGM)的图。

参照图8，粗略编程操作可包括形成存储器单元的中间阈值电压分布。精细编程操作可包括形成存储器单元的最终阈值电压分布。由于在已对所选存储器单元执行粗略编程操作之后对所选存储器单元执行精细编程操作，所以粗略编程操作可以是预编程操作(预PGM)，精细编程操作可以是后编程操作(后PGM)。可基于相同的数据对所选存储器单元执行预编程操作和后编程操作二者。

在图8中，在各个存储器单元是存储3比特的三级单元的假设下进行描述。然而，存储在存储器单元中的数据比特的数量不限于三个。

三级单元可具有擦除状态E和编程状态P1至P7中的任一个作为目标编程状态。

在已执行粗略编程操作之后，存储器单元可具有与编程状态P1至P7对应的中间阈值电压分布。在已执行精细编程操作之后，存储器单元可具有与编程状态P1’至P7’对应的最终阈值电压分布。

在实施方式中，粗略编程操作可作为下面在图9中描述的斜坡脉冲编程操作来执行。因此，由于编程验证操作被跳过并且仅施加与目标编程状态对应的多个编程脉冲，所以可高速执行编程操作。

在实施方式中，精细编程操作可作为下面在图10中描述的增量阶跃脉冲编程操作来执行。由于在各个编程循环中执行编程验证操作，所以可以按照高准确度执行编程操作。

根据本公开的实施方式，粗略编程操作可比精细编程操作更快地形成存储器单元的中间阈值电压分布。精细编程操作可以按照比粗略编程操作更高的准确度形成存储器单元的最终阈值电压分布。

图9是示出斜坡脉冲编程操作的图。

参照图9，编程电压可被施加到与从多个存储器单元当中选择的存储器单元联接的所选字线。编程通过电压可被施加到与多个存储器单元当中的未选存储器单元联接的未选字线。在施加编程电压之前，编程使能电压可被施加到与所选存储器单元联接的位线。编程使能电压可以是接地电压。

可基于存储在上面参照图7描述的编程设置表存储部132中的编程设置值来执行斜坡脉冲编程操作。

在图9中，各个存储器单元可以是能够存储三比特数据的三级单元。然而，存储在存储器单元中的数据比特的数量不限于三个。

在第一编程电压施加时间ta1期间，与第一编程状态对应的第一编程电压Vpgm1可被施加到与所选存储器单元联接的所选字线。在第一编程禁止时间点ti1，编程禁止电压可被施加到与所选存储器单元当中的要编程为第一编程状态的存储器单元联接的位线。编程禁止电压可以是供电电压。

在第二编程电压施加时间ta2期间，与第二编程状态对应的第二编程电压Vpgm2可被施加到与所选存储器单元联接的所选字线。在第二编程禁止时间点ti2，编程禁止电压可被施加到与所选存储器单元当中的要编程为第二编程状态的存储器单元联接的位线。

类似地，在第七编程电压施加时间ta7期间，与第七编程状态对应的第七编程电压Vpgm7可被施加到与所选存储器单元联接的所选字线。在第七编程禁止时间点ti7，编程禁止电压可被施加到与所选存储器单元当中的要编程为第七编程状态的存储器单元联接的位线。

在实施方式中，编程禁止时间点可以是施加到所选字线的编程电压改变的时间点或者其之前的时间点，如图9所示。例如，第一编程禁止时间点ti1可以是第一编程电压的施加停止(即，第一编程电压施加时间ta1终止)的时间点。另选地，第一编程禁止时间点ti1可以是第一编程电压施加时间ta1结束之前的时间点，如图9所示。在斜坡脉冲编程操作中，编程验证操作被跳过，因此可基于制造步骤处的先前测试结果而非基于编程验证操作结果来确定编程禁止时间点。

各个阶跃电压可以是分别与相邻目标编程状态对应的编程电压之间的电压差。例如，第一阶跃电压ΔS1可以是第一编程电压Vpgm1与第二编程电压Vpgm2之间的电压差。第二阶跃电压ΔS2可以是第二编程电压Vpgm2与第三编程电压Vpgm3之间的电压差。这样，在三级单元的情况下，可确定第一阶跃电压ΔS1至第六阶跃电压ΔS6。

在实施方式中，随着目标编程状态变高编程电压增加的量(即，增量)可恒定。换言之，各个阶跃电压的大小可彼此相等。在其它实施方式中，随着目标编程状态变高编程电压增加的量(增量)可根据目标编程状态来确定。在这种情况下，各个阶跃电压的大小可彼此不同。在其它实施方式中，所有阶跃电压中的至少一个的大小可不同于剩余阶跃电压的大小。

在斜坡脉冲编程操作中，编程验证操作被跳过，因此逐步增加的编程电压可被依次施加到所选字线。因此，与下面在图10中描述的增量阶跃脉冲编程操作相比，在斜坡脉冲编程操作中不执行编程验证操作的位线预充电操作和位线放电操作，因此执行编程操作所花费的时间可缩短。

图10是示出增量阶跃脉冲编程(ISPP)操作的图。

在图10中，作为示例，各个存储器单元被假设为存储2比特数据的多级单元(MLC)。然而，本公开的范围不限于此，各个存储器单元可以是存储3比特数据的三级单元(TLC)或者存储4比特数据的四级单元(QLC)。存储在各个存储器单元中的数据比特的数量可为一个或更多个。

存储器装置可执行编程操作以使得通过执行多个编程循环PL1至PLn，各个所选存储器单元具有与多个编程状态P1、P2和P3中的任一个对应的阈值电压。

编程循环PL1至PLn中的每一个可包括将编程电压施加到与所选存储器单元联接的所选字线的编程电压施加步骤(PGM步骤)以及确定是否已通过施加验证电压对存储器单元进行编程的验证步骤。

例如，在第一编程循环PL1中，施加第一编程电压Vpgm1，此后依次施加第一验证电压V_vfy1至第三验证电压V_vfy3以验证所选存储器单元的编程状态。这里，目标编程状态为第一编程状态P1的存储器单元可使用第一验证电压V_vfy1来验证。目标编程状态为第二编程状态P2的存储器单元可使用第二验证电压V_vfy2来验证。目标编程状态为第三编程状态P3的存储器单元可使用第三验证电压V_vfy3来验证。

通过各个验证电压V_vfy1至V_vfy3的验证已通过(即，验证通过)的存储器单元可被确定为具有目标编程状态，然后可在第二编程循环PL2中被编程禁止。换言之，从第二编程循环PL2开始，编程禁止电压可被施加到与已通过验证的存储器单元联接的位线。

为了在第二编程循环PL2中对编程禁止的存储器单元以外的存储器单元进行编程，比第一编程电压Vpgm1高单位电压△Vpgm的第二编程电压Vpgm2被施加到所选字线。此后，按照与第一编程循环PL1中的验证操作相同的方式执行验证操作。在示例中，术语“验证通过”指示通过对应验证电压将存储器单元读取为截止单元。

如上所述，当存储器装置对存储2比特的多级单元(MLC)进行编程时，存储器装置使用第一验证电压V_vfy1至第三验证电压V_vfy3来分别验证具有各个编程状态作为目标编程状态的存储器单元。

在验证操作期间，对应验证电压可被施加到所选字线(联接到所选存储器单元的字线)，并且图2的页缓冲器可基于流过分别联接到所选存储器单元的位线的电流或施加到位线的电压来确定所选存储器单元是否已通过验证。

在增量阶跃脉冲编程操作中，在各个编程循环中执行编程验证操作，因此可按照更高的准确度形成存储器单元的阈值电压分布。要对联接到存储器单元的位线施加编程禁止电压的时间点可基于编程验证操作的结果来确定。

图11是示出根据实施方式的存储器装置的操作的流程图。

参照图11，在操作S1101，存储器装置可通过施加斜坡脉冲而不执行编程验证操作来执行第一编程操作。第一编程操作可以是形成所选存储器单元的中间阈值电压分布的粗略编程操作。在第一编程操作期间，逐步增加的编程电压可被依次施加到与所选存储器单元联接的所选字线。

在操作S1103，存储器装置可使用增量阶跃脉冲编程(ISPP)方案来执行第二编程操作。第二编程操作可以是形成所选存储器单元的最终阈值电压分布的精细编程操作。在包括多个编程循环的第二编程操作期间，可在各个编程循环中执行编程脉冲施加操作和编程验证操作。

根据本公开的实施方式，提供了一种具有改进的编程操作性能的存储器装置和操作该存储器装置的方法。

尽管在各种实施方式的上下文中示出和描述了本发明，但是本领域技术人员鉴于本公开将认识到，在本发明的精神和范围内，可对所公开的任何实施方式进行变化和修改。本发明涵盖落在权利要求的范围内的所有这些变化和修改。

相关申请的交叉引用

本申请要求2020年9月4日提交于韩国知识产权局的韩国专利申请号10-2020-0113411的优先权，其完整公开通过引用并入本文。

Claims (21)

1.一种存储器装置，该存储器装置包括：

多个存储器单元；

外围电路，该外围电路对所述多个存储器单元当中的所选存储器单元执行第一编程操作和第二编程操作；以及

控制逻辑，该控制逻辑控制所述外围电路在所述第一编程操作中对所述所选存储器单元施加逐步增加且连续的编程脉冲，并且在所述第二编程操作中对所述所选存储器单元施加编程脉冲和验证脉冲。

2.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路作为斜坡脉冲编程操作来执行所述第一编程操作。

3.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述外围电路作为增量阶跃脉冲编程操作来执行所述第二编程操作。

4.根据权利要求1所述的存储器装置，其中，所述第一编程操作是形成所述所选存储器单元的中间阈值电压分布的粗略编程操作。

5.根据权利要求4所述的存储器装置，其中，所述第二编程操作是形成所述所选存储器单元的最终阈值电压分布的精细编程操作。

6.根据权利要求1所述的存储器装置，其中，所述控制逻辑包括：

编程操作控制器，该编程操作控制器控制所述外围电路对所述所选存储器单元执行所述第一编程操作和所述第二编程操作；以及

编程设置表存储部，该编程设置表存储部存储与所述第一编程操作和所述第二编程操作有关的编程设置值。

7.根据权利要求6所述的存储器装置，其中，与所述第一编程操作有关的所述编程设置值包括关于编程电压电平、编程电压施加时间和编程禁止时间点的信息，所述编程电压电平、所述编程电压施加时间和所述编程禁止时间点分别与在所述第一编程操作中所述所选存储器单元的目标编程状态对应。

8.根据权利要求7所述的存储器装置，其中，

所述编程操作控制器控制所述外围电路在所述第一编程操作中基于所述编程设置值在与所述目标编程状态对应的所述编程电压施加时间期间对所述所选存储器单元施加与所述目标编程状态对应的编程电压，并且

随着所述目标编程状态变高，所述编程电压连续且逐步增加。

9.根据权利要求8所述的存储器装置，其中，所述编程电压增加恒定增量。

10.根据权利要求8所述的存储器装置，其中，所述编程电压增加基于所述目标编程状态确定的增量。

11.根据权利要求8所述的存储器装置，其中，所述编程操作控制器控制所述外围电路基于所述编程设置值在与所述目标编程状态对应的所述编程禁止时间点将编程禁止电压施加到与所述所选存储器单元联接的位线。

12.根据权利要求8所述的存储器装置，其中，

所述编程操作控制器控制所述外围电路对所述多个存储器单元当中的未选存储器单元施加编程通过电压，并且

随着所述目标编程状态变高，所述编程通过电压连续且逐步增加。

13.一种操作存储器装置的方法，该方法包括以下步骤：

执行对多个存储器单元当中的所选存储器单元施加连续且逐步增加的编程脉冲的第一编程操作；以及

对所述所选存储器单元执行第二编程操作，该第二编程操作包括编程验证操作和编程脉冲施加操作。

14.根据权利要求13所述的方法，其中，

所述第一编程操作作为斜坡脉冲编程操作来执行，并且

所述第二编程操作作为增量阶跃脉冲编程操作来执行。

15.根据权利要求13所述的方法，其中，

所述第一编程操作是形成所述所选存储器单元的中间阈值电压分布的粗略编程操作，并且

所述第二编程操作是形成所述所选存储器单元的最终阈值电压分布的精细编程操作。

16.根据权利要求13所述的方法，其中，执行所述第一编程操作的步骤包括以下步骤：

基于与所述第一编程操作有关的编程设置值，在与目标编程状态对应的编程电压施加时间期间将与所述目标编程状态对应的编程电压施加到所述所选存储器单元，以及

随着所述目标编程状态变高，所述编程电压连续且逐步增加。

17.根据权利要求16所述的方法，其中，所述编程电压增加基于所述目标编程状态确定的增量。

18.根据权利要求16所述的方法，其中，与所述第一编程操作有关的所述编程设置值包括关于编程电压电平、所述编程电压施加时间和编程禁止时间点的信息，所述编程电压电平、所述编程电压施加时间和所述编程禁止时间点分别与在所述第一编程操作中所述所选存储器单元的所述目标编程状态对应。

19.根据权利要求18所述的方法，其中，执行所述第一编程操作的步骤还包括以下步骤：

在与所述目标编程状态对应的所述编程禁止时间点将编程禁止电压施加到与所述所选存储器单元联接的位线。

20.根据权利要求18所述的方法，其中，执行所述第一编程操作的步骤还包括以下步骤：

将编程通过电压施加到所述多个存储器单元当中的未选存储器单元，

其中，随着所述目标编程状态变高，所述编程通过电压连续且逐步增加。

21.一种存储器装置，该存储器装置包括：

多个存储器单元；

外围电路，该外围电路将一个或更多个电压施加到与所述多个存储器单元当中的所选存储器单元联接的字线，所述一个或更多个电压与对所述所选存储器单元的一个或更多个编程操作关联；以及

控制逻辑，该控制逻辑控制所述外围电路对所述所选存储器单元执行粗略编程操作和精细编程操作，所述粗略编程操作包括施加斜坡脉冲的编程操作并且不包括编程验证操作，并且所述精细编程操作包括编程操作和编程验证操作。

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