KR20230153181A - 메모리 장치 및 그 프로그래밍 속도 조절 방법 - Google Patents

메모리 장치 및 그 프로그래밍 속도 조절 방법 Download PDF

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KR20230153181A
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 메모리 장치는, 기준 노드로부터 제1 물리적 거리 내에 위치하는 메모리 셀들을 포함하는 제1 메모리 셀 그룹 및 상기 기준 노드로부터 상기 제1 물리적 거리보다 멀리 위치하는 메모리 셀들을 포함하는 제2 메모리 셀 그룹을 포함하는 메모리 셀 어레이, 워드라인들을 통해 상기 메모리 셀 어레이에 포함된 메모리 셀들에 단계적으로 증가하는 프로그램 전압들을 인가하는 프로그램 동작을 수행하는 주변회로 및 상기 프로그램 전압들의 단계적 증가에 대응하여 상기 프로그램 전압들의 크기를 기초로 상기 제1 메모리 셀 그룹에 인가되는 제1 프로그램 허용전압의 인가 시점과 상기 제1 프로그램 허용전압의 크기를 결정하고, 상기 주변회로가 비트라인들을 통해 상기 제1 메모리 셀 그룹에 상기 제1 프로그램 허용전압을 인가하도록 제어하는 제어로직을 포함할 수 있다.

Description

메모리 장치 및 그 프로그래밍 속도 조절 방법{MEMORY DEVICE AND PROGRAMMING SPEED ADJUSTING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 프로그래밍 속도 조절 방법에 관한 것이다.
메모리 시스템은 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 프로그램 전압의 크기에 따라 비트라인에 인가되는 프로그램 허용전압을 조절하여 메모리 셀들의 물리적 컬럼 어드레스에 무관하게 프로그램 속도가 일정 범위 내에서 유지되는 메모리 장치 및 그 프로그래밍 속도 조절 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 기준 노드로부터 제1 물리적 거리 내에 위치하는 메모리 셀들을 포함하는 제1 메모리 셀 그룹 및 상기 기준 노드로부터 상기 제1 물리적 거리보다 멀리 위치하는 메모리 셀들을 포함하는 제2 메모리 셀 그룹을 포함하는 메모리 셀 어레이, 워드라인들을 통해 상기 메모리 셀 어레이에 포함된 메모리 셀들에 단계적으로 증가하는 프로그램 전압들을 인가하는 프로그램 동작을 수행하는 주변회로 및 상기 프로그램 전압들의 단계적 증가에 대응하여 상기 프로그램 전압들의 크기를 기초로 상기 제1 메모리 셀 그룹에 인가되는 제1 프로그램 허용전압의 인가 시점과 상기 제1 프로그램 허용전압의 크기를 결정하고, 상기 주변회로가 비트라인들을 통해 상기 제1 메모리 셀 그룹에 상기 제1 프로그램 허용전압을 인가하도록 제어하는 제어로직을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 메모리 셀 그룹들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀 그룹들 각각은 물리적 컬럼 어드레스가 미리 결정된 범위에 포함되는 메모리 셀들을 포함하고, 워드라인들을 통해 상기 메모리 셀 어레이에 포함된 메모리 셀들에 단계적으로 증가하는 프로그램 전압들을 인가하는 프로그램 동작을 수행하는 주변회로 및 상기 프로그램 전압들의 단계적 증가에 대응하여, 상기 프로그램 전압들의 크기를 기초로 상기 복수의 메모리 셀 그룹들 각각에 인가되는 프로그램 허용전압들 각각의 인가 시점들과 상기 프로그램 허용전압들 각각의 크기들을 결정하고, 상기 주변회로가 비트라인들을 통해 상기 프로그램 허용전압들을 인가하도록 제어하는 제어로직을 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 동작방법에 있어서, 미리 결정된 용량에 대응하는 복수의 메모리 셀 그룹들을 구별하는 단계, 상기 복수의 메모리 셀 그룹들 각각은 물리적 컬럼 어드레스가 인접한 메모리 셀들을 포함하고, 워드라인들을 통해 상기 복수의 메모리 셀 그룹들에 단계적으로 증가하는 프로그램 전압들을 인가하는 단계, 상기 프로그램 전압들의 크기를 기초로 상기 복수의 메모리 셀 그룹들 각각에 인가되는 프로그램 허용전압들 각각의 인가 시점들과 상기 프로그램 허용전압들 각각의 크기들을 결정하는 단계 및 비트라인들을 통해 상기 복수의 메모리 셀 그룹들에 상기 프로그램 허용전압들을 인가하는 단계를 포함할 수 있다.
본 기술에 따르면 메모리 셀들의 물리적 컬럼 어드레스에 무관하게 동일한 워드라인에 연결된 메모리 셀들의 프로그램 속도가 일정하게 유지되는 메모리 장치 및 그 프로그래밍 속도 조절 방법이 제공될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 물리적 거리에 따라 프로그램 속도가 달라지는 메모리 셀들을 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 프로그램 속도가 일정한 메모리 장치를 설명하기 위한 블록도 이다.
도 6은 본 발명의 실시 예에 따른 프로그램 허용전압을 프로그램 전압의 크기를 변경하여 프로그램 속도를 조절하는 방법을 설명하기 위한 도면 이다.
도 7은 본 발명의 실시 예에 따른 프로그램 허용전압의 인가 시점을 변경하는 방법을 설명하기 위한 도면 이다.
도 8은 본 발명의 실시 예에 따른 프로그램 허용전압의 크기를 변경하는 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 프로그램 속도가 일정한 범위에 포함되는 프로그램 동작을 수행하는 방법을 설명하기 위한 순서도 이다.
도 10은 본 발명의 실시 예에 따른 프로그램 허용전압들의 인가 시점과 그 크기를 결정하는 방법을 설명하기 위한 순서도 이다.
도 11은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 12는 도 11의 컨트롤러의 구성을 예시적으로 나타낸 도면이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(50)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 시스템(50)은 호스트와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 메모리 시스템들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(50)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory; RRAM), 상변화 메모리(phase-change random access memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory; FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory; STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 저장할 수 있다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 리드할 수 있다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.
메모리 장치(100)는 복수의 플래인들을 포함할 수 있다. 플래인은 독립적으로 동작을 수행할 수 있는 단위일 수 있다. 예를 들어, 메모리 장치(100)는 2개, 4개 또는 8개의 플래인들을 포함할 수 있다. 복수의 플래인들은 독립적으로 프로그램 동작, 리드 동작 또는 소거 동작을 각각 동시에 수행할 수 있다.
메모리 장치(100)는 시퀀셜 영역을 포함할 수 있다. 시퀀셜 영역은 논리 블록 어드레스(Logical Block Address; LBA)들이 연속되는 영역일 수 있다. 메모리 컨트롤러(200)는 시퀀셜 영역에 데이터를 저장하는 쓰기 동작을 수행할 수 있다. 시퀀셜 영역에 저장된 데이터의 논리 블록 어드레스(Logical Block Address; LBA)들은 연속적일 수 있다. 메모리 장치(100)는 서로 다른 크기의 시퀀셜 영역들을 복수 개 포함할 수 있다. 메모리 장치(100)는 시퀀셜 영역 단위로 나뉘어서 사용될 수 있다.
실시 예에서, 메모리 장치(100)는 백그라운드 미디어 스캔(background media scan; BGMS) 동작을 수행할 수 있다. 백그라운드 미디어 스캔(BGMS) 동작은 메모리 컨트롤러(200)로부터 커맨드가 수신되지 않는 유휴 타임(idle time)에 수행될 수 있다. 또, 백그라운드 미디어 스캔(BGMS) 동작은 리드 페일, 즉 리드 동작 시 리드된 데이터에 대한 에러 정정이 불가능(uncorrectable error correction codes; UECC)하게 되는 것을 사전에 방지하기 위해 수행될 수 있다.
예를 들어, 메모리 장치(100)는 유휴 타임(idle time)에 메모리 셀들에 저장된 데이터를 스캔(리드)할 수 있다. 메모리 장치(100)는 스캔 결과를 기초로 리드 페일될 가능성이 높은 페이지를 선정하여 리프레시 동작을 수행할 수 있다. 이 때, 메모리 장치(100)는 메모리 블록 번호에 따라 순차적으로 또는 랜덤한 메모리 블록 번호에 따라 데이터를 스캔할 수 있다.
메모리 장치(100)는 백그라운드 미디어 스캔(BGMS) 시, 페이지에 저장된 데이터의 스캔을 통해 잠재적으로 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출할 수 있다. 메모리 장치(100)는 검출된 페이지의 데이터를 다른 메모리 블록에 프로그램함으로써 에러 정정 불가능(UECC)을 사전에 방지할 수 있다. 메모리 장치(100)는 리드 디스터브 및 리텐션으로 인해 잠재적으로 에러 정정 불가능(UECC)할 가능성이 있는 페이지를 검출하여 데이터의 신뢰성을 향상시킬 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware; FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer; HIL), 메모리 컨트롤러(200)는 호스트와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer; FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer; FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트로부터 쓰기 데이터와 논리 블록 어드레스(Logical Block Address; LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address; PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(Logical Block Address; LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(Physical Block Address; PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address; PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(Physical Block Address; PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(Physical Block Address; PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection) 등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다. 또는 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들이 병렬적으로 동작하는 방식일 수 있다.
버퍼 메모리(미도시)는 호스트로부터 제공된 데이터, 즉 메모리 장치(100)에 저장할 데이터를 임시로 저장하거나, 메모리 장치(100)로부터 리드된 데이터를 임시로 저장할 수 있다. 실시 예에서, 버퍼 메모리(미도시)는 휘발성 메모리 장치일 수 있다. 예를 들어, 버퍼 메모리(미도시)는 동적 랜덤 엑세스 메모리(Dynamic Random Access Memory; DRAM) 또는 정적 랜덤 엑세스 메모리(Static Random Access Memory; SRAM)일 수 있다.
호스트는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어로직(140), 전압 생성부(150) 및 전류 센싱 회로(160)를 포함할 수 있다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)를 제어로직(140)이 제어하는 주변회로 라고 할 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결될 수 있다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결될 수 있다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함할 수 있다. 실시 예로서, 다수의 메모리 셀들은 비휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 비휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 어드레스 디코더(120)는 제어로직(140)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신할 수 있다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가할 수 있다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성될 수 있다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송할 수 있다.
메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 수 있다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공될 수 있다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태(Program state)에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다. 읽기 및 쓰기 회로(130)는 제어로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다. 본 명세서에서, 쓰기 회로의 쓰기 동작은 선택된 메모리 셀들에 대한 프로그램 동작과 동일한 의미로 사용될 수 있다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력할 수 있다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다. 본 발명의 실시 예에 따라 읽기 및 쓰기 회로(130)는 페이지 버퍼일 수 있다.
제어로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)에 연결될 수 있다. 제어로직(140)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어로직(140)은 제어 신호(CTRL)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 또한 제어로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
한편, 제어로직(140)은, 전류 센싱 회로(160)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 특정 타겟 프로그램 상태(target program state)에 대한 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
전압 생성부(150)는 제어로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작 시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)는 제어로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다.
전류 센싱 회로(160)는, 검증 동작 시 제어로직(140)으로부터 수신되는 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류 및 기준 전압을 생성할 수 있다. 생성된 기준 전압과 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 센싱 전압(VPB)을 비교하거나, 또는 생성되는 기준 전류와 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm)로부터 수신되는 센싱 전류를 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성부(150) 및 전류 센싱 회로(160)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변회로"로서 기능할 수 있다. 주변회로는 제어로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행할 수 있다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKz)은 도 2의 메모리 블록들(BLK1~BLKz)중 어느 하나의 메모리 블록(BLKz)을 나타낸 도면이다.
도 3을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKz)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링(ST)들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링(ST)들에 공통으로 연결될 수 있다. 스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 소스 셀렉트 트랜지스터(SST)들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKz)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(physical page; PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(physical page; PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(logical page; LPG) 데이터는 하나의 물리 페이지(physical page; PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(physical page; PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
메모리 셀들은 복수의 메모리 셀 그룹들에 포함될 수 있다. 메모리 셀들과 기준 노드(310) 사이의 거리에 따라 메모리 셀들은 다른 메모리 셀 그룹에 포함될 수 있다. 기준 노드(310)는 워드 라인별로 설정될 수 있다. 본 발명의 실시 예에서, 기준 노드(310)와 메모리 셀 사이의 거리는 동일한 워드 라인에 위치한 기준 노드와 메모리 셀 사이의 거리를 의미할 수 있다.
도 3에서, 메모리 셀들은 기준 노드(310)와의 거리가 미리 결정된 값보다 작은 가까운 셀 그룹(320)에 포함되거나 또는 기준 노드(310)와의 거리가 미리 결정된 값보다 크거나 같은 먼 셀 그룹(330)에 포함될 수 있다.
가까운 셀 그룹(320)에 포함된 메모리 셀들의 프로그램 속도는 먼 셀 그룹(330)에 포함된 메모리 셀들 보다 더 빠를 수 있다. 도 3에서 도시된 메모리 셀 그룹들(320, 330)은 2개이지만, 이는 예시일 뿐, 메모리 셀들의 프로그램 속도에 따라 메모리 셀들이 포함되는 메모리 셀 그룹들의 개수는 2개 이상이 될 수 도 있다.
도 4는 물리적 거리에 따라 프로그램 속도가 달라지는 메모리 셀들을 나타내는 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110)에 포함된 메모리 셀들은 기준 노드와의 물리적 거리가 서로 다를 수 있다. 본 발명의 실시 예에서, 물리적 거리는 메모리 셀의 물리적 컬럼 어드레스일 수 있다. 메모리 셀 어레이(110)에 포함된 메모리 셀들은 기준 노드와의 물리적 거리에 따라 제1 메모리 셀 그룹(410)과 제2 메모리 셀 그룹(420)에 포함될 수 있다.
기준 노드로부터 제1 물리적 거리 내에 위치하는 메모리 셀들이 제1 메모리 셀 그룹(410)에 포함될 수 있다. 기준 노드로부터 제1 물리적 거리보다 멀리 위치하는 메모리 셀들이 제2 메모리 셀 그룹(420)에 포함될 수 있다. 본 발명의 실시 예에서, 프로그램 속도에 따라 메모리 셀 그룹들이 구분될 수 있다. 본 발명의 실시 예에서, 제1 메모리 셀 그룹(410)은 도 3의 가까운 셀 그룹(310)에 대응될 수 있다. 제2 메모리 셀 그룹(420)은 도 3의 먼 셀 그룹(320)에 대응될 수 있다.
기준 노드에 가까운 메모리 셀들의 프로그램 속도는 기준 노드에서 먼 메모리 셀들의 프로그램 속도보다 더 빠를 수 있다. 프로그램 속도가 빠를수록 메모리 셀들의 문턱 전압이 높을 수 있다.
기준 노드에서 가까운 메모리 셀들은 기준 노드에서 먼 메모리 셀들 보다 워드라인을 통해 인가된 전압이 프로그램 전압에 더 빨리 도달할 수 있다. 메모리 셀들과 기준 노드 사이의 거리에 따라 워드라인을 통해 인가된 전압이 프로그램 전압에 도달하는 시간이 달라질 수 있다. 메모리 셀이 기준 노드에 가까울수록 인가되는 전압이 프로그램 전압에 더 빠르게 도달될 수 있다.
도 4의 제1 그래프(450)는 시간 변화에 따른 프로그램 전압을 나타낼 수 있다. 제1 그래프(450)의 x축은 시간을 나타내고, y축은 프로그램 전압을 나타낼 수 있다. 메모리 셀의 게이트에 인가되는 전압은 전압이 인가될 때부터 일정 시간이 경과한 후에 프로그램 전압에 도달될 수 있다.
메모리 셀들의 물리적 위치 또는 물리적 컬럼 어드레스에 따라 프로그램 속도 차이가 발생할 수 있다. 프로그램 전압의 크기가 클수록 프로그램 속도 차이가 더 클 수 있다. 제1 메모리 셀 그룹(410)에 포함되는 메모리 셀들에 인가되는 전압은 제2 메모리 셀 그룹(420)에 포함되는 메모리 셀들에 인가되는 전압보다 프로그램 전압에 도달하는 속도가 빠를 수 있다.
제1 프로그램 전압(430)이 메모리 셀들에 인가될 수 있다. 제1 메모리 셀 그룹(410)에 포함되는 메모리 셀들에 인가되는 전압이 제1 프로그램 전압(430)에 먼저 도달될 수 있다. 제1 메모리 셀 그룹(410)과 제2 메모리 셀 그룹(420)이 제1 프로그램 전압(430)에 도달하는 시간 차이는 제1 차이(nt1)일 수 있다.
제1 메모리 셀 그룹(410)과 제2 메모리 셀 그룹(420)의 프로그램 속도 차이는 프로그램 전압의 크기에 따라 달라질 수 있다. 구체적으로, 프로그램 전압의 크기가 클수록 속도 차이가 증가될 수 있다.
프로그램 루프가 증가하는 것에 대응하여 프로그램 전압이 증가될 수 있다. 프로그램 전압은 단계적으로 증가하는 스텝 전압일 수 있다. 제2 프로그램 전압(440)이 메모리 셀들에 인가될 수 있다. 마찬가지로 제1 메모리 셀 그룹(410)에 포함되는 메모리 셀들에 인가되는 전압이 제2 프로그램 전압(440)에 먼저 도달될 수 있다. 제1 메모리 셀 그룹(410)과 제2 메모리 셀 그룹(420)이 제2 프로그램 전압(440)에 도달하는 시간 차이는 제2 차이(nt2)일 수 있다.
프로그램 전압의 크기가 증가되는 것에 대응하여 비트라인에 인가되는 전압이 프로그램 전압에 도달하는 시간 차이가 증가될 수 있다. 예를 들어, 제2 프로그램 전압(440)은 제1 프로그램 전압(430)보다 크고, 제2 차이(nt2)는 제1 차이(nt1)보다 더 크다. 프로그램 전압의 크기가 증가할수록 같은 워드라인에 연결된 메모리 셀들에 인가되는 전압이 프로그램 전압에 도달하는 시간 차이가 더 커질 수 있다.
프로그램 전압의 크기가 클수록 메모리 셀 그룹들 사이의 프로그램 속도 차이가 증가될 수 있다. 도 4의 제2 그래프(460)는 제1 메모리 셀 그룹(410)과 제2 메모리 셀 그룹(420)의 프로그램 속도 차이를 나타낼 수 있다. 제2 그래프(460)의 x축은 프로그램 전압을 나타내고, y축은 프로그램 전압의 유효 인가 시간을 나타낼 수 있다. 프로그램 전압의 인가 유효 시간은 메모리 셀의 게이트에 인가되는 프로그램 전압과 비트라인을 통해 인가되는 프로그램 허용 전압의 차이에 의해 달라질 수 있다.
프로그램 전압이 증가될수록 메모리 셀의 프로그램 속도가 감소될 수 있다. 프로그램 속도는 프로그램 전압의 유효 인가 시간과 비례할 수 있다. 프로그램 전압의 크기가 클수록 프로그램 전압의 유효 인가 시간이 작아질 수 있다.
제1 프로그램 전압(430)의 전압 크기는 v1이고, 제2 프로그램 전압(440)의 전압 크기는 v2일 수 있다. v1의 크기는 v2의 크기보다 작으므로, 제2 메모리 셀 그룹(420)의 제2 차이(nt2)가 제1 메모리 셀 그룹(410)의 제1 차이(nt1)보다 클 수 있다.
제1 메모리 셀 그룹(410)의 프로그램 전압 유효 인가 시간의 감소율은 제2 메모리 셀 그룹(420)의 프로그램 전압 유효 인가 시간 감소율보다 작을 수 있다. 프로그램 전압의 크기가 클수록 제1 메모리 셀 그룹(410)과 제2 메모리 셀 그룹(420)의 프로그램 전압 유효 인가 시간의 차이가 증가될 수 있다. 프로그램 전압의 크기가 증가될수록 동일한 워드라인에 인가된 메모리 셀들 사이의 프로그램 속도 차이가 커질 수 있다.
도 4에서, 메모리 셀 그룹이 2개로 표현되지만, 메모리 셀 그룹의 개수는 이에 제한되지 않는다. 본 발명의 실시 예에서, 메모리 셀 어레이(110)에 포함된 메모리 셀들은 물리적 거리 또는 물리적 컬럼 어드레스에 따라서 복수의 메모리 셀 그룹들에 포함될 수 있다. 메모리 셀 그룹에 포함되는 메모리 셀들의 총 용량은 1~2KB일 수 있다. 본 발명의 실시 예에서, 복수의 메모리 셀 그룹들이 가까운 셀 그룹(near cell group)일 수 있다. 다른 메모리 셀 그룹들이 먼 셀 그룹(far cell group)일 수 있다.
도 5는 본 발명의 실시 예에 따른 프로그램 속도가 일정한 메모리 장치를 설명하기 위한 블록도 이다.
도 5를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어로직(140) 및 주변회로(170)를 포함할 수 있다. 주변회로(170)는 워드라인들을 통해 메모리 셀들의 게이트로 프로그램 전압을 인가할 수 있다. 주변회로(170)는 비트라인들을 통해 프로그램 허용전압을 인가하여 프로그램 속도를 조절할 수 있다.
메모리 셀 어레이(110)는 기준 노드로부터 제1 물리적 거리 내에 위치하는 메모리 셀들을 포함하는 제1 메모리 셀 그룹 및 기준 노드로부터 제1 물리적 거리보다 멀리 위치하는 메모리 셀들을 포함하는 제2 메모리 셀 그룹을 포함할 수 있다. 본 발명의 다른 실시 예에서, 메모리 셀 어레이(110)는 물리적 컬럼 어드레스가 미리 결정된 범위에 포함되는 메모리 셀들을 포함하는 메모리 셀 그룹들을 복수 개 포함할 수 있다. 본 발명의 또 다른 실시 예에서, 메모리 셀 어레이(110)는 미리 결정된 용량에 대응하는 메모리 셀 그룹들을 복수 개 포함할 수 있다.
주변회로(170)는 워드라인들을 통해 메모리 셀 어레이에 포함된 메모리 셀들에 단계적으로 증가하는 프로그램 전압들을 인가하는 프로그램 동작을 수행할 수 있다. 주변회로(170)는 비트라인을 통해 메모리 셀 어레이(110)에 포함된 메모리 셀 그룹들에 프로그램 허용전압을 인가할 수 있다. 주변회로(170)는 프로그램 동작에 포함된 프로그램 루프의 증가에 대응하여 단계적으로 증가된 프로그램 전압들을 비트라인을 통해 인가할 수 있다.
메모리 셀 그룹에 비트라인들을 통해 프로그램 허용전압이 인가되면, 메모리 셀 그룹에 포함된 메모리 셀들의 프로그램 속도가 감소될 수 있다. 프로그램 허용전압을 인가하여, 기준 노드에서 가까운 셀 그룹과 기준 노드에서 먼 셀 그룹의 프로그램 속도 차이가 감소될 수 있다. 기준 노드에서 멀어질수록 동일한 워드라인에 연결된 메모리 셀들의 프로그램 속도가 감소될 수 있다. 기준 노드로부터 거리는 메모리 셀들의 물리적 컬럼 어드레스일 수 있다.
제어로직(140)은 프로그램 전압들의 단계적 증가에 대응하여 프로그램 전압들의 크기를 기초로 제1 메모리 셀 그룹에 인가되는 제1 프로그램 허용전압의 인가 시점과 제1 프로그램 허용전압의 크기를 결정할 수 있다. 제어로직(140)은 주변회로(170)가 비트라인들을 통해 제1 메모리 셀 그룹에 상기 제1 프로그램 허용전압을 인가하도록 제어할 수 있다.
프로그램 허용전압 관리부(141)는 제1 물리적 거리를 기초로 제1 프로그램 허용전압이 처음 인가되는 시점과 제1 프로그램 허용전압이 처음 인가될 때의 크기를 결정할 수 있다. 프로그램 허용전압 관리부(141)는 프로그램 전압들의 크기를 기초로 제1 프로그램 허용전압의 인가 시점과 제1 프로그램 허용전압의 크기를 변경할 수 있다.
프로그램 허용전압 관리부(141)는 기준 노드로부터 제1 메모리 셀 그룹에 포함된 메모리 셀들의 거리를 기초로 인가되는 프로그램 허용전압을 결정할 수 있다. 기준 노드와 메모리 셀들 사이의 거리가 가까울수록 프로그램 허용 전압의 크기가 클 수 있다.
프로그램 허용전압 관리부(141)는 프로그램 전압들의 인가 완료 시점으로부터 제1 물리적 거리에 대응하는 시간만큼 앞선 시점을 제1 프로그램 허용전압의 인가 시점으로 결정할 수 있다. 처음 인가되는 제1 프로그램 허용전압의 인가 시점은 제1 물리적 거리에 따라 결정될 수 있다.
프로그램 허용전압 관리부(141)는 프로그램 전압들의 크기가 클수록 제1 프로그램 허용전압을 더 이른 시점에 인가하도록 주변회로(170)를 제어할 수 있다. 프로그램 허용전압 관리부(141)는 프로그램 전압들의 단계적 증가에 대응하여, 제1 프로그램 허용전압의 인가 시점을 일정한 간격으로 앞당기도록 주변회로를 제어할 수 있다.
본 발명의 실시 예에서, 프로그램 허용전압 관리부(141)는 프로그램 전압들의 크기가 클수록 제1 프로그램 허용전압의 크기를 증가시키도록 주변회로(170)를 제어할 수 있다. 프로그램 허용전압 관리부(141)는 프로그램 전압들의 단계적 증가에 대응하여, 제1 프로그램 허용전압의 크기를 일정하게 증가시키도록 주변회로(170)를 제어할 수 있다.
본 발명의 실시 예에서, 워드라인들을 통해 인가되는 프로그램 전압들은 프로그램 전압들이 인가되는 메모리 셀들에 따라 하이 전압 또는 로우 전압일 수 있다. 프로그램 전압이 하이 전압인 경우, 프로그램 전압이 로우 전압인 것에 비해 프로그램 전압의 크기가 더 클 수 있다. 프로그램 전압이 하이 전압에서 더 크므로, 프로그램 허용전압의 인가 시점이 앞당겨지거나 또는 프로그램 허용전압의 크기가 증가될 수 있다. 프로그램 허용전압 관리부(141)는 워드라인을 통해 인가되는 프로그램 전압이 하이 전압인 것에 대응하여, 제1 프로그램 허용전압의 인가 시점 또는 제1 프로그램 허용전압의 크기를 추가적으로 변경할 수 있다.
비트라인들을 통해 메모리 셀들에 프로그램 허용전압이 인가되는 것에 대응하여, 동일한 워드라인에 연결된 메모리 셀들의 프로그램 속도 차이가 작아질 수 있다. 주변회로(170)은 프로그램 허용전압 관리부(141)에 의해 결정된 프로그램 허용전압을 메모리 셀들에 인가할 수 있다. 본 발명의 실시 예에서, 프로그램 허용전압 인가에 대응하여, 제1 메모리 그룹과 제2 메모리 그룹에 포함된 메모리 셀들 중 동일한 워드라인에 연결된 메모리 셀들에 인가되는 프로그램 전압의 유효 인가 시간의 차이가 미리 결정된 기준값보다 작을 수 있다. 프로그램 전압의 유효 인가 시간은 메모리 셀들에 워드라인들을 통해 인가되는 프로그램 전압과 비트라인들을 통해 인가되는 프로그램 허용전압에 따라 결정될 수 있다. 프로그램 전압의 유효 인가 시간의 차이가 미리 결정된 기준값보다 작을 경우, 제1 메모리 그룹과 제2 메모리 그룹에 포함된 메모리 셀들의 프로그램 속도가 서로 동일한 것으로 볼 수 있다.
본 발명의 실시 예에서, 제어로직(140)은 비트라인들을 통해 제2 메모리 셀 그룹에 제2 프로그램 허용전압을 인가하도록 주변회로(170)를 제어할 수 있다. 프로그램 허용전압 관리부(141)는 제1 프로그램 허용전압이 제2 프로그램 허용전압보다 더 먼저 인가되도록 주변회로(170)를 제어할 수 있다. 본 발명의 다른 실시 예에서, 프로그램 허용전압 관리부(141)는 제1 프로그램 허용전압의 크기가 제2 프로그램 허용전압의 크기보다 더 크도록 주변회로(170)를 제어할 수 있다.
본 발명의 실시 예에서, 프로그램 허용전압의 크기와 인가 시점은 기준 노드로부터의 거리, 단계적으로 증가되는 프로그램 전압의 크기 또는 프로그램 전압이 하이 전압인지 여부 중 적어도 하나에 의해 달라질 수 있다. 프로그램 전압의 크기는 프로그램 동작이 진행되는 것에 대응하여 증가될 수 있다. 프로그램 전압의 크기가 증가하는 것에 대응하여 프로그램 허용전압의 크기가 증가되거나 또는 프로그램 허용전압의 인가 시점이 앞당겨질 수 있다.
본 발명의 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀 그룹들은 물리적 컬럼 어드레스가 미리 결정된 범위에 포함되는 메모리 셀들을 포함할 수 있다. 제어로직(140)은 프로그램 전압들의 단계적 증가에 대응하여, 프로그램 전압들의 크기를 기초로 복수의 메모리 셀 그룹들 각각에 인가되는 프로그램 허용전압들 각각의 인가 시점들과 프로그램 허용전압들 각각의 크기들을 결정할 수 있다. 제어로직(140)은 주변회로(170)가 비트라인들을 통해 프로그램 허용전압들을 인가하도록 제어할 수 있다.
프로그램 허용전압 관리부(141)는 복수의 메모리 셀들 각각에 대응하는 물리적 컬럼 어드레스 범위들을 기초로 프로그램 허용전압들이 처음 인가되는 시점과 프로그램 허용전압들 각각이 처음 인가될 때의 크기들을 결정할 수 있다. 프로그램 허용전압 관리부(141)는 프로그램 전압들의 크기를 기초로 프로그램 허용전압들 각각의 인가 시점들과 프로그램 허용전압들 각각의 크기들을 변경할 수 있다. 프로그램 허용전압 관리부(141)는 워드라인을 통해 인가되는 프로그램 전압이 하이 전압인 것에 대응하여, 프로그램 허용 전압들 각각의 인가 시점들과 프로그램 허용전압들 각각의 크기들을 추가적으로 변경할 수 있다.
프로그램 허용전압 관리부(141)는 프로그램 전압들의 인가 완료 시점으로부터 프로그램 전압의 증가를 반영하여 프로그램 허용전압들 각각의 인가 시점들을 결정할 수 있다. 프로그램 허용전압 관리부(141)는 프로그램 전압들의 증가에 대응하여 프로그램 허용전압들 각각을 더 이른 시점에 인가하도록 주변회로(170)를 제어할 수 있다. 프로그램 허용전압 관리부(141)는 프로그램 전압들의 증가에 대응하여 프로그램 허용전압들 각각의 크기들을 증가시키도록 주변회로(170)를 제어할 수 있다.
본 발명의 실시 예에서, 프로그램 전압 크기의 증가에 대응하여 프로그램 허용전압의 인가 시점 또는 프로그램 허용전압의 크기 중 적어도 하나가 변경될 수 있다. 즉, 프로그램 전압의 크기가 증가되면, 프로그램 허용전압의 인가 시점이 앞당겨지거나 또는 프로그램 허용전압의 크기가 증가될 수 있다. 또한, 프로그램 전압의 크기가 증가되면 프로그램 허용전압의 인가 시점이 앞당겨지면서 프로그램 허용전압의 크기가 증가될 수 있다.
도 6은 본 발명의 실시 예에 따른 프로그램 허용전압을 프로그램 전압의 크기를 변경하여 프로그램 속도를 조절하는 방법을 설명하기 위한 도면 이다.
도 6을 참조하면, 메모리 셀들의 물리적 컬럼 어드레스에 따라 프로그램되는 메모리 셀들의 문턱전압(610, 620)이 달라질 수 있다. 물리적 컬럼 어드레스가 증가될수록 기준 노드에 가까운 메모리 셀들일 수 있다.
프로그램 전압이 인가되는 동일한 워드라인에 연결된 메모리 셀들의 문턱전압은 서로 다를 수 있다. 기준 노드에 가까운 메모리 셀들은 프로그램 속도가 기준 노드에서 먼 메모리 셀들 보다 상대적으로 빠를 수 있다. 프로그램 속도가 빠른 메모리 셀들은 문턱전압이 프로그램 속도가 느린 메모리 셀들보다 더 높을 수 있다.
동일한 워드라인에 연결되는 메모리 셀들의 프로그램 속도가 서로 상이하므로, 동일한 워드라인에 연결되는 메모리 셀들의 문턱전압(610)이 서로 다를 수 있다. 프로그램 허용전압이 비트라인을 통해 연결되지 않을 경우, 동일한 워드라인에 연결되는 메모리 셀들 사이의 프로그램 속도 차이에 의하여 동일한 워드라인에 연결되는 메모리 셀들 사이의 문턱전압의 차이는 vt1일 수 있다.
메모리 셀들의 비트라인에 프로그램 허용전압이 인가될 수 있다. 프로그램 허용전압 관리부는 프로그램 전압의 크기를 기초로 프로그램 허용전압의 인가 시점 또는 프로그램 허용전압의 크기를 결정할 수 있다. 프로그램 속도가 빠른 메모리 셀들에는 더 큰 프로그램 허용전압이 인가될 수 있다.
도 6에서, 메모리 셀 그룹들(G1, G2, G3)에 프로그램 허용전압이 인가될 수 있다. 프로그램 허용전압이 비트라인들을 통해 인가되면, 동일한 워드라인에 연결되는 메모리 셀들의 문턱전압(620)의 차이가 감소될 수 있다. 프로그램 허용전압이 비트라인들을 통해 인가되면, 동일한 워드라인에 연결되는 메모리 셀들 사이의 프로그램 속도 차이가 감소될 수 있다. 프로그램 속도 차이가 적어지므로, 동일한 워드라인에 연결되는 메모리 셀들 사이의 문턱전압의 차이는 vt2일 수 있다.
본 발명의 실시 예에서, 메모리 셀 그룹(G1)에 인가되는 프로그램 허용전압은 메모리 셀 그룹(G2)에 인가되는 프로그램 허용전압보다 클 수 있다. 마찬가지로 메모리 셀 그룹(G2)에 인가되는 프로그램 허용전압은 메모리 셀 그룹(G3)에 인가되는 프로그램 허용전압보다 클 수 있다. 프로그램 허용전압의 크기는 메모리 셀 그룹(G1)이 가장 클 수 있다.
본 발명의 다른 실시 예에서, 메모리 셀 그룹(G1)에 인가되는 프로그램 허용전압의 인가 시점은 메모리 셀 그룹(G2)에 인가되는 프로그램 허용전압보다 빠를 수 있다. 메모리 셀 그룹(G2)에 인가되는 프로그램 허용전압의 인가 시점은 메모리 셀 그룹(G3)에 인가되는 프로그램 허용전압의 인가 시점보다 더 빠를 수 있다. 프로그램 허용전압의 인가 시점은 메모리 셀 그룹(G1)이 가장 빠를 수 있다.
메모리 셀 그룹들(G1, G2, G3)에 인가되는 프로그램 허용전압의 크기와 프로그램 허용전압의 인가 시점은 서로 다를 수 있다. 프로그램 허용전압이 인가되는 메모리 셀 그룹들(G1, G2, G3)의 프로그램 속도는 감소될 수 있다. 프로그램 속도 감소에 대응하여 동일한 워드라인에 연결되는 메모리 셀들의 문턱전압 차이는 감소될 수 있다.
본 발명의 실시 예에서, 메모리 셀 그룹들(G1, G2, G3) 각각의 용량은 1~2KB일 수 있다. 메모리 셀 그룹들(G1, G2, G3) 각각의 용량은 서로 동일할 수 있다. 메모리 셀 그룹들(G1, G2, G3) 각각에 포함되는 메모리 셀들은 물리적 컬럼 어드레스가 연속되는 메모리 셀들일 수 있다. 메모리 셀 그룹들(G1, G2, G3) 각각은 메모리 장치의 뱅크(bank)들일 수 있다.
도 6에서, 메모리 셀 그룹들은 3개로 도시되지만, 이에 한정되지 않는다. 이는 예시에 불과하고, 메모리 셀 그룹들의 개수는 다양할 수 있다. 메모리 셀 그룹들의 개수가 많을수록, 동일한 워드라인에 연결되는 메모리 셀들의 프로그램 속도 차이가 감소될 수 있다.
도 7은 본 발명의 실시 예에 따른 프로그램 허용전압의 인가 시점을 변경하는 방법을 설명하기 위한 도면 이다.
도 7을 참조하면, 복수의 프로그램 루프들(LP1, LP2, LP3)에서 인가되는 프로그램 전압에 대응하여, 기준 노드에 가까운 메모리 셀 그룹에 프로그램 허용전압들이 인가될 수 있다. 프로그램 허용전압들은 비트라인들을 통해 메모리 셀들에 인가될 수 있다. 프로그램 허용전압의 인가 시점은 프로그램 전압의 크기에 따라 달라질 수 있다.
제1 프로그램 루프(LP1)가 진행되면 제1 프로그램 전압(710)이 인가될 수 있다. 제1 프로그램 전압(710)의 인가에 대응하여, 비트라인들을 통해 기준 노드에 가까운 메모리 셀 그룹에 제1 프로그램 허용전압(720)이 인가될 수 있다. 제1 프로그램 허용전압(720)은 제1 프로그램 전압(710)의 인가 완료 시점으로부터 프로그램 허용전압 관리부가 결정하는 시간만큼 앞선 시점에 인가될 수 있다. 본 발명의 실시 예에서, 제1 프로그램 전압(710)에 대응하는 제1 프로그램 허용전압(720)의 인가 시점은 기준 노드와 제1 프로그램 허용전압(720)이 인가되는 메모리 셀 그룹 사이의 물리적 거리 또는 물리적 컬럼 어드레스에 따라 결정될 수 있다.
제2 프로그램 루프(LP2)가 진행되면 제2 프로그램 전압(730)이 인가될 수 있다. 제2 프로그램 전압(730)의 인가에 대응하여, 비트라인들을 통해 기준 노드에 가까운 메모리 셀 그룹에 제2 프로그램 허용전압(730)이 인가될 수 있다. 제2 프로그램 허용전압(740)은 제2 프로그램 전압(730)의 인가 완료 시점으로부터 프로그램 허용전압 관리부가 결정하는 시간만큼 앞선 시점에 인가될 수 있다. 제2 프로그램 허용전압(740)은 제1 프로그램 허용전압(720)보다 a만큼 더 빨리 인가될 수 있다. 제2 프로그램 루프(LP2)에서 인가되는 제2 프로그램 전압(730)의 크기가 제1 프로그램 루프(LP1)에서 인가되는 제1 프로그램 전압(710)의 크기보다 크므로, 제2 프로그램 허용전압(740)은 제1 프로그램 허용전압(720)보다 a만큼 더 빠르게 인가될 수 있다.
제3 프로그램 루프(LP3)가 진행되면 제3 프로그램 전압(750)이 인가될 수 있다. 제3 프로그램 전압(750)의 인가에 대응하여, 비트라인들을 통해 기준 노드에 가까운 메모리 셀 그룹에 제3 프로그램 허용전압(760)이 인가될 수 있다. 제3 프로그램 허용전압(760)은 제3 프로그램 전압(750)의 인가 완료 시점으로부터 프로그램 허용전압 관리부가 결정하는 시간만큼 앞선 시점에 인가될 수 있다. 제3 프로그램 허용전압(760)은 제2 프로그램 허용전압(740)보다 a만큼 더 빨리 인가될 수 있다. 제3 프로그램 루프(LP3)에서 인가되는 제3 프로그램 전압(750)의 크기가 제2 프로그램 루프(LP2)에서 인가되는 제2 프로그램 전압(730)의 크기보다 크므로, 제3 프로그램 허용전압(760)은 제2 프로그램 허용전압(740)보다 a만큼 더 빠르게 인가될 수 있다. 제3 프로그램 허용전압(760)의 인가 시점은 제1 프로그램 허용전압(720)보다 2a만큼 더 빠를 수 있다.
본 발명의 실시 예에서, 프로그램 전압들(710, 730, 750)의 크기가 단계적으로 증가되므로 프로그램 허용전압들(720, 740, 760)은 a만큼 점진적으로 빠르게 인가될 수 있다. 프로그램 허용전압들(720, 740, 760)이 인가되는 것에 대응하여 메모리 셀들의 프로그램 속도가 감소될 수 있다. 동일한 워드라인에 연결되는 메모리 셀들의 문턱전압들의 차이가 감소될 수 있다.
도 8은 본 발명의 실시 예에 따른 프로그램 허용전압의 크기를 변경하는 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 복수의 프로그램 루프들(LP1, LP2, LP3)에서 인가되는 프로그램 전압에 대응하여, 기준 노드에 가까운 메모리 셀 그룹에 프로그램 허용전압들이 인가될 수 있다. 프로그램 허용전압들은 비트라인들을 통해 메모리 셀들에 인가될 수 있다. 프로그램 허용전압의 크기는 프로그램 전압의 크기에 따라 달라질 수 있다.
제1 프로그램 루프(LP1)가 진행되면 제1 프로그램 전압(810)이 인가될 수 있다. 제1 프로그램 전압(810)의 인가에 대응하여, 비트라인들을 통해 기준 노드에 가까운 메모리 셀 그룹에 제1 프로그램 허용전압(820)이 인가될 수 있다. 제1 프로그램 허용전압(820)은 제1 프로그램 전압(810)의 인가 완료 시점으로부터 프로그램 허용전압 관리부가 결정하는 시간만큼 앞선 시점에 인가될 수 있다. 프로그램 허용전압 관리부는 제1 프로그램 전압(810)의 크기를 기초로 제1 프로그램 허용전압(820)의 크기를 결정할 수 있다. 본 발명의 실시 예에서, 제1 프로그램 전압(810)에 대응하는 제1 프로그램 허용전압(820)의 크기는 기준 노드와 제1 프로그램 허용전압(820)이 인가되는 메모리 셀 그룹 사이의 물리적 거리 또는 물리적 컬럼 어드레스에 따라 결정될 수 있다.
제2 프로그램 루프(LP2)가 진행되면 제2 프로그램 전압(830)이 인가될 수 있다. 제2 프로그램 전압(830)의 인가에 대응하여, 비트라인들을 통해 기준 노드에 가까운 메모리 셀 그룹에 제2 프로그램 허용전압(830)이 인가될 수 있다. 프로그램 허용전압 관리부는 제2 프로그램 전압(830)의 크기를 기초로 제2 프로그램 허용전압(840)의 크기를 결정할 수 있다. 제2 프로그램 허용전압(840)의 크기는 제1 프로그램 허용전압(820)의 크기보다 b만큼 더 클 수 있다. 제2 프로그램 루프(LP2)에서 인가되는 제2 프로그램 전압(830)의 크기가 제1 프로그램 루프(LP1)에서 인가되는 제1 프로그램 전압(810)의 크기보다 크므로, 제1 프로그램 허용전압(820)보다 b만큼 더 큰 제2 프로그램 허용전압(840)이 인가될 수 있다.
제3 프로그램 루프(LP3)가 진행되면 제3 프로그램 전압(850)이 인가될 수 있다. 제3 프로그램 전압(850)의 인가에 대응하여, 비트라인들을 통해 기준 노드에 가까운 메모리 셀 그룹에 제3 프로그램 허용전압(860)이 인가될 수 있다. 프로그램 허용전압 관리부는 제3 프로그램 전압(850)의 크기를 기초로 제3 프로그램 허용전압(860)의 크기를 결정할 수 있다. 제3 프로그램 허용전압(860)은 제2 프로그램 허용전압(840)보다 b만큼 더 클 수 있다. 제3 프로그램 루프(LP3)에서 인가되는 제3 프로그램 전압(850)의 크기가 제2 프로그램 루프(LP2)에서 인가되는 제2 프로그램 전압(830)의 크기보다 크므로, 제2 프로그램 허용전압(840)보다 b만큼 더 큰 제3 프로그램 허용전압(860)이 인가될 수 있다. 제3 프로그램 허용전압(860)의 크기는 제1 프로그램 허용전압(820)의 크기보다 2b만큼 더 클 수 있다.
본 발명의 실시 예에서, 프로그램 전압들(810, 830, 850)의 크기가 단계적으로 증가되므로 프로그램 허용전압들(820, 840, 860)의 크기는 b만큼 점진적으로 증가될 수 있다. 프로그램 허용전압들(820, 840, 860)이 인가되는 것에 대응하여 메모리 셀들의 프로그램 속도가 감소될 수 있다. 동일한 워드라인에 연결되는 메모리 셀들의 문턱전압들의 차이가 감소될 수 있다.
도 9는 본 발명의 실시 예에 따른 프로그램 속도가 일정한 범위에 포함되는 프로그램 동작을 수행하는 방법을 설명하기 위한 순서도 이다.
도 9를 참조하면, 단계적으로 증가되는 프로그램 전압들에 대응하여, 프로그램 허용전압의 크기 또는 프로그램 허용전압의 인가 시점이 달라질 수 있다. 프로그램 허용전압이 비트라인을 통해 메모리 셀들에 인가되면, 메모리 셀들의 프로그램 속도가 조절될 수 있다. 동일한 워드라인에 연결되는 메모리 셀들의 프로그램 속도를 조절하여, 동일한 프로그램 전압에 대한 물리적 컬럼 어드레스가 서로 다른 메모리 셀들의 문턱전압들의 변화량을 동일하게 조절할 수 있다.
S910 단계에서, 제어로직은 메모리 셀 어레이에 포함된 메모리 셀들을 복수의 메모리 셀 그룹들로 구별할 수 있다. 복수의 메모리 셀 그룹들 각각에 포함되는 메모리 셀들의 총 용량은 미리 결정된 값일 수 있다. 본 발명의 실시 예에서, 메모리 셀 그룹의 용량은 1~2KB일 수 있다. 메모리 셀 그룹에 포함된 메모리 셀들의 물리적 컬럼 어드레스는 연속적일 수 있다.
S920 단계에서, 제어로직은 워드라인들을 통해 복수의 메모리 셀 그룹들에 단계적으로 증가하는 프로그램 전압들을 인가할 수 있다. 제어로직은 프로그램 동작을 수행할 수 있다. 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 프로그램 루프가 증가하는 것에 대응하여 프로그램 전압들의 크기가 증가될 수 있다.
S930 단계에서, 프로그램 허용전압 관리부는 프로그램 전압들의 크기를 기초로 복수의 메모리 셀 그룹들 각각에 인가되는 프로그램 허용전압들 각각의 인가 시점들과 프로그램 허용전압들 각각의 크기들을 결정할 수 있다.
프로그램 허용전압 관리부는 제1 물리적 거리를 기초로 제1 프로그램 허용전압이 처음 인가되는 시점과 제1 프로그램 허용전압이 처음 인가될 때의 크기를 결정할 수 있다. 프로그램 허용전압 관리부는 프로그램 전압들의 크기를 기초로 제1 프로그램 허용전압의 인가 시점과 제1 프로그램 허용전압의 크기를 변경할 수 있다.
프로그램 허용전압 관리부는 기준 노드로부터 제1 메모리 셀 그룹에 포함된 메모리 셀들의 거리를 기초로 인가되는 프로그램 허용전압을 결정할 수 있다. 기준 노드와 메모리 셀들 사이의 거리가 가까울수록 프로그램 허용 전압의 크기가 클 수 있다.
프로그램 허용전압 관리부는 프로그램 전압들의 인가 완료 시점으로부터 제1 물리적 거리에 대응하는 시간만큼 앞선 시점을 제1 프로그램 허용전압의 인가 시점으로 결정할 수 있다. 처음 인가되는 제1 프로그램 허용전압의 인가 시점은 제1 물리적 거리에 따라 결정될 수 있다.
본 발명의 다른 실시 예에서, 프로그램 허용전압 관리부는 복수의 메모리 셀들 각각에 대응하는 물리적 컬럼 어드레스 범위들을 기초로 프로그램 허용전압들이 처음 인가되는 시점과 프로그램 허용전압들 각각이 처음 인가될 때의 크기들을 결정할 수 있다. 프로그램 허용전압 관리부는 프로그램 전압들의 크기를 기초로 프로그램 허용전압들 각각의 인가 시점들과 프로그램 허용전압들 각각의 크기들을 변경할 수 있다. 프로그램 허용전압 관리부는 워드라인을 통해 인가되는 프로그램 전압이 하이 전압인 것에 대응하여, 프로그램 허용 전압들 각각의 인가 시점들과 프로그램 허용전압들 각각의 크기들을 추가적으로 변경할 수 있다.
S940 단계에서, 제어로직은 비트라인들을 통해 복수의 메모리 셀 그룹들에 프로그램 허용전압들을 인가할 수 있다.
프로그램 허용전압 관리부는 프로그램 전압들의 크기가 클수록 제1 프로그램 허용전압을 더 이른 시점에 인가하도록 주변회로를 제어할 수 있다. 프로그램 허용전압 관리부는 프로그램 전압들의 단계적 증가에 대응하여, 제1 프로그램 허용전압의 인가 시점을 일정한 간격으로 앞당기도록 주변회로를 제어할 수 있다.
본 발명의 실시 예에서, 프로그램 허용전압 관리부는 프로그램 전압들의 크기가 클수록 제1 프로그램 허용전압의 크기를 증가시키도록 주변회로를 제어할 수 있다. 프로그램 허용전압 관리부는 프로그램 전압들의 단계적 증가에 대응하여, 제1 프로그램 허용전압의 크기를 일정하게 증가시키도록 주변회로를 제어할 수 있다.
본 발명의 실시 예에서, 제어로직은 비트라인들을 통해 제2 메모리 셀 그룹에 제2 프로그램 허용전압을 인가하도록 주변회로를 제어할 수 있다. 프로그램 허용전압 관리부는 제1 프로그램 허용전압이 제2 프로그램 허용전압보다 더 먼저 인가되도록 주변회로를 제어할 수 있다. 본 발명의 다른 실시 예에서, 프로그램 허용전압 관리부는 제1 프로그램 허용전압의 크기가 제2 프로그램 허용전압의 크기보다 더 크도록 주변회로를 제어할 수 있다.
본 발명의 다른 실시 예에서, 프로그램 허용전압 관리부는 프로그램 전압들의 인가 완료 시점으로부터 프로그램 전압의 증가를 반영하여 프로그램 허용전압들 각각의 인가 시점들을 결정할 수 있다. 프로그램 허용전압 관리부는 프로그램 전압들의 증가에 대응하여 프로그램 허용전압들 각각을 더 이른 시점에 인가하도록 주변회로를 제어할 수 있다. 프로그램 허용전압 관리부는 프로그램 전압들의 증가에 대응하여 프로그램 허용전압들 각각의 크기들을 증가시키도록 주변회로를 제어할 수 있다.
도 10은 본 발명의 실시 예에 따른 프로그램 허용전압들의 인가 시점과 그 크기를 결정하는 방법을 설명하기 위한 순서도 이다.
도 10을 참조하면, 프로그램 허용전압 관리부는 프로그램 전압들의 크기를 기초로 비트라인을 통해 복수의 메모리 셀 그룹들 각각에 인가되는 프로그램 허용전압들 각각의 인가 시점들과 프로그램 허용전압들 각각의 크기들을 결정할 수 있다. 프로그램 허용전압 관리부는 프로그램 허용전압이 인가되는 메모리 셀 그룹의 물리적 컬럼 어드레스를 기초로 프로그램 허용전압의 인가 시점 및 크기를 결정할 수 있다. 프로그램 허용전압 관리부는 단계적으로 증가하는 프로그램 전압의 크기를 기초로 프로그램 허용전압의 인가 시점 및 크기를 변경할 수 있다. 프로그램 허용전압 관리부는 프로그램 전압이 하이 전압인지 여부에 따라 프로그램 허용전압의 인가 시점 및 크기를 추가적으로 변경할 수 있다.
S1010 단계에서, 프로그램 허용전압 관리부는 복수의 메모리 셀들에 포함된 메모리 셀들의 물리적 컬럼 어드레스 범위들을 기초로 프로그램 허용전압들이 처음 인가되는 시점과 프로그램 허용전압들 각각이 처음 인가될 때의 크기들을 결정할 수 있다. 메모리 셀들의 물리적 컬럼 어드레스는 메모리 셀 그룹이 기준 노드로부터 떨어진 물리적 거리를 나타낼 수 있다.
기준 노드에 가까운 메모리 셀들을 포함하는 메모리 셀 그룹들은 프로그램 속도가 기준 노드에서 먼 메모리 셀들을 포함하는 메모리 셀 그룹들 보다 빠를 수 있다. 동일한 워드라인에 연결되는 메모리 셀들 사이의 프로그램 속도를 맞추기 위하여, 프로그램 속도가 빠른 메모리 셀들에 프로그램 허용전압이 인가될 수 있다. 프로그램 허용전압이 인가되는 메모리 셀들은 프로그램 속도가 감소될 수 있다.
메모리 셀 그룹들은 기준 노드에 가까울수록 비트라인들을 통해 인가되는 프로그램 허용전압의 크기가 커질 수 있다. 메모리 셀 그룹들은 기준 노드에 가까울수록 비트라인들을 통해 프로그램 허용전압이 더 빠르게 인가될 수 있다.
S1020 단계에서, 프로그램 허용전압 관리부는 단계적으로 증가하는 프로그램 전압들의 크기를 기초로 프로그램 허용전압들 각각의 인가 시점들과 프로그램 허용전압들 각각의 크기들을 변경할 수 있다. 프로그램 루프가 증가하는 것에 대응하여 프로그램 전압들의 크기가 단계적으로 증가될 수 있다. 프로그램 전압들이 커질수록 동일한 워드라인에 연결된 메모리 셀들의 프로그램 속도 차이가 더 커질 수 있다.
프로그램 허용전압 관리부는 단계적으로 증가하는 프로그램 전압의 크기를 기초로 프로그램 허용전압들 각각의 인가 시점들을 앞당길 수 있다. 프로그램 허용전압들 각각의 인가 시점들이 빨라지면 메모리 셀들의 프로그램 속도가 감소될 수 있다. 변경된 프로그램 허용전압들의 인가에 의해 감소되는 프로그램 속도는 단계적으로 증가하는 프로그램 전압들에 의해 발생되는 동일한 워드라인에 연결된 메모리 셀들 사이의 프로그램 속도 차이를 감소시킬 수 있다.
프로그램 허용전압 관리부는 단계적으로 증가하는 프로그램 전압의 크기를 기초로 프로그램 허용전압들 각각의 크기를 증가시킬 수 있다. 프로그램 허용전압들 각각의 크기가 증가되면 메모리 셀들의 프로그램 속도가 감소될 수 있다. 변경된 프로그램 허용전압들의 인가에 의해 감소되는 프로그램 속도는 단계적으로 증가하는 프로그램 전압들에 의해 발생되는 동일한 워드라인에 연결된 메모리 셀들 사이의 프로그램 속도 차이를 감소시킬 수 있다.
S1030 단계에서, 프로그램 허용전압 관리부는 워드라인을 통해 인가되는 프로그램 전압이 하이 전압인지 여부를 판단할 수 있다. 프로그램 전압들은 프로그램 전압들이 인가되는 메모리 셀들에 따라 하이 전압 또는 로우 전압일 수 있다. 하이 전압은 로우 전압보다 프로그램 전압들의 크기가 더 클 수 있다.
프로그램 허용전압 관리부는 프로그램 전압이 로우 전압인 것에 대응하여, 프로그램 허용전압의 인가 시점 및 크기에 대한 추가적 변경 없이 프로그램 허용전압을 결정할 수 있다. 프로그램 허용전압 관리부는 프로그램 전압이 하이 전압인 경우, S1040 단계가 더 진행될 수 있다.
S1040 단계에서, 프로그램 허용전압 관리부는 프로그램 허용전압의 인가 시점 및 크기를 추가적으로 변경할 수 있다. 프로그램 허용전압 관리부는 프로그램 전압이 하이 전압인 것에 대응하여 프로그램 허용전압의 인가 시점을 앞당길 수 있다. 프로그램 허용전압 관리부는 프로그램 전압이 하이 전압인 것에 대응하여 프로그램 허용전압의 크기를 증가시킬 수 있다.
프로그램 전압이 로우 전압일 때보다 증가된 하이 전압이 프로그램 전압으로 인가되면 동일한 워드라인에 연결된 메모리 셀들 사이의 프로그램 속도 차이가 더 커질 수 있다. 프로그램 허용전압 관리부는 비트라인들을 통해 메모리 셀들에 인가되는 프로그램 허용전압의 인가 시점 및 크기를 추가적으로 변경하여 메모리 셀들 사이의 프로그램 속도 차이를 감소시킬 수 있다.
본 발명의 실시 예에서, 프로그램 전압 크기의 증가에 대응하여 프로그램 허용전압의 인가 시점 또는 프로그램 허용전압의 크기 중 적어도 하나가 변경될 수 있다. 즉, 프로그램 전압의 크기가 증가되면, 프로그램 허용전압의 인가 시점이 앞당겨지거나 또는 프로그램 허용전압의 크기가 증가될 수 있다. 또한, 프로그램 전압의 크기가 증가되면 프로그램 허용전압의 인가 시점이 앞당겨지면서 프로그램 허용전압의 크기가 증가될 수 있다.
도 11은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(solid state drive; SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 11을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 SSD(2200) 를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다. 본 발명의 실시 예에서, 컨트롤러(2210)는 비휘발성 메모리들(2231~223n)에서 수행되는 프로그램 동작을 제어할 수 있다. 컨트롤러(2210)는 비휘발성 메모리들(2231~223n) 각각의 프로그램 속도를 조절할 수 있다. 컨트롤러(2210)는 비휘발성 메모리들(2231~223n)의 물리적 위치에 따라 수행되는 프로그램 속도를 다르게 제어할 수 있다.
본 발명의 실시 예에서, 컨트롤러(2210)는 프로그램 루프의 증가에 따라 비휘발성 메모리들(2231~223n)에 인가되는 프로그램 전압들의 크기를 증가시킬 수 있다. 프로그램 전압들의 크기가 증가되면 비휘발성 메모리들(2231~223n)의 물리적 위치에 따라 비휘발성 메모리들(2231~223n) 사이의 프로그램 속도의 차이가 증가될 수 있다. 컨트롤러(2210)는 프로그램 전압들의 크기 증가에 응답하여 프로그램 허용 전압을 인가함으로써, 프로그램 루프가 증가되어도 비휘발성 메모리들(2231~223n) 사이의 프로그램 속도 차이를 일정하게 유지할 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리들(2231~223n)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리들(2231~223n)로 전송될 수 있다.
비휘발성 메모리들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 커패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 12는 도 11의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 12를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블록들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
본 발명의 실시 예에서, 컨트롤 유닛(2212)은 비휘발성 메모리들(2231~223n)에서 수행되는 프로그램 동작을 제어할 수 있다. 컨트롤 유닛(221)은 비휘발성 메모리들(2231~223n)에 포함된 메모리 셀들에 인가되는 프로그램 전압의 유효 인가 시간들의 차이가 일정한 값보다 작도록 프로그램 허용전압을 메모리 셀들에 인가할 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 비휘발성 메모리들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 비휘발성 메모리들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 비휘발성 메모리들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 비휘발성 메모리들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 비휘발성 메모리들(2231~223n)로 제공하거나, 비휘발성 메모리들(2231~223n)로부터 읽힌 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 13을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리(3231~3232), PMIC(power management integrated circuit; 3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 11에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다. 마찬가지로, 본 발명의 실시 예에서, 컨트롤러(3210)는 프로그램 전압들의 크기 증가에 응답하여 프로그램 허용 전압을 인가함으로써, 프로그램 루프가 증가되어도 비휘발성 메모리(3231~3232) 사이의 프로그램 속도 차이를 일정하게 유지할 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리들(3231~3232)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리들(3231~3232)로 전송될 수 있다.
비휘발성 메모리들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 14는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 14를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블록들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 11에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다. 마찬가지로, 본 발명의 실시 예에서, 컨트롤러(4210)는 프로그램 허용전압을 인가함으로써, 비휘발성 메모리(4230)에 포함된 메모리 셀들의 프로그램 속도를 조절할 수 있다. 컨트롤러(4210)는 프로그램 전압들의 크기가 증가되어도 비휘발성 메모리(4230) 사이의 프로그램 속도 차이를 일정한 값 이하로 유지할 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리들(4230)로부터 읽힌 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리(4230)로 전송될 수 있다.
비휘발성 메모리(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다. 도 15를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 메모리 장치(100), 도 11의 SSD(2200), 도 13의 데이터 저장 장치(3200) 및 도 14의 데이터 저장 장치(4200)로 구성될 수 있다.
데이터 저장 장치(5200)는 데이터 저장 장치(5200)의 제반 동작을 제어하는 컨트롤러를 포함할 수 있다. 본 발명의 실시 예에서, 컨트롤러는 데이터 저장 장치(5200)에 포함되는 메모리 셀들에 프로그램 허용전압을 인가하여 메모리 셀들 각각의 프로그램 속도를 조절할 수 있다. 컨트롤러는 메모리 셀들에 인가되는 프로그램 전압의 크기가 커질수록 프로그램 허용전압의 인가 시점을 앞당기거나 또는 프로그램 허용전압의 크기를 증가시켜 메모리 셀들 사이의 프로그램 속도 차이를 일정한 값보다 작게 유지할 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
50: 메모리 시스템
100: 메모리 장치
200: 메모리 컨트롤러

Claims (23)

  1. 기준 노드로부터 제1 물리적 거리 내에 위치하는 메모리 셀들을 포함하는 제1 메모리 셀 그룹 및 상기 기준 노드로부터 상기 제1 물리적 거리보다 멀리 위치하는 메모리 셀들을 포함하는 제2 메모리 셀 그룹을 포함하는 메모리 셀 어레이;
    워드라인들을 통해 상기 메모리 셀 어레이에 포함된 메모리 셀들에 단계적으로 증가하는 프로그램 전압들을 인가하는 프로그램 동작을 수행하는 주변회로; 및
    상기 프로그램 전압들의 단계적 증가에 응답하여 상기 프로그램 전압들의 크기를 기초로 상기 제1 메모리 셀 그룹에 인가되는 제1 프로그램 허용전압의 인가 시점과 상기 제1 프로그램 허용전압의 크기를 결정하고, 상기 주변회로가 비트라인들을 통해 상기 제1 메모리 셀 그룹에 상기 제1 프로그램 허용전압을 인가하도록 제어하는 제어로직을 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 제어로직은,
    상기 제1 물리적 거리를 기초로 상기 제1 프로그램 허용전압이 처음 인가되는 시점과 처음 인가될 때의 크기를 결정하고, 상기 프로그램 전압들의 크기를 기초로 상기 제1 프로그램 허용전압의 인가 시점과 상기 제1 프로그램 허용전압의 크기를 변경하는 프로그램 허용전압 관리부를 포함하는 메모리 장치.
  3. 제2항에 있어서, 상기 제1 프로그램 허용전압의 인가 시점은,
    상기 프로그램 전압들의 인가 완료 시점으로부터 상기 프로그램 허용전압 관리부가 결정하는 시간만큼 앞선 시점인 메모리 장치.
  4. 제3항에 있어서, 상기 프로그램 허용전압 관리부는,
    상기 프로그램 전압들의 크기가 클수록 상기 제1 프로그램 허용전압을 더 이른 시점에 인가하도록 상기 주변회로를 제어하는 메모리 장치.
  5. 제4항에 있어서, 상기 프로그램 허용전압 관리부는,
    상기 프로그램 전압들의 단계적 증가에 대응하여, 상기 제1 프로그램 허용전압의 인가 시점을 일정한 간격으로 앞당기도록 상기 주변회로를 제어하는 메모리 장치.
  6. 제4항에 있어서, 상기 프로그램 허용전압 관리부는,
    상기 프로그램 전압들의 크기가 클수록 상기 제1 프로그램 허용전압의 크기를 증가시키도록 상기 주변회로를 제어하는 메모리 장치.
  7. 제6항에 있어서, 상기 프로그램 허용전압 관리부는,
    상기 프로그램 전압들의 단계적 증가에 대응하여, 상기 제1 프로그램 허용전압의 크기를 일정하게 증가시키도록 상기 주변회로를 제어하는 메모리 장치.
  8. 제2항에 있어서,
    상기 제어로직은,
    상기 제1 메모리 그룹과 상기 제2 메모리 그룹에 포함된 메모리 셀들 중 동일한 워드라인에 연결된 메모리 셀들에 인가되는 프로그램 전압의 유효 인가 시간의 차이가 미리 결정된 기준값보다 작도록 상기 주변회로를 제어하고,
    상기 프로그램 전압의 유효 인가 시간은,
    상기 워드라인들을 통해 인가되는 프로그램 전압과 상기 비트라인들을 통해 인가되는 프로그램 허용전압에 따라 결정되는 메모리 장치.
  9. 제2항에 있어서, 상기 제어로직은,
    상기 비트라인들을 통해 상기 제2 메모리 셀 그룹에 제2 프로그램 허용전압을 인가하도록 상기 주변회로를 제어하고,
    상기 프로그램 허용전압 관리부는,
    상기 제1 프로그램 허용전압이 상기 제2 프로그램 허용전압보다 더 먼저 인가되도록 상기 주변회로를 제어하는 메모리 장치.
  10. 제2항에 있어서, 상기 제어로직은,
    상기 비트라인들을 통해 상기 제2 메모리 셀 그룹에 제2 프로그램 허용전압을 인가하도록 상기 주변회로를 제어하고,
    상기 프로그램 허용전압 관리부는,
    상기 제1 프로그램 허용전압의 크기가 상기 제2 프로그램 허용전압의 크기보다 더 크도록 상기 주변회로를 제어하는 메모리 장치.
  11. 제2항에 있어서, 상기 프로그램 전압들은,
    상기 프로그램 전압들이 인가되는 메모리 셀들에 따라 하이 전압 또는 로우 전압이고,
    상기 프로그램 허용전압 관리부는,
    워드라인을 통해 인가되는 프로그램 전압이 하이 전압인 것에 대응하여, 상기 제1 프로그램 허용전압의 인가 시점 또는 상기 제1 프로그램 허용전압의 크기를 추가적으로 변경하는 메모리 장치.
  12. 복수의 메모리 셀 그룹들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀 그룹들 각각은 물리적 컬럼 어드레스가 미리 결정된 범위에 포함되는 메모리 셀들을 포함하고;
    워드라인들을 통해 상기 메모리 셀 어레이에 포함된 메모리 셀들에 단계적으로 증가하는 프로그램 전압들을 인가하는 프로그램 동작을 수행하는 주변회로; 및
    상기 프로그램 전압들의 단계적 증가에 응답하여, 상기 프로그램 전압들의 크기를 기초로 상기 복수의 메모리 셀 그룹들 각각에 인가되는 프로그램 허용전압들 각각의 인가 시점들과 상기 프로그램 허용전압들 각각의 크기들을 결정하고, 상기 주변회로가 비트라인들을 통해 상기 프로그램 허용전압들을 인가하도록 제어하는 제어로직을 포함하는 메모리 장치.
  13. 제11항에 있어서, 상기 제어로직은,
    상기 복수의 메모리 셀들 각각에 대응하는 물리적 컬럼 어드레스 범위들을 기초로 상기 프로그램 허용전압들이 처음 인가되는 시점과 상기 프로그램 허용전압들 각각이 처음 인가될 때의 크기들을 결정하고, 상기 프로그램 전압들의 크기를 기초로 상기 프로그램 허용전압들 각각의 인가 시점들과 상기 프로그램 허용전압들 각각의 크기들을 변경하는 프로그램 허용전압 관리부를 포함하는 메모리 장치.
  14. 제12항에 있어서, 상기 프로그램 전압들은,
    상기 프로그램 전압들이 인가되는 메모리 셀들에 따라 하이 전압 또는 로우 전압이고,
    상기 프로그램 허용전압 관리부는,
    워드라인을 통해 인가되는 프로그램 전압이 하이 전압인 것에 대응하여, 상기 프로그램 허용 전압들 각각의 인가 시점들과 상기 프로그램 허용전압들 각각의 크기들을 추가적으로 변경하는 메모리 장치.
  15. 제14항에 있어서, 상기 프로그램 허용전압들 각각의 인가 시점들은,
    상기 프로그램 전압들의 인가 완료 시점으로부터 상기 프로그램 허용전압 관리부가 결정하는 시간만큼 앞선 시점들인 메모리 장치.
  16. 제15항에 있어서, 상기 프로그램 허용전압 관리부는,
    상기 프로그램 전압들의 증가에 대응하여 상기 프로그램 허용전압들 각각을 더 이른 시점에 인가하도록 상기 주변회로를 제어하는 메모리 장치.
  17. 제16항에 있어서, 상기 프로그램 허용전압 관리부는,
    상기 프로그램 전압들의 증가에 대응하여 상기 프로그램 허용전압들 각각의 크기들을 증가시키도록 상기 주변회로를 제어하는 메모리 장치.
  18. 미리 결정된 개수의 물리적 컬럼 어드레스가 연속하는 메모리 셀들을 포함하는 복수의 메모리 셀 그룹들을 생성하는 단계;
    워드라인들을 통해 상기 복수의 메모리 셀 그룹들에 단계적으로 증가하는 프로그램 전압들을 인가하는 단계;
    상기 프로그램 전압들의 크기를 기초로 상기 복수의 메모리 셀 그룹들 각각에 인가되는 프로그램 허용전압들 각각의 인가 시점들과 크기들을 결정하는 단계; 및
    비트라인들을 통해 상기 복수의 메모리 셀 그룹들에 상기 프로그램 허용전압들을 인가하는 단계를 포함하는 메모리 장치의 동작방법.
  19. 제18항에 있어서, 상기 복수의 메모리 셀 그룹들 각각에 인가되는 프로그램 허용전압들 각각의 인가 시점들과 크기들을 결정하는 단계는,
    상기 복수의 메모리 셀들에 포함된 상기 메모리 셀들의 물리적 컬럼 어드레스 범위들을 기초로 상기 프로그램 허용전압들이 처음 인가되는 시점과 상기 프로그램 허용전압들 각각이 처음 인가될 때의 크기들을 결정하는 단계; 및
    단계적으로 증가하는 상기 프로그램 전압들의 크기를 기초로 상기 프로그램 허용전압들 각각의 인가 시점들과 크기들을 변경하는 단계를 포함하는 메모리 장치의 동작방법.
  20. 제19항에 있어서, 상기 프로그램 전압들은,
    상기 프로그램 전압들이 인가되는 메모리 셀들에 따라 하이 전압 또는 로우 전압이고,
    상기 복수의 메모리 셀 그룹들 각각에 인가되는 프로그램 허용전압들 각각의 인가 시점들과 상기 프로그램 허용전압들 각각의 크기들을 결정하는 단계는,
    워드라인을 통해 인가되는 프로그램 전압이 하이 전압인 것에 대응하여, 상기 프로그램 허용 전압들 각각의 인가 시점들과 상기 프로그램 허용전압들 각각의 크기들을 추가적으로 변경하는 단계를 더 포함하는 메모리 장치의 동작방법.
  21. 제20항에 있어서, 상기 프로그램 허용전압들 각각의 인가 시점들은,
    상기 프로그램 전압들의 인가 완료 시점으로부터 상기 프로그램 허용전압 관리부가 결정하는 시간만큼 앞선 시점들인 메모리 장치의 동작방법.
  22. 제21항에 있어서, 상기 프로그램 허용전압들을 인가하는 단계는,
    상기 프로그램 전압들의 단계적 증가에 대응하여 상기 프로그램 허용전압들 각각을 더 이른 시점에 인가하는 단계인 메모리 장치의 동작방법.
  23. 제22항에 있어서, 상기 프로그램 허용전압들을 인가하는 단계는,
    상기 프로그램 전압들의 단계적 증가에 대응하여 크기가 증가된 상기 프로그램 허용전압들을 인가하는 단계인 메모리 장치의 동작방법.
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