KR20240050109A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 복수의 서브 블록들로 구성된 메모리 블록; 상기 메모리 블록에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 메모리 블록에 대한 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 메모리 블록에 대한 상기 프로그램 동작 시 노멀 데이터를 상기 복수의 서브 블록들 중 노멀 서브 블록으로 할당된 제1 서브 블록에 프로그램하고, 상기 노멀 데이터의 패리티 데이터를 상기 복수의 서브 블록들 중 백업 블록으로 할당된 제2 서브 블록에 프로그램하도록 상기 주변 회로를 제어한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는, 프로그램 동작 시 하나의 메모리 블록에 포함된 복수의 서브 블록들 중 하나를 백업 블록으로 활용하여 프로그램 동작의 신뢰성을 개선할 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 서브 블록들로 구성된 메모리 블록; 상기 메모리 블록에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 메모리 블록에 대한 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 메모리 블록에 대한 상기 프로그램 동작 시 노멀 데이터를 상기 복수의 서브 블록들 중 노멀 서브 블록으로 할당된 제1 서브 블록에 프로그램하고, 상기 노멀 데이터의 패리티 데이터를 상기 복수의 서브 블록들 중 백업 블록으로 할당된 제2 서브 블록에 프로그램하도록 상기 주변 회로를 제어한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 메모리 블록들을 포함하며, 상기 복수의 메모리 블록들 각각은 적어도 하나 이상의 노멀 서브 블록 및 백업 블록을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및 상기 선택된 메모리 블록에 대한 프로그램 동작 시 노멀 데이터를 상기 적어도 하나 이상의 노멀 서브 블록에 프로그램하도록 상기 주변 회로를 제어하며, 상기 프로그램 동작 중 프로그램 페일이 발생할 경우 상기 노멀 데이터의 백업 데이터를 상기 백업 블록에 프로그램하도록 상기 주변 회로를 제어하는 제어 로직을 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은 하나의 메모리 블록에 포함된 제1 서브 블록 및 제2 서브 블록 중 제1 서브 블록에 노멀 데이터를 프로그램하는 단계; 상기 노멀 데이터의 패리티 데이터를 상기 제2 서브 블록에 저장하는 단계; 및 상기 노멀 데이터의 프로그램 단계에서 프로그램 페일이 발생할 경우, 상기 노멀 데이터의 백업 데이터를 상기 제2 서브 블록에 저장하는 단계를 포함한다.
본 기술에 따르면, 하나의 메모리 블록을 복수의 서브 블록으로 구분하여 정의하고, 복수의 서브 블록 중 어느 하나의 서브 블록을 백업 블록으로 할당하고 나머지 서브 블록들을 노멀 서브 블록으로 할당할 수 있다. 노멀 서브 블록에 대한 노멀 데이터 프로그램 동작 시 백업 데이터를 백업 블록에 프로그램할 수 있다. 이에 따라, 노멀 데이터의 프로그램 동작 시 서든 파워 오프에 의한 프로그램 페일이 발생할 경우, 백업 블록에 저장된 백업 데이터를 이용하여 노멀 데이터의 프로그램 동작을 재개할 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이에 포함된 다수의 메모리 블록들 중 하나의 메모리 블록을 나타낸 도면이다.
도 4는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 일실시 예에 따른 포기-파인 프로그램 동작을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 6은 본 발명의 일실시 예에 따른 프로그램 동작 시 노멀 서브 블록과 백업 블록에 프로그램되는 데이터를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
반도체 메모리 장치(100)는 데이터를 저장할 수 있다. 반도체 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 페이지는 반도체 메모리 장치(100)에 데이터를 저장하거나, 반도체 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 실시 예에서, 각 메모리 블록은 복수의 서브 블록으로 구성될 수 있다. 복수의 서브 블록들 중 어느 하나의 서브 블록은 백업 블록으로 할당될 수 있고, 나머지 서브 블록들은 노멀 서브 블록들로 할당될 수 있다.
실시 예에서, 반도체 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magneto resistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 반도체 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
반도체 메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 반도체 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 반도체 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 반도체 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
반도체 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 반도체 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 반도체 메모리 장치(100)는 백업 제어부(150)를 포함할 수 있다. 백업 제어부(150)는 반도체 메모리 장치(100)가 선택된 메모리 블록의 노멀 서브 블록들의 프로그램 동작 시 노멀 서브 블록들에 프로그램되는 노멀 데이터의 패리티를 백업 블록에 프로그램시킬 수 있다. 또한 백업 제어부(150)는 노멀 서브 블록들의 프로그램 동작 시 서든 파워 오프(sudden power off) 등에 의하여 프로그램 페일이 발생한 경우, 프로그램 동작이 수행되던 페이지의 노멀 데이터를 백업 블록에 프로그램시킬 수 있다.
따라서, 본 발명에서는 프로그램 동작이 수행중인 노멀 서브 블록의 페이지에 프로그램되는 데이터 및 패리티가 백업 블록에 백업 데이터로 저장되므로, 서든 파워 오프에 의해 프로그램 페일이 발생할 경우 백업 블록에 저장된 백업 데이터를 기초로 하여 프로그램 동작이 수행되던 페이지의 데이터 복구가 가능할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware)를 실행할 수 있다. 반도체 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 반도체 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 반도체 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 반도체 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 반도체 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 반도체 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 반도체 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 반도체 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 반도체 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 반도체 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 반도체 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 서브 블록을 포함하여 구성될 수 있다. 복수의 서브 블록들 중 어느 하나의 서브 블록은 백업 블록으로 할당될 수 있고, 나머지 서브 블록들은 노멀 서브 블록들로 할당될 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행되거나 서브 블록 단위로 수행될 수 있다. 블록 단위의 소거 동작 시, 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있으며, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다. 서브 블록 단위의 소거 동작 시, 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 서브 블록을 선택할 수 있으며, 로우 디코더(121)는 선택된 서브 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 제어 로직(130)은 백업 제어부(150)를 포함할 수 있다. 다른 실시 예에서, 백업 제어부(150)는 제어 로직(130) 외부에 포함될 수 있다.
실시 예에서, 백업 제어부(150)는 선택된 메모리 블록의 노멀 서브 블록들의 프로그램 동작 시 노멀 서브 블록들에 프로그램되는 노멀 데이터의 패리티를 백업 블록에 프로그램하도록 주변 회로(120)를 제어할 수 있다. 또한 백업 제어부(150)는 노멀 서브 블록들의 프로그램 동작 시 서든 파워 오프 등에 의하여 프로그램 페일이 발생한 경우, 프로그램 동작이 수행되던 페이지의 노멀 데이터를 백업 블록에 프로그램하도록 주변 회로(120)를 제어할 수 있다.
여기서, 반도체 메모리 장치(100)가 멀티 레벨 셀(multi level cell; MLC) 방식으로 프로그램 동작을 수행할 경우 노멀 서브 블록들의 선택된 페이지에 프로그램될 데이터들은 최하위 페이지 데이터(LSB page data)와 최상위 페이지 데이터(MSB page data)일 수 있다. 또한, 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행할 경우 선택된 페이지에 프로그램될 데이터들은 최하위 페이지 데이터(LSB page data), 중간 페이지 데이터(CSB page data) 및 최상위 페이지 데이터(MSB page data)일 수 있다.
실시 예에서, 반도체 메모리 장치(100)가 노멀 서브 블록들에 멀티 레벨 셀(multi level cell; MLC) 방식으로 프로그램 동작을 수행할 경우, 백업 블록에 저장되는 백업 데이터는 현재 프로그램 동작이 수행중인 노멀 서브 블록의 페이지의 최하위 페이지 데이터(LSB page data) 또는 최하위 페이지 데이터(LSB page data)와 최상위 페이지 데이터(MSB page data)일 수 있다. 또한, 반도체 메모리 장치(100)가 노멀 서브 블록들에 트리플 레벨 셀(triple level cell; TLC) 방식으로 프로그램 동작을 수행할 경우 우, 백업 블록에 저장되는 백업 데이터는 현재 프로그램 동작이 수행중인 노멀 서브 블록의 페이지의 최하위 페이지 데이터(LSB page data) 또는 최하위 페이지 데이터(LSB page data), 중간 페이지 데이터(CSB page data) 및 최상위 페이지 데이터(MSB page data)일 수 있다.
실시 예에서, 백업 제어부(150)는 프로그램 페일 시 백업 블록에 저장된 백업 데이터를 복구 동작 시 리드하도록 주변 회로(120)를 제어할 수 있다. 백업 제어부(150)는 복구 동작 시 리드된 백업 데이터를 이용하여 프로그램 페일이 발생한 노멀 서브 블록의 페이지에 대한 프로그램 동작을 계속적으로 수행하도록 주변 회로(120)를 제어할 수 있다.
실시 예에서, 백업 제어부(150)는 복구 동작이 완료되면 백업 블록에 저장된 백업 데이터를 소거하도록 주변 회로(120)를 제어할 수 있다.
상술한 바와 같이, 반도체 메모리 장치(100)가 프로그램 동작을 수행함과 동시에 백업 제어부(150)는 백업 블록에 패리티를 저장하도록 주변 회로(120)를 제어하고, 서든 파워 오프에 의한 프로그램 페일이 발생할 경우 현재 프로그램 동작이 수행중인 노멀 서브 블록의 페이지에 저장될 노멀 데이터를 백업 블록에 백업하여 저장할 수 있다.
도 3은 도 2의 메모리 셀 어레이에 포함된 다수의 메모리 블록들 중 하나의 메모리 블록을 나타낸 도면이다.
도 2 및 도 3을 참조하면, 도 3은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz)들 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
메모리 블록(BLKa)에는 서로 평행하게 배열된 제1 셀렉트 라인, 워드 라인들 및 제2 셀렉트 라인이 연결될 수 있다. 예를 들면, 워드 라인들은 제1 및 제2 셀렉트 라인들 사이에서 서로 평행하게 배열될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다.
더욱 구체적으로 설명하면, 메모리 블록(BLKa)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 메모리 스트링들을 포함할 수 있다. 비트 라인들(BL1~BLn)은 메모리 스트링들에 각각 연결될 수 있고, 소스 라인(SL)은 메모리 스트링들에 공통으로 연결될 수 있다. 메모리 스트링들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 메모리 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
메모리 스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 메모리 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 메모리 스트링들에 포함된 소스 셀렉트 트랜지스터들의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 메모리 스트링들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKa)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 메모리 셀들의 개수만큼의 데이터 비트들을 포함할 수 있다. 또는, 하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
하나의 메모리 셀에 2 비트 이상의 데이터가 저장되는 메모리 셀을 멀티 레벨 셀(MLC)이라 부르지만, 최근에는 하나의 메모리 셀에 저장되는 데이터의 비트 수가 증가하면서 멀티 레벨 셀(MLC)은 2 비트의 데이터가 저장되는 메모리 셀을 의미하게 되었고, 3 비트 이상의 데이터가 저장되는 메모리 셀은 트리플 레벨 셀(TLC)이라 부르고, 4 비트 이상의 데이터가 저장되는 메모리 셀은 쿼드러플 레벨 셀(QLC)이라 부른다. 이 외에도 다수의 비트들의 데이터가 저장되는 메모리 셀 방식이 개발되고 있으며, 본 실시예는 2 비트 이상의 데이터가 저장되는 메모리 장치(100)에 적용될 수 있다.
다른 실시 예에서, 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다.
하나의 메모리 블록(BLKa)은 복수의 서브 블록들(SUB_1, SUB_2)을 포함하여 구성될 수 있다. 본원 발명의 실시 예에서는 하나의 메모리 블록(BLKa)이 제1 서브 블록(SUB_1)과 제2 서브 블록(SUB_2)을 포함하는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 하나의 메모리 블록(BLKa)이 두 개 이상의 서브 블록들을 포함하여 구성될 수 있다.
일 실시 예에서, 제1 서브 블록(SUB_1)은 하나의 메모리 블록(BLKa)에 연결된 다수의 워드라인들 중 제1 워드라인 그룹(WL1 내지 WL8)에 대응되는 메모리 셀들(F1 내지 F8)을 포함할 수 있으며, 제2 서브 블록(SUB_2)은 하나의 메모리 블록(BLKa)에 연결된 다수의 워드라인들 중 제2 워드라인 그룹(WL9 내지 WL16)에 대응되는 메모리 셀들(F9 내지 F16)을 포함할 수 있다.
일 실시 예에서, 제1 서브 블록(SUB_1)은 노멀 서브 블록으로 할당될 수 있으며, 제2 서브 블록(SUB_2)은 백업 블록으로 할당될 수 있다. 하나의 메모리 블록(BLKa)이 세개 이상의 서브 블록들을 포함하여 구성될 경우, 세 개 이상의 서브 블록들 중 어느 하나의 서브 블록은 백업 블록으로 할당될 수 있으며, 나머지 두 개 이상의 노멀 서브 블록들로 할당될 수 있다.
일 실시 예에서, 노멀 서브 블록으로 할당된 서브 블록에는 프로그램 동작 시 노멀 데이터가 프로그램되며, 백업 블록으로 할당된 서브 블록에는 백업 데이터가 프로그램될 수 있다. 백업 데이터는 노멀 서브 블록으로 할당된 서브 블록에 프로그램되는 노멀 데이터 및 노멀 데이터의 패리티를 포함할 수 있다.
일 실시 예에서, 하나의 메모리 블록은 복수의 워드라인 그룹들을 공유하는 복수의 메모리 스트링들을 포함할 수 있으며, 하나의 메모리 블록에 포함된 복수의 서브 블록들 각각은 복수의 메모리 스트링들에 포함된 메모리 셀들 중 하나의 워드라인 그룹에 대응하는 메모리 셀들을 포함하도록 구성될 수 있다.
도 4는 본 발명의 일실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 일실시 예에 따른 포기-파인 프로그램 동작을 설명하기 위한 메모리 셀들의 문턱 전압 분포도이다.
도 6은 본 발명의 일실시 예에 따른 프로그램 동작 시 노멀 서브 블록과 백업 블록에 프로그램되는 데이터를 설명하기 위한 도면이다.
도 4 내지 도 6을 참조하여 본 발명의 일실시 예에 따른 반도체 메모리 장치의 프로그램 동작 방법을 설명하면 다음과 같다.
단계 S41에서, 복수의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록의 노멀 서브 블록에 포함된 복수의 페이지들 중 선택된 페이지에 노멀 데이터를 프로그램한다. 예를 들어, 제어 로직(130)은 선택된 메모리 블록의 노멀 서브 블록에 포함된 복수의 페이지들 중 선택된 페이지에 노멀 데이터를 프로그램하도록 주변 회로(120)를 제어한다.
선택된 메모리 블록은 도 3과 같이 복수의 서브 블록들(SUB_1, SUB_2)을 포함하여 구성될 수 있다. 일 실시 예에서, 제1 서브 블록(SUB_1)은 노멀 서브 블록으로 할당될 수 있으며, 제2 서브 블록(SUB_2)은 백업 블록으로 할당될 수 있다. 따라서, 제1 서브 블록(SUB_1)의 선택된 페이지, 예를 들어 워드라인(WL1)에 대응하는 페이지에 대한 프로그램 동작을 수행한다.
도 6을 참조하면, 제1 서브 블록(SUB_1)에 포함된 복수의 메모리 스트링들(ST1 내지 STn)에 포함된 메모리 셀들 중 워드라인(WL1)에 대응하는 메모리 셀들을 포함하는 페이지에 노멀 데이터(D)를 프로그램한다.
노멀 서브 블록(SUB_1)의 선택된 페이지에 대한 노멀 데이터의 프로그램 동작은 포기-파인 프로그램(foggy-fine) 동작으로 수행될 수 있다.
도 5를 참조하면, 도 5의 가로축은 메모리 셀들의 문턱 전압 크기(Vth), 세로축은 메모리 셀의 개수를 나타낸다. 도 5에서, 메모리 셀들은 트리플 레벨 셀(Triple Level Cell; TLC) 방식으로 프로그램되는 것으로 가정한다. 다른 실시 예에서, 도 5는 싱글 레벨 셀(Single Level Cell; SLC), 멀티 레벨 셀(Multi Level Cell; MLC) 또는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 프로그램 동작이 수행되는 경우에도 적용될 수 있다.
도 5를 참조하면, 메모리 셀들은 프로그램 되기 전 소거 상태(E)일 수 있다. 즉, 소거 상태(E)의 메모리 셀들은 포기-파인 프로그램(foggy-fine) 동작을 통해 목표 프로그램 상태인 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나의 상태로 프로그램될 수 있다.
먼저, 소거 상태(E)의 메모리 셀들에 최하위 페이지 데이터가 프로그램될 수 있다. 이 때 수행되는 동작은 제1 프로그램 동작(1st PGM)일 수 있다.
즉, 포기-파인 프로그램(foggy-fine) 동작이 수행되기 전, 최하위 페이지 데이터가 메모리 셀들에 프로그램될 수 있다. 따라서, 최하위 페이지 데이터가 소거 상태(E)의 메모리 셀들에 프로그램되면, 메모리 셀들은 소거 상태(E) 또는 프리 프로그램 상태(LP) 중 어느 하나의 상태로 될 수 있다.
이 후, 수행되는 프로그램 동작은 제2 프로그램 동작(2nd PGM)일 수 있다. 제2 프로그램 동작(2nd PGM)은 포기 프로그램(foggy) 동작 및 파인 프로그램(fine) 동작을 포함할 수 있다.
실시 예에서, 도 1의 반도체 메모리 장치(도 1의 100)는 메모리 컨트롤러(도 1의 200)로부터 포기-파인 프로그램 요청에 대응하는 포기 프로그램 커맨드를 수신하여 포기 프로그램(foggy) 동작을 수행할 수 있다. 포기 프로그램(foggy) 동작에 의해, 소거 상태(E)의 메모리 셀들은 제1 내지 제3 프로그램 상태(P1~P3)로, 프리 프로그램 상태(LP)의 메모리 셀들은 제4 내지 제7 프로그램 상태(P4~P7)로 프로그램될 수 있다.
포기 프로그램(foggy) 동작이 완료되면, 메모리 장치(도 1의 100)는 메모리 컨트롤러(도 1의 200)로부터 포기-파인 프로그램 요청에 대응하는 파인 프로그램 커맨드를 수신하여 파인 프로그램(fine) 동작을 수행할 수 있다.
실시 예에서, 파인 프로그램(fine) 동작을 통해, 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)의 메모리 셀들의 문턱 전압 분포가 더욱 세밀하게 조정될 수 있다. 즉, 포기 프로그램(foggy) 동작에 의해 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)의 메모리 셀들이 프로그램 되더라도 문턱 전압 분포의 구분이 명확하지 않으나, 파인 프로그램(fine) 동작을 통해 소거 상태(E) 및 제1 내지 제7 프로그램 상태(P1~P7)의 메모리 셀들의 문턱 전압 분포의 구분이 명확해질 수 있다.
결과적으로, 메모리 장치(도 1의 100)가 포기-파인 프로그램(foggy-fine) 동작 시, 메모리 셀들은 최하위 페이지 데이터가 프로그램된 이후, 포기 프로그램 커맨드 및 파인 프로그램 커맨드에 대응하는 동작을 통해, 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1~P7) 중 어느 하나의 상태를 가질 수 있다.
단계 S43에서, 노멀 서브 블록의 선택된 페이지에 저장된 노멀 데이터의 패리티 데이터를 백업 블록에 프로그램한다. 예를 들어, 제어 로직(130)의 백업 제어부(150)는 백업 블록에 패리티 데이터를 프로그램하도록 주변 회로(120)를 제어한다. 패리티 데이터는 메모리 컨트롤러(도 1의 200)에서 반도체 메모리 장치(도 1의 100)로 노멀 데이터를 전송할 때 함께 전송될 수 있으며, 메모리 컨트롤러(도 1의 200)는 노멀 데이터를 이용하여 패리티 데이터를 생성할 수 있다.
패리티 데이터는 백업 블록의 지정된 페이지에 프로그램될 수 있다.
도 6을 참조하면, 제2 서브 블록(SUB_2)에 포함된 복수의 메모리 스트링들(ST1 내지 ST3)에 포함된 메모리 셀들 중 워드라인(WL9)에 대응하는 메모리 셀들을 포함하는 지정된 페이지에 패리티 데이터(PD)를 프로그램한다.
단계 S45에서, 상술한 단계 S41에서 서든 파워 오프(sudden power off; SPO)가 발생하였는지 확인한다. 즉, 제어 로직(130)은 프로그램 동작 시 서든 파워 오프(SPO)와 같은 프로그램 페일이 발생하였는지 확인한다.
상술한 단계 S45에서 서든 파워 오프(SPO)가 발생하지 않고(아니오), 정상적으로 단계 S41 및 단계 S43을 수행 완료한 경우, 단계 S47에서 다음 페이지에 노멀 데이터를 프로그램한다.
예를 들어, 제어 로직(130)은 제1 서브 블록(SUB_1)의 다음 페이지 즉, 워드라인(WL2)에 대응하는 페이지에 노멀 데이터(D)를 프로그램하도록 주변 회로(150)를 제어한다. 노멀 서브 블록(SUB_1)의 다음 페이지에 대한 노멀 데이터(D)의 프로그램 동작은 포기-파인 프로그램(foggy-fine) 동작으로 수행될 수 있다.
상술한 단계 S45에서 서든 파워 오프(SPO)가 발생한 경우(예), 단계 S41에서 프로그램 페일이 발생할 수 있다. 예를 들어 워드라인(WL2)에 대응하는 메모리 셀들을 포함하는 페이지의 노멀 데이터(D) 동작 중 서든 파워 오프(SPO)가 발생하여 프로그램 페일이 발생할 수 있다.
단계 S45에서 서든 파워 오프(SPO)가 발생한 경우(예), 단계 S49에서, 선택된 페이지의 오픈 영역에 더미 데이터(DD)를 프로그램한다. 예를 들어, 제어 로직(130)은 워드라인(WL2)에 대응하는 메모리 셀들을 포함하는 페이지의 노멀 데이터(D) 동작 중 프로그램 동작이 완료되지 않은 오픈 영역에 대응하는 메모리 셀들에 더미 데이터(DD)를 프로그램한다.
이때, 워드라인(WL2)에 대응하는 메모리 셀들은 포기-파인 프로그램(foggy-fine) 동작 중 제1 프로그램 동작(1st PGM)이 완료된 상태일 수 있다. 이 경우, 워드라인(WL2)에 대응하는 메모리 셀들은 최하위 페이지 데이터(LSB page data)가 프로그램된 상태이다. 단계 S49에서, 워드라인(WL2)에 대응하는 메모리 셀들에 프로그램된 최하위 페이지 데이터(LSB page data)를 백업 데이터로 하여 백업 블록(SUB_2)의 선택된 페이지(예를 들어 WL10에 대응하는 페이지)에 프로그램한다. 예를 들어, 백업 제어부(150)는 서든 파워 오프(SPO)가 발생한 노멀 데이터의 프로그램 동작 시 프로그램하려는 최하위 페이지 데이터(LSB page data)를 백업 데이터로 하여 백업 블록(SUB_2)의 선택된 페이지(예를 들어 WL10에 대응하는 페이지)에 프로그램하도록 주변 회로(120)를 제어한다.
이와 같이 서든 파워 오프(SPO)가 발생한 노멀 데이터의 프로그램 동작 시 프로그램하려는 최하위 페이지 데이터(LSB page data)를 백업 데이터로 하여 백업 블록(SUB_2)에 저장함으로써, 서든 파워 오프(SPO) 후 데이터 복구 동작 시 백업 블록(SUB_2)에 저장된 패리티 데이터(PD)와 노멀 서브 블록(SUB_1)에 저장된 최하위 페이지 데이터(LSB page data)를 이용하여 서든 파워 오프(SPO)에 의해 중단된 프로그램 동작을 재개할 수 있다.
다른 실시 예로써, 단계 S49에서, 워드라인(WL2)에 대응하는 메모리 셀들에 프로그램할 데이터 중 최하위 페이지 데이터(LSB page data)와 최상위 페이지 데이터(MSB page data)를 백업 데이터로 하여 백업 블록(SUB_2)의 선택된 페이지(예를 들어 WL10에 대응하는 페이지)에 프로그램하거나, 워드라인(WL2)에 대응하는 메모리 셀들에 프로그램할 데이터 중 최하위 페이지 데이터(LSB page data), 중간 페이지 데이터(CSB page data) 및 최상위 페이지 데이터(MSB page data)를 백업 데이터로 하여 백업 블록(SUB_2)의 선택된 페이지(예를 들어 WL10에 대응하는 페이지)에 프로그램할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1060)에 전기적으로 연결된 CPU(1020), RAM(Random Access Memory: 1030), 유저 인터페이스(1040), 모뎀(1050), 메모리 시스템(1010)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1010)은 반도체 메모리 장치(1012), 메모리 컨트롤러(1011)로 구성될 수 있다. 반도체 메모리 장치(1012)는 앞서 도 2를 참조하여 설명한 반도체 메모리 장치(100)로 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
50 : 저장 장치
100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 주변 회로
130 : 제어 로직
150 : 백업 제어부

Claims (20)

  1. 복수의 서브 블록들로 구성된 메모리 블록;
    상기 메모리 블록에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 메모리 블록에 대한 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 상기 메모리 블록에 대한 상기 프로그램 동작 시 노멀 데이터를 상기 복수의 서브 블록들 중 노멀 서브 블록으로 할당된 제1 서브 블록에 프로그램하고, 상기 노멀 데이터의 패리티 데이터를 상기 복수의 서브 블록들 중 백업 블록으로 할당된 제2 서브 블록에 프로그램하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 프로그램 동작 시 프로그램 페일이 발생할 경우, 상기 노멀 데이터를 백업 데이터로 하여 상기 제2 서브 블록에 프로그램하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 백업 데이터는 상기 노멀 데이터의 최하위 페이지 데이터를 포함하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 백업 데이터는 상기 노멀 데이터의 최하위 페이지 데이터 및 최상위 페이지 데이터를 포함하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 백업 데이터는 상기 노멀 데이터의 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 로직은 상기 패리티 데이터를 상기 제2 서브 블록의 특정 위치에 프로그램되도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제어 로직은 상기 프로그램 동작 시 서든 파워 오프가 발생한 경우, 상기 프로그램 동작이 수행중인 상기 제1 서브 블록의 선택된 페이지의 오픈된 영역에 더미 데이터를 프로그램하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어 로직은 상기 패리티 데이터 및 상기 백업 데이터를 상기 제2 서브 블록에 프로그램하도록 상기 주변 회로를 제어하기 위한 백업 제어부를 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제1 서브 블록은 상기 메모리 블록에 연결된 복수의 워드라인들 중 제1 워드라인 그룹에 대응되는 메모리 셀들을 포함하며,
    상기 제2 서브 블록은 상기 복수의 워드라인들 중 제2 워드라인 그룹에 대응되는 메모리 셀들을 포함하는 반도체 메모리 장치.
  10. 복수의 메모리 블록들을 포함하며, 상기 복수의 메모리 블록들 각각은 적어도 하나 이상의 노멀 서브 블록 및 백업 블록을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 선택된 메모리 블록에 대한 프로그램 동작 시 노멀 데이터를 상기 적어도 하나 이상의 노멀 서브 블록에 프로그램하도록 상기 주변 회로를 제어하며, 상기 프로그램 동작 중 프로그램 페일이 발생할 경우 상기 노멀 데이터의 백업 데이터를 상기 백업 블록에 프로그램하도록 상기 주변 회로를 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 백업 데이터는 상기 노멀 데이터의 최하위 페이지 데이터를 포함하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 백업 데이터는 상기 노멀 데이터의 최상위 페이지 데이터를 포함하는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 백업 데이터는 상기 노멀 데이터의 최하위 페이지 데이터 및 최상위 페이지 데이터를 포함하는 반도체 메모리 장치.
  14. 제 10 항에 있어서,
    상기 백업 데이터는 상기 노멀 데이터의 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 포함하는 반도체 메모리 장치.
  15. 제 10 항에 있어서,
    상기 제어 로직은 상기 선택된 메모리 블록에 대한 프로그램 동작 시 상기 노멀 데이터의 패리티 데이터를 상기 백업 블록에 프로그램하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  16. 하나의 메모리 블록에 포함된 제1 서브 블록 및 제2 서브 블록 중 제1 서브 블록에 노멀 데이터를 프로그램하는 단계;
    상기 노멀 데이터의 패리티 데이터를 상기 제2 서브 블록에 저장하는 단계; 및
    상기 노멀 데이터의 프로그램 단계에서 프로그램 페일이 발생할 경우, 상기 노멀 데이터의 백업 데이터를 상기 제2 서브 블록에 저장하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 백업 데이터는 상기 노멀 데이터의 최하위 페이지 데이터를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 백업 데이터는 상기 노멀 데이터의 최하위 페이지 데이터 및 최상위 페이지 데이터를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 16 항에 있어서,
    상기 백업 데이터는 상기 노멀 데이터의 최하위 페이지 데이터, 중간 페이지 데이터 및 최상위 페이지 데이터를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 제1 서브 블록은 상기 메모리 블록에 연결된 복수의 워드라인들 중 제1 워드라인 그룹에 대응되는 메모리 셀들을 포함하며,
    상기 제2 서브 블록은 상기 복수의 워드라인들 중 제2 워드라인 그룹에 대응되는 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법.
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