TW202131323A - 半導體記憶裝置 - Google Patents

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TW202131323A TW110111612A TW110111612A TW202131323A TW 202131323 A TW202131323 A TW 202131323A TW 110111612 A TW110111612 A TW 110111612A TW 110111612 A TW110111612 A TW 110111612A TW 202131323 A TW202131323 A TW 202131323A
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加藤光司
鎌田義彥
酒向万里生
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Abstract

本發明之實施形態提供一種謀求縮短讀出時間之半導體記憶裝置。 半導體記憶裝置具備：第1記憶胞(MT)，其電性連接於第1位元線(BL)及第1字元線(WL)；第2記憶胞(MT)，其電性連接於第2位元線(BL)及上述第1字元線；及第1電路(42)，其對上述第1字元線施加電壓。上述第1電路於上述第1記憶胞之讀出中，對上述第1字元線供給第1電壓(VA)，於上述第2記憶胞之讀出中，對上述第1字元線供給比上述第1電壓大之第2電壓(VK1)。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not And，反及)型快閃記憶體。
本發明之實施形態提供一種意在縮短讀出時間之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1記憶胞，其電性連接於第1位元線及第1字元線；第2記憶胞，其電性連接於第2位元線及上述第1字元線；及第1電路，其對上述第1字元線施加電壓。上述第1電路於上述第1記憶胞之讀出中，對上述第1字元線供給第1電壓，於上述第2記憶胞之讀出中，對上述第1字元線供給比上述第1電壓大之第2電壓。
以下參照圖式對本實施形態進行說明。於圖式中，對於相同部分標註相同之參照符號。 ＜第1實施形態＞ 使用圖1至圖12對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，對記憶胞三維積層於半導體基板上之三維積層型NAND快閃記憶體進行說明。又，於以下之說明中，「連接」不僅包含直接連接之情形，亦包含經由任意元件連接之情形。又，電晶體之第1端子表示源極或汲極中之一者，電晶體之第2端子表示源極或汲極中之另一者。又，電晶體之控制端子表示閘極。 [第1實施形態之構成例] 以下，使用圖1至圖6對第1實施形態中之構成例進行說明。 如圖1所示，半導體記憶裝置100包含平面10A、10B、輸入輸出電路14、邏輯控制電路15、就緒/忙碌控制電路16、暫存器17、定序器18、及電壓產生電路19。 輸入輸出電路14從半導體記憶裝置100之外部(主機或記憶體控制器)接收信號IO(IO0~IO7)及向外部發送信號IO。信號IO包含指令、位址及資料等。輸入輸出電路14將來自外部之指令及位址傳輸至暫存器17。輸入輸出電路14將來自外部之寫入資料傳輸至讀出放大器13(13A、13B)，並將來自讀出放大器13之讀出資料傳輸至外部。又，輸入輸出電路14將讀出資料與資料選通信號DQS，/DQS一起發送至外部。讀出資料與信號DQS，/DQS同步讀出。 邏輯控制電路15從外部接收各種控制信號而控制輸入輸出電路14及定序器18。作為該控制信號，例如使用晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號/RE、寫入保護信號/WP及資料選通信號DQS，/DQS。信號/CE對半導體記憶裝置100(半導體晶片)賦能。信號CLE及ALE分別將信號IO為指令及位址通知給輸入輸出電路14。信號/WE對輸入輸出電路14指示輸入信號IO。信號/RE對輸入輸出電路14指示輸出信號IO。信號/WP例如於電源接通/斷開時使半導體記憶裝置100為保護狀態。信號DQS，/DQS與寫入資料一起被接收。寫入資料與信號DQS，/DQS被同步寫入。 就緒/忙碌控制電路16將信號/RB傳輸至外部而將半導體記憶裝置100之狀態通知給外部。信號/RB表示半導體記憶裝置100為就緒狀態(可受理來自外部之命令之狀態)或忙碌狀態(無法受理來自外部之命令之狀態)。 暫存器17保持指令及位址。暫存器17將位址傳輸至列解碼器12(12A、12B)及讀出放大器13(13A、13B)，並且將指令傳輸至定序器18。又，暫存器17保持用以控制基於指令而執行之序列之各種表。 定序器18接收指令，參照暫存器17之各種表。並且，定序器18依照各種表中所示之資訊控制整個半導體記憶裝置100。 電壓產生電路19包含各種驅動器。電壓產生電路19按照定序器18之控制產生資料之寫入、讀出、及刪除等動作所需之電壓。電壓產生電路19將所產生之電壓供給至列解碼器12及讀出放大器13。 平面10A包含記憶胞陣列11A、列解碼器12A、及讀出放大器13A。平面10B具有與平面10A相同之構成，包含記憶胞陣列11B、列解碼器12B、及讀出放大器13B。以下，省略平面10B之說明而對平面10A進行說明。 列解碼器12A從暫存器17接收列位址，並基於列位址選擇記憶胞陣列11A內之字元線WL。並且，列解碼器12A將來自電壓產生電路19之電壓供給至所選擇之字元線WL。 讀出放大器13A將來自電壓產生電路19之電壓供給至位元線BL，藉此經由記憶胞陣列11A內之位元線BL讀出記憶胞之資料，或經由位元線BL將資料寫入至記憶胞陣列10內之記憶胞中。讀出放大器13A包含未圖示之資料鎖存器，資料鎖存器暫時記憶寫入資料及讀出資料。讀出放大器13A從暫存器17接收行位址，並基於行位址將資料鎖存器之資料輸出至輸入輸出電路14。 如圖2所示，記憶胞陣列11A具備包含與列及行建立對應之非揮發性之記憶胞電晶體(記憶胞)之複數個區塊BLK(BLK0、BLK1、BLK2、…)。區塊BLK例如包含4個串單元SU(SU0~SU3)。並且，串單元SU包含複數個NAND串35。記憶胞陣列11A內之區塊數及區塊內之串單元數為任意。 如圖3所示，NAND串35包含n個記憶胞電晶體MT(MT0~MTn-1)及選擇電晶體ST1、ST2。記憶胞電晶體MT具備控制閘極與電荷蓄積層，且非揮發地保持資料。並且，記憶胞電晶體MT串聯連接於選擇電晶體ST1之第1端子與選擇電晶體ST2之第1端子之間。 串單元SU0~SU3中之選擇電晶體ST1之控制端子連接於選擇閘極線SGD0~SGD3。相對於此，串單元SU0~SU3中之選擇電晶體ST2之控制端子例如共通地連接於選擇閘極線SGS，但亦可針對每一個串單元連接於不同之選擇閘極線SGS0~SGS3。又，位於同一區塊BLK內之記憶胞電晶體MT0~MTn-1之控制端子共通地連接於字元線WL0~WLn-1。 又，於記憶胞陣列11A內位於同一行之NAND串35之選擇電晶體ST1之第2端子共通地連接於位元線BL(BL0~BLm-1)之任一者。即，位元線BL於複數個區塊BLK間共通地連接NAND串35。進而，複數個選擇電晶體ST2之第2端子共通地連接於源極線SL。 即，串單元SU係連接於不同之位元線BL且連接於相同之選擇閘極線SGD之NAND串35之集合體。又，區塊BLK係將字元線WL設為共通之複數個串單元SU之集合體。並且，記憶胞陣列11A係將位元線BL設為共通之複數個區塊BLK之集合體。 總括地對串單元SU內之連接於任一字元線WL之記憶胞MT進行資料之寫入及讀出。將該單位稱為頁。 另一方面，資料之刪除可以區塊BLK單位或小於區塊BLK之單位進行。關於刪除方法，例如記載於題為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE(非揮發性半導體記憶體裝置)”且於2011年9月18日提出申請之美國專利申請案13/235,389號。又，記載於題為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE(非揮發性半導體記憶體裝置)”且於2010年1月27日提出申請之美國專利申請案12/694,690號。進而，記載於題為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF(非揮發性半導體記憶體裝置及其資料刪除方法)”且於2012年5月30日提出申請之美國專利申請案13/483,610號。該等專利申請案係藉由參照而將其整體內容引用於本案說明書中。 如圖4所示，於p型井區域(半導體基板)20上設置有複數個NAND串35。即，於井區域20上依序積層有作為選擇閘極線SGS發揮功能之例如4層配線層21、作為字元線WL(WL0~WLn-1)發揮功能之n層配線層22、及作為選擇閘極線SGD發揮功能之例如4層配線層23。於所積層之配線層間形成有未圖示之絕緣層。 並且，設置有通過該等配線層21、22、23內並到達至井區域20之柱狀導電體24。於導電體24之側面依序設置有閘極絕緣層25、電荷蓄積層(絕緣層或導電層)26、及阻擋絕緣層27。利用導電體24、閘極絕緣層25、電荷蓄積層26、及阻擋絕緣層27構成記憶胞電晶體MT、及選擇電晶體ST1、ST2。導電體24作為NAND串35之電流路徑發揮功能，成為供形成各電晶體之通道之區域。並且，導電體24之上端連接於作為位元線BL發揮功能之金屬配線層28。 於井區域20之表面區域內設置有n+ 型雜質擴散層29。於擴散層29上設置有接觸插塞30。接觸插塞30連接於作為源極線SL發揮功能之金屬配線層31。進而，於井區域20之表面區域內設置有p+ 型雜質擴散層32。於擴散層32上設置有接觸插塞33。接觸插塞33連接於作為井配線CPWELL發揮功能之金屬配線層34。井配線CPWELL係用以經由井區域20對導電體24施加電位之配線。 於記載圖4之紙面之進深方向上排列有複數個以上之構成，藉由於進深方向上排列之複數個NAND串35之集合構成串單元SU。 進而，記憶胞陣列11A之構成亦可為其他構成。即，記憶胞陣列11A之構成例如記載於題為“三維積層型非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”且於2009年3月19日提出申請之美國專利申請案12/407,403號。又，記載於題為“三維積層型非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”且於2009年3月18日提出申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”且於2010年3月25日提出申請之美國專利申請案12/679,991號、題為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”且於2009年3月23日提出申請之美國專利申請案12/532,030號。該等專利申請係藉由參照而將其整體內容引用於本案說明書中。 於圖5中表示記憶胞電晶體MT記憶2位元(4值)資料之例。 如圖5所示，記憶胞電晶體MT之閾值電壓取離散性之例如包含於4個分佈之任一者之值。將該4個分佈按閾值從低到高之順序稱為Er位準、A位準、B位準及C位準。 Er位準例如相當於資料之刪除狀態。並且，Er位準所包含之閾值小於電壓VFYA，且具有正或負之值。 A~C位準相當於將電荷注入至電荷蓄積層而寫入資料之狀態。A~C位準之各分佈所包含之閾值例如具有正之值。A位準所包含之閾值為驗證電壓VFYA以上且未達驗證電壓VFYB。B位準所包含之閾值為驗證電壓VFYB以上且未達驗證電壓VFYC。C位準所包含之閾值為驗證電壓VFYC以上且未達讀出通過電壓VREAD。此處，VFYA＜VFYB＜VFYC＜VREAD。 又，讀出電壓VA設定於Er位準與A位準之間，讀出電壓VB設定於A位準與B位準之間，讀出電壓VC設定於B位準與C位準之間(VA＜VFYA、VB＜VFYB、VC＜VFYC)。被施加讀出電壓VA、VB、VC之記憶胞電晶體MT根據所記憶之資料而接通或斷開，可判定其閾值電壓是高於還是低於所施加之讀出電壓。讀出通過電壓VREAD係高於最高之閾值電壓分佈(此處為C位準)之上限之電壓，被施加有讀出通過電壓VREAD之記憶胞電晶體MT不論所記憶之資料如何均接通。 如上所述，各記憶胞電晶體MT具有4個閾值分佈中之任一者，藉此可獲得4種狀態。將該等狀態以2進制記法分配於00~11，藉此，各記憶胞電晶體MT可保持2位元之資料。 再者，以下之實施形態亦可應用於可記憶3位元以上之資料之記憶胞電晶體MT。又，亦可應用於可記憶1位元之資料之記憶胞電晶體MT。 於圖6中，尤其針對列解碼器12A及電壓產生電路19進行表示。 如圖6所示，列解碼器12A包含傳輸電晶體51、52(52_0~52_n-1)、53、及區塊解碼器54。 傳輸電晶體51之第1端子電性連接於配線SGSD，第2端子電性連接於選擇閘極線SGS。傳輸電晶體52_0~52_n-1之第1端子電性連接於字元線WL0~n-1，第2端子電性連接於控制閘極線CG0~CGn-1。傳輸電晶體51之第1端子電性連接於配線SGDD，第2端子電性連接於選擇閘極線SGD。將來自區塊解碼器54之信號供給至傳輸電晶體51、52、53之控制端子。 區塊解碼器54對區塊位址進行解碼。並且，區塊解碼器54根據區塊位址之解碼結果而將傳輸電晶體51、51、53接通或斷開之信號(電壓)供給至傳輸電晶體51、52、53之控制端子。更具體而言，區塊解碼器54於選擇有對應之區塊之情形時供給使傳輸電晶體51、52、53接通之電壓。另一方面，區塊解碼器54在未選擇對應之區塊之情形時供給使傳輸電晶體51、52、53斷開之電壓。此處，所謂電晶體之接通，表示電晶體從第1端子將任意電壓傳輸至第2端子之狀態。 電壓產生電路19包含SGS驅動器41、CG驅動器42(42_0~42_n-1)及SGD驅動器43。 SGS驅動器41於各個動作中產生選擇閘極線SGS所需之電壓，並將其供給至配線SGSD。傳輸電晶體51依據區塊解碼器54之控制而將來自SGS驅動器41之電壓傳輸至選擇閘極線SGS。 CG驅動器42_0~42_n-1於各個動作中產生字元線WL0~n-1所需之電壓，並將其供給至控制閘極線CG0~CGn-1。傳輸電晶體52_0~52_n-1依據區塊解碼器54之控制而將來自CG驅動器42_0~42_n-1之電壓傳輸至字元線WL0~n-1。 SGD驅動器43於各個動作中產生選擇閘極線SGS所需之電壓，並將其供給至配線SGDD。傳輸電晶體53依據區塊解碼器54之控制而將來自SGD驅動器43之電壓傳輸至選擇閘極線SGD。 [第1實施形態之讀出動作] 以下，使用圖7至圖9對第1實施形態中之讀出動作進行說明。於圖7中示出讀出動作中之第1區域之行選擇時及第2區域之行選擇時之各種電壓之時序表。又，於圖8中示出讀出動作中之第1區域之行選擇時之圖，於圖9中示出讀出動作中之第2區域之行選擇時之圖。 如圖7至圖9所示，於本例中，記憶胞陣列11A以行單位(位元線BL單位)被分成2個區域(第1區域及第2區域)，並於各個區域中進行讀出動作。第1區域及第2區域係根據距電壓產生電路19(CG驅動器42)之距離而設定。更具體而言，第1區域係靠近CG驅動器42之區域，第2區域係遠離CG驅動器42之區域。此處，示出如下例，即，於記憶胞陣列11A設置有位元線BL0~BL15，且第1區域包含位元線BL0~BL7，第2區域包含位元線BL8~BL15。並且，於選擇有第1區域之行之情形時與選擇有第2區域之行之情形時，適當控制供給至選擇字元線WL之電壓。 首先，使用圖7及圖8對在讀出動作中選擇有第1區域之行(位元線BL0~BL7)之情形時之時序表進行說明。 再者，於圖7中，Sel.WL表示選擇字元線，Unsel.WL表示非選擇字元線，Sel.BL表示選擇位元線，Unsel.BL表示非選擇位元線。又，選擇字元線WL之實線表示選擇字元線WL靠近CG驅動器42之部分(例如位於第1區域之部分，以下稱為第1部分)之電壓波形。該部分之電壓與CG驅動器42所供給之電壓實質上相同。另一方面，選擇字元線WL之虛線表示選擇字元線WL遠離CG驅動器42之部分(例如位於第2區域之部分，以下稱為第2部分)之電壓波形。成為這種電壓波形之原因在於，來自CG驅動器42之電壓根據該CG驅動器42之距離延遲而施加至選擇字元線WL遠離CG驅動器42之部分。此處，示出選擇字元線WL0之例。又，圖7係依序連續地進行利用電壓VA之讀出及利用電壓VC之讀出之例。 如圖7及圖8所示，首先，於初始狀態(時刻T11以前)下，各種電壓為電壓VSS。 接下來，於時刻T11，CG驅動器42_1~42_n-1對非選擇字元線WL1~WLn-1供給電壓VREAD。藉此，連接於非選擇字元線WL1~WLn-1之記憶胞電晶體MT1~MTn-1不論其閾值如何均接通。 又，於時刻T11，SGS驅動器41對選擇閘極線SGS供給電壓VSG，SGD驅動器43對選擇閘極線SGD供給電壓VSG。電壓VSG係使選擇電晶體ST1、ST2接通之電壓。 又，於時刻T11，對選擇位元線BL0~BL7施加電壓VBL(＜VREAD)，對非選擇位元線BL8~BL15施加電壓VSRC(＜VBL)。 進而，於時刻T11，CG驅動器42_0對選擇字元線WL0供給電壓VA。藉此，將電壓VA施加至選擇字元線WL0之第1部分。藉此利用電壓VA對連接於選擇字元線WL0且連接於選擇位元線BL0~BL7(位於第1區域)之記憶胞電晶體MT0進行讀出。 此時，小於電壓VA之電壓被施加至選擇字元線WL0之第2部分。換言之，選擇字元線WL0之第2部分因遠距離所導致之延遲而並未達到讀出所需之電壓VA(並未升壓至電壓VA)。然而，選擇字元線WL0之第2部分所在之第2區域之行為非選擇。因此，無須進行連接於選擇字元線WL0且連接於選擇位元線BL8~BL15(位於第2區域)之記憶胞電晶體MT0之讀出。因此，本例中之讀出動作不會產生問題。 接下來，於時刻T13，CG驅動器42_0對選擇字元線WL0供給電壓VC。藉此，將電壓VC施加至選擇字元線WL0之第1部分。接下來，利用電壓VC對連接於選擇字元線WL0且連接於選擇位元線BL0~BL7(位於第1區域)之記憶胞電晶體MT0進行讀出。 此時，小於電壓VC之電壓被施加至選擇字元線WL0之第2部分。換言之，選擇字元線WL0之第2部分因遠距離所導致之延遲而並未達到讀出所需之電壓VC(並未升壓至電壓VC)。然而，與利用電壓VA之讀出時同樣，本例中之讀出動作不會產生問題。 其後，於時刻T15，各種電壓成為電壓VSS。藉此，各電晶體斷開，讀出動作結束。 繼而，使用圖7及圖9，對在讀出動作中選擇有第2區域之行(位元線BL8~BL15)之情形時之時序表進行說明。 如圖7及圖9所示，首先，於初始狀態(時刻T11以前)下，各種電壓為電壓VSS。 接下來，於時刻T11，與選擇有第1區域之行之情況同樣，對非選擇字元線WL1~WLn-1施加電壓VREAD，對選擇閘極線SGS施加電壓VSG，對選擇閘極線SGD施加電壓VSG。又，於時刻T11，對選擇位元線BL8~BL15施加電壓VBL，對非選擇位元線BL0~BL7施加電壓VSRC。 進而，於時刻T11，CG驅動器42_0對選擇字元線WL0供給電壓VK1。藉此，將電壓VK1施加至選擇字元線WL0之第1部分。電壓VK1係CG驅動器42_0暫時供給之較大之電壓，且VK1＞VA。藉由該電壓VK1不延遲地(比供給VA之情況更快)將電壓VA施加至選擇字元線WL0之第2部分。 其後，於時刻T12，CG驅動器42_0對選擇字元線WL0供給電壓VA。藉此，將電壓VA施加至選擇字元線WL0之第1部分。接下來，利用電壓VA對連接於選擇字元線WL0且連接於選擇位元線BL8~8L15(位於第2區域)之記憶胞電晶體MT0進行讀出。 此時，對選擇字元線WL0之第1部分施加電壓VK1之後施加電壓VA。因此，選擇字元線WL0之第1部分於穩定成讀出所需之電壓VA之前需要時間。然而，選擇字元線WL0之第1部分所在之第1區域之行為非選擇。因此，無須進行連接於選擇字元線WL0且連接於選擇位元線BL0~BL7(位於第1區域)之記憶胞電晶體MT0之讀出。因此，本例中之讀出動作不會產生問題。 接下來，於時刻T13，CG驅動器42_0對選擇字元線WL0供給電壓VK2。藉此，將電壓VK2施加至選擇字元線WL0之第1部分。電壓VK2係CG驅動器42_0暫時供給之較大之電壓，且VK2＞VC。利用該電壓VK2不延遲地(比供給VC之情況更快)將電壓VC施加至選擇字元線WL0之第2部分。 其後，於時刻T14，CG驅動器42_0對選擇字元線WL0供給電壓VC。藉此，將電壓VC施加至選擇字元線WL0之第1部分。接下來，利用電壓VC對連接於選擇字元線WL0且連接於選擇位元線BL8~BL15(位於第2區域)之記憶胞電晶體MT0進行讀出。 此時，對選擇字元線WL0之第1部分施加電壓VK2之後施加電壓VC。因此，選擇字元線WL0之第1部分於穩定成讀出所需之電壓VC之前需要時間。然而，與利用電壓VA讀出時同樣，本例中之讀出動作不會產生問題。 其後，於時刻T15，各種電壓成為電壓VSS。藉此，各電晶體斷開，讀出動作結束。 再者，即便於選擇有第1區域之行之情形時，CG驅動器42_0亦可於時刻T11、T13分別將較大之電壓VK1'、VK2'暫時供給至選擇字元線WL0。此時，VK1'＜VK1，VK2'＜VK2。 [第1實施形態之指令序列] 於上述讀出動作中，例如將8條位元線BL設定為讀出單位，選擇第1區域或第2區域之8條位元線BL。並且，於選擇有第1區域之情形時，依序對選擇字元線WL供給電壓VA、VC。另一方面，於選擇有第2區域之情形時，依序對選擇字元線WL供給電壓VK1、VA、VK2、VC。此種特殊讀出模式之設定、即讀出單位之設定及讀出區域之選擇係依據所接收之指令而執行。 以下，使用圖10及圖11對用以執行上述讀出動作之指令序列進行說明。再者，於以下之說明中，指令、位址及資料係由外部(記憶體控制器)發行，並由半導體記憶裝置100接收。又，指令、位址及資料與各信號之確證同步輸入。 圖10所示之第1例係基於特殊指令序列之例。 如圖10所示，於第1例中，首先，半導體記憶裝置100接收指令CMD1。指令CMD1為特殊指令，且係命令特殊讀出模式之指令。此處，指令CMD1係設定讀出單位之指令。更具體而言，指令CMD1設定8條位元線BL作為讀出單位。 繼而，半導體記憶裝置100接收位址ADD1。位址ADD1於伴隨有指令CMD1之特殊讀出中指定讀出資料之區域。更具體而言，位址ADD1例如指定平面10A及第1區域。 藉由該等指令CMD1及位址ADD1而設定特殊讀出模式。即，執行本例中之讀出單位之設定及讀出區域之選擇，並對應於所選擇之讀出區域而決定供給至選擇字元線WL之電壓。 繼而，半導體記憶裝置100接收指令/位址(CA)集。CA集通常係用以執行讀出所需之指令及位址之集合。 更具體而言，首先，半導體記憶裝置100接收指令CMD2。指令CMD2係命令讀出中之位址之輸入之指令。接下來，半導體記憶裝置100例如遍及5個循環接收位址ADD(ADD2~ADD6)。位址ADD2~ADD6指定讀出資料之位址，例如指定區塊、部分區塊(串單元)、列(字元線)及行(位元線)。更具體而言，例如選擇區塊BLK0、串單元SU0、字元線WL0及位元線BL0~BL7。所選擇之位元線BL0~BL7之條數基於根據上述指令CMD1之設定。其後，半導體記憶裝置100接收指令CMD3。指令CMD3係命令讀出之執行之指令。 接下來，半導體記憶裝置100響應指令CMD3而成為忙碌狀態(RB=「L」位準)，開始讀出。於作為忙碌狀態之期間t1執行讀出。此處，將8條位元線BL設為讀出單位對第1區域進行讀出。因此，依序對選擇字元線WL供給電壓VA、VC。其後，半導體記憶裝置100成為就緒狀態(RB=「H」位準)，結束讀出。 圖11所示之第2例係根據Set feature(設置特徵)指令序列之例。 如圖11所示，於第2例中，首先，半導體記憶裝置100接收指令CMD4。指令CMD4係命令半導體記憶裝置100變更參數之指令。 繼而，半導體記憶裝置100接收位址ADD7。位址ADD7指定與欲變更之參數對應之位址。此處，已變更之參數為讀出模式。 繼而，半導體記憶裝置100例如遍及4個循環接收資料DT(DT1~DT4)。資料DT係相當於要進行變更之參數之資料。此處，資料DT例如包含讀出單位、讀出區域及供給至選擇字元線WL之電壓等。 藉此，半導體記憶裝置100成為忙碌狀態，開始進行Set feature。於作為忙碌狀態之期間t2進行Set feature，重寫設定之參數。 如此，藉由指令CMD4、位址ADD7及資料DT而設定特殊讀出模式。即，執行本例中之讀出單位之設定及讀出區域之選擇，對應於所選擇之讀出區域而決定供給至選擇字元線WL之電壓。 當Set feature結束時，半導體記憶裝置100成為特殊讀出模式。因此，當半導體記憶裝置100接收到指令/位址(CA)集時成為忙碌狀態，開始讀出。且，於忙碌狀態之期間t3進行與圖10之期間t1相同之讀出。 [第1實施形態之效果] 如圖12所示，於比較例中，選擇所有行(位元線BL0~BL15)進行讀出動作。且，依序對選擇字元線WL供給電壓VK1、VA、VK2、VC。即，於比較例中，於時刻T21~T25選擇所有位元線BL0~BL15，且對選擇字元線WL供給上述第1實施形態中之經選擇第2區域之情形時之電壓。 此時，藉由對選擇字元線WL供給電壓VK1、VK2，可使選擇字元線WL之第2部分(遠離CG驅動器42之部分)快速升壓至電壓VA、VC。另一方面，由於會讓選擇字元線WL之第1部分(靠近CG驅動器之部分)升壓至電壓VK1、VK2，故而其後直至降壓至電壓VA、VC且穩定為止需要時間。其結果，尤其是選擇字元線WL之第1部分側之記憶胞電晶體MT之讀出耗費時間。又，存在因將較大之電壓暫時施加於選擇字元線WL之第1部分而有可能使得第1部分側之記憶胞電晶體MT接通之情況。藉此，存在從字元線WL到位元線BL產生噪聲之情況，且直至位元線BL穩定為止需要時間，讀出進而耗費時間。 相對於此，於第1實施形態中，記憶胞陣列11A以行(位元線BL)單位被分成第1區域(靠近CG驅動器42之區域)與第2區域(遠離CG驅動器42之區域)，且於各個區域進行讀出動作。接下來，於選擇第1區域之行之情形時與選擇有第2區域之行之情形時，適當控制供給至選擇字元線WL之電壓。藉此，可迅速對選擇字元線WL之第1部分或第2部分施加讀出電壓(VA、VC)，從而可縮短讀出時間。 更具體而言，如圖7所示，於選擇第1區域之行之情形時，依序對選擇字元線WL供給電壓VA、VC。藉此，可使選擇字元線WL之第1部分之電壓迅速升壓至電壓VA、VC且穩定，從而可縮短讀出時間。另一方面，選擇字元線WL之第2部分不會達到讀出所需之電壓VA、VC。然而，由於選擇字元線WL之第2部分所在之第2區域之行為非選擇，故而無需進行第2區域之記憶胞電晶體MT之讀出。因此，本例中之讀出動作不會產生問題。 又，如圖7所示，於選擇第2區域之行之情形時，依序對選擇字元線WL供給電壓VK1、VA、VK2、VC。藉此，可使選擇字元線WL之第2部分之電壓迅速升壓至電壓VA、VC且穩定，從而可縮短讀出時間。另一方面，選擇字元線WL之第1部分直至穩定為讀出所需之電壓VA、VC為止需要時間。然而，由於選擇字元線WL之第1部分所在之第1區域之行為非選擇，故而無需進行第1區域之記憶胞電晶體MT之讀出。因此，本例中之讀出動作不會產生問題。 再者，於在第1實施形態中選擇有第2區域之行之情形時，亦可使電壓VK1、VK2大於比較例，藉此，可使選擇字元線WL之第2部分之電壓進一步迅速地升壓至電壓VA、VC為止。 又，於第1實施形態中，將平面10中之記憶胞陣列11分成第1區域與第2區域之2個區域，但並不限定於此，亦可分成3個以上之區域。 又，於第1實施形態中，對作為半導體記憶裝置之三維積層型NAND快閃記憶體進行了說明，但並不限定於此，亦可應用於二維排列之NAND快閃記憶體。 ＜第2實施形態＞ 使用圖13至圖15對第2實施形態之半導體記憶裝置進行說明。於第2實施形態中進行位元線屏蔽方式之讀出。位元線屏蔽方式係指選擇例如奇數行或偶數行並讀出任一行之方式。以下，對第2實施形態進行詳細說明。 再者，於第2實施形態中，主要對與上述第1實施形態不同之點進行說明，並省略相同點之說明。 [第2實施形態之讀出動作] 以下，使用圖13至圖15對第2實施形態中之讀出動作進行說明。 在圖13中示出讀出動作中之第1區域之奇數行選擇時及第2區域之奇數行選擇時之各種電壓之時序表。於圖14中示出讀出動作中之第1區域之奇數行選擇時之圖，於圖15中示出讀出動作中之第2區域之奇數行選擇時之圖。 如圖13至圖15所示，於本例中，記憶胞陣列11A以行單位(位元線BL單位)被分成2個區域(第1區域及第2區域)，進而被分成奇數行及偶數行。接下來，於選擇有第1區域之行(奇數行及偶數行)之情形時與選擇有第2區域之行(奇數行及偶數行)之情形時，適當控制供給至選擇字元線WL之電壓。 再者，由於在各個區域中選擇有偶數行之情形時之控制與選擇有奇數行之情形時之控制相同，故而以下對選擇有奇數行之情形進行說明。 首先，使用圖13及圖14對在讀出動作中選擇有第1區域之奇數行(位元線BL1、BL3、BL5、BL7)之情形時之時序表進行說明。 如圖13及圖14所示，於時刻T31~T35，與第1實施形態同樣，依序對選擇字元線WL0施加電壓VA、VC。又，與第1實施形態同樣，對非選擇字元線WL1~WLn-1施加電壓VREAD，對選擇閘極線SGS施加電壓VSG，對選擇閘極線SGD施加電壓VSG。 另一方面，於時刻T31~T35，與第1實施形態不同，對選擇位元線BL1、BL3、BL5、BL7施加電壓VBL，對非選擇位元線BL0、BL2、BL4、BL6、BL8~BL15施加電壓VSRC。 藉此，利用電壓VA、VC對連接於選擇字元線WL0且連接於選擇位元線BL1、BL3、BL5、BL7之記憶胞電晶體MT0進行讀出。另一方面，未利用電壓VA、VC對連接於選擇字元線WL0且連接於非選擇位元線BL0、BL2、BL4、BL6、BL8~BL15之記憶胞電晶體MT0進行讀出。 此時，第1區域中之非選擇位元線BL0、BL2、BL4、BL6係作為屏蔽線發揮功能。即，第1區域中之非選擇位元線BL0、BL2、BL4、BL6降低第1區域中之選擇位元線BL1、BL3、BL5、BL7之讀出動作時之噪聲。 繼而，使用圖13及圖15對在讀出動作中選擇有第1區域之奇數行(位元線BL9、BL11、BL13、BL15)之情形時之時序表進行說明。 如圖13及圖15所示，於時刻T31~T35，與第1實施形態同樣，依序對選擇字元線WL0施加電壓VK1、VA、VK2、VC。又，與第1實施形態同樣，對非選擇字元線WL1~WLn-1施加電壓VREAD，對選擇閘極線SGS施加電壓VSG，對選擇閘極線SGD施加電壓VSG。 另一方面，於時刻T31~T35，與第1實施形態不同，對選擇位元線BL9、BL11、BL13、BL15施加電壓VBL，對非選擇位元線BL0~BL7、BL8、BL10、BL12、BL14施加電壓VSRC。 藉此，利用電壓VA、VC對連接於選擇字元線WL0且連接於選擇位元線BL9、BL11、BL13、BL15之記憶胞電晶體MT0進行讀出。另一方面，未利用電壓VA、VC對連接於選擇字元線WL0且連接於非選擇位元線BL0~BL7、BL8、BL10、BL12、BL14之記憶胞電晶體MT0進行讀出。 此時，第2區域中之非選擇位元線BL8、BL10、BL12、BL14係作為屏蔽線發揮功能。即，第1區域中之非選擇位元線BL9、BL11、BL13、BL15降低第1區域中之選擇位元線BL8、BL10、BL12、BL14之讀出動作時之噪聲。 [第2實施形態之效果] 於第2實施形態中，第1區域及第2區域分別進而被分成奇數行及偶數行。藉此，相對於選擇位元線BL(例如奇數位元線BL)而言，非選擇位元線BL(例如偶數位元線BL)係作為屏蔽線發揮功能。因此，可降低讀出動作時之向選擇位元線BL之噪聲，而使選擇位元線BL之電壓迅速穩定，從而可縮短讀出時間。 ＜第3實施形態＞ 使用圖16對第3實施形態之半導體記憶裝置進行說明。於第3實施形態中，於讀出動作之最初進行更新動作。接下來，於第3實施形態中，不僅於如上述第1實施形態所示之選擇字元線WL之充電時，亦於更新動作後之選擇字元線WL之放電時適當控制所供給之電壓。以下，對第3實施形態進行詳細說明。 再者，於第3實施形態中，主要對與上述第1實施形態不同之點進行說明，並省略相同點之說明。 [第3實施形態之讀出動作] 以下，使用圖16對第3實施形態中之讀出動作進行說明。 於圖16中示出讀出動作中之第1區域之行選擇時及第2區域之行選擇時之各種電壓之時序表。 如圖16所示，於本例中，記憶胞陣列11A以行單位被分成2個區域，並於各個區域進行讀出動作。此時，於讀出動作之最初進行更新動作。所謂更新動作係指於三維積層型NAND快閃記憶體中，於各個動作之最初將殘留於導電體24內之電荷去除之動作。接下來，於選擇有第1區域之行之情形時與選擇有第2區域之行之情形時適當控制供給至選擇字元線WL之電壓。 首先，使用圖16對在讀出動作中選擇有第1區域之行(位元線BL0~BL7)之情形時之時序表進行說明。再者，圖16係於進行更新動作後，依序連續地進行利用電壓VA之讀出與利用電壓VC之讀出之例。 如圖16所示，首先，於初始狀態(時刻T41以前)下，各種電壓為電壓VSS。 接下來，於時刻T41，CG驅動器42_1~42_n-1對非選擇字元線WL1~WLn-1供給電壓VREAD。藉此，連接於非選擇字元線WL1~WLn-1之記憶胞電晶體MT1~MTn-1不論其閾值如何均接通。 又，於時刻T41，CG驅動器42_0對非選擇字元線WL0供給電壓VREAD。藉此，連接於非選擇字元線WL0之記憶胞電晶體MT0不論其閾值如何均接通。 又，於時刻T41，SGS驅動器41對選擇閘極線SGS供給電壓VSG，SGD驅動器43對選擇閘極線SGD供給電壓VSG。藉此，選擇電晶體ST1、ST2接通。 又，於時刻T41，對選擇位元線BL0~BL7施加電壓VBL，對非選擇位元線BL8~BL15施加電壓VSRC。 藉此，進行更新動作。即，更新電流流經所有記憶體串36，將殘留於導電體24(通道)內之電荷去除。 繼而，於時刻T42，CG驅動器42_0對選擇字元線WL0供給電壓VA。藉此，將電壓VA施加至選擇字元線WL0之第1部分。接下來，利用電壓VA對連接於選擇字元線WL0且連接於選擇位元線BL0~BL7(位於第1區域)之記憶胞電晶體MT0進行讀出。 此時，比電壓VA大之電壓被施加至選擇字元線WL0之第2部分。換言之，選擇字元線WL0之第2部分因遠距離所導致之延遲而未達到讀出所需之電壓VA(並未降壓至電壓VA)。然而，由於選擇字元線WL0之第2部分所在之第2區域之行為非選擇，故而本例中之讀出動作不會產生問題。 接下來，於時刻T44，CG驅動器42_0對選擇字元線WL0供給電壓VC。藉此，將電壓VC施加至選擇字元線WL0之第1部分。接下來，利用電壓VC對連接於選擇字元線WL0且連接於選擇位元線BL0~BL7(位於第1區域)之記憶胞電晶體MT0進行讀出。 此時，比電壓VC小之電壓被施加至選擇字元線WL0之第2部分。換言之，選擇字元線WL0之第2部分因遠距離所導致之延遲而未達到讀出所需之電壓VC(未升壓至電壓VC)。然而，與利用電壓VA進行讀出時同樣，本例中之讀出動作不會產生問題。 其後，於時刻T46，各種電壓成為電壓VSS。藉此，各電晶體斷開，讀出動作結束。 繼而，使用圖16對在讀出動作中選擇有第2區域之行(位元線BL8~BL15)之情形時之時序表進行說明。 如圖16所示，首先，於初始狀態(時刻T41以前)下，各種電壓為電壓VSS。 接下來，於時刻T41~T42，與選擇有第1區域之行之情況同樣地進行更新動作。 繼而，於時刻T42，CG驅動器42_0對選擇字元線WL0供給電壓VK3。藉此，將電壓VK3施加至選擇字元線WL0之第1部分。電壓VK3係CG驅動器42_0暫時供給之較小之電壓，且VK3＜VA。藉由該電壓VK3不延遲地(比供給VA之情況更快)將電壓VA施加至選擇字元線WL0之第2部分。 其後，於時刻T43，CG驅動器42_0對選擇字元線WL0供給電壓VA。藉此，將電壓VA施加至選擇字元線WL0之第1部分。接下來，利用電壓VA對連接於選擇字元線WL0且連接於選擇位元線BL8~BL15(位於第2區域)之記憶胞電晶體MT0進行讀出。 此時，對選擇字元線WL0之第1部分施加電壓VK3之後施加電壓VA。因此，選擇字元線WL0之第1部分直至穩定成讀出所需之電壓VA為止需要時間。然而，由於選擇字元線WL0之第1部分所在之第1區域之行為非選擇，故而本例中之讀出動作不會產生問題。 接下來，於時刻T44，CG驅動器42_0對選擇字元線WL0供給電壓VK2。藉此，將電壓VK2施加至選擇字元線WL0之第1部分。藉由該電壓VK2不延遲地(比供給VC之情況更快)將電壓VC施加至選擇字元線WL0之第2部分。 其後，於時刻T45，CG驅動器42_0對選擇字元線WL0供給電壓VC。藉此，將電壓VC施加至選擇字元線WL0之第1部分。接下來，利用電壓VC對連接於選擇字元線WL0且連接於選擇位元線BL8~BL15(位於第2區域)之記憶胞電晶體MT0進行讀出。 此時，對選擇字元線WL0之第1部分施加電壓VK2之後施加電壓VC。因此，選擇字元線WL0之第1部分直至穩定成讀出所需之電壓VC為止需要時間。然而，與利用電壓VA進行讀出時同樣，本例中之讀出動作不會產生問題。 其後，於時刻T46，各種電壓成為電壓VSS。藉此，各電晶體斷開，讀出動作結束。 [第3實施形態之效果] 於第3實施形態中，於讀出動作之最初進行更新動作。接下來，於更新動作後之選擇字元線WL之放電時，於選擇有第1區域之行之情形時與選擇有第2區域之行之情形時，適當控制供給至選擇字元線WL之電壓。藉此，即便於進行更新動作之情形時，亦可迅速對選擇字元線WL之第1部分或第2部分施加讀出電壓，從而可縮短讀出時間。 ＜第4實施形態＞ 使用圖17對第4實施形態之半導體記憶裝置進行說明。第4實施形態係上述第3實施形態之變化例，於更新動作後依序進行利用電壓VC之讀出及利用電壓VA之讀出。即讀出順序相反。以下，對第4實施形態進行詳細說明。 再者，於第4實施形態中，主要對與上述第3實施形態不同之點進行說明，並省略相同點之說明。 [第4實施形態之讀出動作] 以下，使用圖17對第4實施形態中之讀出動作進行說明。 首先，使用圖17對在讀出動作中選擇有第1區域之行(位元線BL0~BL7)之情形時之時序表進行說明。再者，圖17係於進行了更新動作後依序連續地進行利用電壓VC之讀出及利用電壓VA之讀出之例。 如圖17所示，於時刻T51~T52，與第3實施形態同樣地進行更新動作。 繼而，於時刻T52，CG驅動器42_0對選擇字元線WL0供給電壓VC。藉此，將電壓VC施加至選擇字元線WL0之第1部分。接下來，利用電壓VC對連接於選擇字元線WL0且連接於選擇位元線BL0~BL7(位於第1區域)之記憶胞電晶體MT0進行讀出。 此時，將比電壓VC大之電壓施加至選擇字元線WL0之第2部分。換言之，選擇字元線WL0之第2部分因遠距離所導致之延遲而未達到讀出所需之電壓VC(未降壓至電壓VC)。然而，由於選擇字元線WL0之第2部分所在之第2區域之行為非選擇，故而本例中之讀出動作不會產生問題。 接下來，於時刻T54，CG驅動器42_0對選擇字元線WL0供給電壓VA。藉此，將電壓VA施加至選擇字元線WL0之第1部分。接下來，利用電壓VA對連接於選擇字元線WL0且連接於選擇位元線BL0~BL7(位於第1區域)之記憶胞電晶體MT0進行讀出。 此時，將比電壓VA大之電壓施加至選擇字元線WL0之第2部分。換言之，選擇字元線WL0之第2部分因遠距離所導致之延遲而未達到讀出所需之電壓VA(未降壓至電壓VA)。然而，與利用電壓VC進行讀出時同樣，本例中之讀出動作不會產生問題。 其後，於時刻T56，各種電壓成為電壓VSS。藉此，各電晶體斷開，讀出動作結束。 繼而，使用圖17對在讀出動作中選擇有第2區域之行(位元線BL8~BL15)之情形時之時序表進行說明。 如圖17所示，於時刻T51~T52，與選擇有第1區域之行之情況同樣地進行更新動作。 繼而，於時刻T52，CG驅動器42_0對選擇字元線WL0供給電壓VK4。藉此，將電壓VK4(＜VC)施加至選擇字元線WL0之第1部分。藉由該電壓VK4不延遲地(比供給VC之情況更快)將電壓VC施加至選擇字元線WL0之第2部分。 其後，於時刻T53，CG驅動器42_0對選擇字元線WL0供給電壓VC。藉此，將電壓VC施加至選擇字元線WL0之第1部分。接下來，利用電壓VC對連接於選擇字元線WL0且連接於選擇位元線BL8~BL15(位於第2區域)之記憶胞電晶體MT0進行讀出。 此時，對選擇字元線WL0之第1部分施加電壓VK4之後施加電壓VC。因此，選擇字元線WL0之第1部分直至穩定成讀出所需之電壓VC為止需要時間。然而，由於選擇字元線WL0之第1部分所在之第1區域之行為非選擇，故而本例中之讀出動作不會產生問題。 接下來，於時刻T54，CG驅動器42_0對選擇字元線WL0供給電壓VK5(＜VA)。藉此，將電壓VK5施加至選擇字元線WL0之第1部分。藉由該電壓VK5不延遲地(比供給VA之情況更快)將電壓VA施加至選擇字元線WL0之第2部分。 其後，於時刻T55，CG驅動器42_0對選擇字元線WL0供給電壓VA。藉此，將電壓VA施加至選擇字元線WL0之第1部分。接下來，利用電壓VA對連接於選擇字元線WL0且連接於選擇位元線BL8~BL15(位於第2區域)之記憶胞電晶體MT0進行讀出。 此時，對選擇字元線WL0之第1部分施加電壓VK5之後施加電壓VA。因此，選擇字元線WL0之第1部分直至穩定成讀出所需之電壓VA為止需要時間。然而，與利用電壓VC進行讀出時同樣，本例中之讀出動作不會產生問題。 其後，於時刻T56，各種電壓成為電壓VSS。藉此，各電晶體斷開，讀出動作結束。 [第4實施形態之效果] 於第4實施形態中，於更新動作後依序進行利用電壓VC之讀出及利用電壓VA之讀出。即，使讀出電壓降壓而依序進行讀出。接下來，於更新動作後之選擇字元線WL之放電時及利用電壓VC之讀出後之放電時，於選擇有第1區域之行之情形時與選擇有第2區域之行之情形時適當控制供給至選擇字元線WL之電壓。藉此，即便於進行更新動作且使讀出電壓降壓而進行讀出之情形時，亦可迅速對選擇字元線WL之第1部分或第2部分施加讀出電壓，從而可縮短讀出時間。 對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提示，並未意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態加以實施，且可於不脫離發明主旨之範圍內執行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2017-56335號(申請日：2017年3月22日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
10A:平面 10B:平面 11A:記憶胞陣列 11B:記憶胞陣列 12A:列解碼器 12B:列解碼器 13A:讀出放大器 13B:讀出放大器 14:輸入輸出電路 15:邏輯控制電路 16:就緒/忙碌控制電路 17:暫存器 18:定序器 19:電壓產生電路 20:井區域 21:配線層 22:配線層 23:配線層 24:柱狀導電體 25:閘極絕緣層 26:電荷蓄積層 27:阻擋絕緣層 28:金屬配線層 29:擴散層 30:接觸插塞 31:金屬配線層 32:擴散層 33:接觸插塞 34:金屬配線層 35:NAND串 41:SGS驅動器 42:CG驅動器 42_0:CG驅動器 42_n-1:CG驅動器 43:SGD驅動器 51:傳輸電晶體 52_0:傳輸電晶體 52_n-1:傳輸電晶體 53:傳輸電晶體 54:區塊解碼器 100:半導體記憶裝置 BL:位元線 BLK:區塊 CG:控制閘極線 MT:記憶胞電晶體 Sel.BL:選擇位元線 Sel.WL:選擇字元線 SGD:選擇閘極線 SGDD:配線 SGS:選擇閘極線 SGSD:配線 SL:源極線 ST1:選擇電晶體 ST2:選擇電晶體 SU:串單元 Unsel.BL:非選擇位元線 Unsel.WL:非選擇字元線 WL:字元線
圖1係表示第1實施形態之半導體記憶裝置之圖。 圖2係表示第1實施形態之半導體記憶裝置中之記憶胞陣列之圖。 圖3係表示第1實施形態之半導體記憶裝置中之區塊之電路圖。 圖4係表示第1實施形態之半導體記憶裝置中之區塊之剖視圖。 圖5係表示第1實施形態之半導體記憶裝置中之記憶胞電晶體的閾值分佈之曲線圖。 圖6係表示第1實施形態之半導體記憶裝置中之列解碼器、電壓產生電路、及記憶胞陣列的圖。 圖7係表示第1實施形態之半導體記憶裝置中之讀出動作的各種電壓之時序表。 圖8係表示第1實施形態之半導體記憶裝置中之讀出動作之圖。 圖9係表示第1實施形態之半導體記憶裝置中之讀出動作之圖。 圖10係表示第1實施形態之半導體記憶裝置中之指令序列之第1例的圖。 圖11係表示第1實施形態之半導體記憶裝置中之指令序列之第2例的圖。 圖12係表示比較例之半導體記憶裝置中之讀出動作之各種電壓的時序表。 圖13係表示第2實施形態之半導體記憶裝置中之讀出動作的各種電壓之時序表。 圖14係表示第2實施形態之半導體記憶裝置中之讀出動作的圖。 圖15係表示第2實施形態之半導體記憶裝置中之讀出動作的圖。 圖16係表示第3實施形態之半導體記憶裝置中之讀出動作的各種電壓之時序表。 圖17係表示第4實施形態之半導體記憶裝置中之讀出動作的各種電壓之時序表。
Sel.BL:選擇位元線
Sel.WL:選擇字元線
SGD:選擇閘極線
SGS:選擇閘極線
Unsel.BL:非選擇位元線
Unsel.WL:非選擇字元線

Claims (24)

  1. 一種半導體記憶裝置，其包含： 第1記憶胞，其電性連接於第1字元線及第1位元線； 第2記憶胞，其電性連接於上述第1字元線及第2位元線； 第3記憶胞，其電性連接於上述第1字元線及與上述第1位元線相鄰之第3位元線； 第4記憶胞，其電性連接於上述第1字元線及與上述第2位元線相鄰之第4位元線；及 第1電路，其構成為： 若上述第1記憶胞被選擇為讀出對象，於讀出動作之期間，對上述第1字元線供給第1電壓， 若上述第2記憶胞被選擇為讀出對象，於讀出動作之期間，對上述第1字元線供給比上述第1電壓大之第2電壓，且於其後，直接對上述第1字元線供給上述第1電壓， 若上述第3記憶胞被選擇為讀出對象，於讀出動作之期間，對上述第1字元線供給上述第1電壓，及 若上述第4記憶胞被選擇為讀出對象，於讀出動作之期間，對上述第1字元線供給上述第2電壓，且於其後，直接對上述第1字元線供給上述第1電壓。
  2. 如請求項1之半導體記憶裝置，其中從上述第1電路至上述第1記憶胞之距離比從上述第1電路至上述第2記憶胞之距離近。
  3. 如請求項1之半導體記憶裝置，其中若上述第1記憶胞被選擇為上述讀出對象，在上述讀出動作之期間，上述第1電路對上述第1位元線供給第3電壓，且對上述第2、第3及第4位元線供給比上述第3電壓小之第4電壓。
  4. 如請求項3之半導體記憶裝置，其中若上述第2記憶胞被選擇為上述讀出對象，在上述讀出動作之期間，上述第1電路對上述第2位元線供給上述第3電壓，對上述第1、第3及第4位元線供給上述第4電壓。
  5. 如請求項1之半導體記憶裝置，其中上述第1電壓係讀出電壓。
  6. 如請求項1之半導體記憶裝置，其中 在上述讀出動作之期間，上述第1電路係： 若上述第1記憶胞被選擇為上述讀出對象，於對上述第1字元線供給上述第1電壓之後，直接對上述第1字元線供給比上述第1電壓大之第5電壓，及 若上述第2記憶胞被選擇為上述讀出對象，於對上述第1字元線供給上述第1電壓之後，直接對上述第1字元線供給比上述第2電壓大之第6電壓。
  7. 如請求項6之半導體記憶裝置，其中上述第1電壓係第1電壓位準之讀出電壓，且上述第5電壓係比上述第1電壓位準高之第2電壓位準之讀出電壓。
  8. 如請求項1之半導體記憶裝置，其中讀出動作係回應於指令序列(command sequence)而被執行，上述指令序列包括用於設定讀出單位大小(read unit size)之第1指令。
  9. 如請求項1之半導體記憶裝置，其中讀出動作係回應於第1指令序列而被執行，該第1指令序列包括：用於設定讀出單位大小之第1指令、及用於指定(designating)平面(plane)及讀出區域之第1位址。
  10. 如請求項9之半導體記憶裝置，其中上述讀出單位大小係平面中之記憶胞陣列之全部位元線之四分之一。
  11. 如請求項9之半導體記憶裝置，其中上述第1指令序列更包括：要求第2位址之輸入的第2指令，上述第2位址指定用於讀出資料之位址。
  12. 如請求項11之半導體記憶裝置，其中上述第2位址包括上述第1記憶胞、上述第2記憶胞、上述第3記憶胞及上述第4記憶胞之一者。
  13. 如請求項11之半導體記憶裝置，其中上述第1指令序列更包括：第3指令，其用於要求上述讀出動作之執行。
  14. 如請求項11之半導體記憶裝置，其中上述第2位址包括兩個讀出區域之一者中的上述位元線之半數(half)，上述兩個讀出區域係在上述平面中之記憶胞陣列中。
  15. 如請求項11之半導體記憶裝置，其中上述第2位址包括三個以上之讀出區域之一者中的上述位元線之半數，上述三個以上之讀出區域係在上述平面中之記憶胞陣列中。
  16. 如請求項1之半導體記憶裝置，其中上述半導體記憶裝置回應於第2指令序列而開始設置特徵動作(set feature operation)，上述第2指令序列包括：第4指令，其用於變更上述半導體記憶裝置之參數。
  17. 如請求項16之半導體記憶裝置，其中上述第2指令序列更包括：第3位址，其用於指定與要變更之讀出動作參數對應之位址。
  18. 如請求項17之半導體記憶裝置，其中上述第2指令序列更包括：值(value)，其用於要變更之上述讀出動作參數。
  19. 如請求項18之半導體記憶裝置，其中上述讀出動作參數係讀出單位大小。
  20. 如請求項19之半導體記憶裝置，其中上述讀出單位大小係上述平面中之記憶胞陣列之全部位元線之四分之一。
  21. 如請求項16之半導體記憶裝置，其中於上述設置特徵動作結束之後，上述讀出動作係回應於第3指令序列而開始，上述第3指令序列包括要求第2位址之輸入的第2指令，上述第2位址用來指定用於讀出資料之位址。
  22. 如請求項21之半導體記憶裝置，其中上述第2位址包括上述第1記憶胞、上述第2記憶胞、上述第3記憶胞及上述第4記憶胞之一者。
  23. 如請求項21之半導體記憶裝置，其中上述第2位址包括兩個讀出區域之一者中的上述位元線之半數，上述兩個讀出區域係在平面中之記憶胞陣列中。
  24. 如請求項21之半導體記憶裝置，其中上述第2位址包括三個以上之讀出區域之一者中的上述位元線之半數，上述三個以上之讀出區域係在平面中之記憶胞陣列中。
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