TWI778483B - 半導體記憶裝置 - Google Patents

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TWI778483B
TWI778483B TW109146629A TW109146629A TWI778483B TW I778483 B TWI778483 B TW I778483B TW 109146629 A TW109146629 A TW 109146629A TW 109146629 A TW109146629 A TW 109146629A TW I778483 B TWI778483 B TW I778483B
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越智孝光
笠嶋俊介
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日商鎧俠股份有限公司
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Abstract

本發明之實施方式係抑制半導體記憶裝置中之電特性劣化。  實施方式之半導體記憶裝置具備複數個導電體層及第1柱。第1柱貫通複數個導電體。第1柱包含第1柱狀部、第2柱狀部及夾在第1柱狀部與第2柱狀部之間的第1中間部。第1中間部之直徑大於第1柱狀部及第2柱狀部之直徑。第1柱狀部包含第1半導體層及第1電荷蓄積層。第1電荷蓄積層位於複數個導電體層與第1半導體層之間。第2柱狀部包含第2半導體層及第2電荷蓄積層。第2電荷蓄積層位於複數個導電體層與第2半導體層之間。第1中間部包含第3半導體層。第1半導體層與第3半導體層相接。第2半導體層在與第1半導體層相反側與第3半導體層相接。第2半導體層與第3半導體層為連續膜。第1電荷蓄積層與第2電荷蓄積層未相接。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
已知有能夠非揮發地記憶資料之NAND(Not AND，反及)型快閃記憶體。
實施方式能抑制半導體記憶裝置中電特性之劣化。
實施方式之半導體記憶裝置具備複數個導電體層及第1柱。第1柱貫通該複數個導電體層。第1柱包含第1柱狀部、第2柱狀部及夾在第1柱狀部與第2柱狀部之間的第1中間部。第1中間部之直徑大於第1柱狀部及第2柱狀部之直徑。第1柱狀部包含第1半導體層及第1電荷蓄積層。第1電荷蓄積層位於複數個導電體層與第1半導體層之間。第2柱狀部包含第2半導體層及第2電荷蓄積層。第2電荷蓄積層位於複數個導電體層與第2半導體層之間。第1中間部包含第3半導體層。第1半導體層與第3半導體層相接。第2半導體層在與第1半導體層相反側與第3半導體層相接。第2半導體層與第3半導體層為連續膜。第1電荷蓄積層與第2電荷蓄積層未相接。
1:半導體記憶裝置
2:記憶體控制器
10:記憶胞陣列
11:指令暫存器
12:位址暫存器
13:定序器
14:驅動器模組
15:列解碼器模組
16:感測放大器模組
20:半導體基板
21:導電體層
22:導電體層
23:導電體層
24:導電體層
25:導電體層
26:導電體層
27:導電體層
28:導電體層
29:導電體層
30:阻擋絕緣膜
31:絕緣膜
32:隧道絕緣膜
33:半導體層
34:芯構件
36:阻擋絕緣膜
37:絕緣膜
38:隧道絕緣膜
39:半導體層
39A:側面部
39B:側面部
40:芯構件
41:半導體層
43:犧牲構件
44:犧牲構件
45:犧牲構件
46:犧牲構件
45:犧牲構件
47:犧牲構件
48:犧牲構件
49:犧牲構件
50:絕緣體層
51:絕緣體層
53:絕緣體層
54:絕緣體層
55:絕緣體層
56:絕緣體層
57:絕緣體層
70:下部記憶孔
71:空間
72:上部記憶孔
73:空間
74:空間
74A:空間
74B:空間
124:導電體層
125:導電體層
127:導電體層
130:阻擋絕緣膜
131:絕緣膜
132:隧道絕緣膜
133:半導體層
134:芯構件
136:阻擋絕緣膜
137:絕緣膜
138:隧道絕緣膜
139:半導體層
140:芯構件
239:半導體層
240:芯構件
BL:位元線
BL0~BLm:位元線
BLK:區塊
BLK0~BLKn:區塊
CU:胞單元
JU:接合部
LDT:虛設電晶體
LDT2:虛設電晶體
LDWL:虛設字元線
LDWL2:虛設字元線
LJU:下接合部
LMH:下部記憶孔
LMP:下部柱
MMP:中部柱
MP:記憶柱
MPC:接點
MT:記憶胞電晶體
MT0~MT23:記憶胞電晶體
NS:NAND串
SGD:選擇閘極線
SGD0~SGD3:選擇閘極線
SGS:選擇閘極線
SL:源極線
SLT:狹縫
ST1:選擇電晶體
ST2:選擇電晶體
SU:串單元
SU0~SU3:串單元
UDT:虛設電晶體
UDT2:虛設電晶體
UDWL:虛設字元線
UDWL2:虛設字元線
UJU:上接合部
UMH:上部記憶孔
UMP2:上部柱
UMP:上部柱
WL:字元線
WL0~WL15:字元線
圖1係表示第1實施方式之半導體記憶裝置之構成例之方塊圖。
圖2係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之電 路構成的一例之電路圖。
圖3係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之平面佈局的一例之俯視圖。
圖4係表示第1實施方式之半導體記憶裝置所具備之記憶胞陣列之剖面構造的一例之沿圖3中IV-IV線之剖視圖。
圖5係圖4之一部分之放大圖。
圖6係表示第1實施方式之半導體記憶裝置之製造方法的一例之流程圖。
圖7~20係表示第1實施方式之半導體記憶裝置之製造中途之剖面構造的一例之記憶胞陣列之剖視圖。
圖21係表示第1實施方式之比較例之半導體記憶裝置所具備之記憶胞陣列之剖面構造的一例之剖視圖。
圖22係表示圖5中之電場之一例的記憶胞陣列之剖視圖。
圖23係表示第2實施方式之半導體記憶裝置所具備之記憶胞陣列之剖面構造的一例之剖視圖。
圖24係表示第3實施方式之半導體記憶裝置所具備之記憶胞陣列之剖面構造的一例之剖視圖。
以下，參照圖式對實施方式進行記述。各實施方式例示了用以將發明之技術思想具體化之裝置或方法。圖式係模式性或概念性之圖，各圖式之尺寸及比率等不一定與實際相同。除非明確或明顯排除，否則對某實施方式之記述全部適用於其他實施方式之記述。本發明之技術思想並非由構成要素之形狀、構造、配置等特定出。
再者，於以下記述中，針對具有大致相同功能及構成之構成要素標註相同符號。構成參照符號之文字後之數字藉由包含相同文字之參照符號供參照，且用以區分具有同樣構成之要素彼此。於無須相互區分包含相同文字之參照符號所表示之要素之情形時，該等要素分別藉由僅包含文字之參照符號供參照。
[1]第1實施方式 [1-1]構成(構造)
以下對實施方式之半導體記憶裝置1進行說明。
[1-1-1]半導體記憶裝置1之構成
圖1表示實施方式之半導體記憶裝置1之構成例。半導體記憶裝置1係能夠非揮發地記憶資料之NAND型快閃記憶體。半導體記憶裝置1係由外部之記憶體控制器2來控制。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK包含能夠非揮發地記憶資料之複數個記憶胞電晶體MT(未圖示)之集合，例如用作資料之抹除單位。於記憶胞陣列10連接有未圖示之複數條源極線SL、字元線WL及位元線BL等。各記憶胞電晶體例如與1條位元線BL及1條字元線WL建立關聯。下文將對記憶胞陣列10之詳細構成進行敍述。
指令暫存器11保存半導體記憶裝置1自記憶體控制器2接收到之指令CMD。指令CMD例如包括使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保存半導體記憶裝置1自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包括區塊位址BAd、頁位址PAd及行位址CAd。例如區塊位址BAd、頁位址PAd及行位址CAd分別用於區塊BLK、字元線WL及位元線BL之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如定序器13基於保存在指令暫存器11中之指令CMD來控制驅動器模組14、列解碼器模組15及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動器模組14產生讀出動作、寫入動作、抹除動作等中要使用之電壓，並供給至列解碼器模組15。驅動器模組14例如基於保存在位址暫存器12中之頁位址PAd，對與所選擇之字元線WL對應之信號線施加所產生之電壓。
列解碼器模組15基於保存在位址暫存器12中之區塊位址BAd，選擇記憶胞陣列10中之1個區塊BLK。而且，列解碼器模組15例如將電壓傳輸至所選擇之區塊BLK中之所選擇之字元線WL，該電壓係對與所選擇之字元線WL連接之信號線施加之電壓。
感測放大器模組16於寫入動作中，對各位元線BL施加根據自記憶體控制器2接收到之寫入資料DAT而確定之電壓。又，感測放大器模組16於讀出動作中，基於位元線BL之電壓判定記憶在記憶胞電晶體MT中之資料，並將判定結果以讀出資料DAT之形式傳輸至記憶體控制器2。
關於以上所說明之半導體記憶裝置1及記憶體控制器2，亦 可由其等之組合構成1個半導體裝置。作為此種半導體裝置，例如可例舉SD(secure digital，安全數位)TM卡之類的記憶卡或SSD(solid state drive，固態驅動器)等。
[1-1-2]記憶胞陣列10之電路構成
圖2表示實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成的一例，係抽選出記憶胞陣列10中所包含之複數個區塊BLK中之1個區塊BLK來示出。其他區塊BLK亦均包含圖2所示之要素及連接。記憶胞陣列10中之區塊BLK數量、1個區塊BLK中之串單元SU數量可設定為任意數量。以下記述係基於1個區塊BLK包含4個串單元SU0~SU3之例。
各串單元SU係分別與位元線BL0~BLm(m為1以上之整數)建立關聯之複數個NAND串NS之集合。各NAND串NS包含複數個記憶胞電晶體，例如記憶胞電晶體MT0~MT15、虛設電晶體LDT及UDT、以及選擇電晶體ST1及ST2。以下記述係基於各NAND串NS包含16個記憶胞電晶體MT0~MT15之例。
記憶胞電晶體MT包含控制閘極及電荷蓄積層，非揮發地保存資料。虛設電晶體LDT及UDT例如分別為與記憶胞電晶體MT相同之構成，且為不用於記憶資料之記憶胞電晶體。選擇電晶體ST1及ST2分別用於進行各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0~MT7串聯連接。記憶胞電晶體MT8~MT15串聯連接。選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於記憶胞電晶體MT8~MT15這組之一端。記憶胞電晶體MT8~MT15這組之另一端連接於虛設電晶體 UDT之汲極。虛設電晶體UDT之源極連接於虛設電晶體LDT之汲極。虛設電晶體LDT之源極連接於記憶胞電晶體MT0~MT7這組之一端。記憶胞電晶體MT0~MT7這組之另一端連接於選擇電晶體ST2之汲極。選擇電晶體ST2之源極連接於源極線SL。
於同一區塊BLK中，記憶胞電晶體MT0~MT15之控制閘極分別共通連接於字元線WL0~WL15。虛設電晶體UDT之控制閘極共通連接於虛設字元線UDWL。虛設電晶體LDT之控制閘極共通連接於虛設字元線LDWL。串單元SU0~SU3中之各個選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0~SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
各串單元SU之1個NAND串NS連接於1條位元線BL。源極線SL例如於複數個區塊BLK間被共用。
1個串單元SU中連接於共通字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，包含各自記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量被定義為「1頁資料」。胞單元CU可根據記憶胞電晶體MT所記憶之資料之位元數具有2頁資料以上之記憶容量。
再者，實施方式之半導體記憶裝置1所具備之記憶胞陣列10之電路構成不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計成任意個數。
[1-1-3]記憶胞陣列10之平面構造
以下，對實施方式中之記憶胞陣列10之構造之一例進行說明。再者， 於以下供參照之圖式中，y方向與位元線BL之延伸方向對應，x方向與字元線WL之延伸方向對應，z方向與鉛直方向對應，該鉛直方向係相對於供半導體記憶裝置1形成之半導體基板20(未圖示)之表面而言。於俯視圖中，為了便於觀察圖式而適當附加影線。對俯視圖附加之影線未必與被附加影線之構成要素之素材或特性相關。於剖視圖中，為了便於觀察圖式，而適當省略絕緣體層(層間絕緣膜)、配線、接點等構成要素。
圖3係第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10之平面佈局的一例，係抽選出包含作為串單元SU0~SU3發揮功能之構造體之區域來示出。如圖3所示，記憶胞陣列10例如包含狹縫SLT、記憶柱MP、接點MPC及位元線BL。
複數個狹縫SLT各自沿x方向延伸，沿y方向排列。狹縫SLT包含絕緣體。狹縫SLT例如將作為字元線WL發揮功能之配線層、作為選擇閘極線SGD發揮功能之配線層及作為選擇閘極線SGS發揮功能之配線層之各者分斷。
由狹縫SLT分隔出之區域作為1個串單元SU發揮功能。具體而言，例如於沿y方向相鄰之串單元SU0與SU1之間、SU1與SU2之間及SU2與SU3之間分別配置狹縫SLT。於記憶胞陣列10中，例如沿y方向重複配置與圖3所示之佈局相同之佈局。
複數個記憶柱MP於例如作為串單元SU發揮功能之區域中，配置成例如4排之錯位狀。再者，相鄰狹縫SLT間之記憶柱MP之個數及配置不限定於此，可適當進行變更。各個記憶柱MP例如作為1個NAND串NS發揮功能。
複數條位元線BL各自沿y方向延伸，沿x方向排列。各位元 線BL於每個串單元SU中以與至少1個記憶柱MP重疊之方式配置。例如各記憶柱MP與2條位元線BL重疊。於與記憶柱MP重疊之複數條位元線BL中之1條位元線BL與該記憶柱MP之間設置接點MPC。各記憶柱MP經由接點MPC與1條位元線BL電性連接。1條位元線BL在由狹縫SLT分隔出之各個區域中連接1個接點MPC。再者，與各記憶柱MP重疊之位元線BL之條數可設計成任意條數。
[1-1-4]記憶胞陣列10之剖面構造
圖4係沿圖3中IV-IV線之剖視圖，表示第1實施方式之半導體記憶裝置1所具備之記憶胞陣列10中之剖面構造的一例。如圖4所示，記憶胞陣列10例如包含導電體層21~28、記憶柱MP、接點MPC及狹縫SLT。導電體層21~28設置於半導體基板20之上方。以下，對記憶胞陣列10之剖面構造進行說明。於圖4中，為了便於觀察圖式等，有時省略絕緣體層。
於半導體基板20之上方介隔絕緣體層設置導電體層21。於半導體基板20與導電體層21之間之絕緣體層上設置例如感測放大器模組16等電路，但省略圖示。導電體層21形成為例如沿xy平面擴展之板狀，用作源極線SL。導電體層21例如包含矽(Si)。
於導電體層21之上方介隔絕緣體層設置導電體層22。導電體層22形成為例如沿xy平面擴展之板狀，用作選擇閘極線SGS。導電體層22例如包含鎢(W)。
於導電體層22之上方交替積層絕緣體層與導電體層23。導電體層23形成為例如沿xy平面擴展之板狀。例如經積層之複數個導電體層23自半導體基板20側起依序分別用作字元線WL0~WL7。導電體層23例如 包含鎢。
於最上層之導電體層23之上方介隔絕緣體層設置導電體層24。導電體層24形成為例如沿xy平面擴展之板狀，用作虛設字元線LDWL。導電體層24例如包含鎢。
於導電體層24之上方介隔絕緣體層設置導電體層25。導電體層25形成為例如沿xy平面擴展之板狀，用作虛設字元線UDWL。導電體層25例如包含鎢(W)。
於導電體層25之上方交替積層絕緣體層與導電體層26。導電體層26形成為例如沿xy平面擴展之板狀。例如經積層之複數個導電體層26自半導體基板20側起依序分別用作字元線WL8~WL15。導電體層26例如包含鎢。
於最上層之導電體層26之上方介隔絕緣體層設置導電體層27。導電體層27形成為例如沿xy平面擴展之板狀，用作選擇閘極線SGD。導電體層27例如包含鎢。
於導電體層27之上方介隔絕緣體層設置導電體層28。導電體層28形成為例如沿y方向延伸之線狀，用作位元線BL。於未圖示之區域中，複數個導電體層28沿x方向排列。導電體層28例如包含銅(Cu)。
複數個記憶柱MP各自沿z方向延伸，貫通導電體層22~27，於底部接觸導電體層21。
又，記憶柱MP包含被連結之複數個柱狀部。具體而言，記憶柱MP例如包含下部柱LMP、上部柱UMP及下部柱LMP與上部柱UMP間之接合部JU。上部柱UMP設置於下部柱LMP上，下部柱LMP與上部柱UMP之間經由接合部JU接合。
下部柱LMP例如包含阻擋絕緣膜30、絕緣膜31、隧道絕緣膜32、半導體層33及芯構件34。上部柱UMP例如包含阻擋絕緣膜36、絕緣膜37、隧道絕緣膜38、半導體層39、芯構件40及半導體層41。接合部JU例如包含半導體層39及芯構件40。
具體而言，芯構件34沿Z方向延伸設置，且設置於下部柱LMP之中央部。例如，芯構件34之上端包含於較設有導電體層24之層更靠上層，芯構件34之下端包含於較設有導電體層22之層更靠下層。芯構件34例如包含氧化矽(SiO2)等之絕緣體。
半導體層33例如具有覆蓋芯構件34之側面及底面之部分、及於芯構件34之底面下方沿z方向延伸之柱狀部。例如半導體層33之柱狀部之底面與導電體層21接觸。半導體層33含有例如矽，例如包含非摻雜矽。
隧道絕緣膜32覆蓋除半導體層33之柱狀部之一部分側面以外之半導體層33之側面及底面。隧道絕緣膜32例如包含氧化矽。絕緣膜31覆蓋隧道絕緣膜32之側面及底面。絕緣膜31例如包含氮化矽(SiN)。阻擋絕緣膜30覆蓋絕緣膜31之側面及底面。阻擋絕緣膜30例如包含氧化矽。
又，芯構件40包括包含於上部柱UMP之部分、及包含於接合部JU之部分。芯構件40中包含於上部柱UMP之部分沿Z方向延伸設置，且設置於上部柱UMP之中央部。芯構件40中包含於上部柱UMP之部分之上端，含在較設有導電體層27之層更為上層。
芯構件40中包含於接合部JU之部分設置在接合部JU之中央部。芯構件40中包含於接合部JU之部分，含在例如設置在導電體層24與25之間之層。芯構件40在包含於接合部JU之部分中，較包含於上部柱UMP之部分粗。下文將參照圖5對其詳細內容進行記述。芯構件40例如包含氧化 矽等之絕緣體，例如包含與芯構件34實質上相同之材料。
半導體層39例如於上部柱UMP及接合部JU中以覆蓋芯構件40周圍之方式設置。即，半導體層39於上部柱UMP中覆蓋芯構件40之側面，並且於接合部JU中，覆蓋芯構件40中包含於接合部JU之部分之上表面、側面及底面。半導體層39例如於上部柱UMP及接合部JU中連續，並且以相同程度之厚度設置。於本說明書中，「相同程度」意指相同之厚度，但旨在表述包括因製造上之工序差異等而非完全相同厚度之情況。半導體層39例如亦可設置成與半導體層33相同程度之厚度。半導體層39之底面例如包含於設置在導電體層24與25之間之層。又，半導體層39之底面例如接觸於下部柱LMP之阻擋絕緣膜30、絕緣膜31、隧道絕緣膜32、半導體層33及芯構件34之上表面。半導體層39與半導體層33電性連接。半導體層39含有例如矽，例如包含非摻雜矽。半導體層39例如包含與半導體層33實質上相同之材料。
隧道絕緣膜38於上部柱UMP中覆蓋半導體層39之側面。隧道絕緣膜38含有例如氧化矽，例如包含與隧道絕緣膜32實質上相同之材料。絕緣膜37覆蓋隧道絕緣膜38之側面。絕緣膜37例如包含氮化矽，例如包含與絕緣膜31實質上相同之材料。阻擋絕緣膜36覆蓋絕緣膜37之側面。阻擋絕緣膜36例如包含氧化矽，例如包含與阻擋絕緣膜30實質上相同之材料。半導體層41包含於較導電體層27靠上層，例如於側面與半導體層39之內壁相接，於底面與芯構件40之上表面相接。半導體層41與半導體層39電性連接。半導體層41例如包含與半導體層33及39相同之材料。
於記憶柱MP中之半導體層39及41之上表面設有柱狀之接點MPC。於圖示之區域中，示出與2根記憶柱MP中之1根記憶柱MP連接之 接點MPC。於該區域中未被連接接點MPC之記憶柱MP在未圖示之區域中連接接點MPC。1個導電體層28，即1條位元線BL接觸接點MPC之上表面。
狹縫SLT形成為例如沿xz平面擴展之板狀，將導電體層22~27分斷。未圖示之狹縫SLT之上端包含於導電體層27與導電體層28之間之層。狹縫SLT之下端包含於例如設有導電體層21之層。狹縫SLT例如包含氧化矽等之絕緣體。
於以上所說明之記憶柱MP之構造中，記憶柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶柱MP與導電體層23及26交叉之部分各自作為記憶胞電晶體MT發揮功能。記憶柱MP與導電體層24交叉之部分作為虛設電晶體LDT發揮功能。記憶柱MP與導電體層25交叉之部分作為虛設電晶體UDT發揮功能。記憶柱MP與導電體層27交叉之部分作為選擇電晶體ST1發揮功能。
即，半導體層33及39用作記憶胞電晶體MT、選擇電晶體ST1及ST2、以及虛設電晶體LDT及UDT各自之通道。絕緣膜31及37用作記憶胞電晶體MT之電荷蓄積層。藉此，各個記憶柱MP可作為1個NAND串NS發揮功能。
如圖所示，選擇電晶體ST2、記憶胞電晶體MT0~MT7及虛設電晶體LDT各自形成於下部柱LMP。又，虛設電晶體UDT、記憶胞電晶體MT8~MT15及選擇電晶體ST1各自形成於上部柱UMP。
圖5係將圖4之一部分放大所得之圖。使用圖5進而對接合部JU及其附近之構造進行說明。芯構件40於接合部JU中設置得較上部柱UMP粗，其結果為，覆蓋芯構件40側面之半導體層39以向MP之外周側突伸之方式形成。換言之，接合部JU中之半導體層39之側面部39A及39B與 上部柱UMP中之半導體層39及下部柱LMP中之半導體層33相比，形成於記憶柱MP之外周側。具體而言，例如接合部JU中之半導體層39之側面部39A及39B與下部柱LMP中之半導體層33之外表面相比，與至少阻擋絕緣膜30、絕緣膜31及隧道絕緣膜32之合計厚度相應地形成於外周側。接合部JU中之半導體層39之側面部39A及39B藉由形成於外周側，與半導體層39於上部柱UMP及下部柱LMP中之部分相比，更接近導電體層24及25。半導體層39及半導體層33亦可如上所述，例如遍及整個記憶柱MP以相同程度之厚度設置。
又，圖中示出上部柱UMP之下端直徑小於下部柱LMP之上端直徑，其原因在於：用於說明第1實施方式之圖式例示了錐形。然而，第1實施方式之記憶柱MP不限定於錐形，例如亦可具有外徑不會根據層位置而變化之形狀、或倒錐形、中間部分鼓出之形狀。
[1-2]半導體記憶裝置1之製造方法
以下，適當參照圖6，對與第1實施方式之半導體記憶裝置1中之記憶胞陣列10內之積層配線構造之形成相關的一系列製造工序之一例進行說明。圖6係表示第1實施方式之半導體記憶裝置之製造方法之一例之流程圖。圖7~圖20分別為實施方式之半導體記憶裝置1之製造中途之剖面構造的一例，表示與圖4相同之剖面。
首先，如圖7所示，積層犧牲構件43及44(步驟S101)。犧牲構件43及44各自形成於要形成作為字元線WL及虛設字元線LDWL發揮功能之導電體層23及24之預定區域。具體而言，首先於半導體基板20上依序積層絕緣體層50、導電體層21、絕緣體層51及導電體層22。其後，於導電 體層22上交替積層絕緣體層53及犧牲構件43，於最上層之絕緣體層53上形成犧牲構件44。於犧牲構件44上形成絕緣體層54。例如犧牲構件43形成之層數與積層於下部柱LMP之字元線WL之條數相等。
各個絕緣體層50、51、53及54例如包含氧化矽。犧牲構件43及44例如包含氮化矽。
接下來，如圖8所示，形成下部記憶孔LMH70(步驟S102)。具體而言，首先藉由光微影法等形成遮罩，該遮罩係於要形成下部記憶孔LMH70之預定區域開口。然後，藉由使用有所形成之遮罩之各向異性蝕刻而形成下部記憶孔LMH70。
下部記憶孔LMH70貫通絕緣體層51、53及54、犧牲構件43及44、以及導電體層22之各者，下部記憶孔LMH70之底部例如於導電體層21內停止。本工序中之各向異性蝕刻例如為RIE(Reactive Ion Etching，反應性離子蝕刻)。
接下來，如圖9所示，形成下部記憶孔LMH70內之積層構造(步驟S103)。具體而言，於下部記憶孔LMH70之側面及底面依序形成阻擋絕緣膜30、絕緣膜31及隧道絕緣膜32。然後，將下部記憶孔LMH70底部之阻擋絕緣膜30、絕緣膜31及隧道絕緣膜32去除一部分。
其後，於下部記憶孔LMH70內，在隧道絕緣膜32之表面上形成半導體層33。半導體層33嵌埋下部記憶孔LMH70底部中阻擋絕緣膜30、絕緣膜31及隧道絕緣膜32被去除後之區域，且與導電體層21相接。進而，形成芯構件34，下部記憶孔LMH70內由芯構件34嵌埋。藉此，於下部記憶孔LMH70內之一部分形成下部柱LMP。
接下來，如圖10所示，對要形成接合部JU之預定區域進行 蝕刻(步驟S104)。具體而言，沿z方向對芯構件34進行蝕刻，且蝕刻至要形成接合部JU之預定深度。繼而，沿z方向對半導體層33進行蝕刻，且蝕刻至例如要形成接合部JU之預定深度附近。
其後，沿y方向對阻擋絕緣膜30、絕緣膜31、隧道絕緣膜32及絕緣體層54進行蝕刻，且蝕刻至要形成接合部JU之預定區域。藉此，於要形成接合部JU之預定區域形成空間71。
接下來，如圖11所示，於空間71形成犧牲構件48(步驟S105)。具體而言，於步驟S103中所形成之空間71嵌埋犧牲構件48。犧牲構件48包含矽，例如包含非摻雜矽。
接下來，如圖12所示，積層犧牲構件45~47(步驟S106)。犧牲構件45~47各自形成於要形成作為虛設字元線UDWL、字元線WL及選擇閘極線SGD發揮功能之導電體層25、26及27之預定區域。具體而言，首先於絕緣體層54及犧牲構件48上依序積層絕緣體層55及犧牲構件45。其後，於犧牲構件45上交替積層絕緣體層55及犧牲構件46，於最上層之絕緣體層55上形成犧牲構件47。於犧牲構件47上形成絕緣體層56。例如，犧牲構件46形成之層數與積層於上部柱UMP之字元線WL之條數相等。
絕緣體層55及56例如分別包含氧化矽。犧牲構件45~47例如包含氮化矽。
接下來，如圖13所示，形成上部記憶孔UMH72(步驟S107)。具體而言，首先藉由光微影法等形成遮罩，該遮罩係於要形成上部記憶孔UMH72之預定區域開口。然後，藉由使用有所形成之遮罩之各向異性蝕刻而形成上部記憶孔UMH72。
上部記憶孔UMH72貫通絕緣體層55及56、以及犧牲構件45~ 47之各者，上部記憶孔UMH72之底部例如於犧牲構件48內停止。本工序中之各向異性蝕刻例如為RIE。
接下來，如圖14所示，形成上部記憶孔UMH72內之積層構造之一部分(步驟S108)。具體而言，於上部記憶孔UMH72之側面及底面依序形成阻擋絕緣膜36、絕緣膜37、隧道絕緣膜38及犧牲構件49。然後，將上部記憶孔UMH72底部之阻擋絕緣膜36、絕緣膜37、隧道絕緣膜38、犧牲構件49之一部分、犧牲構件48之一部分去除。藉此，於上部柱UMP及要形成接合部JU之預定區域形成空間73。犧牲構件49包含矽，例如包含非摻雜矽。
接下來，如圖15所示，將阻擋絕緣膜36、絕緣膜37及隧道絕緣膜38中要形成接合部JU之預定區域之部分去除(步驟S109)。具體而言，自空間73中露出之部分對阻擋絕緣膜36、絕緣膜37及隧道絕緣膜38進行蝕刻。結果，阻擋絕緣膜36、絕緣膜37及隧道絕緣膜38中要形成接合部JU之預定區域之部分被去除。再者，於本工序之蝕刻中，例如可應用CDE(Chemical Dry Etching，化學乾式蝕刻)或濕式蝕刻之類的各向同性蝕刻。尤其是於應用CDE之情形時，可抑制因阻擋絕緣膜36及隧道絕緣膜38、以及絕緣膜37內之材料(例如氧化物與氮化物)不同所致之蝕刻不均。
接下來，如圖16所示，將犧牲構件48及49去除(步驟S110)。具體而言，對犧牲構件48及49進行蝕刻而將其等去除。藉此，於要形成接合部JU之預定區域及上部柱UMP之一部分形成空間74。空間74包含上部柱UMP內之空間74A、及要形成接合部JU之預定區域之空間74B。於空間74A中，隧道絕緣膜38露出。於空間70B中，上部柱UMP之阻擋絕緣膜36、絕緣膜37、隧道絕緣膜38之底面及絕緣體層54、以及下部柱LMP之阻擋絕緣 膜36、絕緣膜37、隧道絕緣膜38、半導體層39及芯構件34之上表面露出。
接下來，如圖17所示，形成半導體層39(步驟S111)。具體而言，於步驟S110中所形成之空間74之露出部分之表面上形成半導體層39。更具體如下。即，半導體層39在上部柱UMP中形成於隧道絕緣膜38之表面上。又，半導體層39於要形成接合部JU之預定區域中，遍及上部柱UMP之阻擋絕緣膜36、絕緣膜37、隧道絕緣膜38之底面上之區域、最下層之絕緣體層55底面上之區域之一部分及絕緣體層54之側面上之區域。進而，半導體層39之底面例如接觸下部柱LMP之阻擋絕緣膜30、絕緣膜31、隧道絕緣膜32、半導體層33及芯構件34之上表面。半導體層39之底面至少與下部柱LMP之半導體層33之上表面相接。例如接合部JU及上部柱UMP中之半導體層39可以形成為連續膜，亦可以膜厚大致均勻地形成。藉由形成半導體層39，亦會使空間74之一部分不被嵌埋而作為空間74保留。
接下來，如圖18所示，形成接合部JU及上部柱UMP(步驟S112)。具體而言，於空間74嵌埋芯構件40。接著，將形成於空間74上部之芯構件40之一部分去除，於該空間形成半導體層41。藉此形成上部柱UMP。其後，於絕緣體層56及上部柱UMP之上層形成絕緣體層57。
接下來，如圖19所示，將犧牲構件43~47去除(步驟S113)。具體而言，首先藉由光微影法等形成遮罩，該遮罩係於要形成狹縫SLT之預定區域開口。接著，藉由使用有所形成之遮罩之各向異性蝕刻而形成狹縫SLT。
於本工序中所形成之狹縫SLT將絕緣體層51及53~57、犧牲構件43~47、以及導電體層22之各者分斷，狹縫SLT之底部例如於導電體層21內停止。再者，狹縫SLT之底部只要至少到達導電體層21即可。本 工序中之各向異性蝕刻例如為RIE。
接下來，將犧牲構件43~47去除。首先使狹縫SLT內露出之導電體層21之表面氧化，形成未圖示之氧化保護膜。其後，例如藉由利用熱磷酸之濕式蝕刻，將犧牲構件43~47選擇性去除。犧牲構件43~47被去除後之構造體藉由複數個記憶柱MP等維持其立體構造。藉由去除犧牲構件43~47，於形成有犧牲構件43~47之區域形成空間。
接下來，如圖20所示，於步驟S113中所形成之空間嵌埋導電體層23~27(步驟S114)。例如導電體層23~27自記憶柱MP之側面等經由狹縫SLT露出之部分起生長。然後，將形成於狹縫SLT內部之導電體去除。藉此，形成作為字元線WL0~WL7發揮功能之複數個導電體層23、作為虛設字元線LDWL發揮功能之導電體層24、作為虛設字元線UDWL發揮功能之導電體層25、作為字元線WL8~WL15發揮功能之複數個導電體層26、及作為選擇閘極線SGD發揮功能之導電體層27。於本工序中形成之導電體層23~27亦可包含障壁金屬。於此情形時，在去除犧牲構件43~47後之導電體層形成中，例如使氮化鈦成膜作為障壁金屬，之後形成鎢。其後於狹縫SLT內形成絕緣體。
接下來，去除記憶柱MP上之絕緣體層57，將接點MPC設置於記憶柱MP上。接下來，於接點MPC上形成作為位元線BL發揮功能之導電體層26。
藉由以上所說明之第1實施方式之半導體記憶裝置1之製造工序，分別形成記憶柱MP、與記憶柱MP連接之源極線SL、字元線WL、選擇閘極線SGS及SGD、以及虛設字元線LDWL及UDWL。再者，以上所說明之製造工序僅為一例，亦可於各製造工序之間插入其他處理，製造工 序之順序可於不出現問題之範圍內進行調換。
[1-3]第1實施方式之優點(效果)
根據以上所說明之第1實施方式之半導體記憶裝置1，能夠抑制接合部JU中電特性劣化，從而能夠提高資料之可靠性。以下，對第1實施方式之半導體記憶裝置1之詳細效果進行說明。
於將記憶胞電晶體三維積層而成之半導體記憶裝置中，為了提高記憶胞電晶體之密度，已知有使複數個柱沿著與基板鉛直之方向連結而形成記憶柱之方法。於使複數個柱連結而形成記憶柱之情形時，有時會於連結之柱間設置接合部。若設置接合部，則半導體記憶裝置工序之難易度降低，可抑制因被連結之柱間未對準而產生不良。
然而，存在接合部之電特性與記憶柱之其他區域之電特性不同之情況，接合部中記憶柱之電特性有時會發生劣化。使用圖21對此情況進行說明。圖21係第1實施方式之比較例之記憶胞陣列10之剖面構造的一例。
於具有接合部JU之記憶柱MP中，形成接合部JU之區域之厚度，即導電體層24與25間之厚度與其他字元線WL間之層厚相比形成得較厚。因此，和接合部JU相鄰之配線(導電體層24及25)與接合部JU中之通道(半導體層33)之間隔變寬。
又，阻擋絕緣膜130、絕緣膜131、隧道絕緣膜132、半導體層133及芯構件134於下部柱LMP及上部柱UMP中相連而設。因此，於接合部JU中，在半導體層133與導電體層24及25之間設有阻擋絕緣膜130、絕緣膜131及隧道絕緣膜132。此亦可能導致靠近接合部JU之配線與接合部JU 中之通道之間隔進一步變寬。
結果，如圖21之箭頭所示，於比較例之半導體記憶裝置1中，接合部JU中之半導體層133難以接收由施加於導電體層24及25之電壓產生之電場。因此，於接合部JU(導電體層24與25間)中對半導體層133施加之電壓相對小於在其他字元線WL間之層中對半導體層133施加之電壓。於此情形時，半導體層133之通道阻抗可能變大。
與此相對，如圖22所示，第1實施方式中之半導體記憶裝置1於接合部JU未設置阻擋絕緣膜、絕緣膜及隧道絕緣膜，而至少與其等之厚度相應地將半導體層39設置於記憶柱之外周側。即，於第1實施方式之半導體記憶裝置1中，與比較例之半導體記憶裝置1相比，與接合部JU相鄰之導電體層24及25具有靠近接合部JU中之半導體層39之構造。
藉此，如圖22之箭頭所示，於第1實施方式之半導體記憶裝置1中，接合部JU中之半導體層39容易接收來自對導電體層24及25施加之電壓之電場。因此，能夠增大在接合部JU中自導電體層24及25施加給半導體層39之電壓。換言之，第1實施方式之半導體記憶裝置1與比較例之半導體記憶裝置1相比，能更容易對接合部JU中之半導體層39施加電壓。結果，藉由對導電體層24及25施加電壓，容易於接合部JU中之半導體層39內形成通道。
又，以下對在第1實施方式之半導體記憶裝置1中藉由將犧牲構件48去除而獲得之效果進行記述。如上所述，圖15等所示之犧牲構件48例如使用矽。於圖16之工序中將犧牲構件48去除之後，在圖17之工序中再次形成包含矽之半導體層39。犧牲構件48儘管包含相同材料，但仍被去除。其原因在於：圖13所示之形成上部記憶孔UMH72時之蝕刻可能導致犧 牲構件48之矽變質。認為矽之變質例如就是缺陷密度較高或雜質過多等。變質之矽可能會阻礙通道電流，導致接合部JU之電特性劣化。因此，於第1實施方式之半導體記憶裝置1中，藉由在形成半導體層39之前將犧牲構件48去除，來抑制接合部JU之電特性劣化。
以上使得第1實施方式之半導體記憶裝置1能夠抑制接合部JU中通道電流下降。因此，第1實施方式之半導體記憶裝置1可具有高於比較例之半導體記憶裝置1之性能。
[2]第2實施方式
於第2實施方式中，記憶柱MP具有2個接合部，且具有沿z方向將3段柱相連之構造。於第2實施方式中，記憶柱MP採用於第1實施方式之上部柱UMP之上進而經由接合部連結著柱之構造，其他構造與第1實施方式大致相同。以下，主要針對與第1實施方式之不同點來說明第2實施方式之半導體記憶裝置1。
於第2實施方式中，各NAND串包含24個記憶胞電晶體MT0~MT23，進而包含虛設電晶體LDT2及UDT2。第2實施方式之記憶胞陣列10之電路構成與第1實施方式之圖2所示之不同，但與圖2類似。以下對概要進行說明。
記憶胞電晶體MT16~MT23串聯連接。而且，各NAND串NS於記憶胞電晶體MT15與選擇電晶體ST1之間包含串聯連接之虛設電晶體LDT2、虛設電晶體UDT2及記憶胞電晶體MT16~MT23這組。即，記憶胞電晶體MT15之汲極連接於虛設電晶體LDT2之源極。虛設電晶體LDT2之汲極連接於虛設電晶體UDT2之源極。虛設電晶體UDT2之汲極連接於記 憶胞電晶體MT16之源極。記憶胞電晶體MT23之汲極連接於選擇電晶體ST1之源極。
與記憶胞電晶體MT0~15同樣地，於同一區塊BLK中，記憶胞電晶體MT16~MT23之控制閘極分別共通連接於字元線WL16~WL23。虛設電晶體LDT2之控制閘極共通連接於虛設字元線LDWL2。虛設電晶體UDT2之控制閘極共通連接於虛設字元線UDWL2。
使用圖23對第2實施方式進行說明。圖23表示第2實施方式之半導體記憶裝置1所具備之記憶胞陣列10中之剖面構造的一例。圖23表示與第1實施方式中之圖4相同之部分。以下，主要說明與參照圖4所說明之方面之不同點。
於第2實施方式中，記憶柱MP採用於第1實施方式之上部柱UMP之上進而經由接合部而與柱連結之構造。此處，為了與第1實施方式中之記述做區別，於第2實施方式中，有時將接合於下部柱LMP上部之接合部稱為下接合部LJU，將接合於下接合部LJU上部之柱稱為中部柱MMP，將接合於中部柱MMP上部之接合部稱為上接合部UJU，將接合於上接合部UJU上部之柱稱為上部柱UMP2。於此情形時，第2實施方式中稱為下接合部LJU及中部柱MMP之部分，相當於第1實施方式中分別稱為接合部JU及上部柱UMP之部分。
因此，於第2實施方式中，關於對下部柱LMP、下接合部LJU及中部柱MMP之說明，省略除了與第1實施方式之不同點以外之部分，主要針對上接合部UJU及上部柱UMP2進行說明。
如圖23所示，記憶胞陣列10進而包含例如導電體層29、125及127。為了與第1實施方式做區別，對於第1實施方式中被稱為導電體層 24之部分，在第2實施方式中有時稱為導電體層124。導電體層124用作虛設字元線LDWL2。於圖23中，為了便於觀察圖式等，有時省略絕緣體層。
於導電體層124之上方，介隔絕緣體層設置導電體層125。導電體層125形成為例如沿xy平面擴展之板狀，用作虛設字元線UDWL2。導電體層125例如包含鎢。
於導電體層125之上方交替積層絕緣體層與導電體層29。導電體層29形成為例如沿xy平面擴展之板狀。例如，經積層之複數個導電體層29自半導體基板20側起依序分別用作字元線WL16~WL23。導電體層29例如包含鎢。
於最上層之導電體層29之上方，介隔絕緣體層設置導電體層127。導電體層127形成為例如沿xy平面擴展之板狀，用作選擇閘極線SGD。導電體層127例如包含鎢。
於導電體層127之上方，介隔絕緣體層設置導電體層28。
複數個記憶柱MP各自沿z方向延伸，貫通導電體層22~26、29、124、125及127。
首先，於中部柱MMP中，與第1實施方式之不同點在於：半導體層41設置於上部柱UMP2之上部，而非中部柱MMP。
上部柱UMP2具有與中部柱MMP相同之構造，例如包含阻擋絕緣膜136、絕緣膜137、隧道絕緣膜138、半導體層139、芯構件140及半導體層41。上接合部UJU具有與下接合部LJU相同之構造，例如包含半導體層139及芯構件140。
具體而言，芯構件140包括包含於上部柱UMP2之部分、及包含於上接合部UJU之部分。芯構件140中包含於上部柱UMP2之部分沿Z 方向延伸設置，且設置於上部柱UMP2之中央部。芯構件140中包含於上部柱UMP2之部分之上端，含在較設有導電體層127之層更為上層。
芯構件140中包含於上接合部UJU之部分，設置於上接合部UJU之中央部。芯構件140中包含於上接合部UJU之部分，例如含在設置於導電體層124與125之間之層。芯構件140在包含於上接合部UJU之部分，較包含於上部柱UMP2之部分粗。其詳細內容與圖5中所記述之下接合部LJU相同。芯構件140例如包含氧化矽等之絕緣體，例如包含與芯構件34及140實質上相同之材料。
半導體層139例如於上部柱UMP2及上接合部UJU中以覆蓋芯構件140周圍之方式設置。即，半導體層139於上部柱UMP2中覆蓋芯構件140之側面，並且於上接合部UJU中，覆蓋芯構件140中包含於上接合部UJU之部分之上表面、側面及底面。半導體層139例如於上部柱UMP2及上接合部UJU中連續，並且以相同程度之厚度設置。半導體層139例如亦可設置成與半導體層33及39相同程度之厚度。半導體層139之底面例如包含於設置在導電體層124與125之間之層。又，半導體層139之底面例如接觸中部柱MMP之阻擋絕緣膜36、絕緣膜37、隧道絕緣膜38、半導體層39及芯構件40之上表面。半導體層139與半導體層39電性連接。半導體層139例如包含矽，例如包含非摻雜矽。半導體層139例如包含與半導體層33及39實質上相同之材料。
隧道絕緣膜138於上部柱UMP2中覆蓋半導體層139之側面。隧道絕緣膜138例如包含氧化矽，例如包含與隧道絕緣膜32及38實質上相同之材料。絕緣膜137覆蓋隧道絕緣膜138之側面。絕緣膜137例如包含氮化矽，例如包含與絕緣膜31及37實質上相同之材料。阻擋絕緣膜136 覆蓋絕緣膜137之側面。阻擋絕緣膜136例如包含氧化矽，例如包含與阻擋絕緣膜30及36實質上相同之材料。半導體層41包含於較導電體層127靠上層，例如於側面與半導體層139之內壁相接，於底面與芯構件140之上表面相接。半導體層41與半導體層139電性連接。半導體層41例如包含與半導體層33、39及139相同之材料。
於記憶柱MP內之半導體層139及41之上表面設有柱狀之接點MPC。1個導電體層28，即1條位元線BL接觸接點MPC之上表面。
於以上所說明之記憶柱MP之構造中，記憶柱MP與導電體層29交叉之部分作為記憶胞電晶體MT發揮功能。記憶柱MP與導電體層124交叉之部分作為虛設電晶體LDT2發揮功能。記憶柱MP與導電體層125交叉之部分作為虛設電晶體UDT2發揮功能。記憶柱MP與導電體層127交叉之部分作為選擇電晶體ST1發揮功能。
即，半導體層33、39及139用作記憶胞電晶體MT、選擇電晶體ST1及ST2、以及虛設電晶體LDT2及UDT2各自之通道。絕緣膜31、37及137用作記憶胞電晶體MT之電荷蓄積層。藉此，各個記憶柱MP可作為1個NAND串NS發揮功能。
如圖所示，虛設電晶體UDT2、記憶胞電晶體MT16~MT23及選擇電晶體ST1各自形成於上部柱UMP2。
根據第2實施方式，下接合部LJU及上接合部UJU具有與第1實施方式之接合部JU相同之構造。因此，獲得與第1實施方式相同之效果。進而，根據第2實施方式，於具有複數個經由接合部連接之記憶柱對之構造中，亦獲得與第1實施方式相同之效果。
[3]第3實施方式
第3實施方式具有同時形成第2實施方式中之下部柱LMP與中部柱MMP之情形時之構造。具體而言，於第3實施方式中，源極線與記憶柱MP之連接與第2實施方式不同。又，於第3實施方式中，下接合部LJU之構造與第2實施方式不同。其他構造與第2實施方式大致相同。以下，主要針對與第2實施方式之不同點對第3實施方式之半導體記憶裝置1進行說明。
使用圖24對第3實施方式進行說明。圖24表示第3實施方式之半導體記憶裝置1所具備之記憶胞陣列10中之剖面構造的一例。圖24表示與第2實施方式中之圖23相同之部分。以下，主要說明與參照圖23所說明之方面之不同點。於圖24中，為了便於觀察圖式等，有時省略絕緣體層。
此處，為了與第2實施方式中之記述進行區分，於第2實施方式中被稱為半導體層33及39之部分在第3實施方式中有時被稱為半導體層239。同樣，於第2實施方式中被稱為芯構件34與40之部分被連接，於第3實施方式中有時被稱為芯構件240。於第3實施方式中，統一形成下部柱LMP與中部柱MMP，因此半導體層33與39、及芯構件34與40亦統一形成。
於第3實施方式中，記憶柱MP之底部包含於導電體層21。在記憶柱MP之底部中包含於導電體層21這部分之一部分，半導體層239與導電體層21相接。換言之，在記憶柱MP之底部中包含於導電體層21這部分之一部分，阻擋絕緣膜30、絕緣膜31、隧道絕緣膜32被去除。半導體層239與導電體層21電性連接，與第2實施方式相比，僅形狀不同，功能相同。
又，於第3實施方式中，統一形成下部柱LMP與中部柱MMP，因此下接合部LJU之形狀與第2實施方式不同。於下接合部LJU中，半導體層39之底部於第2實施方式中遍及整個面相連，但於第3實施方式中 由芯構件240將中央部分斷。下接合部LJU亦是僅形狀不同，功能相同。
根據第3實施方式，下接合部LJU及上接合部UJU具有與第1實施方式之接合部JU相同之構造。因此，獲得與第1實施方式相同之效果。進而，根據第3實施方式，在半導體層239局部包含於導電體層21之構造中，亦獲得與第1實施方式相同之效果。
[4]其他變化例等
於第1至第3實施方式中，記憶胞陣列10之構造亦可為其他構造。例如，記憶柱MP亦可為將作為選擇閘極線SGD發揮功能之柱與作為字元線WL發揮功能之柱連結而成之構造。狹縫SLT內亦可包含複數種絕緣體。與各記憶柱MP重疊之位元線BL之條數可設計成任意條數。
在第1至第3實施方式中用於說明之圖式中，對記憶柱MP各自之剖面構造為圓形之情形進行了例示，但其等之剖面構造亦可為橢圓形，可設計成任意形狀。
於本說明書中，“連接”表示電性連接，例如不排除中間經由另一元件連接之情況。“電性連接”亦可以經由絕緣體連接，只要能夠與經電性連接之要素同樣地動作即可。所謂“大致均勻”亦包括因製造差異所產生之誤差。
本發明之第1至第3實施方式係作為例而提出，並不意圖限定發明範圍。第1實施方式能以其他各種方式實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。第1實施方式或其變化包含於發明範圍或主旨內，並且包含於申請專利範圍中所記載之發明及其同等之範圍內。
[相關申請案]
本申請案享有以日本專利申請案2020-23556號(申請日：2020年2月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
20:半導體基板
21:導電體層
22:導電體層
23:導電體層
24:導電體層
25:導電體層
26:導電體層
27:導電體層
28:導電體層
30:阻擋絕緣膜
31:絕緣膜
32:隧道絕緣膜
33:半導體層
34:芯構件
36:阻擋絕緣膜
37:絕緣膜
38:隧道絕緣膜
39:半導體層
40:芯構件
41:半導體層
BL:位元線
JU:接合部
LDT:虛設電晶體
LDWL:虛設字元線
LMP:下部柱
MP:記憶柱
MPC:接點
MT0~MT15:記憶胞電晶體
SGD:選擇閘極線
SGS:選擇閘極線
SL:源極線
SLT:狹縫
ST1:選擇電晶體
ST2:選擇電晶體
SU:串單元
UDT:虛設電晶體
UDWL:虛設字元線
UMP:上部柱
WL0~WL15:字元線

Claims (13)

  1. 一種半導體記憶裝置，其具備：  複數個導電體層；以及  第1柱，其貫通上述複數個導電體層，包含第1柱狀部、第2柱狀部及夾在上述第1柱狀部與上述第2柱狀部之間的第1中間部；且  上述第1中間部之直徑大於上述第1柱狀部及上述第2柱狀部之直徑，  上述第1柱狀部包含第1半導體層及第1電荷蓄積層，  上述第1電荷蓄積層位於上述複數個導電體層與上述第1半導體層之間，  上述第2柱狀部包含第2半導體層及第2電荷蓄積層，  上述第2電荷蓄積層位於上述複數個導電體層與上述第2半導體層之間，  上述第1中間部包含第3半導體層，  上述第1半導體層與上述第3半導體層相接，  上述第2半導體層在與上述第1半導體層相反側與上述第3半導體層相接，  上述第2半導體層與上述第3半導體層為連續膜，  上述第1電荷蓄積層與上述第2電荷蓄積層未相接。
  2. 如請求項1之半導體記憶裝置，其中  上述第2半導體層及上述第3半導體層為第1材料，  上述第1材料為多晶矽。
  3. 如請求項2之半導體記憶裝置，其中  上述第1材料為非摻雜多晶矽。
  4. 如請求項1之半導體記憶裝置，其中  上述第1柱沿第1方向延伸，  上述第1柱狀部包含第1絕緣體層及第2絕緣體層，  上述第2柱狀部包含第3絕緣體層及第4絕緣體層，  上述第1絕緣體層與上述第3絕緣體層不相接，  上述第2絕緣體層與上述第4絕緣體層不相接，  於上述第1柱狀部中，  上述第1半導體層於與上述第1方向交叉之第2方向上與上述第1絕緣體層相接，  上述第1電荷蓄積層與上述第1半導體層一起夾著上述第1絕緣體層，  上述第2絕緣體層與上述第1絕緣體層一起夾著上述第1電荷蓄積層，  於上述第2柱狀部中，  上述第2半導體層於上述第2方向上與上述第3絕緣體層相接，  上述第2電荷蓄積層與上述第2半導體層一起夾著上述第3絕緣體層，  上述第4絕緣體層與上述第3絕緣體層一起夾著上述第2電荷蓄積層。
  5. 如請求項4之半導體記憶裝置，其中  上述第1中間部包含與上述第3半導體層相接之第5絕緣體層。
  6. 如請求項5之半導體記憶裝置，其中  上述第1柱狀部包含與上述第1半導體層相接之第6絕緣體層，  上述第2柱狀部包含與上述第2半導體層相接之第7絕緣體層。
  7. 如請求項6之半導體記憶裝置，其中  上述第1柱沿上述第1方向延伸，  上述第3半導體層具有沿上述第2方向延伸之第1部分、沿上述第2方向延伸之第2部分、及沿上述第1方向延伸且設置於上述第1部分與上述第2部分之間之第3部分，  上述第1部分及上述第2部分具有於上述第1方向上與上述複數個導電體層對向之部分。
  8. 如請求項7之半導體記憶裝置，其中  上述第3半導體層之上述第2部分覆蓋上述第6絕緣體層之上述第1方向之上端。
  9. 如請求項7之半導體記憶裝置，其中  上述第3半導體層之上述第3部分於上述第2方向上與上述第1半導體層相隔第1距離而設置。
  10. 如請求項9之半導體記憶裝置，其中  設置於上述第1中間部之上述第3半導體層之上述第3部分，在上述第2方向上與設置於上述第2柱     狀部之上述第2半導體層相隔第2距離而設置。
  11. 如請求項9之半導體記憶裝置，其中  上述第1距離與上述第1絕緣體層、上述第1電荷蓄積層及上述第2絕緣體層於上述第2方向上之合計厚度相同或較其更厚。
  12. 如請求項1之半導體記憶裝置，其中  上述複數個導電體層與上述第1柱之交叉部分各自作為電晶體發揮功能。
  13. 如請求項12之半導體記憶裝置，其進而具備：  貫通上述複數個導電體層之複數個第2柱，且  上述複數個導電體層與上述複數個第2柱之交叉部分各自作為電晶體發揮功能。
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