TW201644035A - 環繞式閘極垂直閘極記憶體結構和半導體元件及其建構方法 - Google Patents

環繞式閘極垂直閘極記憶體結構和半導體元件及其建構方法 Download PDF

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Abstract

本發明係關於一種建構三維環繞式閘極垂直閘極半導體結構的方法，包括：在基板上形成一多層結構，使多層結構具有交錯堆疊的複數個第一絕緣材料層和導電材料層；識別用來形成位元線和字元線的位元線位置和字元線位置；移除多層結構在被識別的位元線位置和字元線位置之外的部分；在被識別的位元線位置和字元線位置之外的區域中形成第二絕緣材料垂直結構；移除多層結構沿位元線位置被識別的字元線位置而未包含被識別的位元線位置之區域中的部分；移除第一絕緣材料層沿被識別的字元線位置的區域中的第一絕緣材料；及在被識別的位元線位置、字元線位置中形成位元線、字元線。

Description

環繞式閘極垂直閘極記憶體結構和半導體元件及其建構方法
本揭露內容是有關於一種半導體元件，且特別是有關於一種包含有三維（three-dimensional， 3D）環繞式閘極（gate-all-around，GAA）垂直閘極（vertical gate，VG）結構的半導體結構和半導體元件，以及製造這種半導體結構和半導體元件的方法。
對半導體元件製造者而言，進一步縮小半導體結構和元件的臨界尺寸，以實現在較小的區域中有著更大的存儲容量，並且達到每位元有更低的成本的需求仍持續增加。使用之，例如：薄膜電晶體（thin film transistor，TFT）技術、電荷捕捉記憶體技術和交叉點陣列技術的三維半導體元件，已經越來越廣泛地被應用來實現半導體製造者的上述需求。目前半導體技術上的發展，已經包括了在半導體元件中以三維垂直通道（vertical channel， VC）結構和三維垂直閘極結構之形式來建構垂直結構的技術。
儘管半導體元件的建構技術在最近有如上所述的發展，仍可以由本發明的揭露內容中認知到在建構三維半導體元件中所面對一個或多個問題；例如，用來形成三維垂直通道的結構和多層(various layers)通常需要佔用相對較大的佔用面積（footprint）（或區域）。此外，所建構的三維垂直通道結構經常會遇到可靠性的問題，並在性能方面出現不合預期的變異。至於三維垂直閘極結構，雖然和三維垂直通道結構及其它建構的半導體元件相比，三維垂直閘極結構通常只需要較小的佔用面積（或區域），然而可靠的製造技術，包括元件垂直閘極的圖案化和蝕刻以及建構沒有變形、缺陷和/或彎曲的元件，往往難以達成。此外，在本揭露內容中可以瞭解到，現有三維垂直閘極結構的寫入能力仍可以被再進一步提高。例如：目前的三維垂直閘極結構仍缺乏環繞式閘極結構。環繞式閘極結構，包括形成在三維垂直閘極結構之位元線（bit lines）中的電荷捕捉層。因此，現有的三維垂直閘極結構並無法對垂直閘極結構提供電場增強的功能。
本揭露內容所述的示範實施例一般是有關於半導體元件和建構該半導體元件的方法，用以解決建構包括以上所述之半導體元件時的一個或多個問題。
在本發明的一示範實施例中，提出一種建構三維環繞式閘極垂直閘極半導體結構的方法，其包括提供一基板和在基板上形成一多層結構，使多層結構具有交錯堆疊的第一絕緣材料層和導電材料層，該第一絕緣材料層是藉由沉積第一絕緣材料的方式所形成，導電材料層是藉由沉積導電材料的方式所形成。此方法還包括識別位元線位置和字元線（word line）位置，以形成位元線和字元線。此方法還包括移除多層結構中未包含被識別之位元線位置和字元線位置的部分。每一個被移除的部分係穿過多層結構而延伸到達基板的至少一個頂面。此方法進一步包括在被識別的位元線位置和字元線位置之外的區域中形成第二絕緣材料垂直結構。此方法還包括移除沿著被識別的字元線位置但未包含被識別的位元線位置之區域中的一部分多層結構。每一個被去除的部分係穿過多層結構延伸到達基板的至少一個頂面。此方法還包括移除第一絕緣材料層沿著被識別的字元線位置之區域中的第一絕緣材料。此方法還包括在被識別的位元線位置中形成位元線。此位元線係藉由圓化(rounding)每一個導電材料層沿著被識別之位元線位置的至少一部分來形成。此位元線係進一步藉由在被圓化的導電材料層的至少一部分上形成一電荷捕捉層來形成。此方法還包括在被識別的字元線位置中形成字元線。
在本發明的另一示範實施例中，一半導體結構包括具有多個形成在基板上的位元線和字元線的三維環繞式閘極垂直閘極結構。此半導體結構進一步包括多個從基板的至少一頂部表面垂直延伸的第一絕緣材料部分。所述多個第一絕緣材料部分係鄰接於三維環繞式閘極垂直閘極結構並且可操作以對三維環繞式閘極垂直閘極結構中的相鄰字元線提供電性隔離。
100‧‧‧方法
102‧‧‧提供一基板
104‧‧‧形成多個交錯堆疊的第一絕緣材料層和導電材料層
106‧‧‧識別位元線和字元線的位置
110‧‧‧形成位元線和字元線
200‧‧‧三維環繞式閘極垂直閘極半導體結構
202‧‧‧基板
204‧‧‧第一絕緣材料層
204'‧‧‧第二絕緣材料
206‧‧‧導電材料層
206'‧‧‧電荷儲存層
206a‧‧‧穿隧氧化層
206b‧‧‧電荷捕捉氮化層
206c‧‧‧阻絕氧化層
208‧‧‧位元線位置
210‧‧‧字元線位置
210'‧‧‧第一絕緣材料層沿著被識別的字元線位置中的第一絕緣材料部分
20‧‧‧方法
201‧‧‧在被識別的位元線位置和字元線位置之外的位置形成第二絕緣材料垂直結構
203‧‧‧移除多層結構位於沿著被識別的字元線位置但未包含被識別的位元線位置之區域中的部分
205‧‧‧移除第一絕緣材料層沿著被識別的字元線位置中的第一絕緣材料
207‧‧‧圓化沿著被識別之位元線位置的至少一部分導電材料層，並在被圓化的導電材料層上形成電荷儲存層，藉以形成位元線
209‧‧‧形成字元線
211‧‧‧在被識別的位元線位置和字元線位置之外的位置形成第一絕緣材料垂直結構
212'‧‧‧多層結構位於被識別的位元線位置和字元線位置之外的部分
212a‧‧‧第二絕緣材料垂直結構
212b‧‧‧第一絕緣材料垂直結構
214'‧‧‧部分
214‧‧‧字元線
30‧‧‧方法
301‧‧‧移除多層結構位於沿著被識別的字元線位置而未包含被識別的位元線位置之區域中的部分
303‧‧‧在被識別的位元線位置和字元線位置之外的位置形成第二絕緣材料垂直結構
305‧‧‧移除第一絕緣材料層沿著被識別的字元線位置中的第一絕緣材料
307‧‧‧圓化沿著被識別之位元線位置的至少一部分導電材料層，並在被圓化的導電材料層上形成電荷儲存層，藉以形成位元線
309‧‧‧形成字元線
311‧‧‧在被識別的位元線位置和字元線位置之外的位置形成第一絕緣材料垂直結構
40‧‧‧方法
401‧‧‧在被識別的位元線位置和字元線位置之外的位置形成第二絕緣材料垂直結構
403‧‧‧移除多層結構被識別的位元線位置和第二絕緣材料垂直結構以外之區域中的部分
405‧‧‧移除位於第一絕緣材料層中剩餘的第一絕緣材料
407‧‧‧圓化沿著被識別之位元線位置的至少一部分導電材料層，並在被圓化的導電材料層上形成電荷儲存層，藉以形成位元線
409‧‧‧沿著被識別的位元線位置沉積第二絕緣材料
411‧‧‧形成字元線
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例配合所附圖式來進行詳細說明。其中，類似的元件符號將用以表示類似的技術特徵，詳細說明如下：
圖1係根據一實施例繪示建構一種三維半導體元件的方法流程圖。
圖2A係根據一實施例繪示建構三維環繞式閘極垂直閘極半導體結構的方法流程圖。
圖2B係根據一實施例繪示形成於基板上交錯堆疊之絕緣材料層和導電材料層的結構剖面圖。
圖2C係根據一實施例繪示識別位元線和字元線之位置的結果俯視圖。
圖2D-2J係根據一實施例繪示建構半導體元件之方法的結構示意圖。
圖3A係根據另一實施例繪示建構三維環繞式閘極垂直閘極半導體結構的方法流程圖。
圖3B係根據另一實施例繪示形成在基板上交錯堆疊之絕緣材料層和導電材料層的結構剖面圖。
圖3C係根據另一實施例繪示識別位元線和字元線之位置的結果俯視圖。
圖3D-3Ⅰ係根據另一實施例繪示建構半導體元件之方法結構示意圖。
圖4A係根據又一實施例繪示建構三維環繞式閘極垂直閘極半導體結構的方法流程圖。
圖4B係根據又一實施例繪示形成在基板上交錯堆疊之絕緣材料層和導電材料層的結構剖面圖。
圖4C係根據又一實施例繪示識別位元線和字元線之位置的結果俯視圖。
圖4D-4Ⅰ係根據另一實施例繪示建構半導體元件之方法的結構示意圖。
雖然為方便起見，使用類似的元件符號來表示圖式中的類似元件；但可以理解的是，每個不同的實施例可以被視為是單獨的變型。
以下實施例將參照附圖來進行說明，其中，這些實施例僅係本揭露內容可被具體實施的一部分。本揭露內容和後附申請專利範圍所使用的「範例實施例(example embodiment)」、「例示實施例(example embodiment)」和「本實施例(present embodiment)」一詞，並不需要指涉其為單一的實施例，而可以是在不脫離範例實施例的精神範圍內，經由結合和/或互換而為相關之變化的不同型態實施例。此外，本揭露內容和後附之申請專利範圍中所使用的術語，其目的僅是為了描述實施例，而非用以限制本揭露內容的範圍。例如：在本揭露內容和後附之申請專利範圍中所使用到的詞語「在…之中(“in”)」可包括「在其上("on")」和「在其中(“in”)」；詞語「一("a")、("an")」、和「該("the")」可包括單數和複數的引用。此外，在本揭露內容和後附之申請專利範圍中所使用到的術語「藉由("by")」之文意根據上下文的敘述可表示為「從..("from")」的意思。其次，在本揭露內容和後附之申請專利範圍中所使用到的詞語「如果("if")」也可意根據上下文義而有「當…就("when")」或「取決於…("upon")」的意思。再者，本揭露內容和後附之申請專利範圍中所使用的詞語「和/或("and/or")」可以指包括一個或多個相關所列項目的任意和所有可能的組合。
儘管近期半導體元件的建構技術已有如前所述的發展，但仍可以在本揭露內容中認知到在建構三維半導體元件時以及所建構之三維半導體元件本身所面對到的一個或多個問題。例如，三維垂直通道的結構和各層通常需要相對較大的佔用面積（或區域）。此外，所建構的三維垂直通道結構經常會遇到可靠性問題，並在性能方面出現不合預期的變異。至於三維垂直閘極結構，雖然和三維垂直通道結構及其它的半導體元件相比，三維垂直閘極結構通常只需要較小的面積（或區域），然而可靠的製造技術，包括元件垂直閘極的圖案化和蝕刻以及建構沒有變形、缺陷和/或彎曲的元件，往往難以達成。
在本揭露內容中也可以瞭解到，現有三維垂直閘極結構的寫入能力仍可以被再進一步提高。例如：目前已知的三維垂直閘極結構仍未建構以具有或包含環繞式閘極結構，其包括位於位元線中的電荷存儲層。其中位元線具有形成於導電核心上的穿隧氧化層、形成於穿隧氧化層上的電荷捕捉層以及形成於電荷捕捉層上的阻絕氧化層。因此，已知的三維垂直閘極結構無法對垂直閘極結構提供電場增強的功能。特別是，已知的三維垂直閘極結構無法提供電場增強的功能給穿隧氧化層和/或提供電場延遲(E-field retardation)功能給對應於電荷捕捉層的阻絕氧化層。
在本揭露內容係描述包括三維環繞式閘極垂直閘極元件和結構的半導體元件和結構，以及建構這種半導體元件和結構的方法，用以解決半導體元件和結構所遇到，包括上述的及此處所述的一個或多個問題。需瞭解的是在本發明中所描述的原理可以應用於反及閘型（NAND-type）與反或閘型（NOR-type）元件以外，包括浮動閘極記憶體元件、電荷捕捉記憶體元件、非揮發性記憶體元件和/或嵌入式記憶體元件的記憶體元件之中。
用來建構半導體元件的實施例例如三維環繞式閘極垂直閘極半導體結構的方法係繪在第1圖至 第4圖中。如第1圖的實施流程所示，方法100的實施例包括提供一基板(如步驟102所示)。方法100的實施例還包括在基板上形成一多層結構(如步驟104所示)。其中，多層結構可包括交錯堆疊的第一絕緣材料層和導電材料層。第一絕緣材料層可藉由沉積第一絕緣材料的方式來形成，而導電材料層可藉由沉積導電材料的方式來形成。形成在基板202上交錯堆疊的第一絕緣材料層204和導電材料層206之實施例的結構剖面圖係繪示在第圖2B圖、第3B圖和第4B圖中。第一絕緣材料可包括矽氧化物、矽氮化物和其他類似材料，而導電材料可包括多晶矽和其他類似材料。
方法100的實施例可進一步包括識別位元線和字元線之位置，用以形成位元線和字元線(如步驟106所示)。識別位元線位置208和字元線位置210的實施例的俯視圖係繪示在第2C圖、第3C圖和第4C圖中。
方法100可進一步包括形成三維環繞式閘極垂直閘極半導體元件和/或結構的位元線和字元線(如步驟108所繪示)。可以認知到的是，本揭露內容的實施例係可操作地提供電場增強功能，包括對三維環繞式閘極垂直閘極導體元件和/或結構提供電場增強功能，並且也可操作防止和/或顯著地消除在半導體元件的垂直結構中發生變形、扭曲和/或彎曲，及串銲（stringers）的現象。此外，垂直絕緣材料結構的實施例可以減少或避免在半導體元件的垂直結構中發生串銲和/或變形、缺陷和/或彎曲的現象。
半導體元件的實施例，諸如三維垂直閘極元件，可以根據上述的任何一個或多個步驟來建構，也可包括額外的步驟，亦可採以不同的流程來實施，而其中一個或多個步驟也可以組合成單一個步驟或分成兩個或多個步驟。反及閘型與反或閘型元件之外的半導體元件在不脫離本揭露內容所教示的精神範圍內也包含在前述實施例所設想的適用範圍內。而這些步驟和半導體元件的實施例可參考第1圖至第4圖的說明。
第一示範實施例
（1）提供一基板（如步驟102所繪示）。
如第1圖步驟102中所述，適合於半導體元件和結構所使用的基板202係可藉由以下所述之一個或多個製造方法，例如擠壓成型法 (press methods)、浮動法(folate methods)、下拉式(down-drawn)方法、二次拉伸法(redrawing methods)、融合(fusion methods)法和/或類似方法，來產生。
（2）形成多個交錯堆疊的第一絕緣材料層和導電材料層（如步驟104所繪示）。
如第1圖的步驟104中所述，例如從上述步驟102中所得的基板202，可提供來使交錯堆疊的第一絕緣材料層204和導電材料層206形成於其上（如步驟104所繪示），如第2B圖所繪示的結構剖面圖所示。第一絕緣材料可包括矽氧化物和其他類似的材料，而該導電材料可包括多晶矽或其他類似的材料。每一個第一絕緣材料層204的厚度可為約600埃（Angstroms）。可以認知到的是，在一些實施例中，每一第一絕緣材料層204的厚度可為約700~500埃。每一導電材料層206的厚度可為約200埃。可以認知到的是，在一些實施例中，實施例中的每一導電材料層206的厚度可為約300~100埃。
（3）識別位元線和字元線的位置（如步驟106所繪示）。
如第1圖步驟106所述，可以對具有多個交錯堆疊之第一絕緣材料層204和導電材料層206形成於其上的基板202，進行一識別（或規劃或設計）製程，藉此為後續流程（將詳細說明如後）識別出位元線位置208和字元線位置210。其中，後續流程包括實質上或主要地在被識別之位元線和字元線以外的位置上形成位元線、字元線以及第一絕緣材料垂直結構。識別位元線位置208和字元線位置210的實施結果，如第2C圖的俯視圖所繪示。
（4）形成包括位元線和字元線的三維環繞式閘極垂直閘極結構，（如步驟201、203、205、207、209和211所繪示）。
請參照第2A圖所述之方法20的步驟流程。三維環繞式閘極垂直閘極結構，可以藉由在被識別的位元線位置208和字元線位置210之外的位置，形成第二絕緣材料垂直結構212a來建構（如步驟201所繪示）。這個步驟可以藉由先移除多層結構位於被識別的位元線位置208和字元線位置210之外的部分212'來完成，如第2D圖中所繪示。每一被移除的部分212'可以穿過多層結構而至伸到達基板202的少延一個頂面。雖然在第2D圖中，被移除的部分212'被繪示為近似圓形或圓柱形的孔洞，但需瞭解的是，在本揭露內容中被移除的部分212'可以是其它形狀和/或形式，包括正方形、矩形、橢圓形等等。接著，如第2E圖所繪示，可以藉由將第二絕緣材料沉積於第2D圖所繪示之前述被移除部分212'中，以於被識別的位元線位置208和字元線位置210之外的區域中形成第二絕緣材料垂直結構212a。在一實施例中，第二絕緣材料可以是和第一絕緣材料，例如矽氧化物，不同的任何絕緣或介電材料，例如矽氮化物，而反之亦然，且使其在進行移除時僅能允許輕易地移除第一和第二絕緣材料其中之一者，而不會移除另外一者。
如第2F圖中所示，移除多層結構位於沿著被識別的字元線位置210但未包含被識別的位元線位置208之區域中的部分214'（如步驟203所繪示）。每一被移除的部分214'可以穿過多層結構延伸到達基板202的至少一個頂面。雖然在第2F圖中被移除的部分214'被繪示為近似圓形或圓柱形的孔洞，但需瞭解的是，在本揭露內容中被移除的部分214'可以是其它形狀和/或形式，包括正方形、矩形、橢圓形等等。
在步驟205中，移除第一絕緣材料層沿著被識別的字元線位置210中的第一絕緣材料部分210'。此結果係繪示於第2G圖中。上述之移除步驟係可藉由執行一等向性蝕刻（isotropic etching）製程，藉以從第一絕緣材料層204中去除沿著被識別的字元線位置210之區域中的第一絕緣材料來達成。由本揭露內容可以認知到，第二絕緣材料垂直結構212a可在等向性蝕刻製程中可操作地用於控制或協助控制將第一絕緣材料從第一絕緣材料層204中移除的過程。由本揭露內容還可以認知到，位於被移除的第一絕緣材料層204上方和/或下方的導電材料層206都仍至少被第二絕緣材料垂直結構212a支撐或固定在適當的位置。
三維環繞式閘極垂直閘極結構的位元線可以藉由先圓化沿著被識別之位元線位置208的至少一部分導電材料層206，而形成在被識別的位元線位置208中（如步驟207所繪示）。在此一步驟中，被圓化後之導電材料層206的橫截面可以近似於矩形帶圓角、橢圓形角，並且還可以採取任何其它形狀或形式。接著，如第2H圖所繪示，可進一步藉由在被圓化後的至少一部分導電材料層206上形成一電荷儲存層206'的方式來形成位元線。在一實施例中的電荷儲存層206'可形成為一層或多層氧化物-氮化物-氧化物（ONO）的複合層結構。在本實施例中，電荷儲存層206'可包括形成在被圓化的導電材料層206上的穿隧氧化層206a。電荷儲存層206'可進一步包括形成在穿隧氧化層206a上的電荷捕捉氮化層206b。電荷儲存層206'還可進一步包括形成在電荷捕捉氮化層206b上的一阻絕氧化層206c。穿隧氧化層206a的半徑可以在約6~2奈米（nm）之間。阻絕氧化層206c的半徑可以在約12~7奈米之間。
在步驟209中，字元線214可以形成在被識別的字元線位置210中。這個步驟可藉由將導電材料沉積到被識別之字元線位置210中未包含被識別之位元線位置208的被移除部分214'中來達成，如第2I圖所繪示。接著可連接所形成的字元線（未示出）來形成三維環繞式閘極垂直閘極結構或元件。
在本實施例中，第二絕緣材料垂直結構212a可由第一絕緣材料所取代，藉以形成第一絕緣材料垂直結構212b（如步驟211所繪示）。這個步驟可以藉由先從第二絕緣材料垂直結構212a中移除第二絕緣材料，接著再藉由沉積第一絕緣材料到前述所移除的部分中來達成。第一絕緣材料垂直結構212b的結構係如第2J圖中所繪示。
第二示範實施例
（1）提供一基板（如步驟102所繪示）。
如第1圖步驟102中所述，適合於半導體元件和結構所使用的基板202係可藉由以下所述之一個或多個製造方法，例如擠壓成型法、浮動法、下拉式方法、二次拉伸法、融合法和/或類似方法，來產生。
（2）形成多個交錯堆疊的第一絕緣材料層和導電材料層（如步驟104所繪示）。
如第1圖的步驟104中所述，例如從上述步驟102中所得的基板202，可提供來使交錯堆疊的第一絕緣材料層204和導電材料層206形成於其上（如步驟104所繪示），如第3B圖所繪示的結構剖面圖所示。第一絕緣材料可包括矽氧化物和其他類似的材料，而該導電材料可包括多晶矽或其他類似的材料。每一個第一絕緣材料層204的厚度可為約600埃。可以認知到的是，在一些實施例中，每一第一絕緣材料層204的厚度可為約700~500埃。每一導電材料層206的厚度可為約200埃。可以認知到的是，在一些實施例中，實施例中的每一導電材料層206的厚度可為約300~100埃。
（3）識別位元線和字元線的位置（如步驟106所繪示）。
如第1圖步驟106所述，可以對具有多個交錯堆疊之第一絕緣材料層204和導電材料層206形成於其上的基板202，進行一識別（或規劃或設計）製程，藉此為後續流程（將詳細說明如後）識別出位元線位置208和字元線位置210。其中，後續流程包括實質上或主要地在被識別之位元線和字元線以外的位置上形成位元線、字元線以及第一絕緣材料垂直結構。識別位元線位置208和字元線位置210的實施結果，如第3C圖的俯視圖所繪示。
（4）形成包括位元線和字元線的三維環繞式閘極垂直閘極結構，（如步驟301、303、305、307、309和311所繪示）。
請參照第3A圖所繪示之方法30的步驟流程。三維環繞式閘極垂直閘極結構可以藉由移除多層結構位於沿著被識別的字元線位置210而未包含被識別的位元線位置208的區域中的部分214'來建構（如步驟301所繪示），被移除的部分也可以包括於被識別的位元線位置208之內的部分。被移除的部分214'如第3D圖所繪示。每一個被移除的部分214'可以穿過多層結構延伸到基板202的至少一個頂面。雖然在第3D圖中，被移除的部分214'係被繪示為近似圓形或圓柱形的孔洞，但需瞭解的是，在本揭露內容中被移除的部分214'可以是其它形狀和/或形式，包括正方形、矩形、橢圓形等等。
如第3E圖所繪示，第二絕緣材料垂直結構212a可以在被識別的位元線位置208和字元線位置210之外的位置形成（如步驟303所繪示）。這個步驟可以藉由先在被移除的部分214'的內表面上形成一層第二絕緣材料，接著再移除或蝕刻掉第二絕緣材料面對被識別的位元線位置208或於位元線位置208內部的一部分第二絕緣材料來完成，藉此形成第二絕緣材料垂直結構212a（如第3E圖中所示）。雖然在第3E圖中第二絕緣材料層係被繪示為近似圓形或圓柱形的環（而第二絕緣材料垂直結構212a僅為此環的一部分），但需瞭解的是，在本揭露內容中第二絕緣材料層（與第二絕緣材料垂直結構212a）可以是其它形狀和/或形式，包括正方形、矩形、橢圓形等等（其中第二絕緣材料垂直結構212a係該形狀和/或形式的一部分）。
在一實施例中，第二絕緣材料可以是和第一絕緣材料，例如矽氧化物，不同的任何絕緣或介電材料，例如矽氮化物，而反之亦然，且使其在進行移除時僅能允許輕易地移除第一和第二絕緣材料其中之一者，而不會移除另外一者。
在步驟305中，移除第一絕緣材料層沿著被識別的字元線位置210中的第一絕緣材料部分210'。此結果係示於第3F圖中。上述之移除步驟係可藉由執行一等向性蝕刻製程從第一絕緣材料層204中去除位於沿著被識別的字元線位置210之區域中的第一絕緣材料來達成。由本揭露內容可以認知到，第二絕緣材料垂直結構212a可在等向性蝕刻製程中可操作地用於控制或協助控制將第一絕緣材料從第一絕緣材料層204中移除的過程。由本揭露內容還可以認知到，位於被移除的第一絕緣材料層204上方和/或下方的導電材料層206，都仍至少被位於被識別的字元線位置210以外之位置上的第一絕緣材料層204所剩餘的第一絕緣材料以及第二絕緣材料垂直結構212a支撐或固定在適當的位置。
三維環繞式閘極垂直閘極結構的該位元線可以藉由先圓化沿著被識別的位元線位置208的至少一部分導電材料層206，而形成在被識別的位元線位置208中（如步驟307）。在此一步驟中，被圓化之後導電材料層206的橫截面可以近似於矩形帶圓角、橢圓形角，並且還可以採取任何其它形狀或形式。接著，如第3G圖所繪示，可進一步藉由在被圓化後的至少一部分導電材料層206上形成一電荷儲存層206'的方式來形成位元線。在一實施例中的電荷儲存層206'可形成為一層或多層氧化物-氮化物-氧化物（ONO）的複合層結構。在本實施例中，電荷儲存層206'可包括形成在被圓化的導電材料層206上的穿隧氧化層206a。電荷儲存層206'可進一步包括形成在穿隧氧化層206a上的電荷捕捉氮化層206b。電荷儲存層206'還可進一步包括形成在電荷捕捉氮化層206b上的一阻絕氧化層206c。穿隧氧化層206a的半徑可以在約6~2奈米（nm）之間。阻絕氧化層206c的半徑可以在約12~7奈米之間。
在步驟309中，字元線214可以形成在被識別的字元線位置210中。這個步驟可藉由將導電材料沉積到被識別之字元線位置210中未包含被識別之位元線位置208的被移除部分214'中來達成，如第3H圖所繪示。接著可連接所形成的字元線（未示出）來形成三維環繞式閘極垂直閘極結構或元件。
在本實施例中，第一絕緣材垂直料結構212b可以形成在被識別的位元線位置208和字元線位置210之外的區域中（如步驟311所繪示）。此結構係繪示於第3I圖中。
第三示範實施例
（1）提供一基板（例如步驟102所繪示）。
如第1圖步驟102中所述，適合於半導體元件和結構所使用的基板202係可藉由以下所述之一個或多個製造方法，例如擠壓成型法、浮動法、下拉式方法、二次拉伸法、融合法和/或類似方法，來產生。
（2）形成多個交錯堆疊的第一絕緣材料層和導電材料層（如步驟104所繪示）。
如第1圖的步驟104中所述，例如從上述步驟102中所得的基板202，可提供來使交錯堆疊的第一絕緣材料層204和導電材料層206形成於其上（如步驟104所繪示），如第4B圖所繪示的結構剖面圖所示。第一絕緣材料可包括矽氧化物和其他類似的材料，而該導電材料可包括多晶矽或其他類似的材料。每一個第一絕緣材料層204的厚度可為約600埃。可以認知到的是，在一些實施例中，每一第一絕緣材料層204的厚度可為約700~500埃。每一導電材料層206的厚度可為約200埃。可以認知到的是，在一些實施例中，實施例中的每一導電材料層206的厚度可為約300~100埃。
（3）識別位元線和字元線的位置（如步驟106所繪示）。
如第1圖步驟106所述，可以對具有多個交錯堆疊之第一絕緣材料層204和導電材料層206形成於其上的基板202，進行一識別（或規劃或設計）製程，藉此為後續流程（將詳細說明如後）識別出位元線位置208和字元線位置210。其中，後續流程包括實質上或主要地在被識別之位元線和字元線以外的位置上形成位元線、字元線以及第一絕緣材料垂直結構。識別位元線位置208和字元線位置210的實施結果，如第4C圖的俯視圖所繪示。
（4）形成包括位元線和字元線的三維環繞式閘極垂直閘極結構（如步驟401、403、405、407、409和411所繪示）。
請參照第4A圖之方法40的步驟流程。三維環繞式閘極垂直閘極結構可以藉由在被識別的位元線位置208和字元線位置210之外的位置，形成第二絕緣材料垂直結構212a來建構（如步驟401所繪示）。這個步驟可以藉由先移除多層結構位於被識別的位元線位置208和字元線位置210之外的部分212'來完成，如第4D圖中所繪示。每一被移除的部分212'可以穿過多層結構延伸到基板202的至少一個頂面。雖然在第4D圖中被移除的部分212'被繪示為近似圓形或圓柱形的孔洞，但需瞭解的是，在本揭露內容中被移除的部分212'可以是其它形狀和/或形式，包括正方形、矩形、橢圓形等等。接著，如第4E圖中所繪示，第二絕緣材料垂直結構212a可形成於被識別的位元線位置208和字元線位置210之外的區域中，且是藉由將第二絕緣材料沉積在如第4D圖中所繪示之前述被移除部分212'之上來形成。在一實施例中，第二絕緣材料可以是任何和第一絕緣材料，例如氮化物，不同的絕緣或介電材料，例如氧化物，而反之亦然，且使其在進行移除時僅能允許輕易地移除第一和第二絕緣材料其中之一者，而不會移除另外一者。
如圖4F中所示，移除多層結構位於被識別的位元線位置208和第二絕緣材料垂直結構212a以外之區域中的部分214'（如步驟403所繪示）。每一被移除的部分214'可以穿過多層結構至少延伸到基板202的至少一個頂面。
在步驟405中，移除位於第一絕緣材料層204中剩餘的第一絕緣材料。此一結果係繪示於第4G圖中。上述之移除步驟可藉由執行一等向性蝕刻（isotropic etching）製程藉以從第一絕緣材料層204中移除剩餘的第一絕緣材料來達成。由本揭露內容可以認知到，在位於被移除的第一絕緣材料層204上方和/或下方的導電材料層206都仍至少被第二絕緣材料垂直結構212a支撐或固定在適當位置。
該三維環繞式閘極垂直閘極結構的位元線可以先藉由圓化沿著被識別的位元線位置208的至少一部分導電材料層206，而形成在被識別的位元線位置208中（如：步驟407所繪示）。在此一步驟中，被圓化後之導電材料層206的橫截面可以是近似於矩形帶圓角、橢圓形角，並且還可以採取任何其它形狀或形式。接著，如第4H圖中所繪示，位元線可進一步藉由在被圓化的至少一部分導電材料層206的上形成電荷儲存層206'來形成。在一實施例中的電荷儲存層206'可形成為一層或多層氧化物-氮化物-氧化物（ONO）的複合層結構。在本實施例中，電荷儲存層206'可包括形成在被圓化的導電材料層206上的穿隧氧化層206a。電荷儲存層206'可進一步包括形成在穿隧氧化層206a上的電荷捕捉氮化層206b。電荷儲存層206'還可進一步包括形成在電荷捕捉氮化層206b上的一阻絕氧化層206c。穿隧氧化層206a的半徑可以在約6~2奈米（nm）之間。阻絕氧化層206c的半徑可以在約12~7奈米之間。
在被識別的位元線位置208內的第一絕緣材料層（即蝕刻後的空間）中沉積第二絕緣材料204'，藉以在連續的位元線之間提供電性隔離（如步驟409所繪示），如第4I圖所繪示。
在步驟411中，字元線可以形成在被識別的字元線位置210中。這個步驟可藉由將導電材料沉積到被識別的字元線位置210中但未包含被識別的位元線位置208的區域來達成，如第4I圖中所示。所形成的字元線可接著被連接（未示出），以便形成該三維環繞式閘極垂直閘極結構或元件。
需瞭解的是，在本揭露內容中電荷存儲結構可包括包含有一穿隧介電層、一電荷捕捉層和一阻絕氧化層的氧化物-氮化物-氧化物、矽-氧化物-氮化物-氧化物-矽（SONOS）或能隙工程-SONOS（Bandgap Engineered SONOS，簡稱BE- SONOS）等結構。其中，穿隧介電層可包括矽氧化物、矽氮化物和矽氧化物子層（sub-layers）和/或可在零偏壓下形成出一倒U型價帶的化合物材料；電荷捕捉層可包含矽氮化物；而阻絕氧化物或閘極層可包括矽氧化物。穿隧介電層還可進一步包括一電洞穿隧層(hole tunneling layer)、一能帶偏移層(band off set layer)和一隔離層。適用於下述元件，包括浮動閘極記憶體、電荷捕捉記憶體、反及閘型元件，反及閘型元件之外的半導體元件、非揮發性記憶體元件和/或嵌入式記憶體元件，的其它內部結構也可被設想於在本揭露內容之中。
雖然根據前述揭露原理所提供的各種實施例已說明如上，但應理解這些說明僅為例示，而並非用以限制本揭露內容的範圍。因此，本揭露內容所描述的實施例的範圍不應受任何上述特定實施例之限制，而是應當申請專利範圍及揭露內容的均等範圍為準。此外，上述的優點和特徵係已提供於所述的實施例之中，但不其不能限定申請專利範圍中的製程與結構必須應用上述任何或全部優點。
例如，在本揭露內容中所謂，「形成某一層、複數層複數個交錯堆疊層、多層、堆疊和/或結構」的步驟，可以包括用來建造該層、多層和/或結構，其包括沉積及其他類似方法。其中，所謂的「多層」可以是單層結構和/或堆疊包括複數個內部層和/或複數層的多層結構和/或堆疊於或形成於彼此之上的堆疊結構。所謂的內部結構，可包括半導體元件的任何內部結構，其包括包含有一穿隧介電層、一電荷捕捉層和一阻絕氧化物層的電荷存儲結構，諸如矽-氧化物-氮化物-氧化物-矽（SONOS）或能隙工程-矽-氧化物-氮化物-氧化物-矽（BE- SONOS）等結構。
儘管此處所謂的一層個或更多層、多層和/或結構為“矽”、“多晶矽”、“導電”、“氧化物”和/或“絕緣”層、多層和/或結構，但應瞭解的是，所述的實施例還可以應用於其他材料的合成物層和/或多層和/或結構上。此外，此處所謂的結構，在實施例中採以一晶體結構和/或無定形結構的形式。
此外，在某一層或更多層、多層和/或結構上進行「圖案化」的步驟，可以包括在一層、更多層、多層和/或結構上建造一個預設的圖案的任何方法，包括藉由使用具有預設圖案的光罩（未示出）來執行微影製程，並根據光罩上之預設圖案對所述的該層、多層和/或結構進行蝕刻。
形成、沉積和/或剩餘在材料層、結構之內和/或位於各材料層和/或結構之間的「串銲」，可以包括導電材料、絕緣材料和具有開口、孔、縫隙、空隙、裂紋、氣孔、氣泡、及類似結構的材料和/或上述之任意組合。此外，雖然本揭露內容所述的實施例係用於解決「串銲」問題，但本揭露內容所要求保護的方法也可適用於解決和/或改善其他性能相關的問題和/或議題，在半導體製程中包括型態、位移、大小改變、形狀改變、組成物的改變、結合、分隔和/或遷移上的其它類型缺陷。
「狹長柱（elongated posts）」或「柱」可以使用一種或更多種材料，包括絕緣材料、導電材料、矽氮化物和其他類似物等，所形成、填充、建構、沉積和/構成。而狹長柱的橫截面可以是一種或更多種形狀，包括圓形、橢圓形、正方形、長方形、三角形和/或上述各種形狀的組合。
需瞭解的是本揭露內容中所描述的原理可以適用於實施例所述的反及閘型元件之外的其他應用上，包括反或閘型元件、其它記憶體存儲元件、浮動閘極記憶體元件、電荷捕捉記憶體元件、非揮發性記憶體元件和/或嵌入式記憶體元件。
此處所使用的各種術語在本技術領域內中具有特定的含義。而一個特定術語是否應被解釋為「該技術領域中的專門術語」係視該術語而定所使用的上下文而定。「連接到」、「形成於….之中」、「形成在…之上」或其他類似術語通常應該被廣意地解釋為以包括將形成、沉積和連接的動作直接導入特徵元件之間或通過一個或多個間接者而導入特徵元件之間的各種狀況。此處所述和其他方面的術語應依照該術語在本揭露內容中所使用的上下文的情境來進行解釋，而使本領域中具有通常之識者能瞭解所揭露的術語。上述的定義並不排除可能對這些術語賦予根據上下文的情境來所賦予的其他含義。
和比較、測量和計時等有關的用字，例如「在某時」、「相當的」、「在…期間」、「完成」等，應被理解為是指「實質上在某時」、「實質上相當」、「實質上在…之期間」、「實質上完成」等，而此處所謂的「實質上」是指前述的比較、測量和計時對於實現隱含或明示的期望結果係可行的。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧三維環繞式閘極垂直閘極半導體結構
206‧‧‧導電材料層
206'‧‧‧電荷儲存層
206a‧‧‧穿隧氧化層
206b‧‧‧電荷捕捉氮化層
206c‧‧‧阻絕氧化層
208‧‧‧位元線位置
210‧‧‧字元線位置
210'‧‧‧第一絕緣材料層沿著被識別的字元線位置中的第一絕緣材料部分
212a‧‧‧第二絕緣材料垂直結構
214‧‧‧字元線

Claims (28)

  1. 一種建構一三維環繞式閘極（gate-all-around，GAA）垂直閘極（vertical gate，VG）半導體結構的方法，包括：
    　　提供一基板；
    　　在該基板上形成一多層結構，該多層結構具有交錯堆疊的複數個第一絕緣材料層和複數個導電材料層，該些第一絕緣材料層是藉由沉積一第一絕緣材料所形成，該導電材料層是由沉積一導電材料所形成；
    　　識別用來形成複數個位元線和複數個字元線的複數個位元線位置和複數個字元線位置；
    　　移除該多層結構在被識別的該些位元線位置和該些字元線位置之外的複數個部分，每一該些被移除的部分係穿過該多層結構延伸到該基板的至少一頂面；
    　　在被識別的該些位元線位置和該些字元線位置之外的該些區域中形成複數個第二絕緣材料垂直結構；
    　　移除該多層結構位於沿著被識別的該些字元線位置而未包含被識別的該些位元線位置的複數個區域中的複數個部分，每一該些被移除的部分係通過該多層結構延伸到該基板的該至少一頂面；
    　　移除該些第一絕緣材料層沿著被識別的該些字元線位置的該些區域中的該第一絕緣材料；
    　　在被識別的該些位元線位置中形成該些位元線；以及
    　　在被識別的字元線位置中形成該些字元線；
    　　其中，該些位元線的形成方法，包括：
    　　　圓化(rounding) 每一該些導電材料層沿著被識別的該些位元線位置的至少一部分；以及
    　　　在被圓化後的該些導電材料層的至少一部分上形成一電荷儲存層。
  2. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中藉由執行一等向性蝕刻（isotropic etching）製程來從該些第一絕緣材料層中去除該第一絕緣材料係。
  3. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中該第二絕緣材料垂直結構的形成係延伸到該基板的至少一頂面。
  4. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中該第二絕緣材料垂直結構可在該等向性蝕刻製程中可操作地用於控制移除該第一絕緣材料的步驟。
  5. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中該電荷儲存層係一氧化物-氮化物-氧化物（ONO）層。
  6. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中該電荷儲存層包括形成在被圓化的該些導電材料層上的一穿隧氧化層、形成在該穿隧氧化層上的一電荷捕捉氮化層以及形成在該電荷捕捉氮化層上的一阻絕氧化層。
  7. 如申請專利範圍第6項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中該穿隧氧化層的半徑為約6~2奈米（nm）之間。
  8. 如申請專利範圍第6項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中該阻絕氧化層的半徑為約12~7奈米之間。
  9. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中該些字元線的形成步驟包括在沿著被識別的該些字元線位置而未包含被識別的該些位元線位置的該些區域中沉積一導電材料。
  10. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中該多層結構中的每一該被移除的該些部分係在該多層結構中呈現為孔洞狀。
  11. 如申請專利範圍第10項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中每一該些第二絕緣材料垂直結構係藉由在該孔洞中沉積該第二絕緣材料來形成。
  12. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，更包括連接所形成的該些字元線。
  13. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中該第一絕緣材料和該第二絕緣材料係藉由一等向性蝕刻製程可操作地移除第一絕緣材料但不移除第二絕緣材料的方式來進行選擇。
  14. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其該中第一絕緣材料是一矽氧化物材料而該第二絕緣材料是一矽氮化物材料。
  15. 如申請專利範圍第1項所述之建構該三維環繞式閘極垂直閘極半導體結構的方法，其中該第一絕緣材料是一矽氮化物材料而該第二絕緣材料是一矽氧化物材料。
  16. 一種半導體元件，其係藉由如申請專利範圍第1項所述之方法所形成。
  17. 一種半導體結構，包括：
    　　一三維環繞式閘極垂直閘極結構，具有形成在一基板上的複數條位元線和複數條字元線；以及
    　　複數個第一絕緣材料部分，從該基板的至少一頂面垂直延伸，該些第一絕緣材料部分係相鄰地形成於該三維環繞式閘極垂直閘極結構並且可操作地在該三維環繞式閘極垂直閘極結構的相該些鄰字元線之間提供電性隔離。
  18. 如申請專利範圍第17項所述之該半導體結構，其中每一該些位元線包括：
    　　一被圓化的導電材料核心；以及
    　　一電荷儲存層，形成在該導電材料核心上。
  19. 如申請專利範圍第18項所述之該半導體結構，其中該電荷儲存層係一氧化物-氮化物-氧化物層。
  20. 如申請專利範圍第17項所述之該半導體結構，其中該三維環繞式閘極垂直閘極結構的形成方法，包括：
    　　在該基板上形成一多層結構，使其具有交錯堆疊的複數個第一絕緣材料層和複數個導電材料層，該些第一絕緣材料層是藉由沉積一第一絕緣材料所形成的，該些導電材料層是藉由沉積一導電材料所形成；
    　　識別用來形成該些位元線和該些字元線的複數個位元線位置和複數個字元線位置；以及
    　　移除該多層結構在被識別的該些位元線位置和該些字元線位置之外的複數個部分，被移除的該些部分係穿過該多層結構延伸到該基板的至少一頂面。
  21. 如申請專利範圍第20項所述之該半導體結構，其中該三維環繞式閘極垂直閘極結構的形成方法，還包括：
    　　在被識別的該些位元線位置和該些字元線位置之外的該些區域中形成複數個第二絕緣材料垂直結構。
  22. 如申請專利範圍第20項所述之該半導體結構，其中該三維環繞式閘極垂直閘極結構的形成方法，還包括：
    　移除該多層結構位於沿著被識別的該些字元線位置而未包含被識別的該些位元線位置的複數個區域中的複數個部分，被移除的該些部分係穿過該多層結構延伸到該基板的至少一頂面。
  23. 如申請專利範圍第20項所述之該半導體結構，其中該三維環繞式閘極垂直閘極結構的形成方法，還包括：
    　　執行一等向性蝕刻（isotropic etching）製程藉以從該第一絕緣材料層中移除沿著被識別的該些字元線位置的該第一絕緣材料。
  24. 如申請專利範圍第20項所述之該半導體結構，其中該三維環繞式閘極垂直閘極結構的形成方法，還包括：
    　　在被識別的該些位元線位置中形成該些位元線；該些位元線的形成方法，包括：
    　　　圓化沿著被識別的該些位元線位置的每一該些導電材料層的至少一部分；以及
    　　　在被圓化的該些導電材料層的至少一部分上形成一電荷儲存層。
  25. 如申請專利範圍第20項所述之該半導體結構，其中該三維環繞式閘極垂直閘極結構的形成方法，還包括：
    　　藉由在被識別的該些字元線位置的區域中而未包含被識別的該些位元線位置沉積一導電材料，在被識別的該些字元線位置中形成該些字元線。
  26. 如申請專利範圍第18項所述之該半導體結構，其中該電荷儲存層包括形成在該被圓化的導電材料核心上的一穿隧氧化層、形成在該穿隧氧化層上的一電荷捕捉氮化層以及形成在該電荷捕捉氮化層上的一阻絕氧化層。
  27. 如申請專利範圍第26項所述之該半導體結構，其中該穿隧氧化層的半徑為約6~2奈米之間。
  28. 如申請專利範圍第26項所述之該半導體結構，其中該阻絕氧化層的半徑為約12~7奈米之間。










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