JP2024025325A - 半導体装置 - Google Patents

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Abstract

Figure 2024025325000001
【課題】酸素アニールを適切に施すことができる、半導体素子と酸化物半導体層とを有する半導体装置を提供する。
【解決手段】本開示に係る半導体装置は、半導体基板と、半導体基板上に形成され、半導体素子及び第１絶縁膜を含む第１層と、第１層より上層に形成され、酸化物半導体から形成されたチャネル及び第２絶縁膜を含む第２層と、第２層より上層に形成され、チャネル上に形成された電極並びに第１絶縁膜の膜密度及び第２絶縁膜の膜密度の少なくともいずれか一方より小さい膜密度を有する第３絶縁膜を含む第３層と、を備える。
【選択図】図１

Description

本発明は、半導体装置に関する。
近年、酸化物半導体で構成されたチャネルを有する半導体装置が開発されている。例えば、酸化物半導体トランジスタを、メモリセルのスイッチングトランジスタに適用したＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などがある。
特開2006-261440号公報 特開2017-168623号公報
本発明の一実施形態では、酸素供給が必要な半導体には酸素を供給しつつ、酸素供給が不要な半導体には酸素の供給を抑制できる半導体装置を提供する。
実施形態の半導体装置は、半導体基板と、半導体基板上に形成され、半導体素子及び第１絶縁膜を含む第１層と、第１層より上層に形成され、酸化物半導体から形成されたチャネル及び第２絶縁膜を含む第２層と、第２層より上層に形成され、チャネル上に形成された電極並びに第１絶縁膜の膜密度及び第２絶縁膜の膜密度の少なくともいずれか一方より小さい膜密度を有する第３絶縁膜を含む第３層と、を備える。
図１は、実施形態１の半導体記憶装置の構成例を示す断面模式図である。 図２は、実施形態２の半導体記憶装置の構成例を示す断面模式図である。 図３は、実施形態２の比較例における半導体装置の構成例の断面模式図である。 図４は、実施形態２の比較例における半導体装置の構成例の断面模式図である。 図５は、実施形態２の電界効果トランジスタの構成例の断面模式図である。 図６は、実施形態２の半導体装置の製造方法の例を説明するための断面模式図である。 図７は、実施形態２の半導体装置の製造方法の例を説明するための断面模式図である。 図８は、実施形態２の半導体装置の製造方法の例を説明するための断面模式図である。 図９は、実施形態２の半導体装置の製造方法の例を説明するための断面模式図である。 図１０は、実施形態２の半導体装置の製造方法の例を説明するための断面模式図である。 図１１は、実施形態２の半導体装置の製造方法の例を説明するための断面模式図である。 図１２は、実施形態２の変形例１における電界効果トランジスタの構成例の断面模式図である。 図１３は、実施形態２の変形例１における電界効果トランジスタの構成例の断面模式図である。 図１４は、実施形態２の変形例２における電界効果トランジスタの構成例の断面模式図である。 図１５は、実施形態２の変形例３における電界効果トランジスタの構成例の断面模式図である。
以下、図面を参照しながら実施形態について説明する。以下の説明では、同一または類似の構成要素には同一の符号を付して説明を省略する場合がある。
本明細書において、説明の便宜上、「上」または「下」という用語を用いる場合があるが、これらは図面における相対位置を説明するものであって、絶対的な位置関係を定めるものではない。例えば、本実施形態における「上」または「下」は、鉛直方向における「上」または「下」とは異なる場合がある。また、本明細書において、半導体装置の構成の一部を、「層」または「膜」と区別なく表現する場合がある。
［実施形態１］
本実施形態の半導体記憶装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、複数のメモリセルからなるメモリセルアレイを含んで構成される。メモリセルは、電界効果トランジスタ（ＦＥＴ、Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、キャパシタとを備える。メモリセルは、行列方向に配列されることでメモリセルアレイを形成する。ただしメモリセルは行列方向に加え、上下方向にも複数配列されてもよい。メモリセルを構成する電界効果トランジスタのゲートは対応するワード線に接続され、ソースまたはドレインの一方はキャパシタの一方の電極に接続され、ソースまたはドレインの他方は対応するビット線に接続される。キャパシタの一方の電極は、上記のように電界効果トランジスタの一方の電極に接続されて電荷を供給可能に構成されてよい。キャパシタの他方の電極は、所定の電位を供給する電源線に接続されてよい。メモリセルは、ワード線による電界効果トランジスタのスイッチングによりビット線からキャパシタに電荷を蓄積することでデータを保持可能に構成される。なお、本実施形態の半導体記憶装置１は、半導体装置の一例である。
（半導体記憶装置１の構成）
図１は、本実施形態の半導体記憶装置１の構成例を示す断面模式図である。図１に示すように、半導体記憶装置１は、半導体基板１０、半導体素子１１、絶縁層１２、キャパシタ構造２１、下部キャパシタ電極２３、絶縁層３２、下部電極４１、酸化物半導体層４２、ゲート酸化膜４３、ワード線４４、上部電極４５、絶縁層４６、ビット線５１、及び絶縁層６０を備える。上部電極４５とビット線５１との間には、互いの接続を容易とするため、ランディングパッドとなる金属層を形成してもよい。
半導体基板１０は、例えば単結晶シリコン等で形成された基板である。
半導体素子１１は、半導体基板１０上に形成されたＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等であるが、その他の半導体素子であってもよい。半導体素子１１は、電界効果トランジスタ４０（図１）と異なり、例えばシリコンを用いたチャネルを有していてもよい。半導体素子１１は、例えば、メモリセルアレイを制御するためのＣＭＯＳからなる半導体集積回路を構成する。
絶縁層１２（「第１絶縁膜」の一例）は、半導体基板１０上に層状に形成される絶縁体である。絶縁層１２は、半導体素子１１と同層に形成されることにより、半導体素子１１及びそれらを接続する配線（導電体等）を電気的に絶縁する。絶縁層１２は、例えば、シリコン及び酸素を含有するシリコン酸化膜（ＳｉＯ２）である。
半導体素子１１及び絶縁層１２が形成される層（「第１層」の一例）の上層（「第４層」の一例）には、キャパシタ２０及び絶縁層３２（「第４絶縁膜」の一例）が形成される。
本実施形態のキャパシタ２０は、いわゆるピラー型キャパシタ、またはシリンダー型キャパシタ等の３次元キャパシタである。キャパシタ２０は、キャパシタ構造２１と下部キャパシタ電極２３とを備え、下部電極４１と下部キャパシタ電極２３との間に電荷を蓄積可能に構成される。キャパシタ構造２１は、キャパシタとして機能する、誘電体を含んだ蓄電可能な既知の構成とする。
キャパシタ２０及び絶縁層３２が形成される層（「第４層」の一例）の上層（「第２層」の一例）には、酸化物半導体層４２をチャネルとする電界効果トランジスタ４０及び絶縁層４６（「第２絶縁膜」の一例）が形成される。本実施形態においては、下部電極４１、酸化物半導体層４２、ゲート酸化膜４３、ワード線４４、及び上部電極４５は、電界効果トランジスタ４０を構成する。電界効果トランジスタ４０は、キャパシタ２０の上方に形成される。電界効果トランジスタ４０は、メモリセルの構成要素である。図１には、４つのキャパシタ２０と対になった４つの電界効果トランジスタ４０が示されている。電界効果トランジスタ４０の数は、キャパシタ２０の数に応じて任意に変更可能である。
下部電極４１は、キャパシタ構造２１の上に設けられ、キャパシタ構造２１と電気的に接続される。下部電極４１は、例えば、酸化インジウムスズ（ＩＴＯ）等の金属酸化物を含む。
酸化物半導体層４２は、下部電極４１と上部電極４５との間に形成されたスルーホール内に形成され、上下方向に柱状に延伸する。酸化物半導体層４２は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物である。酸化物半導体層４２は、電界効果トランジスタ４０のチャネルを形成する。
ゲート酸化膜４３は、酸化物半導体層４２とワード線４４との間に、酸化物半導体層４２の周囲を覆うよう設けられる。ゲート酸化膜４３は絶縁体であって、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含有するシリコン酸化膜（ＳｉＯ２）である。
ワード線４４は、メモリセルにおけるワード線であるとともに、電界効果トランジスタ４０のゲート電極を構成する。ワード線４４は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、及びルテニウム（Ｒｕ）からなる群から選ばれる少なくとも１つの材料を含む導電体であり、典型的にはタングステンで構成される。
上部電極４５は、酸化物半導体層４２の上に設けられる。上部電極４５は、導電性酸化物を含む導電体であり、例えば、酸化インジウムスズ（ＩＴＯ）等の金属酸化物を含む。
上部電極４５は、電界効果トランジスタ４０のソース電極またはドレイン電極のいずれか一方として機能し、下部電極４１は、電界効果トランジスタ４０のソース電極またはドレイン電極のいずれか他方として機能する。
以上のような構成の電界効果トランジスタ４０において、ゲート電極として機能するワード線４４に電圧を印加し、ソース電極またはドレイン電極との間に所定の電位差を生じさせることで、酸化物半導体層４２のチャネル領域に電界が発生する。このため、ソース電極とドレイン電極との間にキャリア（電子又はホール）が流れる。ゲート電極として機能するワード線４４は、チャネルとなる酸化物半導体層４２に電界を生じさせるための制御電極であるともいえる。
ビット線５１は、上部電極４５上に形成される。ビット線５１は、例えば、タングステン（Ｗ）等の導電体で構成される。ビット線５１と上部電極４５との間には、接続を容易とするためのランディングパッド構造が形成されてもよい。ランディングパッドは、例えば、タングステン（Ｗ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、あるいはそれらを含む複数の金属の積層構造によって形成されてもよい。また、ビット線、あるいはランディングパッドと上部電極の間には、バリアメタルが形成されてもよい。バリアメタルは、例えば、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等の導電体により構成される。
絶縁層３２は、キャパシタ２０が形成された層においてキャパシタ２０間を電気的に絶縁する絶縁体である。絶縁層３２は、例えば、シリコン及び酸素を含有するシリコン酸化膜（ＳｉＯ２）である。
絶縁層４６は、酸化物半導体層４２等が形成された層に設けられた絶縁体である。絶縁層４６は、例えば、シリコン及び酸素を含有するシリコン酸化膜（ＳｉＯ２）である。
絶縁層４６の上層に形成される絶縁層６０（「第３絶縁膜」の一例）は、上部電極４５、及び上部電極４５上に形成されるビット線５１を含む層（「第３層」の一例）に形成された絶縁体である。絶縁層６０は、上部電極４５及びビット線５１を、隣接して配置された上部電極４５及びビット線５１と電気的に絶縁する。絶縁層６０は、例えば、シリコン及び酸素を含有するシリコン酸化膜（ＳｉＯ２）である。
本実施形態の半導体記憶装置１は、上記のように、第１トランジスタ（半導体素子１１）と、酸化物半導体のチャネル（酸素原子から構成されるチャネル）を備える第２トランジスタ（電界効果トランジスタ４０）という２種類のトランジスタを備える。第１トランジスタは、例えば、シリコン等にリン（Ｐ）等の元素を含有させることにより形成されたチャネルを有するＮ型の半導体素子、又はボロン（Ｂ）等の元素を含有させることにより形成されたチャネルを有するＰ型の半導体素子である。第２トランジスタは、チャネルとして、酸素原子と他の元素とから構成される化合物半導体のチャネルを備えるＮ型又はＰ型の半導体素子である。酸化物半導体をチャネルとして備える第２トランジスタには、半導体の閾値電圧を調整するために、製造工程で酸素を供給する必要がある一方で、第１トランジスタ（半導体素子１１）に酸素を供給すると半導体素子１１の特性が変化して閾値電圧が安定しないため、過剰な酸素を供給しないことが好ましい。
ここで、本願の発明者は、絶縁膜の膜密度が高くなるほど、この絶縁膜を透過する酸素が減少することを見出した。例えば、絶縁膜を成膜する際の温度を、３００℃及び４００℃でそれぞれ行った場合、３００℃で成膜した際の絶縁膜の膜密度は、４００℃で成膜した際の絶縁膜の膜密度よりも低くなっていた。そして、３００℃で成膜した際の絶縁膜の下層に位置する酸化物半導体には十分な酸素が供給され、所望の閾値電圧を有する半導体が形成されていたのに対し、４００℃で成膜した際の絶縁膜の下層に位置する酸化物半導体には酸素が十分に供給されない結果、所望の閾値電圧を有していないことが確認された。
そこで、本実施形態の半導体記憶装置１において、絶縁層３２の膜密度が、絶縁層６０の膜密度よりも高くなる構成を採用した。換言すると、半導体記憶装置１において、第３層の絶縁層６０の膜密度は、第１層の絶縁層１２の膜密度及び第２層の絶縁層３２の膜密度の少なくともいずれか一方より小さい構成を採用した。さらに本実施形態においては、第１層の絶縁層１２の膜密度、第２層の絶縁層３２の膜密度及び第４層の絶縁層４６の膜密度は、同じ膜密度となる構成を採用した。すなわち、絶縁層１２、絶縁層３２、及び絶縁層４６の膜密度が等しく、絶縁層６０の膜密度をこれらの膜密度より低くなる構成を採用した。
このような構成を採用することにより、半導体記憶装置１では、相対的に低い膜密度を有する絶縁層６０の下層に位置する酸化物半導体層４２への酸素の供給を促進する一方で、相対的に高い膜密度を有する絶縁層３２の下層に位置する半導体素子１１への酸素の供給を抑制することが可能となった。よって、酸化物半導体をチャネルとして備える第１種類のトランジスタの閾値電圧と、酸化物半導体をチャネルとして備えない第２種類のトランジスタの閾値電圧を安定させることが可能となった。
（半導体記憶装置１の製造方法）
次に、半導体記憶装置１の製造方法において、本実施形態で特徴的な部分を中心に説明する。以下で説明する工程以外は、既知の半導体装置の製造方法を採用可能であるため説明を省略する。
本実施形態の半導体記憶装置１の製造方法においては、第１に、半導体基板１０上に既知の方法を用いて半導体素子１１を形成し、次いで絶縁層１２を成膜することにより第１層を形成する。
次いで、絶縁層３２を形成し、次いで絶縁層３２のパターニング、エッチング及び成膜等を繰り返し実行してキャパシタ２０を形成することにより第１層の上に第４層を形成する。絶縁層３２を形成する際は、例えばＴＥＯＳ（テトラエトキシシラン）を材料として用い、所定の温度のプラズマを援用したプラズマＣＶＤ（ＰＥＣＶＤ）によって、酸化シリコン（ＳｉＯ２）による絶縁層を成膜する。
その後、同様に絶縁層４６及びワード線４４を形成し、次いで絶縁層４６及びワード線４４のエッチング及び成膜等を繰り返し実行して酸化物半導体層４２を形成することにより第４層の上に第２層を形成する。
その後、上部電極４５及びビット線５１を形成する。次いで絶縁層６０を成膜することにより、第２層の上に第３層を形成する。絶縁層６０を形成する際は、ＴＥＯＳを材料として用い、絶縁層３２を形成したときよりも低い温度のプラズマを援用したプラズマＣＶＤによって、酸化シリコン（ＳｉＯ２）による絶縁層を成膜する。これによって、絶縁層６０の膜密度を、絶縁層３２の膜密度よりも低くできる。
さらに本実施形態においては、第１層の絶縁層１２、第２層の絶縁層３２及び第４層の絶縁層４６を概ね同一の温度で成膜し、第３層の絶縁層６０を第１層の絶縁層１２等の成膜温度よりも高い温度で成膜することにより、第１層の絶縁層１２の膜密度、第２層の絶縁層３２の膜密度及び第４層の絶縁層４６の膜密度は実質的に同じ膜密度とし、第３層の絶縁層６０の膜密度を、第１層の絶縁層１２等の膜密度よりも高くした構成を備えている。
絶縁層６０を形成した後の工程で、酸化物半導体層４２に酸素を供給するための、加熱による酸素アニールが行われる。これによって、絶縁層６０の表面から、絶縁層６０と上部電極４５を介して、酸化物半導体層４２に酸素が供給される。
一方で、絶縁層３２は、絶縁層６０と比較して高い膜密度を有しており酸素透過性が低いため、絶縁層３２の下層への酸素の供給が抑制される。そのため、絶縁層３２よりも下層に位置する半導体素子１１には必要以上に酸素が供給されず、特性を維持することができる。
（変形例）
本実施形態の半導体記憶装置１は、上記の構成に限定されるものではなく、例えば以下のような構成としてもよい。
（変形例１）
実施形態では、絶縁層１２、絶縁層３２、及び絶縁層４６の膜密度が等しく、絶縁層６０の膜密度をこれらの膜密度より低くなる構成としたが、絶縁層１２及び絶縁層４６の膜密度は任意に設定可能である。この場合であっても、膜密度の低い絶縁層６０のすぐ下層に位置する酸化物半導体層４２には酸素を供給することが可能であり、膜密度の高い絶縁層３２よりも下層に位置する半導体素子１１には酸素の供給を抑制することが可能である。
（変形例２）
半導体記憶装置１において、絶縁層６０の膜密度を比較的低くし、絶縁層４６または絶縁層１２の膜密度を絶縁層６０の膜密度よりも高くした構成としてもよい。このとき、絶縁層３２の膜密度は任意に設定可能である。この場合であっても、絶縁層６０のすぐ下層に位置する酸化物半導体層４２には酸素を供給することが可能である。また、半導体素子１１と酸化物半導体層４２との間に位置する絶縁層４６または絶縁層１２の膜密度が高いため、それよりも下層に位置する半導体素子１１への酸素の供給は抑制される構成となる。
（変形例３）
実施形態では、絶縁層１２、絶縁層３２、絶縁層４６、及び絶縁層６０は、いずれもシリコン及び酸素を含んだ実質的に同じ構成とし、プラズマＣＶＤに援用するプラズマの温度を変化させることで膜密度を調整していたが、これに限るものではない。すなわち、実施形態及び変形例の膜密度の関係を実現できるものであれば、異なる材料を用いてもよいし、絶縁層を形成するためのプラズマＣＶＤの温度を等しく、または任意に変更してもよいし、絶縁層を形成するためのプロセスをプラズマＣＶＤ以外のものとしてもよい。例えば、高い膜密度を有する絶縁層の材料として、シリコン窒化物（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、またはその他の高誘電率を有する材料を用いてもよい。
ただし、酸素の透過を抑制するための高い膜密度を有する絶縁層の材料として、シリコン窒化物（ＳｉＮ）、または酸化アルミニウム（Ａｌ２Ｏ３）等を用いた場合、半導体素子１１に水素を供給して特性を改善する水素アニールの工程において、水素の透過が抑制され、半導体素子１１に十分な水素が供給できない場合がある。そのため、高い膜密度を有する絶縁層の材料は、水素透過性を有する酸化シリコン（ＳｉＯ２）などの材料を用いることが好ましい。
（変形例４）
半導体記憶装置１において、絶縁層６０の材料として酸化シリコン（ＳｉＯ２）などの水素透過性を有する材料を用いた場合、水素アニールの工程で、酸化物半導体層４２に水素が供給され、酸化物半導体層４２の特性が変化する場合がある。このような酸化物半導体層４２の特性変化を抑制するため、酸化物半導体層４２の周囲を、水素の透過を遮蔽する水素バリア膜で保護する構成としてもよい。この場合の水素バリア膜は、例えば、酸化物半導体層４２の周囲を覆うように、酸化物半導体層４２の少なくとも一部を内部に収容する箱状に設けられてもよい。
以上、半導体記憶装置１の実施形態及び変形例について説明した。これらの実施形態及び変形例から判るように、本実施形態及び変形例で説明した半導体記憶装置１は、半導体基板１０と、半導体素子１１と絶縁層１２を含む第１層と、第１層より上層に形成され、酸化物半導体層４２及び絶縁層４６を含む第２層とを備える。酸化物半導体層４２はチャネルを形成する。チャネル上には上部電極４５が形成される。第２層より上層に形成される第３層は、上部電極４５と絶縁層６０とを含む。ここで、第３層の絶縁層６０は、絶縁層１２及び絶縁層４６のいずれか一方よりも小さい膜密度を有する。すなわち、第１層の絶縁層１２及び第２層の絶縁層４６のいずれか一方が、第３層の絶縁層６０よりも高い膜密度を有する。
このような構成により、相対的に低い膜密度を有する絶縁層６０の下層に位置する酸化物半導体層４２には酸素が十分に供給され、一方で相対的に高い膜密度を有する絶縁層３２よりも下方に形成される半導体素子１１に供給される酸素は抑制される構成を実現することができる。これにより、酸化物半導体層４２を所望の閾値電圧を有するものとしつつ、半導体素子１１の特性を所望のものに維持することができる。
また、第１層と第２層との間の第４層に絶縁層（例えば絶縁層３２）が設けられ、第３層の絶縁層６０の膜密度が、第１層、第２層、及び第４層に位置する絶縁層のうち少なくともいずれか一つより小さい構成としてもよい。言い換えると、第１層、第２層、及び第４層に位置する絶縁層（例えば絶縁層１２、絶縁層４６、及び絶縁層３２）のいずれかが、これらの４層の中で最上層となる第３層の絶縁層６０よりも高い膜密度を有する構成である。このような構成を採用しても、上記の目的を達成することができる。
［実施形態２］
次に、実施形態２について説明する。実施形態２の半導体記憶装置２は、スルーホールに形成された、チャネルを構成する酸化物半導体層４２の形状及びその製造方法に関する。なお、実施形態１と同一または同様の機能及び構成を有する要素については、同一または同様の符号を付して説明を省略または簡略化し、実施形態１とは異なる点を中心に説明する。以下、図面を参照しながら具体的に説明する。
（半導体記憶装置２の構成）
実施形態２に係る半導体記憶装置２は、電界効果トランジスタ４０のチャネルに相当する酸化物半導体層４２及びゲート酸化膜４３の形状を除き、実施形態１に係る半導体記憶装置１と同様の構成を備える。すなわち、図２に示すように、実施形態２に係る半導体記憶装置２は、半導体基板１０、半導体素子１１、絶縁層１２、キャパシタ構造２１、下部キャパシタ電極２３、絶縁層３２、下部電極４１、酸化物半導体層４２ａ、ゲート酸化膜４３ａ、ワード線４４、上部電極４５、絶縁層４６、ビット線５１、及び絶縁層６０を備える。
実施形態１と同様に、電界効果トランジスタ４０のチャネルに相当する酸化物半導体層４２ａは、絶縁層４６及びワード線４４を貫通するスルーホール内に設けられる。そのため、酸化物半導体層４２ａは、絶縁層４６及びワード線４４によって囲繞されている。
ここで図面を用いて、実施形態２の比較対象となる比較例の電界効果トランジスタの構成に係るスルーホール及び酸化物半導体の形状（図３及び図４）と、実施形態２に係る酸化物半導体層４２ａの形状（図５）との相違点について説明する。
酸化物半導体層は、電界効果トランジスタのソースとドレインとを上下方向に接続するためにエッチングにより形成したスルーホール内に設けられるため、アスペクト比に従って下方に進行するほど小径となる、テーパ形状（先細り形状）を有する。スルーホールの径は、半導体のプロセスルールに応じて大きさが変化するが、例えば最上部となる上部電極との境界面で２０ｎｍである。そのため、テーパ形状（先細り形状）のスルーホールが下部電極に接続する最下部において十分な径を有さない場合がある。この場合、スルーホール内に形成した酸化物半導体層も、下部電極との接続部分において十分な径を有さない。
図３は、下部電極４１Ｘに接するスルーホールの下端が細くなりすぎたために、ゲート酸化膜４３Ｘによってスルーホールの下端が閉塞してしまい、酸化物半導体層４２Ｘが下部電極４１Ｘに接触しない状態となった電界効果トランジスタ４０Ｘを、比較例として示す。このような状態となった電界効果トランジスタ４０Ｘでは、酸化物半導体層４２Ａの上に位置する上部電極（図示省略）と下部電極４１Ｘとが適切に接続されず、動作に不具合を生じてしまう。
図４は、下部電極４１Ｙに接するスルーホールの下端が細くなり、下部電極４１Ｙに接する酸化物半導体層４２Ｙの面積が極端に小さくなってしまった電界効果トランジスタ４０Ｙを、比較例として示す。このような状態となった電界効果トランジスタ４０Ｙでは、下部電極４１Ｙがエッチングのイオンにより劣化することがある。また、下部電極４１Ｙの近傍の酸化物半導体層４２Ｙの電気抵抗が極端に高くなり、電界効果トランジスタ４０Ｙの特性に悪影響を及ぼし、動作に不具合を生じることがある。
上記のような不具合の発生を避けるため、本実施形態の半導体記憶装置２の電界効果トランジスタ４０ａを、以下のような構成とする。図５は、本実施形態の電界効果トランジスタ４０ａの構成例を示す。図５に示すように、電界効果トランジスタ４０ａは、ワード線４４（「制御電極」の一例）を挟んで上側に上部絶縁層４６ａ（「第２絶縁膜」の一例）を有し、下側に下部絶縁層４６ｂ（「第１絶縁膜」の一例）を有する。
上部絶縁層４６ａ及び下部絶縁層４６ｂは、それぞれ絶縁体である。上部絶縁層４６ａは、膜密度Ｄｔ、比誘電率εｒｔ、ヤング率Ｅｔ、及びエッチングレートＲｔの各パラメータを有する。下部絶縁層４６ｂは、膜密度Ｄｂ、比誘電率εｒｂ、ヤング率Ｅｂ、及びエッチングレートＲｂの各パラメータを有する。下部絶縁層４６ｂは、上部絶縁層４６ａよりも高いエッチングレートを有しており、Ｒｂ＞Ｒｔとなっているため、エッチングの際には上部絶縁層４６ａに比べて下部絶縁層４６ｂの加工が速く進行する。ワード線４４のエッチングレートは、上部絶縁層４６ａのエッチングレートと同様である。
なお、エッチングレートＲは、単位時間において、エッチングの対象となる要素の材料が除去される量を相対値または絶対値で示すものである。エッチングレートＲは、膜密度Ｄ、比誘電率εｒ、及びヤング率Ｅのそれぞれが高くなるのに対応して低くなる関係にある。そのため、エッチングレートＲｂがエッチングレートＲｔよりも高い場合には、膜密度Ｄｂ＜Ｄｔ、比誘電率εｒｂ＜εｒｔ、またはヤング率Ｅｂ＜Ｅｔの少なくともいずれかが成立する。ただし、本実施形態においてはエッチングレートがＲｂ＞Ｒｔの関係になっていれば、膜密度Ｄ、比誘電率εｒ、及びヤング率Ｅの各パラメータの高低関係は必須の要素ではない。
また、エッチングレートは、採用するエッチングの方法またはエッチングによる除去対象の材料により変化することがあるが、本明細書でエッチングレートという場合には採用するエッチングの方法またはエッチングによる除去対象の材料を考慮した場合に、単位時間においてエッチングの対象となる要素の材料が除去される量を相対値または絶対値で示すものである。
上記のように、下部絶縁層４６ｂのエッチングレートＲｂが、上部絶縁層４６ａのエッチングレートＲｔよりも高い場合には、スルーホールを形成するためのエッチングを行う際に、上部絶縁層４６ａよりも下部絶縁層４６ｂのほうが大きく除去される。そのため、形成されたスルーホールは、図５に示すゲート酸化膜４３ａと上部絶縁層４６ａ、ワード線４４、及び下部絶縁層４６ｂとの境界により示されるように、下部絶縁層４６ｂの側で部分的に広がった形状となる。より具体的には、図５に示すように、下部絶縁層４６ｂとワード線４４との境界より下方でのスルーホールの最大径Ｃ１が、下部絶縁層４６ｂとワード線４４との境界におけるスルーホールの径Ｃ２よりも大きくなる。なお、スルーホールの径は、積層方向に垂直な面における断面において求められる。
このような形状に形成されたスルーホール内に、スルーホール形成のためのエッチング以降の工程でゲート酸化膜４３ａ及び酸化物半導体層４２ａが形成されると、図５のような形状となる。すなわち、酸化物半導体層４２ａは、単純なテーパ形状（先細り形状）ではなく、下部絶縁層４６ｂの層に対応する位置で、少なくとも部分的に径が大きくなった形状となる。より具体的には、酸化物半導体層４２ａは、下部絶縁層４６ｂとワード線４４との境界より下方における最大径が、下部絶縁層４６ｂとワード線４４との境界における径よりも大きくなる。
上部絶縁層４６ａは、例えば、テトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２）、プラズマＣＶＤ法によって形成されたシリコン窒化膜（Ｐ－ＳｉＮ）、または原子層堆積法で形成されたシリコン酸化膜（ＡＬＤ ＳｉＯ）等により形成される。
下部絶縁層４６ｂは、例えば、テトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２）、炭素添加シリコン窒化膜（ＳｉＯＣ）、または部分安定化ジルコニア（ＰＳＺ）等により形成される。
上部絶縁層４６ａは、下層に接するワード線４４との密着性を担保するために、初期ステップにＮＨ３を含むガスを用いて成膜されることが好ましい。一方、下部絶縁層４６ｂは、下層に接する下部電極４１との密着性を担保するために、初期ステップにＮＨ３を含むガスを使用せずに成膜されることが好ましい。
（半導体記憶装置２の製造方法）
次に、本実施形態の半導体記憶装置２の製造方法において特徴的な部分について説明する。以下で説明する工程以外は、既知の半導体装置の製造方法を採用可能である。
図６は、図２における、下部電極４１及び絶縁層３２を含む層までの製造工程を完了した状態の半導体記憶装置２における電界効果トランジスタ４０ａの近傍を示す図である。
上記の図６に示した状態から、下部絶縁層４６ｂ、ワード線４４、及び上部絶縁層４６ａを順に形成する。図７は、下部絶縁層４６ｂ、ワード線４４、及び上部絶縁層４６ａが形成された状態の半導体記憶装置２を示す。
下部絶縁層４６ｂは、既に説明したように、例えば、テトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２）、炭素添加シリコン窒化膜（ＳｉＯＣ）、または部分安定化ジルコニア（ＰＳＺ）等により形成される。
ワード線４４は、既知の方法で下部絶縁層４６ｂの上層に絶縁層を形成した後、この絶縁層の一部をエッチングにより除去し、その後タングステン等の導電体を成膜することにより形成される。
上部絶縁層４６ａは、既に説明したように、テトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２）、プラズマＣＶＤ法によって形成されたシリコン窒化膜（Ｐ－ＳｉＮ）、または原子層堆積法で形成されたシリコン酸化膜（ＡＬＤ ＳｉＯ）等により形成される。
なお、上部絶縁層４６ａ及び下部絶縁層４６ｂの製造方法は、上記の例とは異なるものを採用してもよいが、少なくとも上部絶縁層４６ａより下部絶縁層４６ｂのほうが高いエッチングレートとなる製造方法を採用する。
次に、エッチングにより、上部絶縁層４６ａ、ワード線４４、及び下部絶縁層４６ｂを貫通するようスルーホール４７を形成する。図８は、スルーホールが形成された状態の半導体記憶装置２を示す。下部絶縁層４６ｂは上部絶縁層４６ａよりもエッチングレートが高いため、図８に示すように、スルーホール４７では、下部絶縁層４６ｂとワード線４４との境界より下方でのスルーホール４７の最大径Ｃ１が、下部絶縁層４６ｂとワード線４４との境界におけるスルーホール４７の径Ｃ２よりも大きくなる。
次に、既知の方法で、図９に示すようにゲート酸化膜４３ａを形成した後、図１０に示すようにエッチングによって、不要なゲート酸化膜４３ａを除去する。
次に、ゲート酸化膜４３ａが形成されたスルーホール４７に酸化物半導体層４２ａを形成する。このようにして、図１１に示すような半導体記憶装置２の電界効果トランジスタ４０ａが得られる。この状態から、さらに上層に上部電極４５等を形成していくことで、図２に示すような半導体記憶装置２を製造する。
なお、上記の製造工程はあくまで一例であって、他の半導体製造プロセスによって同様の構成に製造されてもよい。例えば各工程におけるエッチングは、必要に応じてドライエッチングまたはウェットエッチングどちらを採用してもよい。
（変形例）
本実施形態の半導体記憶装置２における電界効果トランジスタは、上記の構成に限定されるものではなく、例えば以下のような構成としてもよい。
（変形例１）
変形例１の電界効果トランジスタ４０ｂ及び４０ｃでは、スルーホール、ゲート酸化膜４３ｂ及び４３ｃ、並びに酸化物半導体層４２ｂ及び４２ｃを、それぞれ図１２及び図１３に示すような形状に形成する。本変形例では、上部絶縁層４６ａと下部絶縁層４６ｂとのエッチングレートの関係は実施形態２と同様である。例えば、実施形態２とは異なる既知のプロセス条件を採用することで、図１２及び図１３に示したゲート酸化膜４３ｂまたは４３ｃの外縁により示されるようなスルーホールを形成可能である。スルーホールを形成した後は、実施形態２と同様の方法で、ゲート酸化膜４３ｂ及び４３ｃ、並びに酸化物半導体層４２ｂ及び４２ｃをそれぞれ形成できる。
（変形例２）
変形例２の電界効果トランジスタ４０ｄでは、図１４に示すように、実施形態２における下部絶縁層４６ｂを、第１下部絶縁層４６ｄ（「第１膜」の一例）及び第２下部絶縁層４６ｅ（「第２膜」の一例）のような複数層の絶縁層で形成する。第１下部絶縁層４６ｄは、第２下部絶縁層４６ｅよりも上層に位置する。この場合、例えば、上部絶縁層４６ａと第１下部絶縁層４６ｄとを同じエッチングレートとし、第２下部絶縁層４６ｅのエッチングレートを第１下部絶縁層４６ｄのエッチングレートより高くする。このとき、例えば、上部絶縁層４６ａと第１下部絶縁層４６ｄとは、同じ膜密度、比誘電率、またはヤング率を有する材料とし、第２下部絶縁層４６ｅは第１下部絶縁層４６ｄよりも膜密度、比誘電率、またはヤング率が低い材料とする。
このような構成にすることで、図１４に示すように、第１下部絶縁層４６ｄよりも第２下部絶縁層４６ｅのほうがエッチングによる加工が進行しやすくなるため、図１４におけるゲート酸化膜４３ｄの外縁により示されるようなスルーホールが形成される。すなわち、第１下部絶縁層４６ｄと第２下部絶縁層４６ｅとの境界より下方におけるスルーホールの最大径が、第１下部絶縁層４６ｄと第２下部絶縁層４６ｅとの境界におけるスルーホールの径よりも大きくなる。スルーホールを形成した後は、実施形態２と同様の方法で、ゲート酸化膜４３ｄ及び酸化物半導体層４２ｄを形成する。
（変形例３）
図１５に示す変形例３の電界効果トランジスタ４０ｅでは、図１４の変形例２と同様に、実施形態２における下部絶縁層４６ｂを、複数層の絶縁層である第３下部絶縁層４６ｆ及び第４下部絶縁層４６ｇで形成しているが、これらの絶縁層のエッチングレートの高低関係が異なる。
本変形例３では、上部絶縁層４６ａ、第３下部絶縁層４６ｆ、第４下部絶縁層４６ｇの順にエッチングレートが高くなる構成としている。このとき、例えば、上部絶縁層４６ａ、第３下部絶縁層４６ｆ、及び第４下部絶縁層４６ｇの各層は、膜密度、比誘電率、またはヤング率のいずれかが、上部絶縁層４６ａ、第３下部絶縁層４６ｆ、第４下部絶縁層４６ｇの順に低くなるような材料で形成する。
このような構成にすることで、上部絶縁層４６ａよりも第３下部絶縁層４６ｆのほうがエッチングによる材料の除去が進行しやすくなり、さらに第３下部絶縁層４６ｆよりも第４下部絶縁層４６ｇのほうがエッチングによる材料の除去が進行しやすくなる。そのため、図１５におけるゲート酸化膜４３ｅの外縁により示されるようなスルーホールが形成される。スルーホールを形成した後は、実施形態２と同様の方法で、ゲート酸化膜４３ｅ及び酸化物半導体層４２ｅを形成する。
（その他の変形例）
実施形態２及び変形例に示した半導体記憶装置２の電界効果トランジスタでは、スルーホールの断面が円状であることを前提として説明したが、スルーホールは必ずしも断面が円状である必要はなく、矩形状、長孔状またはその他の形状であってもよい。この場合、実施形態及び変形例で説明したスルーホールの径は、積層方向に垂直な面における断面の面積と置き換えて考えられる。すなわち、例えば実施形態では、下部絶縁層４６ｂとワード線４４との境界より下方におけるスルーホールの断面積が、下部絶縁層４６ｂとワード線４４との境界におけるスルーホールの断面積よりも大きくなる構成とする。
このように、実施形態２及び各変形例における半導体記憶装置２の電界効果トランジスタは、第１絶縁膜（下部絶縁層４６ｂ等）と、第１絶縁膜上に形成された制御電極（ワード線４４）と、チャネル（酸化物半導体層４２ａ等）とを備える構成である。チャネルは、第１絶縁膜及び制御電極によって取り囲まれ、第１絶縁膜と制御電極との境界における積層方向に垂直な面での断面が第１面積を有し、この境界よりも下方における積層方向に垂直な面での断面が第１面積より大きい第２面積を有するスルーホール内に形成された酸化物半導体から構成される。このような構成により、上部電極４５と下部電極４１との接続不良の発生を抑制することができる。また、テーパ形状を有するチャネルの下端部が過度に細くなり高抵抗になることに起因する、電界効果トランジスタ４０ａ等をオンにしたときのオン電流の低下を抑制することができる。
また、実施形態２及び各変形例における半導体記憶装置２の電界効果トランジスタは、第２絶縁膜（上部絶縁層４６ａ）をさらに備える。このとき、スルーホールは、第１絶縁膜、制御電極、及び第２絶縁膜によって取り囲まれる。また、第１絶縁膜のエッチングレートが、第２絶縁膜のエッチングレートよりも高い構成とする。このような構成により、第２絶縁膜よりも第１絶縁膜でエッチングによる加工が速く進行し、上記のようなスルーホール、及びチャネルを形成することができる。
なお、上記のようなエッチングレートの関係に代えて、第１絶縁膜では、第２絶縁膜よりも、膜密度、比誘電率、及びヤング率の少なくとも一つが低い構成としてもよい。これにより、結果的に上記のようなエッチングレートの関係を得ることができ、上記のような構成のスルーホール、及びチャネルを形成することができる。
また、第１絶縁膜のエッチングレートが、制御電極のエッチングレートよりも高い構成とすることが好ましい。このような構成によれば、制御電極よりも第１絶縁層でエッチングによる加工が速く進行するため、上記のようなスルーホール、及びチャネルを、より形成しやすくなる。
なお、上記のような第１絶縁膜と制御電極とのエッチングレートの関係に代えて、第１絶縁膜では、制御電極よりも、膜密度、比誘電率、及びヤング率の少なくとも一つが低い構成としてもよい。これにより、結果的に上記のようなエッチングレートの関係を得ることができ、上記のような構成のスルーホール、及びチャネルを形成することができる。
また、上記において、第１絶縁膜が、変形例２及び３で示したように、第１膜（第１下部絶縁層４６ｄまたは第３下部絶縁層４６ｆ）、及び第１膜より下層に形成された第２膜（第２下部絶縁層４６ｅまたは第４下部絶縁層４６ｇ）で形成された構成としてもよい。ここで、第１層または第２層のエッチングレートの少なくとも一方が、第２絶縁膜のエッチングレートよりも高い構成とする。このような構成によれば、第２絶縁膜のエッチングレートよりも高いエッチングレートを有する第１層または第２層では、第２絶縁膜よりもエッチングによる加工が速く進行する。これにより、変形例２または３で示したような構成の電界効果トランジスタを形成することができ、上部電極４５と下部電極４１との接続不良の発生を抑制したり、電界効果トランジスタをオンにしたときのオン電流の低下を抑制したりすることができる。
なお、以上の実施形態の説明に関して、更に以下の付記を開示する。
（付記）
半導体基板と、
前記半導体基板上に設けられ、酸素原子以外の元素から構成されるチャネルを備える第１半導体素子と、
前記第１半導体素子を絶縁する第１絶縁膜と、
前記第１半導体素子よりも前記半導体基板から離間する上方に設けられ、酸素原子を含む元素から構成されるチャネルを備える第２半導体素子と、
前記第２半導体素子を絶縁する第２絶縁膜と、
前記第１絶縁膜と前記第２絶縁膜との間に設けられる第４絶縁膜と、
前記第２半導体素子よりも前記半導体基板から離間する上方に設けられ、前記第１絶縁膜の膜密度、前記第２絶縁膜の膜密度及び前記第４絶縁膜の膜密度の少なくとも一つの膜密度より小さい膜密度を有する第３絶縁膜と
を備える半導体装置。
以上、具体例を参照しつつ実施形態１、実施形態２、及びそれぞれの実施形態の変形例について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
例えば、本発明の構成は、各実施形態及び変形例の半導体記憶装置１及び２に限定されるものではなく、記憶装置ではない半導体装置について採用されてもよい。この場合、半導体装置はキャパシタ２０を備えない構成としてもよい。
実施形態の半導体記憶装置１及び２は、積層方向にキャパシタ２０及び電界効果トランジスタ４０を複数形成した半導体装置としてもよい。
１、２…半導体記憶装置、１０…半導体基板、１１…半導体素子、１２…絶縁層、２０…キャパシタ、２１…キャパシタ構造２１、２３…下部キャパシタ電極、３２…絶縁層、４０、４０ａ、４０ｂ、４０ｃ、４０ｄ…電界効果トランジスタ、４１…下部電極、４２、４２ａ、４２ｂ、４２ｃ、４２ｄ…酸化物半導体層、４３、４３ａ、４３ｂ、４３ｃ、４３ｄ…ゲート酸化膜、４４…ワード線、４５…上部電極、４６…絶縁層、４６ａ…上部絶縁層、４６ｂ…下部絶縁層、４７…スルーホール、５１…ビット線、６０…絶縁層

Claims (11)

  1. 半導体基板と、
    前記半導体基板上に形成され、半導体素子及び第１絶縁膜を含む第１層と、
    前記第１層より上層に形成され、酸化物半導体から形成されたチャネル及び第２絶縁膜を含む第２層と、
    前記第２層より上層に形成され、前記チャネル上に形成された電極並びに前記第１絶縁膜の膜密度及び前記第２絶縁膜の膜密度の少なくともいずれか一方より小さい膜密度を有する第３絶縁膜を含む第３層と、を備える、
    半導体装置。
  2. 前記第１層と前記第２層との間に形成されたキャパシタ及び第４絶縁膜を含む第４層をさらに備え、
    前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜は、それぞれ第１膜密度、第２膜密度、第３膜密度及び第４膜密度を有し、
    前記第３膜密度は、第１膜密度、第２膜密度及び第４膜密度のうちの少なくともいずれか一つより小さい、
    請求項１に記載の半導体装置。
  3. 前記チャネルへの水素の透過を遮蔽する水素バリア膜をさらに備える、
    請求項１または２に記載の半導体装置。
  4. 第１絶縁膜と、
    前記第１絶縁膜上に形成された制御電極と、
    前記第１絶縁膜及び前記制御電極によって取り囲まれ、前記第１絶縁膜と前記制御電極との境界における積層方向に垂直な面での断面が第１面積を有し、前記境界よりも下方での積層方向に垂直な面での断面が前記第１面積より大きい第２面積を有するスルーホール内に形成された酸化物半導体から構成されたチャネルと、
    を備える半導体装置。
  5. 前記制御電極上に形成された第２絶縁膜をさらに備え、
    前記スルーホールは、前記第１絶縁膜、前記制御電極、及び前記第２絶縁膜によって取り囲まれ
    前記第１絶縁膜のエッチングレートが、前記第２絶縁膜のエッチングレートよりも高い、
    請求項４に記載の半導体装置。
  6. 前記制御電極上に形成された第２絶縁膜をさらに備え、
    前記スルーホールは、前記第１絶縁膜、前記制御電極、及び前記第２絶縁膜によって取り囲まれ
    前記第１絶縁膜は、前記第２絶縁膜よりも、膜密度、比誘電率、及びヤング率の少なくとも一つが低い、
    請求項４に記載の半導体装置。
  7. 前記第１絶縁膜のエッチングレートが、前記制御電極のエッチングレートよりも高い、
    請求項４から６のいずれか１項に記載の半導体装置。
  8. 前記第１絶縁膜は、前記制御電極よりも、膜密度、比誘電率、及びヤング率の少なくとも一つが低い、
    請求項４から６のいずれか１項に記載の半導体装置。
  9. 前記制御電極上に形成された第２絶縁膜をさらに備え、
    前記第１絶縁膜は、第１膜、及び前記第１膜より下層に形成された第２膜で形成されており、
    前記第１膜及び前記第２膜の少なくとも一方のエッチングレートは、前記第２絶縁膜のエッチングレートよりも高い、
    請求項４に記載の半導体装置。
  10. 前記制御電極上に形成された第２絶縁膜をさらに備え、
    前記第１絶縁膜は、テトラエトキシシランを用いて形成されたシリコン酸化膜、プラズマＣＶＤ法によって形成されたシリコン窒化膜、または原子層堆積法で形成されたシリコン酸化膜のいずれかで構成され、
    前記第２絶縁膜は、前記第１絶縁膜よりエッチングレートの高い、テトラエトキシシランを用いて形成されたシリコン酸化膜、炭素添加シリコン窒化膜、または部分安定化ジルコニアのいずれかで構成される、
    請求項４に記載の半導体装置。
  11. 前記制御電極上に形成された第２絶縁膜をさらに備え、
    前記第２絶縁膜は、初期ステップにＮＨ３を含むガスを用いて成膜され、
    前記第１絶縁膜は、初期ステップにＮＨ３を含まないガスを用いて成膜される、
    請求項４に記載の半導体装置。
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