TW201907490A - 基底處理方法與應用其所製造的半導體裝置 - Google Patents

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Abstract

一種基底處理方法包含將各自包含絕緣層和犧牲層的多個堆疊結構堆疊在彼此上。方法還包含通過蝕刻堆疊結構來產生階梯結構以及在階梯結構的側表面上產生分離層。方法更包含去除犧牲層且在去除犧牲層的空間中產生導電字線結構。分離層提供在導電字線結構之間。

Description

基底處理方法與應用其所製造的裝置
本申請案主張在美國專利商標局於2017年4月26日提交的美國臨時申請案第62/490,469號的權益，所述申請案的揭示內容以全文引用的方式併入本文中。另外，本申請案還主張在美國專利商標局於2018年4月12日提交的美國非臨時申請案第15/951,644號的權益，所述申請案的揭示內容以全文引用的方式併入本文中。
一個或多個實施例有關使用薄膜沉積技術的基底處理方法和使用所述方法製造的裝置，並且更具體來說，有關通過基於電漿增強原子層沉積（plasma-enhanced atomic layer deposition；PEALD）在基底上沉積絕緣層（例如氧化矽（silicon oxide；SiO）層及/或氮化矽（silicon nitride；SiN）層）來處理基底的方法和使用所述方法製造的裝置（例如半導體裝置）。
當製造在基底上產生微電路的裝置時，可使用在台階式結構上沉積薄膜的技術。具體來說，三維半導體裝置的高密度積體電路可包含溝槽結構或階梯結構，且可需要在結構的選擇性區域上沉積薄膜。
一個或多個實施例包含可通過在台階式結構的選擇性區域上沉積薄膜來防止或最小化可在製程期間出現的某些風險的基底處理方法。
額外方面將部分地闡述於以下描述中，並且部分地將從所述描述中顯而易見，或者可通過對所呈現實施例的實踐而習得。
根據一個或多個實施例，基底處理方法包含：將各自包含絕緣層和犧牲層的多個堆疊結構堆疊在彼此上；通過蝕刻堆疊結構來產生階梯結構；在階梯結構的側表面上產生分離層；以及使用導電字線結構替換犧牲層，其中分離層提供於導電字線結構之間。
基底處理方法可更包含：在犧牲層上產生墊層；以及在階梯結構上產生層間絕緣層，並且產生導電字線結構可包含：去除犧牲層和墊層，以及在去除犧牲層和墊層的空間中填充導電材料。
在填充導電材料期間可通過分離層來防止導電字線結構之間的短路。
可在產生層間絕緣層期間產生連接到犧牲層的至少一個孔，並且可在產生導電字線結構期間產生填充孔的導電突起。
導電字線結構中的每一個可包含朝向溝道延伸的第一導電層以及提供於第一導電層上的第二導電層，並且其中第一導電層的側表面的至少一部分與分離層接觸。
導電字線結構的第一導電層與另一導電字線結構的第二導電層可在垂直方向上彼此間隔開分離層的高度。
第二導電層可包含從第一導電層突起的第一突起，且第一突起可與分離層接觸。
分離層可具有間隔物形狀，且第二導電層的下部表面可具有對應於間隔物形狀的輪廓。
第二導電層可更包含在向下方向上從第一突起的端部突起的第二突起。
第二導電層可包含與第一導電層重疊的第一區域以及與分離層重疊的第二區域。
可產生與導電字線結構接觸的介層窗（via contact），且介層窗可與第二導電層的第一區域和第二區域接觸。
產生分離層可包含：在階梯結構上產生第一層；通過應用第一能量來使第一層選擇性地緻密化，其方式為使得在階梯結構的側表面上的第一層的一部分比在階梯結構的上部表面和下部表面上的第一層的一部分更緻密；以及等向性地蝕刻第一層以去除在階梯結構的上部表面和下部表面上的第一層的部分且保留在階梯結構的側表面上的第一層的部分。
產生墊層可包含：在階梯結構上產生第二層；通過應用第二能量使第二層選擇性地緻密化，其方式為使得在階梯結構的上部表面和下部表面上的第二層的一部分比在階梯結構的側表面上的第二層的一部分更緻密；以及等向性地蝕刻第二層以去除在階梯結構的側表面上的第二層的部分且保留在階梯結構的上部表面和下部表面上的第二層的部分。
第一能量可等於或高於預設閾值，且可使在階梯結構的上部表面和下部表面上的第一層的部分變薄。
根據一個或多個實施例，包含通過交替地堆疊第一氧化矽層和第一氮化矽層來產生的階梯圖案的基底的基底處理方法包含：在階梯圖案的上部表面和側壁上產生第二氧化矽層；去除階梯圖案的上部表面上所產生的第二氧化矽層而無需將第二氧化矽層從側壁完全去除；以及使用金屬替換第一氮化矽層。
階梯圖案的下部區域中的氮化矽層的厚度可大於階梯圖案的上部區域中的氮化矽層的厚度。
側壁上剩餘的第二氧化矽層可提供於字線之間，且防止字線之間的短路。
金屬可具有過量填充的結構且充當字線。
為產生過量填充的結構，使用金屬替換第一氮化矽層可包含：在剩餘的第二氧化矽層上產生第二氮化矽層；去除第二氧化矽層上所產生的第二氮化矽層而無需將第二氮化矽層從第一氮化矽層完全去除；以及使用金屬替換第一氮化矽層和第二氮化矽層。
根據一個或多個實施例，半導體裝置包含：基底；至少一個記憶體單元串，其在向上方向上從基底突起和延伸；第一字線，其連接到記憶體單元串的第一記憶體單元；以及第二字線，其連接到記憶體單元串的第二記憶體單元，其中第一字線和第二字線中的至少一個包含朝向溝道延伸的第一導電層以及提供於第一導電層上的第二導電層，並且其中第二導電層包含在水平方向上從第一導電層突起的第一突起。
第二導電層可更包含在向下方向上從第一突起的端部突起的第二突起。
根據一個或多個實施例，供用於處理用於在側壁上選擇性形成層的基底的方法包含在基底的水平表面和側壁表面上方沉積共形層。所沉積的層經電漿處理以使水平表面上的部分變薄，保留易受通過等向性蝕刻來從水平表面完全去除和從側壁表面不完全去除影響的層。
方法可包含實施等向性蝕刻以從側壁上的所沉積的層保留側壁間隔物結構。電漿處理可採用高密度、非等向性電漿。
根據一個或多個實施例，供用於處理用於在水平表面上選擇性形成層的基底的方法包含在基底的水平表面和側壁表面上方沉積共形層。所沉積的層經電漿處理以使上部表面上的部分緻密化，保留易受通過等向性蝕刻來從側壁表面完全去除和從水平表面不完全去除影響的層。
方法可包含實施等向性蝕刻以保留水平表面上的所沉積的層的選擇性水平部分。電漿處理可採用低密度、非等向性電漿。
在下文中，將通過參考圖式解釋本發明的實施例來詳細描述本發明。
然而，本發明可以通過多種不同形式實施並且不應被解釋為限於本文中所闡述的實施例；相反地，提供這些實施例使得本發明將是透徹且完整的並且將本發明的概念完全地傳達給本領域的普通技術人員。
本文中所使用的術語出於描述具體實施例的目的且並不旨在限制本發明。如本文中所使用，除非上下文另外明確指示，否則單數形式「一（a/an）」和「所述」也希望包含複數形式。應進一步理解，當用於本發明時，術語「包括（comprise/comprising）」指定陳述特徵、整數、步驟、操作、元件及/或元件的存在，但不排除存在或添加一個或多個其它特徵、整數、步驟、操作、元件、元件及/或其群組。如本文中所使用，術語「及/或」包含相關聯的所列專案中的一個或多個的任何和所有組合。例如「中的至少一個」等表述當在元件列表之前時修飾元件的整個列表而不是修飾列表的個別元件。
應理解，儘管本文中可以使用術語第一、第二、第三等來描述各種元件、元件、區域、層及/或區段，但是這些元件、元件、區域、層及/或區段不應受到這些術語的限制。這些術語僅用於區分一個元件、元件、區域、層或區段與另一元件、元件、區域、層或區段。因此，在不脫離本發明的教示內容的情況下，下文所論述的第一元件、元件、區域、層或區段可以稱為第二元件、元件、區域、層或區段。
在本發明中，術語「氣體」可包含蒸發的固體及/或液體，且可被配置成單種氣體或氣體的混合物。在本文中，通過噴頭提供到反應室中的處理氣體可包含前驅物氣體和添加氣體。前驅物氣體及添加氣體一般可作為混合氣體或分離氣體提供到反應空間中。前驅物氣體可連同如惰性氣體的運載氣體一起提供。添加氣體可包含反應氣體和稀釋氣體，例如惰性氣體。反應氣體和稀釋氣體可作為混合氣體或分離氣體提供到反應空間。前驅物可包含兩種或多於兩種前驅物，且反應氣體可包含兩種或多於兩種反應氣體。前驅物為在基底上化學吸附的氣體，其配置介電層的矩陣的主要結構，且一般含有類金屬或金屬元素，且用於沉積的反應氣體是當激發氣體以將原子層或單層固定在基底上時與在基底上化學吸附的前驅物反應的氣體。術語「化學吸附」是指化學飽和吸附。除處理氣體外的氣體，即不通過噴頭提供的氣體，可用於密封反應空間，且包含如惰性氣體的密封氣體。在一些實施例中，術語「膜」是指在垂直於厚度方向的方向上連續延伸的層，無針孔覆蓋整個目標或相關表面；或僅僅覆蓋目標或相關表面的層。在一些實施例中，術語「層」是指在表面上所產生的且具有一定厚度的結構，用作膜的同義詞，或是指非膜結構。膜或層可包含具有某些特徵的非連續單膜或單層或多膜或多層。鄰近膜或鄰近層的邊界可清晰或不清晰，且可基於物理、化學及/或其它特徵、產生製程或序列及/或鄰近膜或鄰近層的功能或目的來設定。
在本發明中，表述「相同材料」應解釋為主要成分相同。舉例來說，當第一層和第二層皆為氮化矽層且皆由相同材料製成時，第一層可由選自Si2 N、SiN、Si3 N4 以及Si2 N3 所組成的群組中的一種製成，並且第二層也可由選自以上群組中的一種製成，但可具有與第一層的結構不同的結構。
另外，在本發明中，由於可工作範圍可基於常規工作確定，因此變數的任何兩個數位可以構成變數的可工作範圍，並且所指示的任何範圍可包含或不包含端點。另外，所指示的變數的任何值（與它們是否用「約」指示無關）可指精確值或近似值且包含等效物，並且在一些實施例中可指平均值、中值、代表值、大部分值等。
在未指定條件及/或結構的本發明中，鑒於本發明，本領域的普通技術人員可按照實驗容易地提供這類條件及/或結構。在所有的所揭示的實施例中，出於既定目的，實施例中所使用的任何元素可用與其同等的任何元素替換，包含本文中明確地、必須地或固有地揭示的那些元素。另外，本發明可同樣應用於裝置和方法。
本文中參考本發明的理想化實施例（和中間結構）的示意說明描述本發明的實施例。因而，預期說明的形狀因為例如製造技術及/或公差而有所變化。因而，本發明的實施例不應理解為限於本文中說明的區域的特定形狀，而是包含例如因製造引起的形狀偏差。
圖1是根據本發明的實施例的基底處理方法的流程圖。
參考圖1，各自包含絕緣層和犧牲層的多個堆疊結構堆疊於彼此上（S110）。舉例來說，絕緣層可以是氧化矽（SiO）層，並且犧牲層可以是氮化矽（SiN）層。然而，本發明不限於此，且絕緣層和犧牲層可由具有不同蝕刻選擇性比率的任意材料製成。
隨後，通過蝕刻各自包含絕緣層和犧牲層的堆疊結構的端部來產生階梯結構（S120）。階梯結構可包含多個台階，且例如每一台階可包含一個絕緣層和一個犧牲層。階梯結構可使用例如反應性離子蝕刻和抗黏化（resist sliming）來產生。
此後，在階梯結構的側表面（例如在階梯結構的上部表面與下部表面之間提供以連接上部表面和下部表面的傾斜表面）上產生分離層（S130）。可產生分離層以覆蓋階梯結構的側表面的至少部分且暴露階梯結構的上部（和下部）表面的至少部分。分離層可使用原子層沉積（atomic layer deposition；ALD）製程且更具體地說使用電漿增強原子層沉積（plasma-enhanced atomic layer deposition；PEALD）製程來產生。
產生以覆蓋階梯結構的側表面的分離層可將一個台階與另一台階分離。產生以暴露階梯結構的上部表面和下部表面的分離層可將墊層與鄰近台階（即在水平方向上鄰近於墊層的台階）分離。分離層的上述功能將在下文詳細描述。
隨後，使用導電字線結構替換犧牲層。在所圖示的製程中，去除犧牲層，且在去除犧牲層的空間中產生導電字線結構（S140）。導電字線結構可包含鎢或選自如銅和多晶矽的各種導電材料的材料或組合。將在下文詳細描述用於產生導電字線結構的實例實施例。
通過進行上文所描述的操作，可在導電字線結構之間提供分離層。分離層將導電字線結構彼此電分離。因此，當產生導電字線結構時，其間的電連接可通過分離層來防止。
圖2到圖10是用於描述根據本發明的其它實施例的基底處理方法的橫截面圖。根據當前實施例的基底處理方法可為根據先前實施例的基底處理方法的修改實例。其間的重複描述將不在本文中提供。
參考圖2，多個堆疊結構包含絕緣層210a、絕緣層210b、絕緣層210c以及絕緣層210d（在下文中統稱為「210」）和犧牲層220a、犧牲層220b、犧牲層220c以及犧牲層220d（在下文中統稱為「220」）。每一堆疊結構包含一對絕緣層（絕緣層210a、絕緣層210b、絕緣層210c或絕緣層210d）和犧牲層（犧牲層220a、犧牲層220b、犧牲層220c或犧牲層220d）。絕緣層210和犧牲層220在基底200上堆疊於彼此上。儘管圖2中未繪示，但溝道孔可通過蝕刻來自堆疊結構的一些區域的絕緣層210和犧牲層220來產生，且記憶體單元串（參看圖11的MCS）的元件的至少一部分可產生於溝道孔中。記憶體單元串可包含如溝道、閘極導電層以及閘極絕緣層的元件。
用於產生記憶體單元串的元件的製程可通過直接地產生溝道、閘極導電層以及閘極絕緣層的至少一部分來進行，或通過在溝道孔中產生犧牲層以允許溝道、閘極導電層以及閘極絕緣層在後續製程中產生來進行，或通過兩者來進行。
隨後，如圖3中所繪示，通過蝕刻堆疊結構來產生階梯結構。如上文所描述，階梯結構可包含多個台階，且每一台階可具有上部表面（或第一水平表面）、下部表面（或第二水平表面）以及連接上部表面和下部表面的側表面（或垂直表面）。舉例來說，階梯結構可包含一個或多個台階ST，且一個台階ST可具有犧牲層220b上的上部表面U、犧牲層220a上的下部表面L以及連接上部表面U和下部表面L的側表面S。
此後，在階梯結構的側表面上產生分離層。為這個目的，如圖4中所繪示，最初在階梯結構上產生第一層300。儘管第一層300在圖4中繪示為單層，但第一層300也可包含多層。第一層300可由例如與絕緣層210的材料相同的材料製成。另外，第一層300可由例如與犧牲層220的材料不同的材料製成。在另一實施例中，第一層300可由與絕緣層210和犧牲層220的材料不同的材料製成。
第一層300可使用相對於先前實施例的上述PEALD製程來產生。在實例實施例中，針對第一層300，PEALD製程可通過維持較高電漿密度條件來進行。舉例來說，第一層300的ALD製程可通過應用較高電漿功率來進行。這個條件（例如較高電漿密度或較高電漿功率）可由於離子而引起層斷裂。因此，除第一層300的側表面外，第一層300的上部表面可由於應用電漿而變薄，並且第一層300可在後續等向性蝕刻製程期間選擇性去除。因此，均厚沉積（blanket deposition）和電漿處理可選擇性顯現所沉積的第一層300的水平（上部/下部）部分比所沉積的第一層的垂直（側）部分更易受後續蝕刻影響，以使得間隔物可通過後續等向性蝕刻（參看圖5和文本）而非定向蝕刻來形成。
可在ALD製程期間及/或電漿後處理操作中應用電漿。也就是說，可在產生第一層300的操作期間、之後或在所述操作期間和之後應用電漿。
隨後，參考圖5，在第一層300上進行等向性蝕刻製程（參看圖4）。如上文所描述，第一層300的上部表面可由於在一定條件下應用電漿而變薄，並且由此，即使進行等向性蝕刻製程，也可留存階梯結構的側表面上所產生的第一層300。因此，在第一層300的等向性蝕刻製程期間（參看圖4），可去除階梯結構的上部表面和下部表面上的第一層300的部分，且可留存階梯結構的側表面上的第一層300的部分。
分離層310可定義為第一層300的剩餘部分。可產生每一分離層310以覆蓋一個犧牲層220的側表面和另一犧牲層220的部分的上部表面。在實施例中，分離層310可由於等向性蝕刻製程而具有間隔物形狀。因此，隨後待產生的墊層（參看圖7的330）可具有對應於分離層310的間隔物形狀的輪廓。如上文所描述，即使採用等向性蝕刻，與高能量和損壞常規定向（非等向性）間隔物蝕刻相反，也可如上文所描述實現分離層310的間隔物形狀。
其後，在犧牲層220上產生墊層（應注意，墊層包含於犧牲層220中且也可稱為本發明中的犧牲層220）。墊層可在產生導電字線結構之前產生。為這個目的，如圖6中所繪示，在犧牲層220和分離層310上產生第二層320。儘管第二層320在圖6中繪示為單層，但第二層320也可產生為多層。第二層320可由例如與犧牲層220的材料相同的材料製成。另外，第二層320可由例如與絕緣層210的材料不同的材料製成。
第二層320可使用相對於先前實施例的上述PEALD製程來產生。在實例實施例中，針對第二層320，PEALD製程可通過維持較低電漿密度條件來進行。舉例來說，第二層320的ALD製程可通過應用較低電漿功率來進行。這個條件（例如較低電漿密度或較低電漿功率）可由於離子而引起層緻密化。因此，第二層320的上部表面或水平部分相對於垂直部分可由於應用電漿而緻密化，且第二層320可在後續等向性蝕刻製程期間選擇性去除。因此，沉積可保留與水平表面上的部分相比更易受蝕刻影響的垂直表面上的第二層320的部分，所述水平表面上的部分相對較不易受後續蝕刻影響。
可在ALD製程期間及/或電漿後處理操作中應用電漿。也就是說，可在產生第二層320的操作期間、之後或在所述操作期間和之後應用電漿。
在實例實施例中，電漿可使用如氬的惰性氣體及/或具有犧牲層220的成分的氣體（例如當第二層320為SiN層時的情況下的氮）來應用。使用應用電漿的緻密化可通過應用定向電漿來進行。歸因於電漿離子方向性，可相對於垂直側壁上的第二層320的部分使在階梯結構的水平上部表面U和水平下部表面L上所產生的第二層320的部分緻密化。因此，階梯結構上的第二層320可在後續等向性蝕刻製程期間選擇性蝕刻。
隨後，參考圖7，在第二層320上進行等向性蝕刻製程（參看圖6）。如上文所描述，第二層320的上部表面可由於在一定條件下應用電漿而緻密化，並且由此，即使進行等向性蝕刻製程，也可留存階梯結構的上部表面上所產生的第二層320。因此，在第二層320的等向性蝕刻製程期間，可留存階梯結構的上部表面和下部表面上的第二層320的部分，且可去除階梯結構的側表面上的第二層320的部分。
應用電漿被描述為上述描述中的實例，但應注意本發明不限於此。第一層和第二層可通過應用選擇性類型的能量來選擇性地緻密化及/或變薄。舉例來說，第一層的上部（水平）表面和下部（水平）表面上的第一層的部分可通過在第一能量應用製程期間供應等於或高於預設閾值的能量來變薄。作為另一實例，第二層的（水平）上部表面和（水平）下部表面上的第二層的部分可通過在第二能量應用製程期間供應等於或低於預設閾值的能量來緻密化。如圖6和圖7中所繪示，面朝上的表面上的水平部分相對於側壁上的垂直部分的緻密化可顯現更易受使用等向性蝕刻來選擇性蝕刻垂直部分影響的所沉積層。相反，如圖4和圖5中所繪示，面朝上的表面上的水平部分相對於側壁上的垂直部分變薄可顯現更易受使用等向性蝕刻來選擇性蝕刻水平部分影響的所沉積層。
如上文所描述，為產生分離層310（即為產生階梯結構的側表面上剩餘的層），可在產生第一層300的操作期間應用高密度的電漿，並且為產生墊層330（即為產生階梯結構的上部表面/下部表面上剩餘的層），可在產生第二層320的操作期間應用低密度的電漿。因此，在產生第一層300的操作期間所供應的電漿的密度可高於在產生第二層320的操作期間所供應的電漿的密度。
在產生分離層310和墊層330之後，在階梯結構上產生層間絕緣層250。如圖8中所繪示，在等向性蝕刻製程之後在階梯結構上產生層間絕緣層250。層間絕緣層250可由與位於階梯結構的犧牲層220之間的絕緣層210的材料相同的材料製成。舉例來說，階梯結構的犧牲層220可以是SiN層，階梯結構的絕緣層210可以是SiO層，並且層間絕緣層250可以是SiO層。
在產生層間絕緣層250的操作期間，可產生連接犧牲層220和分離層310的至少一個孔。或者，可產生連接墊層330和分離層310的至少一個孔。在原則上不應產生孔，但當犧牲層220與分離層310之間的距離（或如果不存在分離層310，那麼犧牲層220與鄰近結構之間的距離）較短時且當用於產生層間絕緣層250的原料氣體不完全地填充其間的較小空間時可產生孔。
孔可連接到犧牲層220和分離層310中的至少一個。具體來說，孔可連接到犧牲層220。歸因於連接到犧牲層220的孔，導電突起可在產生導電字線結構的後續操作期間產生。將在下文參考圖12到14提供這類孔的詳細描述以及可如何避免短路。
返回參考圖8，隨後，連接到至少部分的犧牲層220（包含墊層330）的介層窗260通過圖案化層間絕緣層250的上部表面來產生。在任選實施例中，介層窗260可在導電字線結構通過蝕刻犧牲層220來產生之後產生。
隨後，產生導電字線結構。字線結構可替換犧牲層220和墊層330。最初，參考圖9，去除犧牲層220（參看圖8）和墊層330（參看圖8）。舉例來說，選擇性蝕刻犧牲層220和墊層330以暴露溝道（未繪示）、絕緣層210、層間絕緣層250以及介層窗260。因而，可去除包含犧牲層220（參看圖8）和墊層330（參看圖8）的犧牲字線結構。在任選實施例中，在蝕刻犧牲層220和墊層330的操作期間，也可蝕刻基底200上所產生的墊層330'（參看圖8），並且由此可暴露基底200的部分的上部表面。
參考圖10，導電字線結構WLa、導電字線結構WLb、導電字線結構WLc以及導電字線結構WLd（在下文中統稱為「WL」）產生於暴露空間中。可產生導電字線結構WL以對應於去除犧牲字線結構的空間。也就是說，導電字線結構WL可通過在去除犧牲層220和墊層330的空間中填充導電材料來產生。
如上文所描述產生的導電字線結構WL中的每一個可包含朝向溝道延伸的第一導電層C1和第一導電層C1上所提供的第二導電層C2。換句話說，導電字線結構WL可包含對應於犧牲層220（參看圖8）的第一導電層C1和對應於墊層330（參看圖8）的第二導電層C2。各自包含第一導電層C1以及第一導電層C1上所提供的第二導電層C2的導電字線結構WL稱為過量填充結構，在圖10中可看到所述導電字線結構WL延伸在間隔物形分離層310上方並且可充當用於通路260的延伸著陸墊（landing pad），如下文所描述。
第一導電層C1的側表面的至少一部分可與分離層310接觸。歸因於這類接觸，一個導電字線結構WL的第一導電層C1可與另一導電字線結構WL的第二導電層C2'分離。因此，在填充導電材料的操作期間，可通過分離層310來防止或最小化兩個導電字線結構WL之間的電短路。
第二導電層C2可包含在水平方向上從第一導電層C1突起的第一突起P1。第一突起P1可與分離層310接觸。舉例來說，第一突起P1的下部表面可與分離層310的上部表面接觸。歸因於這類接觸，第二導電層C2的下部表面可具有對應於分離層310的上部表面輪廓的形狀。舉例來說，分離層310可由於等向性蝕刻製程而具有間隔物形狀，並且，在這種情況下，第二導電層C2的下部表面可具有對應於間隔物形狀的輪廓。
在任選實施例中，第二導電層C2可包含向下方向上從第一突起P1的端部突起的第二突起P2。歸因於例如具有間隔物形狀的上文所描述的分離層310，可產生第二突起P2。
根據一些實施例，產生分離層310以防止或最小化導電字線結構WL之間短路的風險。歸因於分離層310，使用如本文中所描述的基底處理方法製造的裝置可具有各種特徵。
舉例來說，導電字線結構WL的第二導電層C2可包含與第一導電層C1重疊的第一區域S1以及與分離層310重疊的第二區域S2。因此，第二導電層C2的長度可由分離層310的寬度來增加，並且可改良與導電字線結構WL接觸的介層窗260與第二導電層C2之間的對準。在這種情況下，介層窗260與第二導電層C2的第一區域S1和第二區域S2兩者接觸。
作為另一實例，一個導電字線結構WL的第一導電層C1'可以與另一導電字線結構WL的第二導電層C2在垂直方向上間隔開分離層310的高度。這對應於因為在產生第二導電層C2之前產生分離層310而出現的結構特徵。另外，一個導電字線結構WL的第一導電層C1可以與另一導電字線結構WL的第二導電層C2'在水平方向上間隔開至少分離層310的寬度。
如上文所描述，通過在導電字線結構之間提供分離層，導電字線結構可彼此電分離且可彼此間隔開足夠的距離。另外，分離層可在在墊層產生製程期間進行的第二層等向性蝕刻製程期間充當蝕刻罩幕，並且由此用於產生墊層的第二層等向性蝕刻製程可在不由於等向性蝕刻而損壞犧牲層的情況下充分進行。
圖11是根據本發明的實施例的半導體裝置的電路圖。半導體裝置可使用根據先前實施例的基底處理方法來產生。其間的重複描述將不在本文中提供。
參考圖11，半導體裝置（例如半導體記憶體裝置）可包含基底200、記憶體單元串MCS、第一字線WL1以及第二字線WL2。
記憶體單元串MCS可在向上方向上從基底200突起和延伸。記憶體單元串MCS中的每一個可包含多個記憶體單元。儘管圖11中僅繪示四個記憶體單元，但必要時，一個記憶體單元串MCS中可包含更小或更大數目的記憶體單元。
第一字線WL1可連接到第一記憶體單元MC1。舉例來說，可產生第一字線WL1以朝向第一記憶體單元MC1的溝道延伸。同樣地，第二字線WL2可連接到第二記憶體單元MC2，並且可產生以朝向第二記憶體單元MC2的溝道延伸。
第一字線WL1和第二字線WL2中的至少一個可包含通過進行相對於圖2到圖10上文所描述的操作來產生的字線結構。因此，第一字線WL1和第二字線WL2中的至少一個可包含朝向溝道延伸的第一導電層C1以及提供於第一導電層C1上的第二導電層C2，且第二導電層C2可包含在水平方向上從第一導電層C1突起的第一突起P1。第二導電層C2可更包含在向下方向上從第一突起P1的端部突起的第二突起P2。
第一突起P1和第二突起P2的上文所描述的形狀由產生分離層310造成。也就是說，墊層330可沿具有間隔物形狀的分離層310的上部表面產生，且可產生第二導電層C2以對應於墊層330，由此產生第一突起P1和第二突起P2。
與字線相關的結構特徵相對於圖11在上文描述，但應注意，本發明不限於此。除非特徵彼此相抵觸，否則根據本發明的實施例的圖11的半導體裝置可包含上文所描述的方法的一些或所有特徵。
圖12到圖14是用於描述根據本發明的其它實施例的基底處理方法的橫截面圖。根據當前實施例的基底處理方法可為根據先前實施例的基底處理方法的修改實例。其間的重複描述將不在本文中提供。
參考圖12，在包含分離層310和墊層330的階梯結構上產生層間絕緣層250，且隨後通過圖案化層間絕緣層250來產生介層窗260。如上文所描述，在產生層間絕緣層250的操作期間，用於產生層間絕緣層250的原料氣體可不完全地填充犧牲層220與分離層310之間的空間或墊層330與分離層310之間的空間。在這種情況下，可產生連接到犧牲層220的孔H1或連接到墊層330的孔H2。
參考圖13，去除犧牲層220和墊層330。因而，暴露絕緣層210、層間絕緣層250以及介層窗260。同時，連接到犧牲層220的孔H1或連接到墊層330的孔H2可暴露鄰近犧牲字線結構的部分。
根據本發明的一些實施例，在產生層間絕緣層250之前，產生用於將鄰近字線結構彼此分離的分離層310。因此，即使在產生層間絕緣層250的操作期間產生孔H1且暴露鄰近字線結構的部分，也僅暴露分離層310。
隨後，如圖14所繪示，通過在暴露空間中填充導電材料來產生導電字線結構。在一般字線結構中，因為不存在分離層310，所以當在產生層間絕緣層250的操作期間產生孔H1或孔H2時，鄰近導電字線結構可電連接到彼此。然而，根據本發明的一些實施例，鄰近導電字線結構之間的電短路的風險可通過採用分離層310來防止或最小化。
本發明有關基底處理方法和使用基底處理方法製造的裝置，且裝置可為半導體裝置，並且更具體來說，可為垂直NAND（vertical NAND；VNAND）快閃記憶體裝置。VNAND快閃記憶體裝置包含垂直閘極堆疊。通過交替地堆疊SiO層/SiN層來產生閘極堆疊，且隨後產生穿過閘極堆疊的垂直溝道。隨後，從SiO/SiN堆疊蝕刻SiN層以產生字線。也就是說，連接到接觸塞的SiN層使用例如鎢層的導電層替換，並且由此產生具有階梯結構的閘極堆疊。
眾所周知，如鎢層的導電層在如接觸孔產生操作的後續操作中收縮。收縮的原因中的一個為導電層在產生熱的乾式蝕刻操作中結晶。金屬字線的收縮可引起字線的截斷。
圖15是繪示在例如用於產生接觸孔的乾式蝕刻操作期間字線截斷的橫截面圖，其中字線具有相同厚度（即t1 = t2 = t3）。當從基底的下部表面接收由加熱器產生的熱能時，歸因於加熱的結晶變為與堆疊的高度成比例串聯（因為在較大高度的堆疊處需要較高熱能）。
為最小化歸因於加熱的結晶的風險，鎢可在鎢填充過程中過量填充，並且由此在鎢填充過程期間可補充鎢收縮。然而，字線可能在鎢過量填充製程期間彼此連接，並且由此可造成VNAND裝置的功能失常。
在另一方面中，因為下部鎢層從加熱器接收更多熱能且由此更加結晶，為防止字線的截斷，底部層的厚度t3可大於中間層的厚度t2，並且中間層的厚度t2可大於上部層的厚度t1。因此，可通過在字線產生操作（即鎢過量填充製程）中向下部層證明大量鎢來防止結晶。
然而，當如上文所描述產生字線時，電阻偏差出現在字線之間，且因為字線之間的絕緣層（例如氧化層）具有相同厚度，所以字線短路。當產生絕緣層以具有不同厚度時，可增加裝置高度和製程複雜度。
本發明的一個實施例採用反向拓撲選擇性（reverse topology selective；RTS）SiO層作為金屬字線之間的阻擋層。在本文中，「RTS」具有與「拓撲選擇性（topology selective；TS）」的概念相反的概念，且意指所需結構通過調節應用於階梯結構上所產生的層的方向能量的能量應用參數來產生，以選擇性地使層緻密化/變薄。舉例來說，「TS-SiO」層是指通過使階梯結構的上部表面和下部表面上的層緻密化（或通過使階梯結構的側表面上的層變薄）來產生以去除在階梯結構的側表面上的層且保留在階梯結構的上部表面和下部表面上的層的SiO結構。相反，「RTS-SiO」層是指通過使階梯結構的上部表面和下部表面上的層變薄（或通過使階梯結構的側表面上的層緻密化）來產生以保留在階梯結構的側表面上的層且去除在階梯結構的上部表面和下部表面上的層的SiO結構。
RTS-SiO層在鎢字線之間產生。選擇性蝕刻SiO/SiN閘極堆疊的階梯結構上所產生的RTS-SiO層以去除在階梯結構的上部表面上的RTS-SiO層且保留在階梯結構的側壁上的RTS-SiO層。使用PEALD、環狀化學氣相沉積（chemical vapor deposition；CVD）、依序電漿增強式化學氣相沉積（plasma enhanced chemical vapor deposition；PECVD）以及脈衝PECVD中的至少一種來沉積RTS-SiO層。或者，RTS-SiO層可以是碳氧化矽（silicon oxycarbide；SiOC）層。
根據本發明的方法產生的上文所描述的RTS-SiO層可如下文所描述概述。應注意，以下描述中的操作次序僅對應於實例並且可改變。
（a）沉積RTS-SiO層：通過交替地堆疊SiO層和SiN層來產生閘極堆疊。其後，產生階梯圖案，且SiO層（例如RTS-SiO層）沉積於階梯圖案的上部表面和側壁上。在任選實施例中，下部SiN層的厚度可大於上部SiN層的厚度。也就是說，假定上部SiN層的厚度為t1，中間SiN層的厚度為t2，並且下部SiN層的厚度為t3，可滿足t1 ＜ t2 ＜ t3。
（b）蝕刻RTS-SiO層：蝕刻和去除SiN層的上部表面上所產生的RTS-SiO層。也就是說，進行蝕刻操作，其方式為使得去除階梯圖案的上部表面上所產生的SiO層（例如RTS-SiO層）且很少地蝕刻但留存階梯圖案的側壁上所產生的SiO層。側壁上剩餘的SiO層將提供於字線之間以防止或最小化字線之間的短路的風險。
（c）使用金屬填充字線：使用金屬替換SiN層。舉例來說，鎢過量填充製程可用於補償收縮。假定上部字線的厚度為t1，中間字線的厚度為t2，並且下部字線的厚度為t3，可滿足t1 ＜ t2 ＜ t3。
（d）填充接觸孔：將正矽酸四乙氧酯（Tetraethoxy orthosilicate；TEOS）填充於階梯圖案上。隨後，產生接觸孔，並且通過使用金屬填充接觸孔來產生介層窗。
以上描述中所概述的操作現將參考圖16到圖19詳細描述。圖16到圖19是用於描述根據本發明的其它實施例的基底處理方法的橫截面圖。根據當前實施例的基底處理方法可為根據先前實施例的基底處理方法的修改實例。其間的重複描述將不在本文中提供。
1）操作1（參看圖16）：沉積RTS-SiO層。最初，產生SiO/SiN閘極堆疊，其方式為使得下部SiN層的厚度大於上部SiN層的厚度。舉例來說，產生圖16中所繪示的結構。在本文中，SiN層的厚度可滿足t1 ＜ t2 ＜ t3以防止由於在對應於SiN層所產生的字線中的下部字線的結晶而截斷。
隨後，產生RTS-SiO層。確切地說，RTS-SiO層沉積於暴露SiN層的端部的多層SiO/SiN閘極堆疊的階梯結構上。RTS-SiO層可使用PEALD、依序PECVD、脈衝CVD和其它等效方法中的至少一種來沉積。如O2 、O3 、N2 O或NO2 的含氧氣體可用作SiO製程的反應物。任選地，可沉積含SiO層，例如SiOC層。
2）操作2（參看圖17）：蝕刻RTS-SiO層。蝕刻在SiN層的暴露端部上所產生的RTS-SiO層。在這個操作中，去離子水（deionized water；DIW）:氫氟酸（hydrofluoric acid；HF）=100:1的稀釋氫氟酸（diluted hydrofluoric acid；DHF）用作蝕刻劑以蝕刻SiN層的上部表面上所產生的RTS-SiO2 層，且可很少地蝕刻或不蝕刻階梯結構的側表面（即SiN層的側表面）上所產生的RTS-SiO2 層。
3）操作3（參看圖18）：使用金屬填充字線。閘極堆疊的SiN層使用如磷酸（H3 PO4 ）的蝕刻劑來蝕刻，且金屬字線通過使用鎢填充蝕刻空間來產生。如上文所描述，鎢可在字線中過量填充以補充鎢收縮。當下部SiN層具有較大厚度時，下部鎢層的厚度可大於上部鎢層的厚度。在這個操作中，在操作2之後剩餘的RTS-SiO層可防止鎢字線彼此連接。也就是說，RTS-SiO層充當鎢字線之間的阻擋層，並且隨後留存在階梯結構的側壁上。
4）操作4（參看圖19）：使用金屬填充接觸孔。產生介電層以覆蓋裝置結構。介電層可使用正矽酸四乙氧酯（TEOS）由SiO2 製成。產生多個接觸孔且使用如鎢的金屬填充所述接觸孔以產生金屬接觸件，並且金屬接觸件單獨地連接到使用鎢填充的字線的端部。
選擇性蝕刻RTS-SiO層的機制可基於離子轟擊效果來解釋。一般來說，電漿製程中的離子轟擊與薄膜的緻密化緊密相關。因此，產生在垂直於基團前進方向的表面上的薄膜與產生在平行於基團前進方向的表面上的薄膜相比具有較強化學抗性。
然而，當電漿功率或頻率超過一定閾值時，離子轟擊破壞膜結合結構且減弱膜的化學抗性。在這種情況下，產生在垂直於基團前進方向的表面上的薄膜與產生在平行於基團前進方向的表面上的薄膜相比具有較弱化學抗性。因此，上文所描述的根據本發明的選擇性蝕刻薄膜的操作可通過控制電漿條件（例如電漿功率、電漿頻率、電漿工作時間或基團類型）來進行。
圖20是半導體裝置（未必是現有技術）的橫截面圖，所述半導體裝置使用與上文所描述的方法的製程類似的製程來製造，不同之處在於沒有產生提供於字線之間以防止字線之間的連接的分離層並且介層窗在產生導電字線結構之後產生。其間的重複描述將不在本文中提供。
參考圖20，半導體裝置可在不產生與SiN層的側表面接觸的分離層的情況下製造。也就是說，產生SiO/SiN堆疊結構，並且產生穿過堆疊結構的垂直溝道。隨後，堆疊結構蝕刻為階梯結構，並且SiN層基於PEALD沉積於階梯結構上。此後，執行選擇性側蝕刻以去除沉積於階梯結構的側表面上的SiN層且保留沉積於階梯結構的上部表面上的SiN層。
隨後，在階梯結構上產生TEOS層，且字線通過去除堆疊SiN層和剩餘的SiN層且隨後填充鎢來產生。鎢填充於階梯結構的暴露部分以及去除堆疊SiN層的空間中。這個字線結構可稱為過量填充結構。
其後，產生穿過TEOS層且連接到階梯結構上所產生的鎢層（即過量填充鎢層）的接觸孔，且金屬層填充其中以將字線連接到位線。
過量填充鎢層可解決因乾式蝕刻選擇性而導致的裝置不穩定性問題。確切地說，為產生待連接到上部位線的金屬填充通路，產生待使用乾式蝕刻製程使用金屬填充的接觸孔。在乾式蝕刻製程中，因為上部階梯層和下部階梯層具有不同乾式蝕刻選擇性比率（即從TEOS層的上部表面到每一階梯層的暴露上部表面產生接觸孔所採用的時間不同），所以接觸孔穿過上部SiN層以將上部SiN層連接到下部SiN層。因此，鎢層可彼此連接。過量填充鎢層在本發明的至少一些實施例中稱為墊層以強調其功能而不限制材料。
然而，當過量填充鎢層之間的距離如圖21中所繪示較短時，TEOS的原料氣體可能不完全地填充於其間間隙中。歸因於這類不完全填充，鎢層可隨後彼此連接而不彼此分離。也就是說，當未充分產生TEOS層時，所述鎢層的原料氣體（例如六氟化鎢（WF6 ））可穿透到狹窄的空間中，並且由此鎢層可如圖21中所繪示彼此連接。
另外，如圖22中所繪示，當在產生TEOS層之前選擇性蝕刻TS-SiN層時，可能不完全去除階梯結構的側表面上所產生的TS-SiN層，並且由此鎢層可在後續製程中彼此連接。在這種情況下，裝置的電特性可劣化且由此裝置可功能失常。
本發明的至少一些實施例可提供某些益處。舉例來說，裝置穩定性可通過產生分離層以防止上部鎢層（即上部字線）與下部鎢層（即下部字線）之間的接觸來實現。另外，高品質分離層可使用簡單製程通過基於PEALD沉積和選擇性蝕刻RTS-SiO層來產生。
圖23到圖30是用於描述根據本發明的其它實施例的基底處理方法的橫截面圖。根據當前實施例的基底處理方法可為根據先前實施例的基底處理方法的修改實例。其間的重複描述將不在本文中提供。
根據本發明，SiO2 層基於PEALD沉積於具有階梯形狀的SiO/SiN閘極堆疊上，且隨後進行選擇性階梯頂部蝕刻以保留在階梯結構的側表面上的SiO2 層且去除在階梯結構的上部表面上的SiO2 層。這類選擇性蝕刻可通過調節電漿應用參數或使用光刻製程而無需變薄/緻密化製程來實現。
隨後，SiN層基於PEALD沉積於階梯結構上。其後，進行選擇性階梯側蝕刻以保留在階梯結構的上部表面上的SiN層且去除在階梯結構的側表面上的SiN層（產生保護層）。隨後，充當層間絕緣層的厚絕緣層（例如TEOS層）沉積於閘極堆疊上，且去除SiN層。在去除SiN層之後，去除空間使用導電材料填充以產生字線。另外，產生通過暴露於字線的TEOS層的通路接觸孔。隨後，通路接觸孔使用例如金屬的導電材料填充以將字線連接到位線。
上文所描述的基底處理方法可如下文所描述概述。應注意，以下描述中的操作次序僅對應於實例並且可改變。
操作1（參看圖23）：在這個操作中，產生SiO/SiN閘極堆疊層，且隨後蝕刻其以形成階梯結構。SiO/SiN堆疊層可通過基於CVD、PECVD、ALD或PEALD交替地堆疊SiO/SiN層來產生。
操作2（參看圖24）：在這個操作中，SiO層基於PEALD沉積於SiO/SiN閘極堆疊層上。在這個操作中，沉積通過維持較高電漿密度條件來進行。舉例來說，可應用較高電漿功率。因此，選擇性蝕刻可在後續操作（操作3，參看圖25）中在階梯結構上進行。
操作3（參看圖25）：在這個操作中，選擇性蝕刻在操作2中所沉積的SiO層。針對選擇性蝕刻，使用H3 PO4 執行濕式蝕刻以蝕刻沉積於階梯結構的上部表面上的SiO層且保留沉積於階梯結構的側表面上的SiO層。因為在操作2的沉積製程中保持較高電漿密度條件，因離子而導致的薄膜的斷裂比因離子轟擊效果而導致的薄膜的緻密化更顯著，並且由此階梯結構的上部表面的SiO層比階梯結構的側表面的SiO層更快蝕刻。在這個操作中在階梯結構的側表面上所產生的SiO層相較於操作4和操作5的「TS-SiN」層稱為「RTS-SiO層」。
操作4（參看圖26）：在這個操作中，SiN層基於PEALD沉積於選擇性蝕刻SiO層上（即沉積於階梯圖案的側表面上剩餘的SiO層上）。在這個操作中，沉積通過維持較低電漿密度條件來進行。舉例來說，可應用較低電漿功率。因此，SiN層可在後續操作（操作5）中在階梯結構上選擇性蝕刻。
操作5（參看圖27）：在這個操作中，選擇性蝕刻先前操作中所沉積的SiN層。在這個操作中，針對選擇性蝕刻，濕式蝕刻使用氫氟酸（HF）:去離子水（DIW）=1:100的稀釋氫氟酸（DHF）來進行以蝕刻沉積於階梯結構的側表面上的SiN層且保留沉積於階梯結構的上部表面上的SiN層（即充當犧牲層220的SiN層上所產生的SiN層）。階梯結構上剩餘的SiN層充當用於防止待產生於後續操作中的通路接觸孔穿過階梯結構中的閘極堆疊的SiN層的保護層。另外，剩餘的SiN層充當用於將通路接觸孔連接到字線（即待使用金屬替換的閘極堆疊SiN層）的接觸焊墊。在操作4的沉積製程中，因為保持較低電漿密度條件，所以因離子轟擊效果而導致的薄膜的緻密化比因離子而導致的薄膜的斷裂更顯著。因此，階梯結構的側表面的SiN層比階梯結構的上部表面的SiN層更快蝕刻。在這個操作中在階梯結構的上部表面上所產生的SiN層稱為「TS-SiN」層。在使用選擇性蝕刻來產生TS-SiN層之後，絕緣材料層沉積於階梯結構上。絕緣材料層可以是TEOS層且可充當後續操作中的用於產生通路接觸孔的模塑層。
操作6（參看圖28）：產生通過產生於操作5中的TEOS層連接到TS-SiN層的通路接觸孔。通路接觸孔使用乾式蝕刻來產生。在產生通路接觸孔之後，介層窗通過使用例如鋁金屬、鎢或等效導電材料的導電材料填充通路接觸孔來產生。
操作7（參看圖29）：在這個操作中，閘極堆疊的SiN層和產生於操作5中的TS-SiN層基於濕式蝕刻去除。濕式蝕刻可使用H3 PO4 進行。
操作8（參看圖30）：在這個操作中，導電材料填充於在操作7中去除SiN層的空間中。在這個實施例中，鎢使用CVD填充。
圖30繪示通過使用金屬替換充當犧牲層220的SiN層和充當墊層的SiN層來產生的字線以及位於字線之間的RTS-SiO2 層。如圖30中所繪示，金屬字線可通過RTS-SiO2 層彼此完全分離，並且由此可防止金屬字線之間的接觸。
圖式中的元件的形狀僅對應於實例供用於清晰理解本發明。應注意，所圖示的形狀可進行各種改變。在圖式中，類似的圖式標號表示類似元件。
儘管已參考圖式描述一個或多個實施例，但本領域的普通技術人員應瞭解，在不脫離由以下申請專利範圍定義的本發明的精神和範圍的情況下可以在本文中對形式和細節進行各種改變。
200‧‧‧基底
210、210a、210b、210c、210d‧‧‧絕緣層
220、220a、220b、220c、220d‧‧‧犧牲層
250‧‧‧層間絕緣層
260‧‧‧介層窗
300‧‧‧第一層
310‧‧‧分離層
320‧‧‧第二層
330、330'‧‧‧墊層
C1、C1'‧‧‧第一導電層
C2、C2'‧‧‧第二導電層
H1、H2‧‧‧孔
L‧‧‧下部表面
MC1‧‧‧第一記憶體單元
MC2‧‧‧第二記憶體單元
MCS‧‧‧記憶體單元串
P1‧‧‧第一突起
P2‧‧‧第二突起
S‧‧‧側表面
S1‧‧‧第一區域
S2‧‧‧第二區域
S110、S120、S130、S140‧‧‧步驟
ST‧‧‧台階
t1、t2、t3‧‧‧厚度
U‧‧‧上部表面
W0、W1、W2、W3、W4‧‧‧字線
WL、WLa、WLb、WLc、WLd‧‧‧導電字線結構
WL1‧‧‧第一字線
WL2‧‧‧第二字線
通過結合圖式對實施例進行的以下描述，這些及/或其它方面將變得顯而易見並且更加容易理解。 圖1是根據本發明的實施例的基底處理方法的流程圖。 圖2到圖10是用於描述根據本發明的其它實施例的基底處理方法的橫截面圖。 圖11是根據本發明的實施例的半導體裝置的電路圖。 圖12到圖14是用於描述根據本發明的其它實施例的基底處理方法的橫截面圖。 圖15是繪示在例如乾式蝕刻操作期間截斷字線的橫截面圖，其中字線具有相同厚度。 圖16到圖19是用於描述根據本發明的其它實施例的基底處理方法的橫截面圖。 圖20是半導體裝置的橫截面圖。 圖21和圖22是繪示字線在製程期間連接的橫截面圖。 圖23到圖30是用於描述根據本發明的其它實施例的基底處理方法的橫截面圖。

Claims (21)

  1. 一種基底處理方法，包括： 將各自包括絕緣層以及犧牲層的多個堆疊結構堆疊在彼此上； 通過部分地去除所述堆疊結構來產生階梯結構； 在所述階梯結構的側表面上產生分離層；以及 使用導電字線結構替換所述犧牲層， 其中所述分離層提供在所述導電字線結構之間。
  2. 如申請專利範圍第1項所述的基底處理方法，更包括： 在所述犧牲層上產生墊層；以及 在所述階梯結構上產生層間絕緣層， 其中產生所述導電字線結構包括： 去除所述犧牲層以及所述墊層；以及 在去除所述犧牲層以及所述墊層的空間中填充導電材料。
  3. 如申請專利範圍第2項所述的基底處理方法，其中在填充所述導電材料期間通過所述分離層來防止所述導電字線結構之間的短路。
  4. 如申請專利範圍第1項所述的基底處理方法，其中在產生所述層間絕緣層期間產生連接到所述犧牲層的至少一個孔，以及 其中在替換期間產生填充所述孔的導電突起。
  5. 如申請專利範圍第1項所述的基底處理方法，其中所述導電字線結構中的每一個包括： 第一導電層，朝向溝道延伸；以及 第二導電層，提供於所述第一導電層上，以及 其中所述第一導電層的側表面的至少一部分與所述分離層接觸。
  6. 如申請專利範圍第5項所述的基底處理方法，其中導電字線結構的所述第一導電層與另一導電字線結構的所述第二導電層在垂直方向上彼此間隔開所述分離層的高度。
  7. 如申請專利範圍第5項所述的基底處理方法，其中所述第二導電層包括從所述第一導電層突起的第一突起，以及 其中所述第一突起與所述分離層接觸。
  8. 如申請專利範圍第7項所述的基底處理方法，其中所述分離層具有間隔物形狀，以及 其中所述第二導電層的下部表面具有對應於所述間隔物形狀的輪廓。
  9. 如申請專利範圍第7項所述的基底處理方法，其中所述第二導電層更包括在向下方向上從所述第一突起的端部突起的第二突起。
  10. 如申請專利範圍第7項所述的基底處理方法，其中所述第二導電層包括： 第一區域，與所述第一導電層重疊；以及 第二區域，與所述分離層重疊。
  11. 如申請專利範圍第10項所述的基底處理方法，其中產生與所述導電字線結構接觸的介層窗，以及 其中所述介層窗與所述第二導電層的所述第一區域以及所述第二區域接觸。
  12. 如申請專利範圍第1項所述的基底處理方法，其中產生所述分離層包括： 在所述階梯結構上產生第一層； 通過應用第一能量來使所述第一層選擇性地緻密化，其方式為使得在所述階梯結構的所述側表面上的所述第一層的一部分比在所述階梯結構的上部表面以及下部表面上的所述第一層的一部分更緻密；以及 等向性地蝕刻所述第一層以去除在所述階梯結構的所述上部表面以及所述下部表面上的所述第一層的所述部分以及保留在所述階梯結構的所述側表面上的所述第一層的所述部分。
  13. 如申請專利範圍第2項所述的基底處理方法，其中產生所述墊層包括： 在所述階梯結構上產生第二層； 通過應用第二能量來使所述第二層選擇性地緻密化，其方式為使得在所述階梯結構的上部表面以及下部表面上的所述第二層的一部分比在所述階梯結構的所述側表面上的所述第二層的一部分更緻密；以及 等向性地蝕刻所述第二層以去除在所述階梯結構的所述側表面上的所述第二層的所述部分以及保留在所述階梯結構的所述上部表面以及所述下部表面上的所述第二層的所述部分。
  14. 如申請專利範圍第12項所述的基底處理方法，其中所述第一能量等於或高於預設閾值以及使在所述階梯結構的所述上部表面以及所述下部表面上的所述第一層的所述部分變薄。
  15. 一種包括階梯圖案的基底的基底處理方法，所述階梯圖案通過交替地堆疊第一氧化矽層以及第一氮化矽層來產生，所述基底處理方法包括： 在所述階梯圖案的上部表面以及側壁上產生第二氧化矽層； 去除所述上部表面上所產生的所述第二氧化矽層而未將所述第二氧化矽層從所述側壁完全去除；以及 使用金屬替換所述第一氮化矽層。
  16. 如申請專利範圍第15項所述的包括階梯圖案的基底的基底處理方法，其中所述第一氮化矽層包括下部第一氮化矽層以及比所述下部第一氮化矽層更薄的上部第一氮化矽層。
  17. 如申請專利範圍第15項所述的包括階梯圖案的基底的基底處理方法，其中所述側壁上剩餘的所述第二氧化矽層提供在字線之間以及防止所述字線之間的短路。
  18. 如申請專利範圍第15項所述的包括階梯圖案的基底的基底處理方法，其中所述金屬具有過量填充的結構且充當字線。
  19. 如申請專利範圍第18項所述的包括階梯圖案的基底的基底處理方法，其中為產生所述過量填充的結構，使用所述金屬替換所述第一氮化矽層包括： 在所述第一氮化矽層以及所述側壁上剩餘的所述第二氧化矽層上產生第二氮化矽層； 去除所述第二氧化矽層上所產生的所述第二氮化矽層而無需將所述第二氮化矽層從所述第一氮化矽層完全去除；以及 使用所述金屬替換所述第一氮化矽層以及所述第二氮化矽層。
  20. 一種半導體裝置，包括： 基底； 至少一個記憶體單元串，在向上方向上從所述基底突起以及延伸； 第一字線，連接到所述記憶體單元串的第一記憶體單元；以及 第二字線，連接到所述記憶體單元串的第二記憶體單元， 其中所述第一字線以及所述第二字線中的至少一個包括： 第一導電層，朝向溝道延伸；以及 第二導電層，提供於所述第一導電層上，以及 其中所述第二導電層包括在水平方向上從所述第一導電層突起的第一突起。
  21. 如申請專利範圍第21項所述的半導體裝置，其中所述第二導電層更包括在向下方向上從所述第一突起的端部突起的第二突起。
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