KR20090002633A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 비트라인 스페이서 형성 후 실시되는 층간 절연막 증착공정시 발생되는 전자가 비트라인 스페이서 형성공정시 노출되는 비트라인 콘택 플러그로 유입되어 기판이 손상되는 문제를 해결할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 내부에 콘택홀이 형성된 제1 층간 절연막을 형성하는 단계와, 상기 콘택홀이 매립되도록 상기 제1 층간 절연막 상에 도전층을 형성하는 단계와, 상기 도전층을 식각하여 비트라인 콘택 플러그와 비트라인을 동시에 형성하는 단계와, 상기 비트라인의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서로 노출되는 상기 비트라인 콘택 플러그의 상부를 산화시켜 플라즈마 이온 침투 방지막을 형성하는 단계와, 상기 비트라인을 덮도록 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 메모리 소자, 비트라인, 비트라인 콘택 플러그, 플라즈마 이온 침투 방지막

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 반도체 소자의 제조공정에 있어서 플라즈마(plasma) 증착공정시 반도체 기판의 손상을 방지하기 위한 방법, 더욱 상세하게는 반도체 소자에서 비트라인 형성 후 실시되는 플라즈마 증착공정에 의해 반도체 기판이 손상되는 것을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자 중 휘발성 메모리 소자로 대표되고 있는 DRAM(Dynamic Random Access Memory) 소자는 하나의 트랜지스터와 하나의 캐패시터가 단위 셀을 구성한다. 이러한 단위 셀은 트랜지스터의 게이트와 연결된 워드라인에 의해 선택되고, 트랜지스터의 접합영역(드레인 영역)과 연결된 비트라인을 통해 데이터를 제공받는다.
일반적으로 비트라인과 접합영역은 상하로 서로 다른 층에 형성되는 바, 이러한 비트라인과 접합영역을 상하로 서로 연결시키기 위해서는 소위 랜딩 플러그(landing plug)와 비트라인 콘택 플러그로 불리어지고 있는 콘택 플러그들이 요 구된다.
이중, 비트라인 콘택 플러그는 공정의 단순화를 위해 비트라인과 일체형으로 형성된다.
도 1은 종래기술에 따른 비트라인과 비트라인 콘택 플러그를 설명하기 위하여 도시한 SEM(Scanning Electron Microscope) 사진들로서, (A)는 평면도이고, (B)는 단면도이다.
도 1에 도시된 바와 같이, 비트라인(BL)은 라인 형태(line type)로 형성되어 있고, 비트라인 콘택 플러그(BLCP)는 원형으로 형성되어 있다. 또한, 비트라인(BL)의 선폭은 비트라인 콘택 플러그(BLCP)의 폭보다 작은 크기로 형성되어 있는 것을 알 수 있다.
이와 같이 비트라인 콘택 플러그(BLCP)가 비트라인(BL)에 의해 덮혀지지 않고 노출되는 구조에서는, 비트라인 형성 후 실시되는 플라즈마 증착공정시 발생된 플라즈마 이온들이 비트라인 콘택 플러그(BLCP)로 침투되어 기판을 손상시키는 요인으로 작용하게 된다.
도 2a 내지 도 2e는 종래기술에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도로서, 도 1의 (A)에 도시된 Ⅰ-Ⅰ' 절취선을 따라 도시한 단면도들이다.
먼저, 도 2a에 도시된 바와 같이, 제1 층간 절연막(100) 내에 랜딩 플러그(101)를 형성한다.
이어서, 제1 층간 절연막(100) 상에 랜딩 플러그(101)가 노출되는 제2 층간 절연막(102)을 형성한다.
이어서, 제2 층간 절연막(102)에 의해 형성된 단차를 따라 장벽층(barrier layer, 103)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 장벽층(103)이 형성된 전체 구조 상부를 덮도록 비트라인용 금속층(104)과, 그 보호막으로 하드 마스크(hard mask, 105)를 증착한다.
이어서, 도 2c에 도시된 바와 같이, 하드 마스크(105A), 금속층(104A) 및 장벽층(103A)을 식각하여 비트라인(106B)과 비트라인 콘택 플러그(106A)를 일체형으로 형성한다.
이어서, 도 2d에 도시된 바와 같이, 비트라인(106B)의 양측벽에 스페이서(107)를 형성한다.
이어서, 도 2e에 도시된 바와 같이, 스페이서(107)를 포함하는 전체 구조 상부를 덮도록 스토리지 노드 콘택 플러그가 형성될 제3 층간 절연막(미도시)을 형성한다.
그러나, 상기에서 설명한 종래기술에 따른 비트라인을 포함하는 반도체 소자의 제조방법에서는 플라즈마 이온에 의해 기판이 녹아 분출하는 문제점이 발생된다.
도 2c 및 도 2d에서와 같이, 비트라인 콘택 플러그(106A)는 비트라인(106B) 선폭보다 큰 폭으로 형성됨에 따라 스페이서(107) 형성공정 후에도 비트라인 콘택 플러그(106A) 중 일부(도 1의 (A)참조)가 스페이서(107)에 덮히지 않고 노출된다.
이런 상태에서, 도 2e에서와 같이 플라즈마 증착방식으로 비트라인(106B)을 덮도록 제3 층간 절연막을 형성하는 경우, 증착 가스로 주입되는 실란(SiH4) 가스의 이온화에 의해 발생된 전자(e)가 노출된 비트라인 콘택 플러그(106A)와 장벽층(103A) 사이로 유입된다. 이때, 전자가 균일한 양으로 유입되는 것이 아니라, 부위별로 유입되는 양이 달라 전위차가 발생하게 되고, 이로 인해 아킹(arcing)과 함께 열이 발생하여 도 3에 도시된 'B'와 같이 기판이 녹아 분출하는 문제가 발생된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 스페이서 형성 후 실시되는 층간 절연막 증착공정시 발생되는 전자가 비트라인 스페이서 형성공정시 노출되는 비트라인 콘택 플러그로 유입되어 기판이 손상되는 문제를 해결할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 내부에 콘택홀이 형성된 제1 층간 절연막을 형성하는 단계와, 상기 콘택홀이 매립되도록 상기 제1 층간 절연막 상에 도전층을 형성하는 단계와, 상기 도전층을 식각하여 비트라인 콘택 플러그와 비트라인을 동시에 형성하는 단계와, 상기 비트라인의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서로 노출되는 상기 비트라인 콘택 플러그의 상부를 산화시켜 플라즈마 이온 침투 방지막을 형성하는 단계와, 상기 비트라인을 덮도록 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 내부에 비트라인 콘택 플러그가 매립된 제1 층간 절연막을 형성하는 단계와, 상기 비트라인 콘택 플러그 상에 비트라인을 형성하는 단계와, 상기 비트라인의 양측벽에 스페이 서를 형성하는 단계와, 상기 스페이서로 노출되는 상기 비트라인 콘택 플러그의 상부를 산화시켜 플라즈마 이온 침투 방지막을 형성하는 단계와, 상기 비트라인을 덮도록 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이상 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 비트라인의 양측벽에 스페이서를 형성한 후 스페이서 사이로 노출된 비트라인 콘택 플러그의 상부를 산화시켜 플라즈마를 이용한 층간 절연막 증착공정시 발생되는 전자가 스페이서 양측으로 노출되는 비트라인 콘택 플러그로 유입되는 것을 차단함으로써 유입되는 전자에 의한 기판 손상을 방지할 수 있다.
둘째, 본 발명에 의하면, 비트라인 스페이서 양측으로 노출되는 비트라인 콘택 플러그의 상부를 산화시키는 공정을 스페이서를 형성하기 위한 식각공정과 동일 챔버 내에서 인-시튜로 실시함으로써 별도의 공정 추가 없이 공정을 구현할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설 명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마 공정을 통해 일부가 변형된 것을 의미한다.
실시예
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 일련의 반도체 제조공정을 통해 반도체 기판(미도시) 내 또는 상에 구조물층을 형성한다. 여기서, 구조물층은 서로 다른 도전형을 갖는 복수 개의 웰(well), 복수 개의 트랜지스터(워드라인), 소자 분리막 등을 포함한다.
이어서, 구조물층을 포함하는 기판 상에 제1 층간 절연막(200)을 형성한다. 이때, 제1 층간 절연막(200)은 산화막으로 형성한다. 예컨대, BPSG(BoroPhosphoroSilicate Glass), PSG(PhosphoroSilicate Glass), BSG(BoroSilicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), HDP 또는 SOG(Spin On Glass)막 중 선택된 단일막 또는 이들의 적층막으로 형성한다.
이어서, 제1 층간 절연막(200) 내에 랜딩 플러그(201)를 형성한다. 이때, 랜딩 플러그(201)는 기판 내에 형성된 트랜지스터의 접합영역-이온주입공정을 통해 기판 내에 형성-과 접속되며, 불순물이 도핑된 도프트(doped) 다결정실리콘막 또는 금속막, 예컨대 텅스텐(W), 알루미늄(Al), 구리(Cu), 백금(Pt) 등으로 형성할 수 있다.
이어서, 제1 층간 절연막(200) 상에 제2 층간 절연막(202)을 형성한다. 이때, 제2 층간 절연막(202)은 제1 층간 절연막(200)과 동일한 물질로 형성할 수 있다.
이어서, 제2 층간 절연막(202)을 식각하여 랜딩 플러그(201)를 노출시키는 비트라인 콘택홀(미도시)-비트라인 콘택 플러그가 매립되는 영역-을 형성한다. 이때, 비트라인 콘택홀은 원형으로 형성하며, 인접한 비트라인과 단락되지 않는 범위 내에서 그 폭은 비트라인의 선폭보다 큰 폭으로 형성하는 것이 바람직하다. 그 이유는 후속 비트라인을 형성하기 위한 식각공정시 정렬 자유도(align margin)를 확보하기 위함이다.
이어서, 상기 비트라인 콘택홀 내부면을 따라 기판 상에 장벽층(203)을 형성한다. 이때, 장벽층(203)은 Ta, TaN, TaC, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 선택된 어느 하나의 단일층으로 형성하거나, 이들이 적어도 2층 이상 적층된 적층 구조로 형성한다. 예컨대, 적층 구조인 경우 Ti/TiN 또는 Ta/TaN막으로 형성한다. 이때, Ti막 또는 Ta막은 접착층(glue layer)으로 기능하는데, 그 이유는 TiN막 또는 TaN막의 접착성이 낮아 하부층과의 접착력이 감소하기 때문이다. 또한, 장벽층(203)은 매립 특성을 위해 비교적 얇게 바람직하게는 250~350Å 두께로 형성한다. 그리고, 이러한 장벽층(203)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착한다.
이어서, 상기 비트라인 콘택홀이 완전히 매립되도록 기판 상에 비트라인용 도전층(204)을 형성한다. 이때, 도전층(204)은 전이 금속 또는 희토류 금속 중 어느 하나로 형성할 수 있으며, 예컨대, 텅스텐(W), 알루미늄(Al), 구리(Cu), 백금(Pt) 등으로 형성한다.
이어서, 도전층(204) 상에 보호막으로 하드 마스크(205)를 형성한다. 이때, 하드 마스크(205)는 산화막, 질화막, 산화질화막, 불순물 이온이 도핑되지 않은 언-도프트(un-doped) 다결정실리콘막 또는 이들이 적층된 적층막으로 형성할 수 있다.
이어서, 하드 마스크(205), 도전층(204), 장벽층(203)을 식각하여 비트라인 콘택 플러그(206A)와 비트라인(206B)을 동시에 형성한다. 이때, 비트라인(206B)은 비트라인 콘택 플러그(206A)보다 작은 선폭을 갖도록 형성되며, 이에 따라 비트라인 콘택 플러그(206A)의 양측부가 비트라인(206B)에 의해 덮혀지지 않고 노출되게 된다.
이어서, 비트라인(206B)을 포함하는 기판 상의 단차면을 따라 스페이서용 절연막(207)을 형성한다. 이때, 스페이서용 절연막(207)은 산화막, 예컨대 실리콘산 화막(SiO2)과의 높은 식각 선택비를 갖는 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성한다.
이어서, 도 4b에 도시된 바와 같이, 스페이서용 절연막(207)을 식각하여, 비트라인(206B)의 양측벽에 스페이서(207A)를 형성한다. 이때, 식각공정은 플라즈마 식각 장비를 이용하여 전면 식각공정, 예컨대 에치백(etch back) 공정으로 실시한다.
한편, 스페이서(207A) 형성공정시 스페이서(207A)를 두껍게 증착하여 비트라인(206B)에 의해 덮혀지지 않고 노출되는 비트라인 콘택 플러그(206A)의 노출부(C)를 완전히 덮을 수도 있으나, 이 경우, 비트라인(206B) 간의 간격, 즉 스페이서(207A)의 간격이 좁아져 후속 비트라인(206B) 사이를 통해 랜딩 플러그-비트라인과 연결되지 않은 다른 랜딩 플러그-와 캐패시터의 스토리지 노드를 연결하는 스토리지 노드 콘택 플러그를 형성하기 위한 충분한 간격을 확보할 수 없는 문제가 발생된다. 이에 따라, 스페이서(207A) 형성 후에도 비트라인 콘택 플러그(206A)에는 동도면의 'C'와 같이 스페이서(207A)에 의해 완전히 덮혀지지 않고 노출되는 부위가 존재한다.
이어서, 도 4c에 도시된 바와 같이, 스페이서(207A) 사이로 노출된 비트라인 콘택 플러그(206A)의 상부를 선택적으로 산화시켜 플라즈마 이온 침투 방지막(209)을 형성한다. 이때, 플라즈마 이온 침투 방지막(209)은 산화공정(208)으로 30~50Å 두께로 형성하며, 이 과정에서 장벽층(203)의 Ti층과 TiN층도 일부 산화되어 그 상 부에 산화막이 형성될 수도 있다. 이러한, 산화공정(208)은 도 4b에서 실시된 스페이서(207A) 형성공정, 즉 식각공정시 사용된 식각 챔버 내에서 인-시튜(in-situ)로 실시할 수 있으며, 건식, 습식 또는 라디컬 이온(radical ion)을 이용한 산화공정으로 실시할 수 있다.
예컨대, 산화공정(208)은 O2 , N2 및 He 가스를 이용하며, 이때, O2 가스의 유량을 50~70sccm, N2 가스의 유량을 10~30sccm, He 가스의 유량을 100~200sccm으로 한다. 또한, 챔버 내부 압력은 20~40mTorr로 유지하고, 소스 파워(source power)는 500~700W로 인가한다.
이어서, 도 4d에 도시된 바와 같이, 기판 상에 스토리지 노드 콘택 플러그가 형성될 제3 층간 절연막(210)을 형성한다. 이때, 제3 층간 절연막(210)은 플라즈마를 이용한 증착 방식, 즉, 소스 파워에 의해 발생된 전자와 주입된 증착 가스, 예컨대 실란(SiH4) 가스와의 충돌로 높은 에너지를 갖는 플라즈마를 생성시켜 막을 증착하는 방식으로 형성한다. 예컨대, 플라즈마 증착 방식으로는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식이 있으며, 이를 통해 형성된 막으로는 HDP막을 들 수 있다. 이러한 제3 층간 절연막(210)은 5000~6000Å 두께로 형성한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 비트라인 콘택 플러그와 비트라인이 동일 식각 공정을 통해 동시에 형성하는 공정을 일례로 설명하였으나, 비트라인 콘택 플러그를 평탄화 공정, 예컨대 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정을 통해 먼저 형성한 후 그 상부에 다시 도전층을 증착한 후 식각하여 비트라인을 형성할 수도 있다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 반도체 소자의 비트라인을 도시한 SEM(Scanning Electron Microscope) 사진.
도 2a 내지 도 2e는 종래기술에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 3은 종래기술에 따른 제조방법에서 발생되는 문제점을 설명하기 위하여 도시한 SEM 사진.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 200 : 제1 층간 절연막 101, 201 : 랜딩 플러그
102, 202 : 제2 층간 절연막 103, 103A, 203 : 장벽층
104, 204 : 도전층 105, 105A : 하드 마스크
106A, 206A : 비트라인 콘택 플러그
106B, 206B : 비트라인 107, 207A : 스페이서
207 : 스페이서용 절연막 209 : 플라즈마 이온 침투 방지막
210 : 제3 층간 절연막

Claims (11)

  1. 내부에 콘택홀이 형성된 제1 층간 절연막을 형성하는 단계;
    상기 콘택홀이 매립되도록 상기 제1 층간 절연막 상에 도전층을 형성하는 단계;
    상기 도전층을 식각하여 비트라인 콘택 플러그와 비트라인을 동시에 형성하는 단계;
    상기 비트라인의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서로 노출되는 상기 비트라인 콘택 플러그의 상부를 산화시켜 플라즈마 이온 침투 방지막을 형성하는 단계; 및
    상기 비트라인을 덮도록 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 내부에 비트라인 콘택 플러그가 매립된 제1 층간 절연막을 형성하는 단계;
    상기 비트라인 콘택 플러그 상에 비트라인을 형성하는 단계;
    상기 비트라인의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서로 노출되는 상기 비트라인 콘택 플러그의 상부를 산화시켜 플라즈마 이온 침투 방지막을 형성하는 단계; 및
    상기 비트라인을 덮도록 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 이온 침투 방지막은 건식산화, 습식산화 또는 라디컬 이온을 이용한 산화공정 중 선택된 어느 하나의 산화공정으로 형성하는 반도체 소자의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 이온 침투 방지막은 O2 , N2 및 He 가스를 이용하여 형성하는 반도체 소자의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 이온 침투 방지막은 O2 가스의 유량을 50~70sccm, N2 가스의 유량을 10~30sccm, He 가스의 유량을 100~200sccm으로 하여 형성하는 반도체 소자 의 제조방법.
  6. 제 5 항에 있어서,
    상기 플라즈마 이온 침투 방지막은 20~40mTorr의 압력과 500~700W의 소스 파워를 인가하여 형성하는 반도체 소자의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 이온 침투 방지막은 30~50Å의 두께로 형성하는 반도체 소자의 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 비트라인 상의 단차면을 따라 스페이서용 절연막을 증착하는 단계; 및
    상기 스페이서용 절연막을 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 플라즈마 이온 침투 방지막은 상기 스페이서용 절연막을 식각하는 단계와 동일 챔버 내에서 인-시튜(in-situ)로 형성하는 반도체 소자의 제조방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 층간 절연막은 플라즈마 증착 방식을 이용하여 형성하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 제2 층간 절연막은 HDP(High Density Plasma)막으로 형성하는 반도체 소자의 제조방법.
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