KR101001151B1 - 반도체 소자 및 비휘발성 메모리 소자의 제조방법 - Google Patents
반도체 소자 및 비휘발성 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR101001151B1 KR101001151B1 KR1020080071857A KR20080071857A KR101001151B1 KR 101001151 B1 KR101001151 B1 KR 101001151B1 KR 1020080071857 A KR1020080071857 A KR 1020080071857A KR 20080071857 A KR20080071857 A KR 20080071857A KR 101001151 B1 KR101001151 B1 KR 101001151B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- tungsten
- silicide
- heat treatment
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 43
- 239000010703 silicon Substances 0.000 claims abstract description 43
- 239000010410 layer Substances 0.000 claims abstract description 40
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 39
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 39
- 239000010937 tungsten Substances 0.000 claims abstract description 39
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 26
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 25
- 238000010438 heat treatment Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 14
- 239000011800 void material Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000011049 filling Methods 0.000 claims abstract description 6
- 230000004888 barrier function Effects 0.000 claims description 16
- 238000000231 atomic layer deposition Methods 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 239000004020 conductor Substances 0.000 abstract description 41
- 229910052751 metal Inorganic materials 0.000 abstract description 12
- 239000002184 metal Substances 0.000 abstract description 12
- 238000004140 cleaning Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000007667 floating Methods 0.000 description 10
- 239000005368 silicate glass Substances 0.000 description 10
- 238000000151 deposition Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 6
- 239000000126 substance Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 5
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052761 rare earth metal Inorganic materials 0.000 description 2
- 150000002910 rare earth metals Chemical class 0.000 description 2
- 150000004760 silicates Chemical class 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 229910052692 Dysprosium Inorganic materials 0.000 description 1
- 229910052691 Erbium Inorganic materials 0.000 description 1
- 229910052689 Holmium Inorganic materials 0.000 description 1
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 1
- 229910052765 Lutetium Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 229910052771 Terbium Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910010055 TiB Inorganic materials 0.000 description 1
- 229910010060 TiBN Inorganic materials 0.000 description 1
- 229910007950 ZrBN Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- KBQHZAAAGSGFKK-UHFFFAOYSA-N dysprosium atom Chemical compound [Dy] KBQHZAAAGSGFKK-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- KJZYNXUDTRRSPN-UHFFFAOYSA-N holmium atom Chemical compound [Ho] KJZYNXUDTRRSPN-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- OHSVLFRHMCKCQY-UHFFFAOYSA-N lutetium atom Chemical compound [Lu] OHSVLFRHMCKCQY-UHFFFAOYSA-N 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910001000 nickel titanium Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- GZCRRIHWUXGPOV-UHFFFAOYSA-N terbium atom Chemical compound [Tb] GZCRRIHWUXGPOV-UHFFFAOYSA-N 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 다마신 구조에서의 매립특성을 개선할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 메모리 셀이 구비된 기판을 제공하는 단계; 상기 기판 상에 상기 메모리 셀 사이를 매립하는 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 기판을 오픈시키는 드레인 콘택홀을 형성하는 단계; 상기 드레인 콘택홀에 텅스텐막을 매립하는 단계; 상기 층간절연막의 표면이 드러나는 타겟으로 상기 텅스텐막을 평탄화시켜 상기 텅스텐막 매립시 발생한 보이드를 노출시키는 단계; 상기 보이드를 매립시키는 실리콘막을 형성하는 단계; 및 열처리를 진행하여 상기 텅스텐막과 실리콘막을 실리사이드화 시켜서 텅스텐실리사이드를 형성하는 단계를 포함하여, 콘택 플러그 형성시 도전성 물질 상에 실리콘막을 형성한 후 열처리를 진행하여 금속실리사이드를 형성함으로써 콘택 플러그의 매립특성을 개선, 보이드를 최소화 또는 제거하며, 도전성 물질 상에 도전성 물질보다 내구성이 좋은 금속실리사이드를 형성함으로써 후속 세정 공정 등에 의한 콘택 플러그의 손실을 방지, 도전성 물질의 손실을 방지하고, 접촉 면적 증가와 동시에 접촉 저항을 감소시키는 효과가 있다.
매립특성, 실리사이드, 보이드
Description
본 발명은 반도체 소자 제조기술에 관한 것으로, 특히 반도체 소자 및 비휘발성 메모리 소자의 도전막 형성방법에 관한 것이다.
반도체 소자에서는 금속배선을 통해 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층, 예컨대 접합영역인 소스 영역 및 드레인 영역으로 전달하는 역할을 수행한다. 이때, 금속배선과 이러한 소스 및 드레인 영역을 전기적으로 접속시키기 위해서 콘택 플러그(Contact Plug)가 필요하게 된다.
콘택 플러그는 홀 또는 홈 형태의 오픈부(비아, 트렌치 또는 이들이 혼합된 형태)를 갖는 절연막에 도전물질을 매립한 후, 오픈부 내에만 도전물질이 잔류하도록 평탄화하여 형성할 수 있다. 따라서, 다마신(Damascene) 구조의 콘택 플러그가 형성된다.
그러나, 오픈부의 종횡비가 커지면서 도전물질 매립시 보이드가 발생하고, 이러한 문제는 종횡비가 증가되면서 더욱 심화된다. 또한, 평탄화 공정에서 보이드가 드러나게 되며, 보이드에 의해 노출된 도전물질이 후속 세정 및 식각 공정시 손실되는 문제점이 있다. 오픈부 내의 도전물질이 손실되는 경우, 후속 상부 배선과의 접촉 면적이 좁아지는 등의 문제가 발생하여 전기적 단선을 가져오는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 다마신 구조에서의 갭필특성을 개선할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 비휘발성 메모리 소자의 제조방법은 메모리 셀이 구비된 기판을 제공하는 단계; 상기 기판 상에 상기 메모리 셀 사이를 매립하는 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 기판을 오픈시키는 드레인 콘택홀을 형성하는 단계; 상기 드레인 콘택홀에 텅스텐막을 매립하는 단계; 상기 층간절연막의 표면이 드러나는 타겟으로 상기 텅스텐막을 평탄화시켜 상기 텅스텐막 매립시 발생한 보이드를 노출시키는 단계; 상기 보이드를 매립시키는 실리콘막을 형성하는 단계; 및 열처리를 진행하여 상기 텅스텐막과 실리콘막을 실리사이드화 시켜서 텅스텐실리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명의 반도체 소자 및 비휘발성 메모리 소자의 제조방법은 콘택 플러그 형성시 도전성 물질 상에 실리콘막을 형성한 후 열처리를 진행하여 금속실리사이드를 형성함으로써 콘택 플러그의 매립특성을 개선하는 효과가 있다.
또한, 본 발명은 콘택 플러그의 매립특성을 개선함으로써 보이드를 최소화 또는 제거하는 효과가 있다.
또한, 본 발명은 도전성 물질 상에 도전성 물질보다 내구성이 좋은 금속실리사이드를 형성함으로써 후속 세정 공정 등에 의한 콘택 플러그의 손실을 방지하는 효과가 있다.
또한, 본 발명은 도전성 물질 상에 도전성 물질보다 내구성이 좋은 금속실리사이드를 형성함으로써 후속 세정 공정 등에 의한 도전성 물질의 손실을 방지하는 효과가 있다.
또한, 본 발명은 콘택 플러그의 손실을 방지함으로써 접촉 면적 증가와 동시에 접촉 저항을 감소시키는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 다마신 구조에서의 매립특성을 개선하기 위한 것으로, 홀 또는 홈 형태의 오픈부(비아, 트렌치 또는 이들의 혼합구조)에 도전성 물질 매립시 매립특성을 개선하기 위한 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 오픈부(13)가 개재된 패턴(12)을 형성한다. 기판(11)은 반도체 제조공정을 통해 반도체 구조물을 포함할 수 있으며, 반도체 구조물은 웰(well)과 웰 내에 형성된 접합영역, 즉 소스 및 드레인 영역을 포함할 수 있다. 또한, 기판(11) 상부에 형성된 반도체 물질을 포함할 수 있다. 반도체 물질은 도전패턴 등을 포함할 수 있다. DRAM공정의 경우, 도전패턴은 게이트패턴 또는 비트라인패턴을 포함할 수 있으며, 비휘발성 메모리소자의 경우, 메모리 셀 및 트랜지스터용 게이트 전극을 포함할 수 있다.
기판(11)은 벌크(Bulk) 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다.
패턴(12)은 층간절연막 또는 도전패턴일 수 있다. 층간절연막은 절연물질로 형성할 수 있다. 예컨대, 층간절연막은 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다. 도전패턴은 예컨대, 게이트패턴 또는 비트라인패턴을 포함할 수 있다.
오픈부(13)는 홀(Hole) 또는 홈을 포함하는 모든 다마신구조 예컨대, 비아(Via), 트렌치(Trench) 또는 이들의 혼합구조를 포함할 수 있다.
이어서, 오픈부(13)에 도전성 물질(15)을 매립한다. 도전성 물질(15)은 실리콘과의 열처리를 통해 실리사이드화가 가능한 모든 금속일 수 있다. 도전성 물질(15)은 전이금속 또는 희토류금속을 포함할 수 있다. 예컨대, 전이금속은 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 및 티타늄(Ti)로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있고, 상기 희토류금속은 어븀(Er), 이터륨(Yb), 사마륨(Sm), 이트륨(Y), 란탄(La), 세륨(Ce), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 톨륨(Tm) 및 루테튬(Lu)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다.
또한, 도전성 물질(15)을 형성하기 전에 장벽층(14)을 형성할 수 있다. 장벽층(14)은 접착층(Glue layer)과 확산방지막으로 이루어진 적층막 또는 단층막으로 형성할 수 있다. 이때, 적층막(접착층/확산방지막)은 티타늄/티타늄질화막의 적층막 또는 탄탈륨/탄탈륨질화막의 적층막을 포함할 수 있다. 또한, 단층막은 AlSiTiN, NiTi, TiBN, ZrBN, TiAlN 및 TiB2로 이루어진 그룹 중에서 선택된 어느 하나를 포함할 수 있다. 또한, 장벽층(14)은 후속 도전성 물질(15) 형성시 매립 특성을 저하시키지 않도록 원자층 증착(Atomic Layer Deposition) 방법으로 형성할 수 있다.
오픈부(13) 내에 도전성 물질(15)을 매립하는 공정에서 종횡비에 의해 오픈부(13)를 모두 매립하지 못하고, 보이드(100, Void)가 형성될 수 있다.
도 1b에 도시된 바와 같이, 도전성 물질(15, 도 1a 참조)을 식각 또는 연마 하여 오픈부(13) 내에 잔류시킨다. 이를 위해, 패턴(12)의 표면이 드러나는 타겟으로 평탄화 공정을 진행할 수 있으며, 평탄화 공정은 예컨대, 화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 공정으로 진행할 수 있다.
평탄화 공정을 통해, 오픈부(13) 내에만 장벽층(14A) 및 도전성 물질(15A)이 잔류하게 되며, 이때 보이드(100)가 드러날 수 있다.
이어서, 도전성 물질(15A) 상에 보이드(100)가 매립되는 실리콘막(16)을 형성한다. 실리콘막(17)은 폴리실리콘 또는 비정질실리콘일 수 있으며, 50Å∼200Å의 두께로 형성할 수 있다. 또한, 실리콘막(17)의 매립특성을 증가시키기 위해 원자층증착법(Atomic Layer Deposition)으로 형성으로 형성할 수 있으며, 200mTorr∼1Torr의 저압에서 400℃∼700℃의 온도로 형성할 수 있다.
또한, 도시되지는 않았으나 실리콘막(16)의 매립특성을 높이기 위해 오픈부(13)에 매립된 도전성 물질(15A)을 일부 리세스하여 개구부를 넓힘으로써 마진을 확보할 수 있다. 특히, 도전성 물질(15A)을 리세스하는 공정에서 폴리머가 다량 발생하는 가스를 사용하여 도전성 물질(15A) 사이의 보이드(100)를 포지티브 프로파일(Positive profile)로 변경할 수 있다.
도전성 물질(15A)을 리세스하는 공정은 패턴(12)과 도전성 물질(15A) 간의 선택비를 갖는 가스를 사용하여 진행할 수 있으며, 폴리머가 다량 발생하는 가스로는 불소(F)가스를 포함하는 가스 예컨대, CF4 또는 SF6를 사용할 수 있다.
도 1c에 도시된 바와 같이, 열처리를 진행하여 도전성 물질(15A)의 일부와 실리콘막(16)을 실리사이드화 시킨다. 이를 위한, 열처리는 실리콘막(16)이 모두 반응하여 실리사이드(17)로 변화되는 조건으로 진행하되, 급속열처리(Rapid Thermal Anneal) 또는 퍼니스열처리(Furnace Anneal)로 진행할 수 있으며, 열처리 온도는 도전성 물질(15A)의 종류 및 열처리 방법에 따라 조절될 수 있다.
열처리를 진행함으로써, 오픈부(13) 내의 실리콘막(16, 도 1b참조)은 모두 금속실리사이드(17)로 바뀌며, 도전성 물질(15A)과 반응되지 않은 패턴(12) 상부의 실리콘막(16)은 그대로 잔류한다.
위와 같이, 증착특성이 좋은 실리콘막(16)을 형성한 후, 열처리를 통해 실리사이드(17)를 형성하면, 실리사이드로 변화되면서 부피팽창에 의해 오픈부(13) 내의 보이드가 최소화 또는 제거된다. 따라서, 도 1c에서 실리콘막(16) 형성 후에도 잔류할 수 있는 보이드를 모두 제거할 수 있다. 또한, 실리사이드(17)는 도전성 물질(15A)보다 내구성이 좋기 때문에 후속 세정공정 등에 의해 손실되는 정도가 작다.
한편, 도전성 물질(15A) 상에 실리사이드(17)를 화학기상증착법을 사용하여 직접 증착할 수 있으나, 이 경우 실리콘막(16)보다 증착특성이 좋지 않아서 보이드(100)를 효과적으로 제거하기 어려운 문제점이 있으며, 열처리를 진행하지 않기 때문에 부피팽창에 의한 보이드 제거효과 역시 얻을 수 없다. 또한, 오픈부(13) 내부뿐 아니라, 패턴(12)의 상부에도 실리사이드(17)가 형성되기 때문에 후속 식각공정으로 불필요한 부분을 제거하기 어려운 문제가 있다.
도 1d에 도시된 바와 같이, 실리사이드화 되지 않고 잔류하는 실리콘막(16)을 제거하여 콘택 플러그를 형성한다. 콘택 플러그는 장벽층(14A), 도전성 물질(15A) 및 실리사이드(17)로 이루어진다. 실리콘막(16)은 평탄화 공정을 통해 제거할 수 있으며, 평탄화 공정은 패턴(12)의 표면이 드러나는 타겟으로 진행하는 것이 바람직하다. 또한, 평탄화 공정은 예컨대 화학적기계적연마 또는 에치백공정을 통해 진행할 수 있다. 이때, 패턴(12)의 손실이 최소화되도록 진행한다.
도전성 물질(15A) 상에 실리사이드(17)를 형성함으로써 오픈부(13) 내의 보이드를 최소화 또는 제거되며 따라서, 콘택 플러그의 매립특성이 개선된다. 또한, 도전성 물질(15A)과 비교하여 내구성이 좋은 실리사이드(17)가 오픈부(13) 내의 최상층에 형성되어 있기 때문에 후속 세정공정 등에 의한 콘택 플러그의 손실이 최소화된다. 또한, 실리사이드(17)에 의해 도전성 물질(15A)이 노출되지 않기 때문에 도전성 물질(15A)의 손실이 방지되며, 후속 상부 배선과의 접촉 면적이 증가함과 동시에 접촉 저항이 감소된다.
본 발명의 실시예의 이해를 돕기 위해, 구체적인 실시예로 도 2a 내지 도 2e에서 본 발명의 실시예에 따른 비휘발성 메모리 소자의 드레인 콘택 플러그 제조방법을 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 메모리 셀(22)을 형성한다. 메모 리 셀(22)은 터널절연막(22A), 플로팅게이트(22B), 유전체막(22C) 및 컨트롤게이트(22D)의 적층구조로 형성될 수 있으며, 메모리를 저장하기 위한 메모리 셀 트랜지스터와 선택을 위한 선택 트랜지스터를 포함할 수 있다.
터널절연막(22A)은 절연역할 및 메모리 셀의 프로그램과 소거시 F-N 터널링을 위한 것으로, 산화막으로 형성할 수 있다. 플로팅게이트(22B)는 부유게이트라고도 하며, 데이터의 프로그램 및 소거시 터널링 소스 역할을 한다. 또한, 플로팅게이트(22B)는 비소(As)와 같은 불순물에 의해 도핑된 폴리실리콘막(polysilicon)으로 형성할 수 있다. 유전체막(22C)은 플로팅게이트(22B)와 컨트롤게이트(22D)간의 절연역할 및 컨트롤게이트(22D)로 인가되는 전압을 플로팅게이트(22B)에 전달하는 역할을 한다. 컨트롤 게이트(22D)는 제어게이트라고도 하며, 데이터의 프로그램 및 소거시 기판(22)의 전자들을 플로팅게이트(22B)로 이동시키거나 플로팅게이트(22B) 내의 전자들을 기판(21)으로 이동시키기 위한 전압을 인가하기 위한 것으로, 그 저항 값을 낮추기 위해 도핑된 폴리실리콘층 상에 금속층 또는 금속 실리사이드층이 적층된 구조로 형성할 수 있다.
선택 트랜지스터는 소스 선택 트랜지스터(Source Select Transistor) 및 드레인 선택 트랜지스터(Drain Select Transistor)를 포함할 수 있다. 선택 트랜지스터의 경우 플로팅게이트(22B)와 컨트롤게이트(22D)를 서로 연결하여 형성한다. 이를 위해, 플로팅게이트(22B)와 컨트롤게이트(22D) 사이의 유전체막(22C)을 일부식각할 수 있다.
이어서, 메모리 셀(22) 사이에 접합영역(23)을 형성한다. 접합영역(23)은 메 모리 셀(22) 사이에 불순물을 이온주입하여 형성된 소스/드레인영역일 수 있으며, LDD(Lightly Dopped Drain) 형태 또는 마스크 아일랜드형 DDD(Mask Island Double Diffused Drain) 형태 또는 다양한 형태의 소스/드레인영역일 수 있다.
이어서, 메모리 셀(22)의 측벽에 측벽보호막(24)을 형성한다. 측벽보호막(24)은 콘택홀 공정 등의 후속 공정에서 메모리 셀(22)을 보호하기 위한 것으로, 상대적으로 사이 공간이 좁은 메모리 셀 트랜지스터의 경우에는 측벽보호막(24)이 모두 매립되어 메모리 셀 트랜지스터 간의 절연(분리, Isolation)역할을 할 수 있다. 측벽보호막(24)은 절연물질로 형성할 수 있고, 산화막일 수 있다.
이어서, 측벽보호막(24)을 포함하는 전체 구조 상에 층간절연막을 형성한다. 층간절연막은 소스 콘택 플러그 공정 전에 형성되는 제1절연막(25)과 드레인 콘택 플러그 공정 전에 형성되는 제2절연막(27)을 모두 포함한다.
먼저, 측벽보호막(24)을 포함하는 전체 구조 상에 제1절연막(25)을 형성한다. 제1절연막(25)은 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 제1절연막(25)을 식각하여 기판(21)의 접합영역(23) 즉, 소스영역을 오픈시키는 소스 콘택홀을 형성한 후, 도전물질을 매립하여 소스 콘택 플러그(26)를 형성할 수 있다.
이어서, 제1절연막(25) 상에 제2절연막(27)을 형성한다. 제2절연막(27)은 제1절연막(25)과 동일한 물질로 형성할 수 있다.
이어서, 제2절연막(27) 및 제1절연막(25)을 식각하여 기판(21)의 접합영역(23) 즉, 드레인영역을 오픈시키는 드레인 콘택홀(28)을 형성한다. 드레인 콘택홀(28)은 제1절연막(25) 및 제2절연막(27)을 관통하여 기판(21)을 오픈시키는 다마신 구조로 형성된다.
도 2b에 도시된 바와 같이, 드레인 콘택홀(28)을 포함하는 전체 구조 상에 장벽층(29)을 형성한다. 장벽층(29)은 티타늄막과 티타늄질화막의 적층구조로 형성할 수 있다. 티타늄질화막은 텅스텐막의 확산을 방지하기 위한 확산방지막 역할을 하며, 티타늄막은 티타늄질화막의 접착특성 개선을 위해 접착층 역할을 한다. 또한, 장벽층(29)은 후속 텅스텐막 형성시 매립 특성을 저하시키지 않도록 원자층 증착(Atomic Layer Deposition) 방법으로 형성할 수 있다.
이어서, 장벽층(29) 상에 드레인 콘택홀(28)을 매립하는 텅스텐막(30)을 형성한다. 이때, 종횡비에 의해 드레인 콘택홀(28)을 모두 매립하지 못하고, 보이드(200, Void)가 형성될 수 있다. 텅스텐막(30)은 열분해 형식으로 소스를 이용한 증착방법으로 형성할 수 있는데, 이러한 증착방법은 증착 압력이 비교적 높고, 매립 특성이 좋지 않기 때문에 보이드(200)의 발생확률이 높다.
도 2c에 도시된 바와 같이, 텅스텐막(30A) 및 장벽층(29A)을 드레인 콘택홀(28) 내부에 잔류시킨다. 이를 위해, 제2절연막(25)의 표면이 드러나는 타겟으로 평탄화 공정을 진행할 수 있으며, 평탄화 공정은 예컨대, 화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 공정으로 진행할 수 있다. 바람직하게는 평탄화 특성이 우수한 화학적기계적연마 공정으로 실시하는 것이 바람직하며, 화학적기계적연마공정시 금속 연마용 슬러리를 사용한다.
평탄화 공정을 통해, 드레인 콘택홀(28) 내에만 장벽층(29A) 및 텅스텐막(30A)이 잔류하게 되며, 텅스텐막(30A) 매립시 발생된 보이드(200)가 드러날 수 있다.
이어서, 텅스텐막(30A) 상에 보이드(200)가 매립되는 실리콘막(31)을 형성한다. 실리콘막(31)은 폴리실리콘 또는 비정질실리콘일 수 있으며, 50Å∼200Å의 두께로 형성할 수 있다. 또한, 실리콘막(31)의 매립특성을 증가시키기 위해 원자층증착법(Atomic Layer Deposition)으로 형성하되, 200mTorr∼1Torr의 저압에서 400℃∼700℃의 온도로 형성하여 매립특성을 극대화 시킬 수 있다. 실리콘막(31)의 높은 증착특성으로 인해 드레인 콘택홀(28) 내의 보이드(200)를 최소화 또는 제거할 수 있다.
또한, 도시되지는 않았으나 실리콘막(31)의 매립특성을 높이기 위해 드레인 콘택홀(28)에 매립된 텅스텐막(30A)의 일부를 리세스하여 개구부를 넓힘으로써 마진을 확보할 수 있다. 특히, 텅스텐막(30A)을 리세스하는 공정에서 폴리머가 다량 발생하는 가스를 사용하여 텅스텐막(30A) 사이의 보이드(200)를 포지티브 프로파 일(Positive profile)로 변경할 수 있다.
텅스텐막(30A)을 리세스하는 공정은 제1 및 제2절연막(25, 27)과 텅스텐막(30A) 간의 선택비를 갖는 가스를 사용하여 진행할 수 있으며, 특히, 폴리머가 다량 발생하는 가스 즉, 불소(F)가스를 포함하는 가스를 이용하여 진행할 수 있다. 불소(F)가스를 포함하는 가스는 예컨대, CF4 또는 SF6를 사용할 수 있다.
도 2d에 도시된 바와 같이, 열처리를 진행하여 텅스텐막(30A)의 일부와 실리콘막(31)을 실리사이드화 시킨다. 열처리는 텅스텐막(30A)과 접촉된 실리콘막(31, 도 2c 참조)이 반응하여 모두 텅스텐실리사이드(32)로 변화되는 조건으로 진행하되, 급속열처리(Rapid Thermal Anneal) 또는 퍼니스열처리(Furnace Anneal)로 진행할 수 있다. 또한, 텅스텐막(30A)의 경우 550℃∼800℃의 온도에서 열처리를 진행할 수 있다.
열처리에 의해, 드레인 콘택홀(28) 내부의 실리콘막(31)은 모두 텅스텐 실리사이드(32)로 바뀌며, 텅스텐막(30A)과 접촉되지 않은 제2절연막(27) 상부의 실리콘막(31)은 그대로 잔류한다.
위와 같이, 증착특성이 좋은 실리콘막(31)을 형성한 후, 열처리를 통해 텅스텐실리사이드(32)를 형성하면, 실리사이드로 변화되면서 부피팽창에 의해 드레인 콘택홀(28) 내의 보이드가 최소화 또는 제거된다. 따라서, 도 2d에서 실리콘막(31) 형성 후에도 잔류할 수 있는 보이드를 모두 제거할 수 있다. 또한, 텅스텐실리사이드(32)는 텅스텐막(30A)보다 내구성이 좋기 때문에 후속 세정공정 등에 의해 손실 되는 정도가 작다.
한편, 텅스텐막(30A) 상에 텅스텐실리사이드(32)를 화학기상증착법을 사용하여 직접 증착할 수 있으나, 이 경우 실리콘막(31)보다 증착특성이 좋지 않아서 보이드를 효과적으로 제거하기 어려운 문제점이 있으며, 열처리를 진행하지 않기 때문에 부피팽창에 의한 보이드 제거효과 역시 얻을 수 없다. 또한, 드레인 콘택홀(28) 내부뿐 아니라, 제2절연막(27)의 상부에도 텅스텐실리사이드(32)가 형성되기 때문에 후속 식각공정으로 불필요한 부분을 제거하기 어려운 문제가 있다.
도 2e에 도시된 바와 같이, 실리사이드화 되지 않고 잔류하는 실리콘막(31)을 제거하여 콘택 플러그를 형성한다. 콘택 플러그는 장벽층(29A), 텅스텐막(30A) 및 텅스텐실리사이드(32)로 형성될 수 있다.
실리콘막(31)을 제거하기 위해 평탄화 공정을 진행하며 이때, 평탄화 공정은 제2절연막(27)의 표면이 드러나는 타겟으로 진행하는 것이 바람직하다. 또한, 평탄화 공정은 예컨대 화학적기계적연마 또는 에치백공정을 통해 진행할 수 있다. 이때, 제2절연막(27)의 손실이 최소화되도록 진행한다.
텅스텐막(30A) 상에 텅스텐실리사이드(32)를 형성함으로써, 드레인 콘택홀(28) 내의 보이드는 최소화 또는 제거되며 따라서, 다마신 구조에서의 콘택 플러그의 매립특성이 개선된다. 또한, 텅스텐막(30A)과 비교하여 내구성이 좋은 텅스텐실리사이드(32)가 드레인 콘택홀(28)의 상부에 형성되어 있기 때문에 후속 세정공정 등에 의한 콘택 플러그의 손실이 최소화된다. 또한, 텅스텐실리사이드(32)에 의해 텅스텐막(30A)이 노출되지 않기 때문에 텅스텐막(30A)의 손실이 방지되며, 후속 상부 배선과의 접촉 면적이 증가함과 동시에 접촉 저항이 감소된다.
한편, 본 발명의 구체적인 실시예에서는 비휘발성 메모리 소자의 드레인 콘택 플러그 제조방법에 대하여 설명하였으나, 본 발명의 실시예는 비휘발성 메모리 소자의 드레인 콘택 플러그 외에 소스 콘택 플러그 및 반도체 소자의 콘택 플러그 제조방법에 적용될 수 있으며, 홀 또는 홈 형태의 모든 오픈부(비아, 트렌치 또는 이들의 혼합구조)를 포함하는 다마신 구조에 적용가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 소지의 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 패턴
13 : 오픈부 14 : 장벽층
15 : 도전성 물질 16 : 실리콘막
17 : 실리사이드
Claims (7)
- 메모리 셀이 구비된 기판을 제공하는 단계;상기 기판 상에 상기 메모리 셀 사이를 매립하는 층간절연막을 형성하는 단계;상기 층간절연막을 선택적으로 식각하여 상기 기판을 오픈시키는 드레인 콘택홀을 형성하는 단계;상기 드레인 콘택홀에 텅스텐막을 매립하는 단계;상기 층간절연막의 표면이 드러나는 타겟으로 상기 텅스텐막을 평탄화시켜 상기 텅스텐막 매립시 발생한 보이드를 노출시키는 단계;상기 보이드를 매립시키는 실리콘막을 형성하는 단계; 및열처리를 진행하여 상기 텅스텐막과 실리콘막을 실리사이드화 시켜서 텅스텐실리사이드를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 텅스텐막을 형성하는 단계 전에,티타늄막과 티타늄질화막이 적층된 장벽층을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 실리콘막은 폴리실리콘 또는 비정질실리콘을 포함하는 비휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 실리콘막을 형성하는 단계는,원자층증착법(Atomic Layer Deposition)으로, 200mTorr∼1Torr의 압력으로 진행하는 비휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 열처리는,상기 드레인 콘택홀 내에 매립된 실리콘막이 모두 실리사이드화될 때까지 진행하는 비휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 열처리는 급속열처리 또는 퍼니스열처리로 진행하는 비휘발성 메모리 소자의 제조방법.
- 제1항에 있어서,상기 실리콘막을 형성하는 단계 전에,상기 드레인 콘택홀 상부의 텅스텐막을 일부 리세스하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080071857A KR101001151B1 (ko) | 2008-07-23 | 2008-07-23 | 반도체 소자 및 비휘발성 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080071857A KR101001151B1 (ko) | 2008-07-23 | 2008-07-23 | 반도체 소자 및 비휘발성 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100010812A KR20100010812A (ko) | 2010-02-02 |
| KR101001151B1 true KR101001151B1 (ko) | 2010-12-15 |
Family
ID=42085404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080071857A KR101001151B1 (ko) | 2008-07-23 | 2008-07-23 | 반도체 소자 및 비휘발성 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101001151B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10403729B2 (en) | 2016-12-22 | 2019-09-03 | Samsung Electronics Co., Ltd. | Semiconductor devices and contact plugs |
| US11903199B2 (en) | 2021-03-22 | 2024-02-13 | Samsung Electronics Co., Ltd. | Through via structure, semiconductor device including the through via structure, and massive data storage system including the semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100197660B1 (ko) | 1996-05-22 | 1999-06-15 | 김영환 | 텅스텐 실리사이드를 갖는 반도체 소자 제조방법 |
| KR100313528B1 (ko) * | 1999-11-29 | 2001-11-07 | 박종섭 | 반도체 장치의 금속배선 제조방법 |
| KR100458474B1 (ko) | 1997-06-30 | 2005-01-27 | 주식회사 하이닉스반도체 | 반도체소자의비트라인및그제조방법 |
| KR100583637B1 (ko) | 2003-08-19 | 2006-05-26 | 삼성전자주식회사 | 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비 |
-
2008
- 2008-07-23 KR KR1020080071857A patent/KR101001151B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100197660B1 (ko) | 1996-05-22 | 1999-06-15 | 김영환 | 텅스텐 실리사이드를 갖는 반도체 소자 제조방법 |
| KR100458474B1 (ko) | 1997-06-30 | 2005-01-27 | 주식회사 하이닉스반도체 | 반도체소자의비트라인및그제조방법 |
| KR100313528B1 (ko) * | 1999-11-29 | 2001-11-07 | 박종섭 | 반도체 장치의 금속배선 제조방법 |
| KR100583637B1 (ko) | 2003-08-19 | 2006-05-26 | 삼성전자주식회사 | 반도체 소자의 텅스텐 콘택 형성 방법 및 텅스텐 콘택형성 장비 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10403729B2 (en) | 2016-12-22 | 2019-09-03 | Samsung Electronics Co., Ltd. | Semiconductor devices and contact plugs |
| US10741657B2 (en) | 2016-12-22 | 2020-08-11 | Samsung Electronics Co., Ltd. | Semiconductor devices and contact plugs |
| US11903199B2 (en) | 2021-03-22 | 2024-02-13 | Samsung Electronics Co., Ltd. | Through via structure, semiconductor device including the through via structure, and massive data storage system including the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100010812A (ko) | 2010-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101656136B1 (ko) | 콘택 에칭 정지층을 포함하는 전계 효과 트랜지스터와 그 제조방법 | |
| CN101471379B (zh) | 半导体器件及其制造工艺 | |
| KR100467021B1 (ko) | 반도체 소자의 콘택 구조체 및 그 제조방법 | |
| KR101096976B1 (ko) | 반도체 소자 및 그 형성방법 | |
| KR20120036185A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20080036679A (ko) | 불 휘발성 메모리 소자의 형성 방법 | |
| US8183109B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7382054B2 (en) | Method for forming self-aligned contacts and local interconnects simultaneously | |
| US20140061806A1 (en) | Semiconductor device and method for fabricating the same | |
| CN102543838B (zh) | 半导体器件的制造方法 | |
| KR100809338B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100697292B1 (ko) | 반도체 장치 및 그 형성 방법 | |
| KR20030058640A (ko) | 반도체소자의 제조방법 | |
| KR100717812B1 (ko) | 반도체 장치 제조 방법 | |
| KR101001151B1 (ko) | 반도체 소자 및 비휘발성 메모리 소자의 제조방법 | |
| US7972941B2 (en) | Method of manufacturing a semiconductor device | |
| KR20090057730A (ko) | 반도체 소자의 층간 절연막 형성 방법 | |
| US20090170263A1 (en) | Method of manufacturing flash memory device | |
| KR20110109725A (ko) | 반도체 장치의 비트라인 및 그의 제조 방법 | |
| KR100672169B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100307968B1 (ko) | 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법 | |
| KR100846367B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR100744248B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100338827B1 (ko) | 반도체 메모리장치의 스토리지노드 전극 제조방법 | |
| KR100833430B1 (ko) | 낸드 플래쉬 소자의 드레인 콘택플러그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |