JP7344867B2 - 水平表面上におけるＳｉＮの選択的堆積 - Google Patents

水平表面上におけるＳｉＮの選択的堆積 Download PDF

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Description

［関連出願の相互参照］
本出願は、２０１７年８月４日に出願された米国仮特許出願第６２／５４１，２６２号に対する優先権を主張し、あらゆる目的のために本明細書に参照として組み込まれる。
半導体デバイスの製造は、フラッシュメモリの製造を伴う。デバイスが縮小するにつれて、メモリデバイス内のメモリセルの密度を最大化するために、効率的な複数のメモリセルを製造するための構造が使用される。３Ｄ ＮＡＮＤ技術は、メモリセルを垂直に層状に積み重ねることにより、２次元ＮＡＮＤ技術に関連する課題に対処する。
本明細書では、半導体基板を処理する方法および装置が提供される。本開示の一態様は、３Ｄ ＮＡＮＤ構造を製造するために半導体基板を処理する方法を伴い、方法は、階段パターンで構成された交互に設けられた酸化物層および窒化物層を有する基板を提供することを伴う。窒化物層の各々は、露出された水平表面を有する。階段パターン上に酸化物充填材を堆積する前に、高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ）によって、酸化物層および窒化物層の両方の上に窒化ケイ素（ＳｉＮ）が堆積される。ＳｉＮは、窒化物層の露出された水平表面上に、各層において、酸化物側壁表面に対して選択的に堆積されて、ＳｉＮパッドが形成される。
ＨＤＰ ＣＶＤによるＳｉＮの堆積は、窒化物層の露出された水平表面上にＳｉＮを堆積してＳｉＮパッドを形成し、一方で、階段パターンの酸化物層の側壁に堆積されたＳｉＮをＳｉＮパッドに対して選択的にエッチングすることを同時に実施することを伴ってよい。更に、窒化物層の露出された水平表面は、各層において、堆積化学物質に暴露されてＳｉＮパッドが形成されてよい。また、階段パターンの酸化物層の側壁がエッチャントに暴露されて、側壁に堆積されたＳｉＮが、ＳｉＮパッドに対して選択的にエッチングされてよい。
代替として、いくつかの実施形態では、階段パターンの酸化物層をエッチャントに暴露させる前に、窒化物層の露出された水平表面を各層において堆積化学物質に暴露させてよい。エッチャントは、水素ガス（Ｈ2）またはフッ素含有ガスから生成されたプラズマ種を含んでよい。いくつかの実施形態では、ＳｉＮの堆積から、酸化物層の側壁に堆積されたＳｉＮの選択的エッチングへの移行は、基板を保持する台座に印加されるバイアスを低下させることを伴ってよい。
いくつかの実施形態では、ＨＤＰ ＣＶＤによりＳｉＮを堆積することは、ケイ素含有反応物および窒素含有反応物をＨＤＰ ＣＶＤチャンバに流すことを伴ってよい。
いくつかの実施形態では、窒化物層はタングステン（Ｗ）ワード線で置換されてよい。ＳｉＮパッドは、タングステンランディングパッドで置換されてよい。更に、ＨＤＰ ＣＶＤにより窒化物層の露出表面上にＳｉＮを堆積させた後、酸化物充填材を階段パターン上に堆積させてよい。酸化物充填材をエッチングして、酸化物充填材内に垂直ビアを形成してよい。垂直ビアは、タングステンワード線まで延びてよい。酸化物充填材は、タングステンランディングパッドに対して選択的にエッチングされてよい。タングステンをビア内に堆積させて、ワード線まで延びるインターコネクトを形成してよい。１つ以上のビアによる１つ以上のワード線のパンチスルーが生じないように保護するために、タングステンランディングパッドをワード線上に位置決めしてよい。
いくつかの実施形態では、階段パターンの酸化物層の側壁に堆積されたＳｉＮが、水平表面上にＳｉＮの堆積物を実質的に損なわないようにしながら、選択的にエッチングされてよい。
本開示の別の態様は、窒化物層が酸化物層の間に配置されて階段構造を形成する基板を処理する方法を伴う。窒化物層の一部は露出されている。高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ）によってケイ素含有反応物および窒素含有反応物から堆積されたＳｉＮを、基板にバイアスを印加しながら、窒化物層の露出部分の平坦面上に堆積させてよい。階段構造の酸化物層の側壁に堆積された材料は、側壁に堆積された材料を、窒化物層の露出部分の平坦面上に堆積された材料に対して選択的にエッチングすることにより除去してよい。いくつかの実施形態では、ケイ素含有反応物および窒素含有反応物の堆積は異方性であってよい。更に、側壁に堆積された材料をエッチングすることは、水素ガスまたはフッ素含有ガスから生成されたプラズマ種に側壁を暴露させることを伴ってよい。また更に、側壁に堆積された材料の堆積および除去は、同時にまたは逐次的にのいずれかで実施されてよい。
別の態様は、基板を処理するための装置を伴う。装置は、プロセスチャンバを収容するリアクタを含んでよい。プラズマ源は、プロセスチャンバと流体連通し結合されていてよい。基板台座は、プロセスチャンバ内に配置されてよい。基板台座は、基板台座に結合された電極によって供給される電気エネルギーを受け取ってよい。１つ以上のガス入口が、プロセスチャンバに通じ、ガス入口に関連付けられた流量制御ハードウェアを有してよい。プロセスガスが、ガス入口を介してプロセスチャンバの中に導入されてよい。リアクタを制御するためにコントローラが構成されてよい。コントローラはプロセッサおよびメモリを有する。プロセッサとメモリは互いに通信可能に接続されている。プロセッサは、少なくとも、流量制御ハードウェアに動作可能に接続され、メモリは、プロセッサを制御するためのコンピュータ実行可能命令を格納して、少なくとも、（ａ）プロセスガスをプロセスチャンバに注入する工程であって、プロセスガスは、ケイ素含有反応物、窒素含有反応物、および水素ガスを含み、水素ガスとケイ素含有反応物との比は少なくとも１：２である、工程と、（ｂ）（ａ）の間に電極にバイアスを印加する工程と、（ｃ）（ａ）の後に、電極に印加されたバイアスを低下させる工程と、（ｄ）（ｃ）の間に、水素（Ｈ2）ガスまたはフッ素含有ガスを注入する工程と、によって流量制御ハードウェアを制御する。
これらおよび他の特徴は、関連する図面を参照して以下に説明される。
方法の作業を示すプロセスフロー図である。
パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。
図４Ａに示す基板の部分図である。
パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。
図５Ａに示す基板の概略図の側面図である。 図６Ａに示す基板の概略図の側面図である。 図７Ａに示す基板の概略図の側面図である。
方法の作業を示すプロセスフロー図である。
パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。 パターン形成スキームにおける基板の概略図である。
特定の開示された実施形態を実行するための例示的なプロセスチャンバの概略図である。
特定の開示された実施形態を実行するための例示的なプロセスツールの概略図である。
以下の説明では、提示された実施形態の理解をもたらすために、多数の特定の詳細が述べられる。開示された実施形態は、これらの特定の詳細の一部または全てを有することなく実施されてよい。その他の場合、開示された実施形態を不明瞭にしないために、よく知られたプロセス作業は詳細には説明していない。更に、開示された実施形態は特定の実施形態と関連して説明されることになるが、特定の実施形態は、開示された実施形態を限定することを意図するものではないことを理解されたい。
以下に開示する実現形態は、ウェハ、基板、または他のワークピースなどの基板上への材料の堆積について説明する。ワークピースは、様々な形状、サイズ、および材料を有してよい。本出願では、用語「ウェハ」および「基板」は交換可能に用いられる。
半導体製造は、多くの場合、メモリデバイスの製造を伴う。一例は、「垂直ＮＡＮＤ」（ＶＮＡＮＤ）構造とも呼ばれる３Ｄ ＮＡＮＤの製造である。しかし、３Ｄ ＮＡＮＤ構造を形成するための既存の技術は、より小さなデバイスへのスケーリングに関しては限定されており、現在利用可能なパターン形成技術は、３Ｄ ＮＡＮＤ構造における様々な構成要素の望ましくない劣化を引き起こす場合がある。
現在の３Ｄ ＮＡＮＤ技術では、階段パターンで構成された交互に設けられた酸化物層および窒化物層の上に堆積された酸化物充填材にビアが形成される場合がある。ビアは垂直に延びて、窒化物層を置換する露出されたタングステンワード線に接触する。タングステンなどの金属がビア内に堆積されてインターコネクトを形成し、インターコネクトはタングステンワード線まで延びてタングステンワード線に接触する。しかし、インターコネクトに対するワード線の各層の高さの変動を考慮すると、様々なインターコネクトと、それらに対応するワード線との間に十分な停止距離を維持することが困難であると判明する場合がある。したがって、最長のインターコネクトを充填して階段パターンのベース層上のワード線と接触させるために必要な時間は、階段パターンの上の方に位置するワード線を介してワード線の下に位置する酸化物層の中まで至る、より短いインターコネクトの意図しない望ましくない「パンチスルー」をもたらす場合がある。したがって、階段上のより高い位置に位置するワード線上の接触面は、階段パターンの底の方に位置するワード線に対してオーバーエッチングされる場合がある。
更に、３Ｄ ＮＡＮＤ構造において、交互に設けられた酸化物層および窒化物層の高さまたは数を増加させることもまた、交互に設けられた層の積層体の高さが実質的なエッチングと反りの問題を引き起こす場合があるので、困難な場合がある。背の高い３Ｄ ＮＡＮＤ構造に起因するエッチングと反りの問題の影響を緩和するために、酸化物層または窒化物層の各々の厚さを減少させてよい。しかし、そうすると、上述のパンチスルーの問題が更に悪化する場合がある。
上述の問題に対処する他の解決策には、階段パターン上の高い場所でのオーバーエッチングを最小限に抑え得るように、コンタクトマスクおよびエッチング作業を増やすことが含まれるが、そのようにすると、多くの場合、コストが増加し歩留まりが低下する。
代替として、エッチストップ層を階段パターンの上に追加して、上述のパンチスルー問題に対処し得る。しかし、選択性が高いエッチストップ層は、ビアがエッチングされる領域において選択性を有する場合もあり、したがって、ビア領域の近くまたはビア領域内で、階段パターンにおける窒化物層の除去を意図せずに妨げる場合がある。
本方法を実現するように構成された、開示された方法および装置は、階段パターンの各窒化物層の選択された露出部分に窒化ケイ素（ＳｉＮ）を堆積させて、その上にＳｉＮパッドを形成する。いくつかの実施形態では、方法は、高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ）ツール内でのインサイチュでのエッチングを含む。ＨＤＰ ＣＶＤを使用してＳｉＮを堆積することに関連する利点には、他の堆積方法と比較して、側壁堆積カバレッジが意図せずに薄いことが含まれる。更に、等方的に供給された、水素含有種またはフッ素含有種から生成されたエッチャントなどのエッチャントへのＳｉＮパッドの暴露により、階段パターンの側壁に堆積されたＳｉＮを除去し、一方で水平表面に堆積されたＳｉＮを損なうことがないようにし得る。いくつかの実施形態では、ＳｉＮ堆積を単一の作業として完了させ、したがってコストおよびプロセスサイクル時間を最小限に抑え得る。以下の方法およびツールは、３Ｄ ＮＡＮＤ構造において窒化物層上にＳｉＮパッドを形成することに関連して説明されているが、水平表面への選択的なＳｉＮ堆積が求められる、いかなる用途で使用されてもよい。
図１は、３Ｄ ＮＡＮＤ構造を形成するための方法に従って実施される作業のプロセスフロー図を示す。作業１８２では、基板が提供される。様々な実施形態では、基板は半導体基板である。基板は、シリコンウェハ、例えば、２００ｍｍウェハ、３００ｍｍウェハ、または４５０ｍｍウェハであってよく、１層以上の材料層、例えば、誘電性、導電性、または半導電性の材料がその上に堆積されたウェハを含む。例示的な基板１００は、図２の概略図として提供される。
図１に戻ると、作業１８４において、交互に設けられた酸化膜および窒化膜の膜積層体が基板上に堆積される。様々な実施形態では、堆積される酸化物層は酸化ケイ素層である。様々な実施形態では、堆積される窒化物層は窒化ケイ素層である。
酸化物層および窒化物層の各々は、約１０ｎｍ～約１００ｎｍ、またはいくつかの実施形態では約３５０ｎｍなどの、ほぼ同じ厚さに堆積されてよい。酸化物層は、ほぼ室温から約６００℃の間の堆積温度で堆積されてよい。本明細書で使用される場合、「堆積温度」（または「基板温度」）は、基板を保持する台座が堆積中に設定される温度を指すことが理解されるであろう。
酸化物および窒化物が交互に設けられた膜積層体を形成するための酸化物層と窒化物層は、原子層堆積（ＡＬＤ）、プラズマ強化原子層堆積（ＰＥＡＬＤ）、化学気相成長（ＣＶＤ）、プラズマ強化化学気相成長（ＰＥＣＶＤ）、またはスパッタリングなどの任意の好適な技術を使用して堆積してよい。様々な実施形態では、酸化物層および窒化物層はＰＥＣＶＤによって堆積される。
膜積層体は、４８～５１２層の交互に設けられた酸化物層および窒化物層を含んでよい。酸化物または窒化物層の各々は１層の層を構成する。交互に設けられた酸化物層および窒化物層を含む膜積層体は、酸化物－窒化物－酸化物－窒化物（ＯＮＯＮ）積層体と呼ばれ得る。
図３は、交互に設けられた酸化物膜１０１および窒化物膜１０２が基板１００上に堆積された基板１００の例示的な概略図を示す。図３に示す構造では、酸化物が最初に堆積され、その後に窒化物、酸化物、窒化物などが示されているが、窒化物が最初に堆積され、その後に酸化物、窒化物、酸化物などが続いてよいことに留意されたい。
ＯＮＯＮ積層体の堆積に続いて、基板内に１つ以上のチャネル（図３には示さず）がエッチングされる。引き続き、図１を参照すると、作業１８６において、基板上に階段パターンが形成される。本明細書で言及する場合、「階段パターン」は、各ステップが酸化物層と窒化物層とを含むステップの２つ以上のステップを意味する。酸化物層および窒化物層の各セットの上層は、階段においてステップを形成する酸化物層または窒化物層のいずれでもよいことが理解されるであろう。様々な実施形態では、階段パターンは、２４～２５６のステップを含む。階段パターンは、様々なパターン形成技術を使用して形成してよい。１つの技術は、基板上に犠牲層を堆積し、基板の領域をマスクして、酸化物層および窒化物層の各セットをエッチングして階段を形成することを含んでよい。
図４Ａは基板１００の例を提供し、基板は、酸化物層１１１および窒化物層１１２の階段パターンを含み、最上部の窒化物層の上にハードマスク１１０を有する。図４Ａは階段パターンの４つのステップを示すが、階段パターンは２４～２５６ステップなどの任意の数のステップを有してよいことが理解されるであろう。各ステップは、窒化物層および酸化物層を含む。上のステップの縁部から外側に延びる各ステップの領域は、ステップの「露出」領域もしくはステップの最上層、またはその上に堆積するのに好適な部分と呼ばれる場合がある。
階段パターンの階層構造を強調するために、図４Ａに示す階段パターンのビュー１９９を、例えば階段の幅方向に二分したものを図４Ｂに示す。酸化物層１１１は、窒化物層１１２と平行に、かつその間に配置される。１つの酸化物層１１１と、それに続く１つの窒化物層１１２の各セットは、その直上のセットよりも長く、したがって露出領域を有する階段パターンを形成する。
いくつかの実施形態では、図１の作業１８８において、酸化物が基板上に堆積される。酸化物は、ＯＮＯＮ積層体の層に堆積された酸化物と同じ組成でも異なる組成でもよい。様々な実施形態では、基板上に堆積される酸化物は、ＯＮＯＮ積層体において酸化物層を堆積するのに使用される堆積温度と同じ堆積温度で、またはそれとは異なる堆積温度で堆積される。堆積温度は、室温から約６００℃の間であってよい。酸化物を堆積した後に引き続き、基板に垂直スリットをエッチングしてよい。
図５Ａは、ＯＮＯＮ階段、ハードマスク１１０、および基板上に堆積された酸化物１２２を含む例示的な基板１００を示す。図５Ｂは、垂直スリット１３５がエッチングされ、ハードマスク１１０が除去された後の基板１００の側面図を示す。
作業１９０において、基板上の酸化物に対して選択的に、窒化物がエッチングされる。エッチングは、選択的ドライエッチングプロセスを使用して、例えば、基板を以下のガスのうちの任意の１つ以上に暴露させることにより実施できる：塩素（Ｃｌ2）、酸素（Ｏ2）、亜酸化窒素（Ｎ2Ｏ）、テトラフルオロメタン（ＣＦ4）、四フッ化硫黄（ＳＦ4）、二酸化炭素（ＣＯ2）、フッ化メタン（ＣＨ3Ｆ）、三フッ化窒素（ＮＦ3）、窒素（Ｎ2）、水素（Ｈ2）、アンモニア（ＮＨ3）、メタン（ＣＨ4）、六フッ化硫黄（ＳＦ6）、アルゴン（Ａｒ）、硫化カルボニル（ＣＯＳ）、二硫化炭素（ＣＳ2）、硫化水素（Ｈ2Ｓ）、および一酸化窒素（ＮＯ）。作業１９０は、エッチング種が階段パターン内に形成された垂直スリットの中に流れ込み、窒化物を選択的にエッチングするように、ＯＮＯＮスタックから窒化物層を除去する。選択的エッチングは、第２の材料をエッチングするよりも速い速度で第１の材料をエッチングすることを伴うことが理解されるであろう。例えば、窒化物を酸化物に対して選択的にエッチングするということは、窒化物が酸化物のエッチングよりも速い速度でエッチングされることを意味する。窒化物は、基板をリン酸（Ｈ3ＰＯ4）、希釈フッ化水素酸（「ＤＨＦ」）、またはこれら溶液の混合物に暴露させるなど、ウェットエッチングプロセスを使用して選択的にエッチングすることもできる。しかし、窒化物を選択的に除去することは、各階段の端部の酸化物－酸化物界面などの様々な界面において酸化物材料の劣化および除去のリスクをもたらす。これについて、図６Ａを参照して以下で更に説明する。
図６Ａは、窒化物層１１２のエッチングにより形成された水平ギャップ１３２を有する基板１００の例示的な概略図を示す。１７０の円で描かれた拡大図に示すように、エッチング作業中にエッチング種がギャップ１３２の中に流れ込み、酸化物においてエッチングされ除去されるので、酸化物－酸化物界面にギャップ１３４が形成される場合がある。図６Ｂは基板の断面の側面図を示し、窒化物を選択的にエッチングすることによりギャップ１３２が形成される。
図１に戻ると、作業１９２において、タングステンが基板のギャップの中に堆積されてタングステンワード線が形成される。タングステンは、ＡＬＤ、ＣＶＤ、ＰＥＡＬＤ、およびＰＥＣＶＤなどの任意の好適な技術によって堆積させてよい。いくつかの実施形態では、バルクタングステンを堆積する前に、バリア層またはタングステン核形成層の一方または両方が堆積される。図７Ａは、堆積されたタングステンワード線１４０を含む基板１００の例を示す。しかし、１７０の拡大図に示すように、酸化物－酸化物界面での酸化物の劣化に起因して、タングステンが１４１のギャップを充填し、それにより２本のワード線１４０を接続させ、短絡を引き起こす可能性がある。図７Ｂは、図７Ａの基板の側面からの断面での概略図であり、以前に窒化物が位置していたギャップ内にタングステン１４０が堆積されている。
図１に戻ると、作業１９４において、酸化物が垂直にエッチングされてビアが形成される。酸化物は、Ｏ2、Ａｒ、Ｃ4Ｆ6、Ｃ4Ｆ8、ＳＦ6、ＣＨＦ3、およびＣＦ4のうちの１つ以上のガスなどのエッチャントへの暴露を使用するドライエッチングによってエッチングされてよい。図８は、階段パターンのＯＮＯＮスタックを含む例示的な基板１００を示し、酸化物１２２内にビア１３７がエッチングされている。しかし、タングステンワード線層が相対的に薄いこと、および最も深いビア（例えば、１３７ｂ）をエッチングするのに垂直エッチングを確実に十分にするために使用されるエッチング時間が長いことに起因して、エッチング種は、酸化物の浅い部分についてエッチングされるビア（例えば、１３７ａ）の中に流れ込み、したがってタングステン層１３６をエッチングして貫通し、更には別の酸化物層１３８をエッチングして貫通する。先に論じたように、このような現象は典型的には望ましくなく、目標とするタングステンワード線の接点または層の下方に位置する層への「パンチスルー」または「ブレークスルー」と呼ばれる。
図１では、作業１９６において、ビア内にタングステンが堆積されて、タングステンワード線へのインターコネクトが形成される。しかし、図９に示すように、深いビアをエッチングするために使用される継続時間ゆえに、浅いビアは下の層にブレークスルーを引き起こすため、タングステンがビアを充填し（充填されたタングステンビア１４２を参照のこと）、図９の１７２にて丸で囲んだように短絡を引き起こす。ビアの深さは、約１マイクロメートルから約１２マイクロメートルの間で変動する。浅いビアは、３．０マイクロメートル未満、例えば約１．５マイクロメートルから３．０マイクロメートルの深さを有すると定義され得る。深いビアは、３．０マイクロメートルを超える深さを有してよい。酸化物内に形成されたビアの限界寸法は、約５０ｎｍ～約５００ｎｍであってよい。ビアは、酸化物をパターン形成するためのマスキング作業を伴い得るドライエッチングプロセスを使用してエッチングされ得る。
３Ｄ ＮＡＮＤ構造を形成する従来の技術では、窒化物の選択的除去の間の酸化物－酸化物界面の劣化、および異なる深さのビアをエッチングする際のタングステンワード線のパンチスルーが生じる結果となる。典型的には、実施される広範なエッチング技術は、様々な化学物質、および基板の領域をマスクするパターニングプロセスを使用して、様々な化学物質およびプロセス条件を使用して様々な深さのビアをエッチングする。このようなプロセスは、スループットを低下させ、製造プロセスの効率を低下させる。
本明細書では、酸化物－酸化物界面を劣化させることなく３Ｄ ＮＡＮＤ構造を形成する方法および装置が提供される。この方法および装置は、階段パターンの窒化物層の露出された水平部分に窒化ケイ素（ＳｉＮ）を堆積させてＳｉＮパッドを形成することにより、タングステンワード線のパンチスルーを回避する。各ＳｉＮパッドは、定義された高さまたは厚さを有して形成され得る。窒化物層の露出された水平部分へのＳｉＮの堆積は、階段パターンの酸化物層の露出された側壁に対して選択的である。酸化物層の露出された側壁表面に意図せずに堆積された材料は、等方性側壁除去プロセスによりエッチングされ得る。水素含有ガスまたはフッ素含有ガス、例えば、それぞれＨ2（ガス）またはＮＦ3（ガス）、から生成されたエッチャントが、３Ｄ ＮＡＮＤ構造を収容する反応プロセスチャンバに供給される。ＳｉＮの選択的堆積およびＳｉＮの異方性エッチングは、エッチングの前に堆積が起こる逐次的プロセスとして実行されるか、または並行プロセスとして実行されてよい。階段パターンの窒化物層は、各窒化物層上に形成されたＳｉＮパッドと共に、酸化物層に対して選択的にエッチングされ、ＳｉＮパッドの場所に対応する水平ギャップおよび空洞領域を形成する。タングステンは、水平ギャップと空洞領域を充填して、タングステンワード線と、ワード線上のランディングパッドとを形成する。ランディングパッドの各々は、エッチストップ層または保護バリアとして機能するのに十分な厚さを有して、インターコネクトがタングステンワード線を通り抜けてパンチスルーすることを防止する。
図１０は、いくつかの実施形態に従って実施される方法のための作業のプロセスフロー図である。図１０に示すフローの結果、作業１０９２においてランディングパッドが形成される。ランディングパッドの各々の厚さにより、やはり作業１０９２においてランディングパッドと共に形成されるワード線を介したインターコネクトのパンチスルーに対する継続的な保護がもたらされる。いくつかの実施形態では、作業１００２および１００４は、それぞれ、図１で先に提示した作業１８２および１８４と同一または類似であってよい。作業１００６において、基板上に階段パターンが形成される。作業１００６は、上述したように、図１の作業１８６と同一または類似であってよい。
作業１０１０において階段パターン上に酸化物を堆積する前に、作業１００８ａにおいて、高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ）により、階段パターンの各窒化物層における窒化物層の露出された水平表面上にＳｉＮが方向性を有して堆積される。堆積は、酸化物層の露出された側壁表面に対して選択的に行われる。最適な作業条件下では、選択的な堆積により、酸化物層の露出された側壁表面へのＳｉＮの堆積がない結果となる。したがって、ＳｉＮ材料は、各窒化物層の露出された水平表面上に堆積されて、その上にＳｉＮパッドが形成され、各ＳｉＮパッドは所定の高さを有し得る。
図１０でのＳｉＮの選択的堆積は、ケイ素含有反応物質および窒素含有共反応物質を使用したＨＤＰ ＣＶＤによって実施される。ケイ素含有反応物の例には、シラン（ＳｉＨ4）およびジシラン（Ｓｉ2Ｈ6）が含まれる。窒素含有共反応物の例には、分子窒素（Ｎ2）およびアンモニア（ＮＨ3）が含まれる。
作業１００８ａにおいて、ケイ素含有反応物および窒素含有共反応物がＨＤＰ ＣＶＤプロセス装置内の反応プロセスチャンバの中に流し込まれて反応して、堆積用のＳｉＮが必要に応じて形成されてよい。ＳｉＮは、約１００℃～約７００℃、または約１５０℃～約４００℃、例えば約４００℃の好適な堆積温度で堆積されてよい。例示的なチャンバ圧力は、約１Torr～約１０Torr、または約１．５Torr～約７Torrであってよい。作業１００８ａにおいて行われる堆積は、ターゲットである、窒化物層の露出された水平表面に対しては本質的には方向性を有するが、いくつかの実施形態では、いくらかのＳｉＮ材料が、酸化物層の露出された垂直方向の側壁表面に堆積される結果となる場合がある。作業１００８ａで説明した堆積と並行して、または堆積の完了後に逐次的に、のいずれかでエッチャント種を堆積チャンバの中に流し込み、作業１００８ｂで説明し、図１２～図１４Ｂに示すように、露出された側壁表面に堆積されたＳｉＮを等方的にエッチングしてよい。いくつかの実施形態では、エッチング用のプロセス条件は、図１の作業１９０に関連して先に説明した条件、または作業１００８ａで行われるような堆積に関して上述した条件のいずれかを含んでよい。いくつかの実施形態では、酸化物層の露出された側壁表面に堆積されたＳｉＮは、連続膜を形成しないように、完全にまたは十分な量が除去されて、以下で更に詳細に説明するように、作業１０９２におけるタングステンギャップを充填する時点でのタングステンワード線層間の電気的短絡が防止される。
作業１００８ａおよび１００８ｂの後、作業１０１０において、酸化物充填材とも呼ばれる酸化物が、窒化物層上に形成されたＳｉＮパッドを含む階段パターン上に堆積される。作業１０１２において、各窒化物層から延びるＳｉＮパッドを有する窒化物層は、酸化物層および酸化物充填材に対して選択的にエッチングされて、図６Ａおよび６Ｂに示すものと同様に、階段パターン内の酸化物層の間に水平ギャップが作製される。水平ギャップはその後、作業１０１４において、ギャップ充填作業を経てタングステンで充填されて、タングステンワード線が形成され、ＳｉＮパッドはタングステンを含むランディングパッドで置換される。ランディングパッドは、図１４Ｂに示すようにワード線上に形成され、例えばワード線１４０上に形成されたランディングパッド１８２である。この作業は、図１の作業１９２に関連して上述したように、任意の技術またはプロセス条件を使用して実施してよい。ＳｉＮパッドのエッチングにより作製された空洞領域は、タングステンワード線の形成中の作業１０９２中にタングステンで充填されて、タングステンワード線上にランディングパッドが形成される。
次いで、作業１０１６において、酸化物１２２がエッチングされてビアが形成される。例えば、ビアが、例えば図８に示したものと同様に、酸化物を通して垂直にエッチングされて、ワード線から延びるランディングパッドに接触して終わる。それに応じて、階段パターン上に形成された各ランディングパッドまで複数のビアが延びている。階段パターンの底部の近くにあるワード線と接触するより長いビアを形成することが、階段パターンの上部の近くにあるワード線と接触するより短いビアを形成するのに必要な時間に比べて、比較的長いエッチング継続時間を必要とする場合がある。それに応じて、階段パターンの底部の近くにあるワード線まで延びる長いビアを形成するのに必要な延長されたエッチング時間により、階段パターンの上部にあるワード線に接触させることが意図されたビアが、そのようなワード線を通り抜けてパンチスルーする結果となる場合がある。図１０に示すプロセスは、各ワード線にランディングパッドを形成することにより、ワード線、例えば階段パターンの上層の近くに位置するワード線を介したビアのパンチスルーから保護する。各ランディングパッドは、ランディングパッドがその上に形成されているワード線を通り抜けてパンチスルーする前に、所与のビアが貫通しなければならない追加の材料を提供する。
作業１０１８において、タングステンがビアの中に堆積されて、酸化物充填材を貫通してランディングパッドに接触するインターコネクトを形成する。作業１０２０において、ワード線を介したビアのパンチスルーが生じないように保護することに加えて、ランディングパッドは、ワード線を介したインターコネクトのパンチスルーも生じないように保護する。
図１０を参照して説明される方法は、図１１から図１５に関連して更に図示され説明される。最初に、図１１を参照すると、望ましくないＳｉＮの蓄積１７２が示される。蓄積１７２は、階段パターンの交互に設けられた窒化物層１１２上の領域１２４におけるコンフォーマルなまたは無方向性の窒化物上への窒化物の堆積から生じ得る。図１１の拡大した円形領域１７０に示すように、蓄積物１７２は、堆積プロセスの不完全性に起因して形状またはサイズが不規則であり、所与の窒化物層１１２を越えて、領域１２４の下方に示す、下方にある窒化物層上の別の蓄積物１７２に向かって延びている。これらの不規則な堆積パターンは、交互に設けられた窒化物層１１２の間に位置する領域１２６を密集させ、領域１２６を酸化物１２２で充填することをより困難にする場合がある。更に、いくつかの実施形態では、蓄積物１７２における窒化物の堆積の不規則性により、所与の窒化物層１１２上に形成された蓄積物１７２と、窒化物層１１２上に堆積された別の堆積物１７２との接触（拡大領域１７０には示されていない）をもたらす場合があり、それにより、窒化物層１１２が後にタングステンワード線１４０で置換された場合に短絡を生じさせ、３Ｄ ＮＡＮＤデバイスを使用不能にする可能性があり得る。更に、露出された酸化物層の側壁に窒化物が堆積される可能性が、交互に設けられたワード線１４０（図１１には示されず）間の短絡に寄与する場合もある。
図１１に示し上述したような、窒化物層１１２上の蓄積物１７２の潜在的な接触を回避し、望ましい窒化物堆積パターンを実現するために、図１２に示すように、交互に設けられた窒化物層１１２上の露出領域１７４にＳｉＮを堆積させてＳｉＮパッド１８２を形成するために、ＨＤＰ ＣＶＤが行われる。
本明細書で使用されるようなＨＤＰ ＣＶＤは、プラズマ強化化学気相成長（ＰＥＣＶＤ）プロセスとは異なる。誘導結合ＨＤＰ ＣＶＤプロセス条件、および結果として得られる膜は、容量結合ＰＥＣＶＤプロセスとは異なる。例えば、本明細書に記載されるような様々なＨＤＰリアクタは、約１００ｍＴｏｒｒ未満の圧力、１０11イオン／ｃｍ3を超えるプラズマ密度で動作する。ＨＤＰリアクタは、コイルについては４００ｋＨｚのプラズマ周波数で、ウェハが置かれている台座については１３．５６ＭＨｚの周波数でプラズマを点火する。容量結合プラズマリアクタでは、１３．５６ＭＨｚのプラズマ周波数を使用して、シャワーヘッドまたは台座のいずれかに印加されるプラズマを生成し、４００ｋＨｚはシャワーヘッドまたは台座のいずれかに印加される。ＨＤＰリアクタのイオンエネルギーは、ＰＥＣＶＤリアクタにおけるよりも大きい場合がある。その結果、ＨＤＰ ＣＶＤリアクタで堆積した膜の組成と特性は、ＰＥＣＶＤリアクタで堆積したものとは異なる。
図１０の作業１００８ａおよび１００８ｂで紹介および論じたように、図１２に示すように、露出された水平窒化物表面１７４上にＳｉＮパッド１８２を形成するために堆積されるＳｉＮは、ケイ素含有前駆体および窒素源をＨＤＰ ＣＶＤチャンバの中に流すことによって形成され得る。ケイ素含有前駆体の例は、シラン（ＳｉＨ4）である。窒素源の例は、窒素ガス（Ｎ2）およびアンモニア（ＮＨ3）である。
いくつかの実施形態では、階段パターンの窒化物層１１２上の露出された水平表面１７４を目標として、その上にＳｉＮを堆積させるためにＨＤＰ ＣＶＤを実施してよい。したがって、図１２に示すように、階段パターンの露出された水平表面１７４の各々の上に１つのＳｉＮパッド１８２が形成される。いくつかの実施形態では、ＨＤＰ ＣＶＤは、ＳｉＮパッドの深さが、交互に設けられた窒化物層１１２の各窒化物層のおよそ半分であり、各窒化物層が約２５ｎｍ～３５ｎｍの厚さであるように、ＳｉＮを堆積するために行われる。したがって、いくつかの実施形態では、ＳｉＮパッド１８２は、１３ｎｍ～１８ｎｍの範囲の高さ１７６を有することになる。ただし、図１２に示すように、ＨＤＰ ＣＶＤによって実施される堆積プロセスにより、露出された酸化物層の側壁１２８に潜在的に望ましくないＳｉＮ堆積が発生する場合が依然としてあり、それにより交互に設けられたワード線１４０間での短絡につながる可能性がある。
酸化物層側壁１２８へのＳｉＮ堆積に対処するために、図１２および１３に示すように、領域１３０において側壁１２８に堆積されたＳｉＮをエッチングするために等方性エッチングが実施される。いくつかの実施形態では、原子状フッ素、フッ素（Ｆ-）イオン、またはフッ素分子（Ｆ2）などのラジカルを含む、エッチャント種を形成する役割を担うプラズマ発生器に様々なガスを流してよい。そのようなガスは、水素含有ガス、例えば、Ｈ2またはＮＨ3、およびフッ素含有ガス、例えば、Ｆ2またはＮＦ3の一方または両方を含んでよく、これらがエッチャント種を形成し、エッチャント種は反応チャンバに送られ、酸化物層１１１の側壁１２８に堆積されたＳｉＮを、領域１３０において選択的にエッチングする。エッチングは、窒化物層１１２の露出された水平表面１７４上に形成されたＳｉＮパッド１８２に対して実施されて、図１４Ａ、図１４Ｂ、および図１５に示すように、側壁１２８上のＳｉＮ蓄積の一部または全てが除去され、したがって、例えば、窒化物層１１２がタングステン（Ｗ）で置換されてワード線１４０が形成される場合、ワード線１４０間の短絡の可能性が低減または排除される。
フッ素含有プラズマは、酸化物に対して選択的に窒化物をエッチングし、いくつかの実施形態では、側壁１２８に堆積されたＳｉＮ窒化物をエッチングするために使用されてよい。いくつかの実施形態では、図１３に示すように、等方性水素（Ｈ2）ガスエッチングにより側壁１２８を除去し、表面１７４上に堆積されたＳｉＮを保持してＳｉＮパッド１８２を形成してよい。しかし、エッチングプロセス（例えば、フッ素（Ｆ）ベース、または水素（Ｈ）ベース）中に酸素Ｏ2ガスを含めることは、Ｏ2を適用すると露出された窒化物表面１７４が酸化物表面に変換され、したがってエッチング速度が低下する可能性があるため望ましくない。
エッチングプロセスを行うために使用される反応チャンバ内の温度の変動は、エッチング速度に影響を与える場合がある。エッチングプロセスは、堆積温度または堆積温度に非常に近い温度、すなわち約８０°Ｃ～１５０°Ｃで行ってよく、この温度では、プロセスチャンバ温度の実質的な変動がエッチング結果に影響を及ぼす場合がある。その上、基板１００にバイアスを印加して、堆積したＳｉＮ材料にエッチャント種を引き寄せてよい。
図１０に示すような作業１００８ａおよび１００８ｂ、すなわち、ＳｉＮパッド１８２を形成するためのＳｉＮの選択的堆積、および側壁１２８に堆積されたＳｉＮの等方性エッチングは、作業１００８ｂにおけるエッチングの前に作業１００８ａにおける堆積が行われるように逐次的に、または図１０に示すように並行して実行されてよい。並行適用の場合、堆積化学物質およびエッチング化学物質を反応プロセスチャンバの中に並行して流して、窒化物層１１２の露出表面上にＳｉＮを堆積させ、各窒化物層１１２上に１つのＳｉＮパッド１８２を形成させ、一方で並行して、酸化物層１１１の側壁１２８に堆積されたＳｉＮを選択的にエッチングしてよい。また、いくつかの実施形態では、堆積およびエッチングプロセスは１回のみ発生する場合があり、すなわち、そのようなプロセスは周期的であることを意図していない。
ＳｉＮパッド１８２を形成するための露出された水平表面１７４上へのＳｉＮの堆積を、側壁１２８に堆積されたＳｉＮの等方性エッチングと並行して行うことには様々な利点がある。例えば、合計のプロセス完了時間を短縮できる。いくつかの実施形態では、好適なエッチャント種を生成するために使用されるガスには、水素またはアンモニアが含まれる。フッ素含有ガスは通常、堆積中には使用されない。また、いくつかの実施形態では、ケイ素含有前駆体と水素含有エッチャントの量の比を制御して、側壁１２８に堆積されたＳｉＮのエッチングと並行して堆積を行ってよい。ＮＨ3が、ＳｉＮ形成用の窒素を供給するために使用され、ならびに水素が、側壁１２８に堆積されたＳｉＮの並行エッチングのために使用されてよい。代替として、いくつかの実施形態では、フッ素含有ガスが、Ｈ2 ＮＨ3と共に反応チャンバに流入してもよい。反応チャンバ用のプロセス条件は、側壁１２８に堆積されたＳｉＮのエッチングと並行して、窒化物層１１２の露出表面上へのＳｉＮ堆積を良好に行うように調整されてよい。
次に、図１４Ａおよび１４Ｂを参照すると、窒化物層１１２、およびその上に堆積されたＳｉＮパッド１８２はそれぞれ、基板上の酸化物に対してエッチングされる。エッチングは実質的に、図１に示すような作業１９０について説明したように行われて、エッチャント種が垂直スリットの中に流れ込み窒化物を選択的にエッチングするように、エッチャント種をＯＮＯＮ積層体内のスリットを通して垂直に流すことにより窒化物層１１２が除去される。窒化物は、基板をリン酸（Ｈ3ＰＯ4）、または希釈フッ化水素酸（「ＤＨＦ」）、またはこれら溶液の混合物に暴露させるなど、ウェットエッチングプロセスを使用して選択的にエッチングしてよい。例えば、図６Ａは、窒化物のエッチングにより形成された水平ギャップ１３２を有する基板１００の例示的な概略図を示す。
窒化物層１１２およびＳｉＮパッド１８２に存在する窒化物の選択的エッチングに続いて、基板のギャップの中にタングステンが堆積されて、図１４Ｂに示すように、タングステンワード線１４０およびランディングパッド１８０がそれぞれ形成される。図６Ａに示すギャップ１３２と同様の水平ギャップがタングステンで充填されて、タングステンワード線が形成される。同様に、ＳｉＮパッド１８２のエッチングによって生じた空隙がタングステンで充填されて、ランディングパッド１８０が形成される。タングステンは、ＡＬＤ、ＣＶＤ、ＰＥＡＬＤ、またはＰＥＣＶＤなどの任意の好適な技術によって堆積されて、ワード線１４０またはランディングパッド１８２を作成してよく、これらが、「エッチストップ層」とも呼ばれる十分なストップ層を提供して、図１５に示すように、インターコネクトによる、接触が形成される窒化物層の下方に位置する次の窒化物層へのパンチスルーを防止してよい。
図１３に戻ると、ＳｉＮが、領域１３０にける酸化物層１１１の側壁１２８に堆積されている状況が示されている。したがって、上記のように窒化物層１１２をワード線１４０で置換した時点で、側壁１２８上のＳｉＮもタングステンで置換される場合があり、したがって、交互に設けられたワード線１４０間の短絡につながる可能性がある。したがって、そのような短絡を防止するために、上記のエッチングプロセスは、図１４Ａおよび１４Ｂに示すように、側壁１２８のＳｉＮを除去するか、または、図１３に示すように階段パターンのステップ間に連続的なＳｉＮ層が存在しないように十分な量のＳｉＮを除去してよい。
図１４Ａおよび１４Ｂは、等方性エッチングプロセスが、側壁１２８の領域１３０上の全てのＳｉＮ堆積物を除去した状況を示す。したがって、酸化物層１１１の側壁に堆積されたＳｉＮをタングステンで置換することにより、交互に設けられたワード線１４０間の短絡のリスクが実質的に低減されるか、または完全に排除される。
全体的に示されたもの、ならびに図８および図９を参照して議論されたものと同様に、酸化物１２２が垂直にエッチングされてビアが形成され、その後、図１５に示すようにタングステンで充填されてインターコネクト１４２が形成される。図１の作業１９４について説明したように、酸化物１２２は、Ｏ2、Ａｒ、Ｃ4Ｆ6、Ｃ4Ｆ8、ＳＦ6、ＣＨＦ3、およびＣＦ4のうちのいずれか１つ以上のガスへの暴露によって実施されるドライエッチングによってエッチングされてよい。
上述し、図１５に示すように、ランディングパッド１８２の形成により、図９に示すパンチスルーから保護される。図１５に示すように、各ワード線１４０上の各ランディングパッド１８２の深さは、下方のワード線１４０を通り抜けてパンチスルーする前に、インターコネクト１４２が貫通しなければならない追加のタングステンを提供する。
それに応じて、ランディングパッド１８２の使用により、パンチスルー状態の可能性が大幅に最小化される。シナリオを図１５に示し、このシナリオでは、等方性エッチングプロセスは、酸化物層１１１の側壁１２８に堆積されたＳｉＮをエッチングし、したがって短絡のリスクを最小限に抑え、ランディングパッド１８２は、上部ワード線１４０を通ってビアがエッチングされることを防止し、したがってパンチスルーを防止する。それに応じて、正常な作業のために必要とされるような、ＯＮＯＮ積層体の全体的な構造的完全性が維持される。
装置
半導体デバイスの寸法が縮小するにつれて、半導体デバイスの製造方法は汚染にますます敏感になる。例えば、半導体デバイスは、多くの場合、アルミニウムなどの金属材料で作られたチャンバ構成要素およびチャンバ壁を含むリアクタまたはチャンバ内で製造される。一部の半導体デバイス製造プロセスはプラズマを伴わないが、プラズマを実装する一部のプロセスでは、堆積中にインサイチュプラズマに暴露されたチャンバ構成要素が剥がれ剥離し、それにより、ウェハ上に堆積された膜の中に金属粒子が取り込まれるリスクが高まる場合がある。例えば、「高密度プラズマ化学気相成長」（ＨＤＰ ＣＶＤ）システムは、誘電体膜堆積およびギャップ充填などの集積回路用途に使用される高密度プラズマを生成する。一部のシステムは、トップドームにおける低周波無線周波数（ＬＦＲＦ）電力で駆動する誘導結合プラズマと、静電チャック（ＥＳＣ）における高周波（ＨＦ）電力で駆動する容量結合プラズマを実装している。ガスは処理中に、イオン化されて流れ、ＥＳＣ上のウェハに向かって加速される。ＨＤＰ ＣＶＤ処理は、堆積中に同時スパッタエッチングを実行して、高アスペクト比のトレンチのギャップを充填することを可能にし得る。ＨＤＰ ＣＶＤシステムの構成要素は、処理中に使用されるプラズマに暴露された場合、剥がれおよび剥離の影響を受けやすくなる場合がある。
上記のとおり、本明細書で使用される場合、ＨＤＰ ＣＶＤはＰＥＣＶＤとは異なる。ＨＤＰ ＣＶＤプロセス条件、および結果として得られる膜は、容量結合ＰＥＣＶＤプロセスとは異なる。例えば、本明細書に記載されるような様々なＨＤＰリアクタは、約１００ｍＴｏｒｒ未満の圧力、１０11イオン／ｃｍ3を超えるプラズマ密度で動作する。ＨＤＰリアクタは、コイルについては４００ｋＨｚのプラズマ周波数で、ウェハが置かれている台座については１３．５６ＭＨｚの周波数でプラズマを点火する。容量結合プラズマリアクタでは、１３．５６ＭＨｚのプラズマ周波数を使用して、シャワーヘッドまたは台座のいずれかに印加されるプラズマを生成し、４００ｋＨｚはシャワーヘッドまたは台座のいずれかに印加される。ＨＤＰリアクタのイオンエネルギーは、ＰＥＣＶＤリアクタにおけるよりも大きい場合がある。その結果、ＨＤＰ ＣＶＤリアクタで堆積した膜の組成と特性は、ＰＥＣＶＤリアクタで堆積したものとは異なる。
開示された実施形態は、上述したような図１６に示すチャンバなどのチャンバ内で実施されてよい。図１８には高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ）チャンバが示されているが、本明細書に記載される様々な実施形態では、膜を堆積するための他のリアクタまたはツールを使用してよい。
図１６は、開示された実施形態を実施するのに好適なＨＤＰ ＣＶＤリアクタの例の概略図である。リアクタ１６０１は、リアクタの他の構成要素を取り囲み、プラズマを収容する役割を担うプロセスチャンバ１６０３を含む。いくつかの実現形態では、プロセスチャンバ壁は、アルミニウム、酸化アルミニウム、または他の好適な材料で作られている。図１６に示す実施形態は、２つのプラズマ源、すなわち、上部無線周波数（ＲＦ）コイル１６０５、および側面ＲＦコイル１６０７を有する。上部ＲＦコイル１６０５は中間周波数、すなわちＭＦＲＦコイルであり、側面ＲＦコイル１６０７は低周波数、すなわちＬＦＲＦコイルである。図１６に示す実施形態では、ＭＦＲＦ周波数は４３０～４７０ｋＨｚであり、ＬＦＲＦ周波数は３４０～３７０ｋＨｚであり得る。しかし、開示された実施形態は、２つのプラズマ源、またはＲＦプラズマ源を有する反応チャンバでの作業に限定されない。任意の好適なプラズマ源を使用してよい。
リアクタ内では、ウェハ台座１６０９がワークピース１６１１を支持する。ワークピース１６１１は、ＰＥＣまたはウェハであってよい。ウェハ台座１６０９は、ウェハを所定位置に保持（またはクランプ）するためのチャック（クランプと呼ばれることもある）を含む。チャックは、様々なプロセス中に台座上の物体を固定するために使用されてよい。チャックは、ＥＳＣ、機械式チャック、または利用可能な様々な他の種類のチャックであってよい。ガスまたは熱伝達液体をウェハ台座１６０９に供給するためのライン１６１３を含むガス供給サブシステムは、ワークピース１６１１の温度を制御する。ウェハ台座１６０９およびガス供給サブシステムは、ウェハ温度を適切に維持することを促進できる。
ＨＦＲＦ源１６１５の高周波ＲＦは、様々なプロセス中にワークピース１６１１に電気的にバイアスし、帯電したガス種をワークピース１６１１上に引き寄せる役割を担う。電源１６１５からの電気エネルギーは、例えば、電極または容量結合を介してワークピース１６１１に結合される。ワークピース１６１１に印加されるバイアスは、ＲＦバイアスでなくてよいことに留意されたい。他の周波数およびＤＣバイアスも使用してよい。
プロセスガスは、１つ以上の入口１６１７を介して導入される。ガスは予め混合されていてもいなくてもよい。プロセスガスは、オリフィスを含むガス供給入口メカニズムを通して導入されてよい。いくつかの実施形態では、少なくともいくつかのオリフィスは、ワークピース１６１１の露出された表面と鋭角で交差する噴射軸に沿ってプロセスガスを向ける。更に、プロセスガスは、ガスを台座に向ける場合も向けない場合もある１次ガスリング１６２１から導入されてよい。いくつかの実施形態では、プロセスガスは、１次ガスリング１６２１に加えて１つ以上のガスリング（図示せず）から導入されてよい。インジェクタを１次ガスリング１６２１に接続して、ガスまたはガス混合物の少なくとも一部をチャンバの中に、かつ台座の方に向けてよい。インジェクタ、ガスリング、またはプロセスガスをウェハに向けるための他のメカニズムが、いくつかの実施形態では使用されなくてよいことに留意されたい。チャンバに入るプロセスガスによって引き起こされるソニックフロント（ｓｏｎｉｃ ｆｒｏｎｔ）自体が、ワークピース１６１１への方向を含む全ての方向にガスを急速に分散させることになる。プロセスガスは、出口１６２２を介してチャンバ１６０３を出る。真空ポンプ（例えば、ターボ分子ポンプ）は典型的には、プロセスガスを引き出し、リアクタ内を好適な低圧に維持する。リアクタ１６０１は、コントローラ１６９０を使用して制御されてよい。コントローラ１６９０は、本明細書で開示される様々な作業を実行するための機械可読命令を含んでよい。コントローラ１６９０に関する更なる説明を以下に提供する。
図１６に示すように、リアクタ１６０１は、開示された実施形態に従って作業を制御するためのコントローラ１６９０を含む。コントローラ１６９０は、入口１６１３を介した台座１６０９へのガス流の流量および圧力、台座１６０９の移動、静電チャック（ＥＳＣ）のバイアス電力、ＭＦＲＦコイル１６０５およびＭＦＲＦコイル１６０７のプラズマ電力、台座温度、チャンバ圧力、プロセスチャンバ１６０３へのガス流、チャンバ１６０３の内への、または外へのワークピース１６１１の搬送、および他の作業、などの様々なパラメータを制御するために使用されてよい。
いくつかの実施形態では、図１６に示すリアクタ１６０１は、１つ以上のウェハを処理するためのツールの一部である。１つ以上のリアクタを含むツールの例を図１７に示す。図１７は、開示された実施形態に従って多段階堆積プロセスを実施するのに好適なプラズマ処理システムのブロック図である。システム１７００は、Ｆｒｅｍｏｎｔ，ＣａｌｉｆｏｒｎｉａにあるＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＳＰＥＥＤ（商標）プラットフォームで使用されるウェハ搬送システム（ＷＴＳ）などの搬送モジュール１７０３を含む。搬送モジュール１７０３は、清浄な加圧環境を提供して、様々な処理段階の間を移動するにつれて処理されるウェハなどのワークピースの汚染のリスクを最小限に抑える。搬送モジュール１７０３上には、１つ以上のＨＤＰ ＣＶＤモジュールまたはプロセスチャンバ１７０５、例えば、Ｆｒｅｍｏｎｔ，ＣａｌｉｆｏｒｎｉａにあるＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎから入手可能なＬａｍ ＳＰＥＥＤ（商標）リアクタ、が取り付けられている。エッチングモジュール１７０７は、Ｌａｍ原子層除去（ＡＬＲ）リアクタ、またはＫｉｙｏ（商標）リアクタであってよい。これらのエッチングリアクタは、堆積リアクタと同じまたは別個のプラットフォームに取り付けられてよい。
システムは、ＰＥＣＶＤまたは原子層堆積（ＡＬＤ）プロセスを実施することができるチャンバ１７０９を任意選択的に含んでよい。チャンバ１７０９は、複数のステーション１７１１、１７１３、１７１５、および１７１７を含んでよく、これらは、堆積もしくは除去作業、または保護用静電チャックカバー（ＰＥＣ）洗浄作業を逐次的に実施してよい。システム１７００はまた、処理の前および後にウェハが格納される、１つ以上（この場合は２つ）のウェハソースモジュール１７０１を含む。搬送モジュール１７０３内のデバイス（一般にはロボットアームユニット）は、搬送モジュール１７０３に搭載されたモジュール間でウェハを移動させる。
ウェハは、ロボットアームによって、ＨＤＰ ＣＶＤリアクタ１７０５および／またはプラズマエッチングリアクタ１７０７の間を、それぞれ堆積およびエッチバック処理のために搬送される。ロボットアームはまた、コンディショニング層堆積モジュール１７０９と他のチャンバとの間でウェハを搬送してよい。一実施形態では、この用途において、単一のエッチングリアクタが２つのＳＰＥＥＤ（商標）堆積モジュール１７０５をサポートでき、１時間あたり約１５～１６ウェハ（ｗｐｈ）の高スループットを有する。他の実施形態では、２つのエッチングリアクタ１７０７が、１つ以上のＳＰＥＥＤ（商標）堆積モジュール１７０５をサポートしてよい。
開示された実施形態は、プラズマエッチングチャンバなしで実施されてよい。例えば、単一のチャンバを、ＨＤＰ ＣＶＤ堆積および反応性プラズマエッチングの両方のために構成してよい。例えば、Ｌａｍ ＳＰＥＥＤ（商標） ＨＤＰ－ＣＶＤリアクタは、個別のリアクタを使用する場合と同様のスループットで、コンディショニング、堆積、およびプラズマエッチングが可能である。本明細書で提供される詳細およびパラメータを想定すると、単一のチャンバが、例えば、プラズマリアクタと、例えば、堆積（ＨＤＰ ＣＶＤ）および反応性プラズマエッチングのための、本明細書に記載された様々なプラズマ源（例えば、インサイチュまたはダウンストリームプラズマ源）などの装置とで構成されてよい。
図１７はまた、プロセスツール１７００のプロセス条件およびハードウェア状態を制御するために使用されるシステムコントローラ１７５０の実施形態を示す。システムコントローラ１７５０は、上述のプロセスを実施するためのプログラム命令を提供してよい。プログラム命令は、ＤＣ電力レベル、ＲＦバイアス電力レベル、圧力、温度などの様々なプロセスパラメータを制御してよい。命令は、本明細書に記載の様々な実施形態に従って、バッチでウェハを処理する前に、チャンバをコンディショニングし、ＰＥＣ上で堆積作業を実施するためのパラメータを制御してよい。
いくつかの実現形態では、コントローラ１７５０は、上記の例の一部であり得るシステムの一部である。このようなシステムは、処理ツール、チャンバ、処理用プラットフォーム、および／または特定の処理構成要素（ウェハ台座、ガスフローシステムなど）を含む、半導体処理装置を備えることができる。これらシステムを、半導体ウェハまたは基板の処理前、処理中、および処理後の作業を制御するための電子機器に組み込んでよい。電子機器は「コントローラ」と呼ばれてよく、システムの様々な構成要素または副部品を制御してよい。コントローラ１７５０は、処理要件および／またはシステムの種類に応じて、処理ガスの供給、温度設定（例えば、加熱および／または冷却）、圧力設定、真空設定、電力設定、無線周波数（ＲＦ）発生器設定、ＲＦ整合回路設定、周波数設定、流量設定、流体供給設定、位置および作業設定、特定のシステムと接続しているかまたはインタフェースしているツールおよび他の搬送ツールならびに／またはロードロックに対するウェハの搬出入、を含む、本明細書に開示されるプロセスのいずれをも制御するようにプログラムされてよい。
大まかに言って、コントローラ１７５０は、様々な集積回路、ロジック、メモリ、および／またはソフトウェアを有し、命令を受信し、命令を発行し、作業を制御し、クリーニング作業を有効にし、エンドポイント測定を有効にするような電子機器として定義されてよい。集積回路は、プログラム命令を格納するファームウェアの形態のチップ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）として定義されたチップ、および／または１つ以上のマイクロプロセッサ、またはプログラム命令（例えば、ソフトウェア）を実行するマイクロコントローラ、を含んでよい。プログラム命令は、様々な個別設定（またはプログラムファイル）の形態でコントローラに伝達される命令であって、特定のプロセスを半導体ウェハ上でもしくは半導体ウェハ用に、またはシステムに対して実行するための作業パラメータを定義してよい。いくつかの実施形態では、作業パラメータは、１つ以上の層、材料、金属、酸化物、ケイ素、二酸化ケイ素、表面、回路、および／またはウェハダイの作製時に、１つ以上の処理ステップを実現するために、プロセスエンジニアによって定義されるレシピの一部であってよい。
いくつかの実施形態では、システムコントローラ１７５０は、プロセスツール１７００の動作の全てを制御する。システムコントローラ１７５０は、１つ以上のメモリデバイス１７５６、１つ以上の大容量記憶デバイス１７５４、および１つ以上のプロセッサ１７５２を含んでよい。プロセッサ１７５２は、ＣＰＵまたはコンピュータ、アナログおよび／またはデジタル入力／出力接続部、ステッパモータコントローラボードなどを含んでよい。システムコントローラ１７５０は、大容量記憶デバイス１７５４に格納され、メモリデバイス１７５６中に読み込まれ、プロセッサ１７５２で実行される、システム制御ソフトウェア１７５８を実行する。代替として、制御ロジックは、コントローラ１７５０内にハードコードされていてよい。これら目的には、特定用途向け集積回路、プログラマブルロジックデバイス（例えば、フィールドプログラマブルゲートアレイ、またはＦＰＧＡ）などを使用してよい。以下の説明では、「ソフトウェア」または「コード」が使用される場合はいつでも、機能的に同等のハードコードされたロジックが代わりに使用されてよい。システム制御ソフトウェア１７５８は、プロセスチャンバ内外へのＰＥＣの搬送、プロセスチャンバ内外へのウェハの搬送、ガスのタイミング、ガスの混合、ガス流量、チャンバおよび／またはステーション圧力、背面ガス流圧力、チャンバおよび／またはリアクタ温度、ウェハ温度、バイアス電力、目標電力レベル、ＲＦ電力レベル、台座、チャックおよび／またはサセプタ位置、ならびにプロセスツール１７００によって実施される特定のプロセスの他のパラメータ、を制御するための命令を含んでよい。システム制御ソフトウェア１７５８は、任意の好適な方法で構成されてよい。例えば、様々なプロセスツールプロセスを実行するために必要なプロセスツール構成要素の作業を制御するために、様々なプロセスツール構成要素のサブルーチンまたは制御オブジェクトが記述されてよい。システム制御ソフトウェア１７５８は、任意の好適なコンピュータ可読プログラミング言語でコーディングされてよい。
いくつかの実現形態では、コントローラ１７５０は、システムに組み込まれた、もしくは結合された、またはシステムにネットワーク接続された、またはこれらの組み合わせであるコンピュータの一部であるか、またはそのコンピュータに結合されていてよい。例えば、コントローラ１７５０は「クラウド」内にあるか、またはファブホストコンピュータシステムの全てもしくは一部であってよく、それによりウェハ処理のリモートアクセスが可能になる。コンピュータは、システムへのリモートアクセスを可能にして、製造作業の現在の進行状況を監視し、過去の製造作業の履歴を調査し、複数の製造作業から傾向または性能の指標を調査して、現在の処理のパラメータを変更し、現在の処理に続く処理ステップを設定するか、または新しいプロセスを開始する。いくつかの例では、リモートコンピュータ（例えば、サーバ）は、ローカルネットワークまたはインターネットを含み得るネットワークを経由して、プロセスレシピをシステムに提供できる。リモートコンピュータは、パラメータおよび／または設定の入力もしくはプログラミングを可能にするユーザインタフェースを含んでよく、パラメータおよび／または設定は次に、リモートコンピュータからシステムに通信される。いくつかの例では、コントローラ１７５０は、１つ以上の作業中に実行される各処理ステップのためのパラメータを指定するデータ形式の命令を受信する。パラメータは、実行されるプロセスの種類、およびコントローラがインタフェースするか、または制御するように構成されているツールの種類に固有のものであってよいことを理解されたい。したがって、上述のように、コントローラ１７５０は、例えば、互いにネットワーク化され、本明細書に記載のプロセスや制御などの共通の目的を目指している１つ以上の個別のコントローラを含むことによって、分散されてよい。そのような目的のための分散コントローラの例は、遠隔に位置する（例えば、プラットフォームレベルで、またはリモートコンピュータの一部として）１つ以上の集積回路と通信状態にあるチャンバ上の１つ以上の集積回路であってよく、これらが組み合わされてチャンバでのプロセスを制御する。
いくつかの実施形態では、システム制御ソフトウェア１７５８は、上述の様々なパラメータを制御するための入出力制御（ＩＯＣ）シーケンス命令を含んでよい。いくつかの実施形態では、システムコントローラ１７５０に関連付けられた大容量記憶デバイス１７５４および／またはメモリデバイス１７５６に格納された他のコンピュータソフトウェアおよび／またはプログラムを使用してよい。この目的のためのプログラムまたはプログラムの一部の例には、ウェハ位置決めプログラム、プロセスガス制御プログラム、圧力制御プログラム、ヒーター制御プログラム、およびプラズマ制御プログラムが含まれる。
ウェハ位置合わせプログラムは、ウェハまたはＰＥＣを台座１７１８にロードし、ウェハまたはＰＥＣとプロセスツール１７００の他の部分との間の間隔を制御するために使用されるプロセスツール構成要素用のプログラムコードを含んでよい。プロセスガス制御プログラムは、ガス組成（例えば、本明細書に記載されたような、コンディショニングプロセスガス、堆積ガス、ヘリウムガス、または裏面フロー用の他のガス、キャリアガスなど）および流量を制御するためのコード、ならびに任意選択的に、プロセスステーション内の圧力を安定させるために、堆積前にガスを１つ以上のプロセスステーションの中に流し込むためのコードを含んでよい。圧力制御プログラムは、例えば、プロセスステーションの排気システムのスロットルバルブ、プロセスステーションの中に入るガス流量、コンディショニング作業中にＰＥＣの背面に導入されるガスの圧力、を調節することによりプロセスステーション内の圧力を制御するためのコードを含んでよい。
ヒーター制御プログラムは、ワークピースを加熱するために使用される加熱ユニットへの電流を制御するためのコードを含んでよい。代替として、ヒーター制御プログラムは、熱伝達ガス（例えばヘリウム）のウェハへの供給を制御してよい。プラズマ制御プログラムは、本明細書の実施形態に従ってプロセス電極に印加されるＲＦ電力レベル、および１つ以上のプロセスステーションにおけるバイアスを設定するためのコードを含んでよい。圧力制御プログラムは、本明細書の実施形態に従って反応チャンバ内の圧力を維持するためのコードを含んでよい。
いくつかの実施形態では、システムコントローラ１７５０に関連付けられたユーザインタフェースがあってよい。ユーザインタフェースは、ディスプレイ画面、装置および／またはプロセス条件のグラフィカルソフトウェアディスプレイ、ならびにユーザ入力デバイス、例えば、ポインティングデバイス、キーボード、タッチスクリーン、マイク、を含んでよい。
いくつかの実施形態では、システムコントローラ１７５０によって調整されるパラメータは、プロセス条件に関係してよい。非限定的な例には、プロセスガスの組成と流量、温度、圧力、プラズマ条件（例えばＲＦバイアス電力レベル）、圧力、温度などが含まれる。これらのパラメータは、ユーザインタフェースを利用して入力してよいレシピの形式でユーザに提供されてよい。
プロセスを監視するための信号は、システムコントローラ１７５０のアナログおよび／またはデジタル入力接続部によって、様々なプロセスツールセンサから提供されてよい。プロセスを制御するための信号は、プロセスツール３００のアナログおよびデジタル出力接続部に出力されてよい。監視され得るプロセスツールセンサの非限定的な例には、マスフローコントローラ、圧力センサ（例えばマノメータ）、熱電対などが含まれる。プロセス条件を維持するために、適切にプログラムされたフィードバックおよび制御アルゴリズムを、これらセンサからのデータと共に使用してよい。
限定するわけではないが、例示的なシステムは、プラズマエッチングチャンバまたはモジュール、堆積チャンバまたはモジュール、スピンリンスチャンバまたはモジュール、金属めっきチャンバまたはモジュール、クリーンチャンバまたはモジュール、ベベルエッジエッチングチャンバまたはモジュール、物理気相成長（ＰＶＤ）チャンバまたはモジュール、化学気相成長（ＣＶＤ）チャンバまたはモジュール、原子層堆積（ＡＬＤ）チャンバまたはモジュール、原子層エッチング（ＡＬＥ）チャンバまたはモジュール、イオン注入チャンバまたはモジュール、トラックチャンバまたはモジュール、および半導体ウェハの作製および／または製造に関連するかもしくは使用されてよい任意の他の半導体処理システム、を含んでよい。
上記のとおり、ツールによって実行されるプロセスステップに応じて、コントローラは、他のツール回路またはモジュール、他のツール構成要素、クラスタツール、他のツールインタフェース、隣接するツール、近接するツール、工場全体に配置されたツール、メインコンピュータ、別のコントローラ、または半導体製造工場内のツール場所および／またはロードポートとの間でウェハ容器を搬出入する材料搬送に使用されるツール、のうちの１つ以上と通信し得る。
結論
前述の実施形態は、理解を明瞭にする目的で、ある程度詳細に説明したが、添付の特許請求の範囲内において、特定の変更および修正を実施してよいことは明らかであろう。本実施形態のプロセス、システム、および装置を実現する多数の代替方法があることに留意されたい。それに応じて、本実施形態は、例示的であって限定的と見なされるべきではなく、実施形態は本明細書で提示される詳細に限定されるべきではない。本開示は以下の適用例を含む。
［適用例１］
３Ｄ ＮＡＮＤ構造を製造するために半導体基板を処理する方法であって、前記方法は、
階段パターンで構成された、交互に設けられた酸化物層および窒化物層を有する基板を提供する工程であって、前記窒化物層の各々は露出された水平表面を有する、工程と、
前記階段パターン上に酸化物充填材を堆積する前に、高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ）によって、前記酸化物層および前記窒化物層の両方の上に窒化ケイ素（ＳｉＮ）を堆積させる工程と、を含み、
前記ＳｉＮは、前記窒化物層の前記露出された水平表面上に、各層において、酸化物側壁表面に対して選択的に堆積されて、ＳｉＮパッドが形成される、方法。
［適用例２］
適用例１に記載の方法であって、ＨＤＰ ＣＶＤによるＳｉＮの前記堆積させる工程は、
前記窒化物層の前記露出された水平表面上にＳｉＮを堆積して前記ＳｉＮパッドを形成する工程、および、前記階段パターンの前記酸化物層の側壁に堆積されたＳｉＮを、前記ＳｉＮパッドに対して選択的にエッチングする工程、を同時に実施する工程を含む、方法。
［適用例３］
適用例１に記載の方法であって、
前記窒化物層の前記露出された水平表面を各層において、堆積化学物質に暴露させて前記ＳｉＮパッドを形成する工程と、
前記階段パターンの前記酸化物層の側壁をエッチャントに暴露させて、前記側壁に堆積されたＳｉＮを、前記ＳｉＮパッドに対して選択的にエッチングする工程と、を更に含む方法。
［適用例４］
適用例３に記載の方法であって、前記窒化物層の前記露出された水平表面は、各層において、前記階段パターンの前記酸化物層が前記エッチャントに暴露される前に、前記堆積化学物質に暴露される、方法。
［適用例５］
適用例３に記載の方法であって、前記エッチャントは、水素ガス（Ｈ 2 ）、フッ素（Ｆ）含有ガス、またはそれらの組み合わせのうちの１つから生成されるプラズマ種を含む、方法。
［適用例６］
適用例３に記載の方法であって、前記ＳｉＮの堆積から、前記酸化物層の前記側壁に堆積された前記ＳｉＮの選択的エッチングへの移行は、前記基板に印加されるバイアスを低下させることを含む、方法。
［適用例７］
適用例１に記載の方法であって、ＨＤＰ ＣＶＤによりＳｉＮを堆積させる工程は、ケイ素含有反応物および窒素含有反応物をＨＤＰ ＣＶＤチャンバに流すことを含む、方法。
［適用例８］
適用例７に記載の方法であって、ＨＤＰ ＣＶＤによりＳｉＮを堆積させる工程は、水素ガス（Ｈ 2 ）を前記ＨＤＰ ＣＶＤチャンバに流すことを更に含む、方法。
［適用例９］
適用例１に記載の方法であって、
前記窒化物層をタングステンワード線で置換する工程、および、
前記ＳｉＮパッドをタングステンランディングパッドで置換する工程、を更に含む方法。
［適用例１０］
適用例９に記載の方法であって、
ＨＤＰ ＣＶＤにより前記酸化物層および前記窒化物層の両方の上にＳｉＮを堆積した後、前記階段パターン上に前記酸化物充填材を堆積する工程と、
前記酸化物充填材をエッチングして、前記酸化物充填材内に、前記タングステンワード線まで延びる垂直ビアを形成する工程であって、前記酸化物充填材は、前記タングステンランディングパッドに対して選択的にエッチングされる、工程と、
前記ビア内にタングステンを堆積させて、前記タングステンワード線まで延びるタングステンインターコネクトを形成する工程と、を更に含む方法。
［適用例１１］
適用例１０に記載の方法であって、
１つ以上の前記ビアによる１つ以上の前記タングステンワード線のパンチスルーが生じないように保護するために、前記タングステンランディングパッドを位置決めする工程を更に含む、方法。
［適用例１２］
適用例１に記載の方法であって、
前記階段パターンの前記酸化物層の側壁に堆積されたＳｉＮを、水平表面上のＳｉＮの堆積物を実質的に損なわないようにしながら、選択的にエッチングする工程を更に含む、方法。
［適用例１３］
適用例１に記載の方法であって、前記交互に設けられた酸化物層および窒化物層の各々の厚さが約１０ｎｍ～約１００ｎｍである、方法。
［適用例１４］
適用例１０に記載の方法であって、前記ビアは変動する深さを有する、方法。
［適用例１５］
方法であって、
酸化物層の間に窒化物層を挿入させて階段構造が形成された基板を提供する工程であって、前記窒化物層の部分は露出されている、工程と、
ＳｉＮを、高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ）によってケイ素含有反応物および窒素含有反応物から、前記基板にバイアスを印加しながら、前記窒化物層の露出された前記部分の平坦面上に堆積する工程と、
前記階段構造の前記酸化物層の側壁に堆積された材料を、前記側壁に堆積された前記材料を前記窒化物層の露出された前記部分の前記平坦面上の前記材料に対して選択的にエッチングすることにより、除去する工程と、を含む方法。
［適用例１６］
適用例１５に記載の方法であって、前記ケイ素含有反応物および窒素含有反応物の前記堆積は異方性である、方法。
［適用例１７］
適用例１５に記載の方法であって、前記側壁に堆積された前記材料をエッチングすることは、水素ガス（Ｈ 2 ）、フッ素（Ｆ）含有ガス、またはそれらの組み合わせから生成されたプラズマ種に前記側壁を暴露させることを含む、方法。
［適用例１８］
適用例１５に記載の方法であって、前記側壁に堆積された前記材料の前記堆積および前記除去が同時に実行される、方法。
［適用例１９］
適用例１５に記載の方法であって、前記側壁に堆積された前記材料の前記堆積および前記除去が逐次的に実行される、方法。
［適用例２０］
基板を処理するための装置であって、前記装置は、
内部にプロセスチャンバを収容するリアクタと、
前記プロセスチャンバと流体連通し結合しているプラズマ源と、
前記プロセスチャンバ内に配置された基板台座であって、前記基板台座と結合された電極によって供給される電気エネルギーを受け取る、基板台座と、
前記プロセスチャンバの中に通じる１つ以上のガス入口であって、前記ガス入口によってプロセスガスが前記プロセスチャンバの中に導入される、ガス入口と、前記ガス入口に関連付けられた流量制御ハードウェアと、
前記リアクタを制御するように構成されたコントローラであって、前記コントローラはプロセッサおよびメモリを有し、前記プロセッサおよび前記メモリは互いに通信可能に接続されており、
前記プロセッサは、少なくとも、前記流量制御ハードウェアに動作可能に接続され、
前記メモリは、前記プロセッサを制御するためのコンピュータ実行可能命令を格納して、
（ａ）前記プロセスガスを前記プロセスチャンバに注入する工程であって、前記プロセスガスは、ケイ素含有反応物、窒素含有反応物、および、水素ガス（Ｈ 2 ）を含み、前記水素ガスと前記ケイ素含有反応物との比は少なくとも１：２である、工程と、
（ｂ）前記（ａ）の間に前記電極にバイアスを印加する工程と、
（ｃ）前記（ａ）の後に、前記電極に印加された前記バイアスを低下させる工程と、
（ｄ）前記（ｃ）の間に、水素（Ｈ 2 ）ガスまたは（Ｆ）フッ素ガスを注入する工程と、
によって前記流量制御ハードウェアを少なくとも制御する、コントローラと、
を備える装置。

Claims (13)

  1. ３Ｄ ＮＡＮＤ構造を製造するために半導体基板を処理する方法であって、前記方法は、
    階段パターンで構成された、交互に設けられた酸化物層および窒化物層を有する基板を提供する工程であって、前記窒化物層の各々は露出された水平表面を有する、工程と、
    前記階段パターン上に酸化物充填材を堆積する前に、高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ）によって、前記酸化物層および前記窒化物層の両方の上に窒化ケイ素（ＳｉＮ）を堆積させる工程であって、前記窒化物層の前記露出された水平表面を各層において、堆積化学物質に暴露させてＳｉＮパッドを形成することによって、前記ＳｉＮは、前記窒化物層の前記露出された水平表面上に、各層において、酸化物側壁表面に対して選択的に堆積されて、前記ＳｉＮパッドが形成される、工程と、
    前記階段パターンの前記酸化物層の側壁をエッチャントに暴露させて、前記側壁に堆積されたＳｉＮを、前記ＳｉＮパッドに対して選択的にエッチングする工程と、
    を含む方法。
  2. 請求項１に記載の方法であって、ＨＤＰ ＣＶＤによるＳｉＮの前記堆積させる工程は、
    前記窒化物層の前記露出された水平表面上にＳｉＮを堆積して前記ＳｉＮパッドを形成する工程、および、前記階段パターンの前記酸化物層の側壁に堆積されたＳｉＮを、前記ＳｉＮパッドに対して選択的にエッチングする工程、を同時に実施する工程を含む、方法。
  3. 請求項１に記載の方法であって、前記窒化物層の前記露出された水平表面は、各層において、前記階段パターンの前記酸化物層が前記エッチャントに暴露される前に、前記堆積化学物質に暴露される、方法。
  4. 請求項１に記載の方法であって、前記エッチャントは、水素ガス（Ｈ2）、フッ素（Ｆ）含有ガス、またはそれらの組み合わせのうちの１つから生成されるプラズマ種を含む、方法。
  5. 請求項１に記載の方法であって、前記ＳｉＮの堆積から、前記酸化物層の前記側壁に堆積された前記ＳｉＮの選択的エッチングへの移行は、前記基板に印加されるバイアスを低下させることを含む、方法。
  6. 請求項１に記載の方法であって、ＨＤＰ ＣＶＤによりＳｉＮを堆積させる工程は、ケイ素含有反応物および窒素含有反応物をＨＤＰ ＣＶＤチャンバに流すことを含む、方法。
  7. 請求項６に記載の方法であって、ＨＤＰ ＣＶＤによりＳｉＮを堆積させる工程は、水素ガス（Ｈ2）を前記ＨＤＰ ＣＶＤチャンバに流すことを更に含む、方法。
  8. 請求項１に記載の方法であって、
    前記窒化物層をタングステンワード線で置換する工程、および、
    前記ＳｉＮパッドをタングステンランディングパッドで置換する工程、を更に含む方法。
  9. 請求項８に記載の方法であって、
    ＨＤＰ ＣＶＤにより前記酸化物層および前記窒化物層の両方の上にＳｉＮを堆積した後、前記階段パターン上に前記酸化物充填材を堆積する工程と、
    前記酸化物充填材をエッチングして、前記酸化物充填材内に、前記タングステンワード線まで延びる垂直な複数のビアを形成する工程であって、前記酸化物充填材は、前記タングステンランディングパッドに対して選択的にエッチングされる、工程と、
    前記複数のビア内にタングステンを堆積させて、前記タングステンワード線まで延びるタングステンインターコネクトを形成する工程と、を更に含む方法。
  10. 請求項９に記載の方法であって、
    前記複数のビアのうちの１つ以上のビアによる１つ以上の前記タングステンワード線のパンチスルーが生じないように保護するために、前記タングステンランディングパッドを位置決めする工程を更に含む、方法。
  11. 請求項１に記載の方法であって、
    前記階段パターンの前記酸化物層の側壁に堆積されたＳｉＮを、水平表面上のＳｉＮの堆積物を実質的に損なわないようにしながら、選択的にエッチングする工程を更に含む、方法。
  12. 請求項１に記載の方法であって、前記交互に設けられた酸化物層および窒化物層の各々の厚さが約１０ｎｍ～約１００ｎｍである、方法。
  13. 請求項９に記載の方法であって、前記複数のビアの深さは互いに異なる、方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161094A (ja) 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体メモリ
TW202030859A (zh) 2018-10-26 2020-08-16 美商蘭姆研究公司 三端子記憶體元件的自對準垂直集成
JP7286780B2 (ja) * 2019-02-14 2023-06-05 インテグリス・インコーポレーテッド 窒化ケイ素の選択的堆積
KR20200139526A (ko) 2019-06-04 2020-12-14 삼성전자주식회사 수직형 메모리 장치
US11380697B2 (en) * 2020-02-25 2022-07-05 Tokyo Electron Limited Raised pad formations for contacts in three-dimensional structures on microelectronic workpieces
KR20210117157A (ko) * 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
JP2021150392A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体装置及びその製造方法
US11264404B2 (en) 2020-06-17 2022-03-01 Micron Technology, Inc. Microelectronic devices including a varying tier pitch, and related electronic systems and methods
US11398486B2 (en) * 2020-06-17 2022-07-26 Micron Technology, Inc. Microelectronic devices with tier stacks with varied tier thicknesses, and related methods and systems
US11715692B2 (en) 2020-08-11 2023-08-01 Micron Technology, Inc. Microelectronic devices including conductive rails, and related methods
US11456208B2 (en) 2020-08-11 2022-09-27 Micron Technology, Inc. Methods of forming apparatuses including air gaps between conductive lines and related apparatuses, memory devices, and electronic systems
US11574870B2 (en) 2020-08-11 2023-02-07 Micron Technology, Inc. Microelectronic devices including conductive structures, and related methods
CN114373677A (zh) * 2020-10-14 2022-04-19 长鑫存储技术有限公司 半导体结构的制备工艺及半导体结构
CN112420717A (zh) * 2020-11-18 2021-02-26 长江存储科技有限责任公司 三维存储器及其制造方法
KR20220113048A (ko) * 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
US11594495B2 (en) * 2021-03-23 2023-02-28 Micron Technology, Inc. Microelectronic devices including conductive levels having varying compositions, and related memory devices, electronic systems, and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047620A (ja) 2006-08-11 2008-02-28 Mitsubishi Heavy Ind Ltd プラズマ処理方法、及び、プラズマ処理装置
JP2008182199A (ja) 2006-12-07 2008-08-07 Applied Materials Inc 誘電ギャップ充填用のマルチステップ堆積・エッチング・堆積（ｄｅｐ−ｅｔｃｈ−ｄｅｐ）高密度プラズマ化学気相堆積プロセス
JP2009027134A (ja) 2007-06-21 2009-02-05 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置
US20150287710A1 (en) 2014-04-08 2015-10-08 Tae-Hwan YUN Semiconductor devices having conductive pads and methods of fabricating the same
US20160276150A1 (en) 2015-03-17 2016-09-22 Applied Materials, Inc. Pulsed plasma for film deposition

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399489B1 (en) * 1999-11-01 2002-06-04 Applied Materials, Inc. Barrier layer deposition using HDP-CVD
EP1408140A1 (en) 2002-10-11 2004-04-14 STMicroelectronics S.r.l. A high-density plasma process for depositing a layer of Silicon Nitride
JP4376715B2 (ja) 2004-07-16 2009-12-02 三洋電機株式会社 半導体装置の製造方法
US7271110B2 (en) * 2005-01-05 2007-09-18 Chartered Semiconductor Manufacturing, Ltd. High density plasma and bias RF power process to make stable FSG with less free F and SiN with less H to enhance the FSG/SiN integration reliability
US7211525B1 (en) * 2005-03-16 2007-05-01 Novellus Systems, Inc. Hydrogen treatment enhanced gap fill
WO2008153674A1 (en) 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
JP5394270B2 (ja) 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US20110207323A1 (en) 2010-02-25 2011-08-25 Robert Ditizio Method of forming and patterning conformal insulation layer in vias and etched structures
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US8524612B2 (en) 2010-09-23 2013-09-03 Novellus Systems, Inc. Plasma-activated deposition of conformal films
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8836137B2 (en) 2012-04-19 2014-09-16 Macronix International Co., Ltd. Method for creating a 3D stacked multichip module
JP2013055136A (ja) 2011-09-01 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8809169B2 (en) 2011-09-30 2014-08-19 Tokyo Electron Limited Multi-layer pattern for alternate ALD processes
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
US20140187045A1 (en) 2013-01-02 2014-07-03 Applied Materials, Inc. Silicon nitride gapfill implementing high density plasma
US8928149B2 (en) 2013-03-12 2015-01-06 Macronix International Co., Ltd. Interlayer conductor and method for forming
TW201522696A (zh) * 2013-11-01 2015-06-16 Applied Materials Inc 使用遠端電漿ｃｖｄ技術的低溫氮化矽膜
JP6267953B2 (ja) 2013-12-19 2018-01-24 東京エレクトロン株式会社 半導体装置の製造方法
KR20150104817A (ko) 2014-03-06 2015-09-16 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102235046B1 (ko) 2014-07-02 2021-04-05 삼성전자주식회사 3차원 반도체 메모리 장치
US9362186B2 (en) 2014-07-18 2016-06-07 Applied Materials, Inc. Polishing with eddy current feed meaurement prior to deposition of conductive layer
US9391086B1 (en) 2015-02-23 2016-07-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing nonvolatile semiconductor memory device
US20160268286A1 (en) 2015-03-11 2016-09-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
US10115601B2 (en) 2016-02-03 2018-10-30 Tokyo Electron Limited Selective film formation for raised and recessed features using deposition and etching processes
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US20180033614A1 (en) 2016-07-27 2018-02-01 Versum Materials Us, Llc Compositions and Methods Using Same for Carbon Doped Silicon Containing Films
US10002787B2 (en) 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
US10504901B2 (en) * 2017-04-26 2019-12-10 Asm Ip Holding B.V. Substrate processing method and device manufactured using the same
US10763108B2 (en) 2017-08-18 2020-09-01 Lam Research Corporation Geometrically selective deposition of a dielectric film

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047620A (ja) 2006-08-11 2008-02-28 Mitsubishi Heavy Ind Ltd プラズマ処理方法、及び、プラズマ処理装置
JP2008182199A (ja) 2006-12-07 2008-08-07 Applied Materials Inc 誘電ギャップ充填用のマルチステップ堆積・エッチング・堆積（ｄｅｐ−ｅｔｃｈ−ｄｅｐ）高密度プラズマ化学気相堆積プロセス
JP2009027134A (ja) 2007-06-21 2009-02-05 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置
US20150287710A1 (en) 2014-04-08 2015-10-08 Tae-Hwan YUN Semiconductor devices having conductive pads and methods of fabricating the same
US20160276150A1 (en) 2015-03-17 2016-09-22 Applied Materials, Inc. Pulsed plasma for film deposition

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