KR102592693B1 - 기판 처리 장치 방법 및 그에 의해 제조된 장치 - Google Patents

기판 처리 장치 방법 및 그에 의해 제조된 장치 Download PDF

Info

Publication number
KR102592693B1
KR102592693B1 KR1020180043566A KR20180043566A KR102592693B1 KR 102592693 B1 KR102592693 B1 KR 102592693B1 KR 1020180043566 A KR1020180043566 A KR 1020180043566A KR 20180043566 A KR20180043566 A KR 20180043566A KR 102592693 B1 KR102592693 B1 KR 102592693B1
Authority
KR
South Korea
Prior art keywords
layer
protective film
etching
silicon nitride
word line
Prior art date
Application number
KR1020180043566A
Other languages
English (en)
Other versions
KR20180115647A (ko
Inventor
유태희
민윤기
유용민
Original Assignee
에이에스엠 아이피 홀딩 비.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이에스엠 아이피 홀딩 비.브이. filed Critical 에이에스엠 아이피 홀딩 비.브이.
Publication of KR20180115647A publication Critical patent/KR20180115647A/ko
Application granted granted Critical
Publication of KR102592693B1 publication Critical patent/KR102592693B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Abstract

계단형 구조를 갖는 수직형 NAND 소자에 선택적으로 랜딩 패드를 증착하는 과정에서, 각 단차 상에 증착된 랜딩 패드들의 두께가 비-균일해지는 것을 방지할 수 있는 기판 처리 방법이 개시된다. 상기 기판 처리 방법은 : 절연층 및 희생층을 포함하는 적층 구조물을 복수회 적층하는 단계; 및 상기 적층 구조물을 식각하여 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는 계단형 구조물을 형성하는 단계를 포함한다. 상기 방법은 또한 상기 계단형 구조물 상에 보호막을 형성하는 단계; 상기 보호막 상에 마스크 층을 형성하는 단계; 및 제1 식각 용액을 사용하여 상기 마스크 층의 적어도 일부를 식각하여 상기 보호막의 적어도 일부를 노출시키는 단계를 포함한다. 상기 방법은 제2 식각 용액을 사용하여 상기 노출된 보호막을 식각하는 단계 및 제3 식각 용액을 사용하여 상기 마스크 층을 식각하는 단계를 더 포함한다.

Description

기판 처리 장치 방법 및 그에 의해 제조된 장치 {Method of processing a substrate and a device manufactured by the same}
본 발명은 박막 증착 기술을 이용한 기판 처리 방법 및 그에 의해 제조된 장치에 관련된 것으로, 특히 3차원 수직형 NAND(3D VNAND) 소자의 계단형 구조에 랜딩 패드(landing pad)를 적용하기 위한 필름 식각 방법에 관한 것이다.
통상적으로, VNAND의 적층 게이트를 형성하기 위해 SiO2/SiN 적층 구조물을 복수회 적층할 수 있다. 그 다음, 계단형 구조물을 형성하도록 적층 게이트를 식각하여 SiN 층을 노출시킬 수 있다. 노출된 SiN 층은 텅스텐과 같은 도전층으로 대체되며, 그리고 도전층은 워드라인으로서의 역할을 수행할 수 있으며 그리고 콘택 플러그과 연결될 수 있다.
그러나 건식 식각에 의해 비아 콘택 홀을 형성할 때, 과도한 식각으로 인하여 상기 비아 콘택 홀이 적층 게이트를 관통하여 두 개 이상의 도전층들과 연결될 수 있다. 이로 인해 반도체 소자 구동 시 전기적 합선이 발생하는 위험이 존재할 수 있다.
본 발명의 일 목적은, 별도의 포토리소그래피 공정을 수행하지 않고서도 단차를 갖는 구조물의 영역 상에 선택적으로 랜딩 패드를 증착하는 것이다.
본 발명의 다른 목적은 계단형 구조를 갖는 수직형 NAND(VNAND) 소자에 선택적으로 랜딩 패드를 형성할 때, 각 단차 상에 동일한 두께의 랜딩 패드를 선택적으로 증착하는 것이다.
본 발명의 또 다른 목적은 VNAND 소자의 적층 구조의 수가 증가하더라도, 보다 단순한 공정으로, 각 단차 상에 동일한 두께를 갖는 랜딩 패드를 증착하는 것이다.
본 발명의 추가적인 목적은, 비아 콘택 홀이 하나의 랜딩 패드를 관통하여 또 다른 랜딩 패드에도 연결될 때 발생할 수 있는 단락 위험을 감소시키거나 방지할 수 있는 3차원 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상에 의한 실시예들의 일 측면에 따르면, 기판 처리 방법은, 절연층 및 희생층을 포함하는 적층 구조물을 복수회 적층하는 단계; 상기 적층 구조물을 식각하여 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는 구조물을 형성하는 단계; 상기 구조물 상에 보호막을 형성하여 상기 구조물을 덮는 단계; 상기 보호막 상에 마스크 층을 형성하여 상기 보호막을 덮는 단계; 상기 마스크 층의 적어도 일부를 식각하여 상기 보호막의 적어도 일부를 노출시키는 단계; 상기 노출된 보호막을 식각하는 단계; 및 상기 마스크 층을 식각하는 단계를 포함한다.
상기 기판 처리 방법의 일 예에 따르면, 상기 보호막의 적어도 일부를 노출시키는 단계 내지 상기 마스크 층을 식각하는 단계 동안, 상기 구조물의 상부 표면 및 하부 표면 상에 위치한 보호막의 두께는 일정할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 노출된 보호막을 식각하는 단계는 : 상기 보호막을 등방 식각하여, 상기 구조물의 상부 표면 및 하부 표면 상에 위치한 마스크 층의 폭보다 좁은 폭을 가지는 보호막을 형성하는 단계를 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 보호막의 적어도 일부를 노출시키는 단계는 : 상기 구조물의 측면 상의 마스크 층을 식각하는 단계를 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 기판 처리 방법은 상기 보호막 상에 마스크 층을 형성하는 단계 전에 상기 보호막 중 상기 구조물의 상부 표면 및 하부 표면 상에 위치한 보호막을 선택적으로 치밀화하는 단계를 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 노출된 보호막을 식각하는 단계 동안, 상기 구조물의 상부 표면 및 하부 표면 상에 위치한 보호막의 식각 속도는 상기 구조물의 측면 상에 위치한 보호막의 식각 속도보다 느릴 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 기판 처리 방법은 상기 보호막의 적어도 일부를 노출시키는 단계 전에, 상기 마스크 층 중 상기 구조물의 상부 표면 및 하부 표면 상에 위치한 마스크 층을 선택적으로 치밀화하는 단계를 더 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 희생 워드라인 구조물은 상기 희생층 및 상기 보호막을 포함할 수 있으며, 상기 기판 처리 방법은 : 상기 희생 워드라인 구조물 상에 층간 절연층을 형성하는 단계; 상기 희생 워드라인 구조물을 제거하는 단계; 및 상기 희생 워드라인 구조물이 제거된 공간에 상응하는 도전성 워드라인 구조물을 형성하는 단계를 더 포함할 수 있으며, 상기 도전성 워드라인 구조물은 : 채널을 향하여 연장되는 제1 도전층; 및 상기 제1 도전층 상의 제2 도전층을 포함하고, 상기 제2 도전층의 양 측벽은 각각 상기 제2 도전층의 해당 측벽에서 나머지 측벽을 향하여 리세스된 부분을 가질 수 있다.
본 발명의 기술적 사상에 의한 실시예들의 다른 측면에 따르면, 기판 처리 방법은 n개(n은 2 이상의 자연수)의 제1 실리콘 산화층 및 n개의 제1 실리콘 질화층을 서로 교번하여 제1 방향으로 적층하는 단계; 적층된 제1 실리콘 산화층 및 제1 실리콘 질화층을 식각하여 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는 n 층의 계단형 구조물을 형성하는 단계; 상기 계단형 구조물 상에 제2 실리콘 질화층을 형성하는 단계; 상기 상부 표면 및 상기 하부 표면 상의 제2 실리콘 질화층을 선택적으로 치밀화하는 단계; 상기 제2 실리콘 질화층 상에 제2 실리콘 산화층을 형성하는 단계; 상기 상부 표면 및 상기 하부 표면 상의 제2 실리콘 산화층을 선택적으로 치밀화하는 단계; 상기 제2 실리콘 산화층 중 치밀화되지 않은 부분을 제거하는 단계; 상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계; 및 상기 제2 실리콘 산화층 중 치밀화된 부분을 제거하는 단계를 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제2 실리콘 질화층을 선택적으로 치밀화하는 단계 동안 치밀화된 제2 실리콘 질화층의 두께는 상기 제2 실리콘 산화층 중 치밀화되지 않은 부분을 제거하는 단계 내지 상기 제2 실리콘 산화층 중 치밀화된 부분을 제거하는 단계 동안 변경되지 않을 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제2 실리콘 산화층 중 치밀화되지 않은 부분을 제거하는 단계는 제1 식각 용액을 사용하여 상기 제2 실리콘 산화층 중 치밀화되지 않은 부분을 제거하는 단계를 포함할 수 있으며, 상기 제2 실리콘 산화층 중 치밀화된 부분을 제거하는 단계는 제2 식각 용액을 사용하여 상기 제2 실리콘 질화층 중 치밀화된 부분을 제거하는 단계를 포함할 수 있다. 추가적인 실시예에서, 상기 제1 식각 용액과 상기 제2 식각 용액은 동일한 용액이며, 상기 제2 실리콘 산화층 중 치밀화된 부분을 제거하는 단계의 식각 시간은 상기 제2 실리콘 산화층 중 치밀화되지 않은 부분을 제거하는 단계의 식각 시간보다 길 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 계단형 구조물의 각 층은 : 하부에 형성된 상기 제1 실리콘 산화층; 및 상기 제1 실리콘 산화층 상에 형성된 상기 제1 실리콘 질화층을 포함하며, 상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계 후에, 상기 계단형 구조물의 제k 층(k는 2 이상 n 이하의 자연수)을 형성하는 제1 실리콘 질화층 상에 형성된 제2 실리콘 질화층은 : 상기 계단형 구조물의 제k+1 층을 형성하는 제1 실리콘 산화층의 일 측과 마주보는 제1 측벽; 및 상기 제1 측벽과 대향하는 제2 측벽을 포함하며, 상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계 후에, 상기 계단형 구조물의 각 층 상에 형성된 제2 실리콘 질화층의 제1 측벽 및 제2 측벽 각각은 측 방향으로 리세스된 부분을 가지며, 상기 리세스된 부분은 제2 방향을 따라 연장하며, 상기 제2 방향은 상기 제1 방향과 수직할 수 있다. 추가적인 실시예에서, 상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계 후에, 상기 계단형 구조물의 각 층 상에 형성된 제2 실리콘 질화층은 제3 방향으로 서로 이격되어 형성될 수 있으며, 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 수직할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제2 실리콘 질화층을 선택적으로 치밀화하는 단계 후에, 상기 계단형 구조물의 각 층 상에 형성된 제2 실리콘 질화층은 서로 다른 치밀도를 가질 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계 후에, 상기 계단형 구조물의 각 층 상에 형성된 제2 실리콘 질화층은 상기 제1 방향의 두께가 서로 동일할 수 있다.
본 발명의 기술적 사상에 의한 실시예들의 또 다른 측면에 따르면, 반도체 장치는 : 기판; 상기 기판 상으로 돌출하도록 연장되는 적어도 하나의 메모리 셀 스트링; 상기 메모리 셀 스트링 중 제1 메모리 셀과 연결된 제1 워드 라인; 및 상기 메모리 셀 스트링 중 제2 메모리 셀과 연결된 제2 워드 라인을 포함하고, 상기 제1 워드 라인 및 상기 제2 워드 라인 각각은: 채널을 향하여 연장되는 제1 도전층; 및 상기 제1 도전층 상의 제2 도전층을 포함하며, 상기 제1 워드 라인 및 상기 제2 워드 라인의 상기 제2 도전층들은 양 측벽 각각에서 측 방향으로 리세스된 부분을 가지며, 상기 제2 도전층의 중심부의 측 방향 폭은 상기 제2 도전층의 상면 및 하면의 측 방향 폭보다 좁을 수 있다.
상기 반도체 장치의 다른 예에 따르면, 상기 제1 워드 라인의 제2 도전층의 두께는 상기 제2 워드 라인의 제2 도전층의 두께와 동일할 수 있다.
상기 반도체 장치의 다른 예에 따르면, 상기 리세스된 부분은 라운드형이거나 또는 소정 곡률을 가지는 형태일 수 있다.
상기 반도체 장치의 다른 예에 따르면, 상기 제1 워드 라인의 제2 도전층과 상기 제2 워드 라인의 제2 도전층은 : 상기 제1 워드 라인의 제2 도전층의 상면에 수직한 방향으로 서로 중첩되지 않을 수 있다.
도 1a, 도 1b 및 도 1c는 계단형 구조물에 콘택이 형성됨에 따라 단락 회로가 형성될 수 있는 반도체 제조 공정을 개략적으로 도시한다.
도 2a, 도 2b 및 도 2c는 3차원 반도체 장치의 계단형 구조물 상에 보호막을 증착하고 선택적으로 식각하는 공정을 개략적으로 도시한다.
도 3a 및 도 3b는 균일하지 않은 플라즈마로 인해 계단형 구조물 상에 증착된 보호막이 서로 다른 두께를 가질 수 있다는 것을 개략적으로 도시한다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸 흐름도이다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸다.
도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 도 6f, 도 6g 및 도 6h는 단차 구조의 패턴 상에서 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법이 적용된 결과를 도시한다.
도 6i는 랜딩 패드로서 사용하기 위해 보호막을 증착하는 방법을 도시한다.
도 6j는 비아 콘택 홀이 형성된 후, 과식각으로 인해 비아 콘택홀이 제k층 상의 보호막을 통과하여 제k-1층 상의 보호막에 연결될 수 있는 것을 도시한다.
도 7a는 보호막에 비대칭 플라즈마 공정을 수행하지 않은 경우 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법이 적용된 결과를 도시한다.
도 7b는 보호막에 비대칭 플라즈마 공정을 수행한 경우 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법이 적용된 결과를 도시한다.
도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17 및 도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법에 의해 형성된 반도체 장치를 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
본 명세서에서, x축, y축 및 z축은 직교 좌표계 상의 세 축을 의미하지만, 이를 포함하는 넓은 의미로 해석될 수도 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 개시서에서, "기체(가스)"는 증발된 고체 및/또는 액체를 포함할 수 있으며, 단일 기체 또는 기체들의 혼합물로 구성될 수 있다. 본 개시서에서, 샤워헤드를 통하여 반응 챔버로 도입된 공정 기체는 전구체 기체 및 부가성 기체를 포함할 수 있다. 상기 전구체 기체 및 상기 부가성 기체는 전형적으로 혼합 기체로서 또는 별도로 반응 공간으로 도입될 수 있다. 상기 전구체 기체는 불활성 기체와 같은 캐리어 기체와 함께 도입될 수 있다. 상기 부가성 기체는 반응물 기체 및 불활성 기체와 같은 희석 기체를 포함할 수 있다. 상기 반응물 기체 및 상기 희석 기체는 혼합하여 또는 별도로 반응 공간으로 도입될 수 있다. 전구체는 둘 이상의 전구체들로 구성될 수 있으며, 그리고 반응물 기체는 둘 이상의 반응물 기체들로 구성될 수 있다. 상기 전구체는 기판 상에 화학흡착된 그리고 유전체 막의 매트릭스의 주요 구조를 구성하는 전형적으로 메탈로이드(metalloid) 또는 금속 원소를 함유하는 기체이며, 퇴적을 위한 상기 반응물 기체는 상기 기체가 상기 기판 상에서 원자층 또는 단층(monolayer)을 고정하기 위해 여기될 때 기판 상에 화학흡착된 상기 전구체와 반응하는 기체이다. "화학흡착(chemisorption)"은 화학적 포화 흡착을 지칭한다. 상기 공정 기체 외의 기체, 즉 상기 샤워헤드를 통하여 통과하지 않고 도입된 기체가 상기 반응 공간을 실링(sealing)하기 위해 사용될 수 있으며, 이것은 불활성 기체와 같은 시일 기체(seal gas)를 포함한다. 일부 실시예들에서, "막(film)"은 전체 타겟 또는 관련된 표면을 피복하도록 실질적으로 핀홀들 없이 두께 방향에 수직한 방향으로 연속적으로 연장되는 층, 또는 단순히 타겟 또는 관련된 표면을 피복하는 층을 지칭한다. 일부 실시예들에서 "층(layer)"은 표면 상에 형성된 어떠한 두께를 갖는 구조물, 또는 막의 동의어, 또는 비막(non-film) 구조물을 지칭한다. 막 또는 층은 어떠한 특성들을 갖는 불연속적 단일 막 또는 층, 또는 다중의 막들 또는 층들로 구성될 수 있으며, 그리고 인접한 막들 또는 층들 사이의 경계는 분명하거나 또는 분명하지 않을 수 있으며, 그리고 물리적, 화학적, 및/또는 어떤 다른 특성들, 형성 공정들 또는 시퀀스, 및/또는 인접한 막들 또는 층들의 기능들 또는 목적들에 기초하여 설정될 수 있다.
본 개시서에서, "Si-N 결합을 함유하는"이라는 표현은 Si-N 결합 또는 Si-N 결합들에 의해 실질적으로 구성된 주요 골격을 갖는, 및/또는 Si-N 결합 또는 Si-N 결합들에 의해 실질적으로 구성된 치환기를 갖는, Si-N 결합 또는 Si-N 결합들에 의해 특징되는 것으로 지칭할 수 있다. 실리콘 질화층은 Si-N 결합을 함유하는 유전체 층일 수 있으며, 실리콘 질화층(SiN) 및 실리콘 산질화층(SiON)을 포함할 수 있다.
본 개시서에서, "동일한 물질"이라는 표현은, 주요 구성 성분이 동일함을 의미하는 것으로 해석되어야 한다. 예를 들어, 제1 층과 제2 층은 모두 실리콘 질화층이고 동일한 물질로 형성될 경우, 제1 층은 Si2N, SiN, Si3N4, 및 Si2N3을 포함하는 그룹으로부터 선택될 수 있고, 제2 층 역시 상기 그룹으로부터 선택될 수 있으나 그 구체적인 막질은 제1 층과 상이할 수 있다.
부가적으로, 본 개시서에서, 실행 가능한 범위가 정례적인 작업에 기초하여 결정될 수 있다는 것에 따라서 어떠한 두 가지의 변수가 상기 변수의 실행가능한 범위를 구성할 수 있으며, 어떠한 지시된 범위는 종료점들을 포함하거나 배제할 수 있다. 부가적으로, 어떠한 지시된 변수들의 값들은(그것들이 "약(about)"으로 지시되었거나 아니거나 상관없이) 정확한 값들 또는 근사값들을 지칭할 수 있으며, 등가물을 포함할 수 있으며, 그리고 일부 실시예들에서 평균값, 중앙값, 대표값, 다수값 등을 지칭할 수 있다.
조건들 및/또는 구조들이 특정되지 않은 본 개시서에서, 통상의 기술자는 관례적인 실험의 문제로서, 본 개시서의 견지에서 이러한 조건들 및/또는 구조들을 용이하게 제공할 수 있다. 모든 개시된 실시예들에서, 하나의 실시예에서 사용된 어떠한 구성 요소는 의도된 목적들을 위해, 여기에 명시적으로, 필연적으로 또는 본질적으로 개시된 것들을 포함하여, 그것에 등가적인 어떠한 구성 요소들로 대체될 수 있다, 나아가, 본 발명은 장치들 및 방법들에 동일하게 적용될 수 있다.
이하, 본 발명의 기술적 사상에 따른 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1a, 도 1b 및 도 1c는 계단형 구조물이 형성되고 콘택이 형성되는 반도체 소자 제조 공정(반드시 종래 기술일 필요는 없음)을 개략적으로 도시한다. 도 1a에 도시된 바와 같이, 절연층(2a, 2b, 2c, 2d 이하 2)과 희생층(3a, 3b, 3c, 3d 이하 3)이 교번하여 적층되어 적층 구조(1)를 이룬다. 예를 들어 절연층(2)은 SiO2 막, 희생층(3)은 SiN 막일 수 있다. 상기 절연층(2)은 게이트 전극(미도시) 사이를 절연한다. 상기 희생층들(3a, 3b, 3c) 각각은 각 게이트 전극과 연결될 수 있으며, 후속 공정에서 텅스텐, 알루미늄 등과 같은 금속 또는 기타 도전체 막으로 교체될 수 있다.
도 1b에 도시된 바와 같이, 절연층(2) 및 희생층(3)의 적층 구조물은 계단형 구조로 이루어져 있어, 각각의 단차에 금속 배선이 연결될 수 있다. 비아 콘택 홀이 형성될 때, 상기 비아 콘택 홀은 과도한 식각으로 인해 희생층(3b)을 관통하여 또 다른 희생층(3a)에도 연결될 수 있다. 도 1c에 도시된 바와 같이 희생층들(3a, 3b, 3c)이 금속으로 대체되고 비아 콘택 홀들(12)이 금속으로 충진될 경우, 희생층들(3a, 3b)간에 전기적 합선이 발생할 수 있으며, 이로써 정상적인 소자 작동이 불가능하게 된다.
도 2a, 도 2b 및 도 2c는 3차원 반도체 장치의 계단형 구조물 상에 보호막을 증착하고 선택적으로 식각하는 공정을 개략적으로 도시한다.
비아 콘택 홀이 희생층을 관통하는 도 1a, 도 1b 및 도 1c의 공정에서의 단락 위험을 최소화하기 위해, 도 2a, 도 2b 및 도 2c에 도시된 바와 같이, 비아 콘택 홀을 위한 랜딩 패드의 역할을 하는 추가 SiN 층을 도입될 수 있다.
도 2a에 도시된 바와 같이, 계단형 구조물(1) 상부에 보호막(barrier layer)(6)을 증착한다. 플라즈마 원자층 증착 공정(PEALD)을 이용하여 각 단층의 측면(S), 상면(U) 및 하면(L)에 보호막(6)을 증착할 수 있다. 플라즈마 공정은 기판 상에서 생성시키는 직접 플라즈마(in-situ plasma 또는 direct plasma) 공정이다. 상기 플라즈마 공정은 비대칭 또는 이방성 플라즈마 공정이다. 라디칼 및 활성종의 직진성에 따라, 상기 계단 상면(U) 및 하면(L)과 같은 수평면들에 증착된 보호막은 이온 충돌 효과(ion-bombardment effect)에 의해 측면(S)과 같은 수직면들에 증착된 보호막 보다 더 치밀해진다. 즉, 상기 계단 상면(U) 및 하면(L)에 증착된 보호막은 측면(S)에 증착된 보호막 보다 더 높은 화학적 저항성(chemical resistance)을 갖는다. 달리 말하면, 보호막 중 수직면 또는 측면(S) 상에 증착된 부분들은 수평면(U 및 L) 상에 증착된 부분들보다 후속 등방성 식각시 더 잘 식각될 수 있다. 상기 보호막(6)은 선택적 식각 및 화학적 저항성을 향상시키기 위해 플라즈마 전력, 주파수, 또는 공정 가스 유속과 같은 처리 조건들을 변화시키면서 다단계 프로세스들로 형성될 수 있다.
도 2b에 도시된 바와 같이, 이후 상기 보호막은 식각 용액(예를 들어, dHF(diluted HF))로 식각된다. 도 2a의 보호막 증착 동안 이온들의 직진성 및 이방성 특성으로 인해, 습식 식각 시, 계단 측벽(S)의 보호막은 제거되고, 그리고 일부 식각에도 불구하고, 계단형 구조물의 상면(U) 및 하면(L)의 보호막의 적어도 일부는 잔존하게 된다(선택적 식각(selective etching)). 따라서, 습식 식각과 같은 등방성 식각을 사용함에도 불구하고, 측벽 상의 보호막은 상면(U) 및 하면(L) 상의 수평적 보호막들에 대해 선택적으로 제거된다.
이후, 상기 계단 구조물(1)에 비아 콘택 홀을 형성한다. 각각의 비아 콘택 홀은 상응하는 희생층(3) 상의 보호막(6)과 연결된다. 증착된 보호막(6) 덕분에, 비아 콘택 홀이 희생층(3)을 관통하는 것을 방지할 수 있다.
후속 공정에서, 도 2c에 도시된 바와 같이, 상기 비아 콘택 홀은 금속으로 충진되어 금속 배선(12)을 형성한다. 그 후, 상기 희생층(3)과 보호막(6)은 텅스텐, 알루미늄 등과 같은 금속, 다결정 실리콘, 또는 도핑된 절연층(doped insulator) 등의 도전체로 교체되어 워드라인(word line)을 형성한다. 이로써, 게이트 전극은 도전층(13)을 통해 금속 배선(12)과 연결될 수 있다.
그러나 상기 보호막 증착 단계 동안 사용되는 플라즈마 공정의 플라즈마 특성은 계단 구조물의 최상부에서 최하부까지의 깊이에 의존하며, 이에 따라 계단 구조물의 상면 및 하면에 증착된 보호막의 습식 식각 저항성은 깊이에 따라 달라지게 된다. 이에 따라, 습식 식각 단계 후에 계단 구조물의 최상부에서 최하부까지 남겨진 보호막의 두께는 깊이에 따라 달라지게 된다. 이러한 두께 차이는 습식 식각 시간이 증가함에 따라 더 커질 것이다. 또한, 절연층과 희생층의 적층 구조의 수(적층 높이 또는 깊이)가 증가함에 따라, 불균일한 플라즈마 특성에서 기인하는 보호막의 습식 식각 저항 차이는 더 심각해질 것이며, 이로 인해 보호막의 두께 차이가 더 심각해질 것이다. 이는 소자의 오작동을 초래할 수 있다.
도 3a 및 도 3b는 서로 다른 깊이에서 수평면에 대한 균일하지 않은 플라즈마로 인해 계단형 구조물 상에 증착된 보호막(6)이 서로 다른 두께를 가질 수 있다는 것을 개략적으로 도시한다.
도 3a은 계단 구조물 상에 보호막(6)(예를 들어, SiN 층)을 증착하는 단계를 도시한다. 이 단계에서, 플라즈마 밀도 등과 같은 플라즈마 속성들은 계단 구조물의 깊이에 따라 상이하다. 예를 들어, CCP(capacitively coupled plasma) 플라즈마 프로세스에서, 영역 A, 영역 B 및 영역 C에서의 플라즈마 속성들은 서로 다르다. 구체적으로, 플라즈마 밀도는 플라즈마 프로세스에 사용되는 전극과 가장 근접한 영역 A에서 가장 크며, 상기 전극과 가장 먼 위치에 있는 영역 C에서 가장 작다. 이로 인해, 영역 A에서 증착된 보호막은 영역 C에서 증착된 보호막보다 치밀해지며, 영역 A에서 증착된 보호막의 습식 식각 저항성은 영역 C에서 증착된 보호막의 습식 식각 저항성보다 커진다.
보호막의 습식 식각 저항성의 차이로 인해, 습식 식각 단계 후, 도 3b에 도시된 바와 같이, 각 층에 남겨진 보호막의 두께(t1, t2, t3, t4)는 서로 상이해진다. 구체적으로, 습식 식각 저항성이 상대적으로 큰 영역 A에 증착된 보호막은 습식 식각 단계 동안 상대적으로 덜 식각되며, 이에 따라, 영역 A에 남겨진 보호막의 두께는 습식 식각 저항성이 상대적으로 작은 영역 B 및 C에 남겨진 보호막의 두께보다 크다(∴ t1 > t2 > t3 > t4). 이 경우, 보호막의 두께가 변하는 것을 최소화하거나 방지하는 방법이 요구된다.
본 발명은 전술한 문제를 해결하기 위해 랜딩 패드 역할을 하는 보호막에 마스크 층을 도입한다. 이하에서는, 도 4 내지 도 19를 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법 및 그에 의해 제조된 장치에 관하여 설명한다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타내는 흐름도이다.
도 4를 참조하면, 먼저, 계단형 구조물을 형성한다(단계 S1). 예를 들어, 먼저 절연층 및 희생층을 서로 교번하여 적층한다. 그 다음, 적층된 절연층 및 희생층을 식각하여, 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는 계단형 구조물을 형성한다.
이후, 상기 계단형 구조물 상에 보호막이 형성된다(단계 S2). 상기 계단형 구조물의 상부 표면, 하부 표면 및 측면 상에 보호막이 형성될 수 있다. 상기 계단형 구조물 상에 보호막이 형성되어, 상기 계단형 구조물을 덮을 수 있다. 보호막은 원자 층 증착(ALD) 공정을 이용하여 형성될 수 있으며, 특히 플라즈마 원자층 증착 공정(PEALD)을 이용하여 형성될 수 있다. 대안적 실시예에서, 보호막은 순차적 PECVD 또는 이에 대응하는 다른 방법에 의해 형성될 수 있다. 보호막은 절연층일 수 있다. 예를 들어, 보호막은 SiN 막일 수 있다. 일 실시예에서, 보호막은 단일막으로 형성될 수 있다. 선택적 실시예에서, 보호막은 서로 다른 공정 조건으로 형성될 수 있는 서로 다른 화학적 저항성을 갖는 이중막 또는 복합막으로 구성될 수 있다. 단차 구조물과 보호막의 형성 공정은 동일한 반응기에서 인-시츄(in-situ)로 수행될 수도 있고, 서로 다른 반응기에서 엑스-시츄(ex-situ)로 수행될 수도 있다.
선택적 실시예에서, 단계 S2 이후, 플라즈마 후처리(plasma post-treatment) 단계가 수행될 수 있다. 플라즈마 후처리 단계는 반응기 내에서 기판을 사이에 둔 상, 하부 2개의 전극들 중 적어도 하나에 RF 전력을 인가함으로써 여기되는 용량성 결합 플라즈마(CCP)를 이용하여 수행될 수 있다. 선택적인 실시예에서, 플라즈마 후처리 단계는 단차 구조물 및 보호막의 형성 공정과 함께 동일한 반응기에서 인-시츄(in-situ)로 수행될 수 있고, 서로 다른 반응기에서 엑스-시츄(ex-situ)로 수행될 수도 있다.
플라즈마 후처리 단계는 비대칭 또는 이방성 플라즈마 공정을 이용하여 수행될 수 있으며, 상기 비대칭 플라즈마 공정에 의해 보호막이 선택적으로 치밀화될 수 있다. 비대칭 플라즈마 공정은 방향성을 갖도록 플라즈마를 인가하는 공정을 포함하는 개념으로서, 플라즈마의 방향성으로 인해 단차 구조를 갖는 구조물 상에 퇴적된 박막에 대한 선택적인 치밀화가 달성될 수 있다.
예를 들어, 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는 단차 구조물에 대해, 상기 측면과 평행한 방향으로 플라즈마가 인가될 수 있다. 이 경우 플라즈마 활성종의 방향성으로 인해, 플라즈마 활성종의 진행 방향과 직각 방향에 위치한, 계단형 구조물의 상부 표면 및 하부 표면 같은 수평면 상에 형성된 보호막이 선택적으로 치밀화될 수 있다. 이에 따라 단차 구조의 상부 표면 및 하부 표면 상의 보호막의 습식 식각 저항성이 단차 구조의 측면의 보호막의 습식 식각 저항성보다 강화될 수 있다.
단계 S3과 관련하여 후술되는 바와 같이 상기 상부 표면 및 하부 표면 상에 형성된 마스크 층으로 인해 그리고/또는 비대칭 플라즈마 인가를 통해 형성된 층의 위치별 막질의 차이로 인해, 제2 식각 용액을 사용하는 추후 등방성 식각 공정(단계 S5) 동안, 측면 상에 형성된 보호막은 식각되는 반면, 상부 표면 상에 형성된 보호막과 하부 표면 상에 형성된 보호막은 실질적으로 식각되지 않을 수 있다(도 7b 참조).
반면, 보호막에 대한 비대칭 플라즈마 공정을 수행하지 않은 경우, 상부 표면 및 하부 표면 상에 형성된 보호막이 치밀화되지 않기 때문에, 추후 보호막에 대한 식각 공정(도 4의 단계 S5에 대응) 시에, 상부 표면 및 하부 표면 상에 형성된 보호막이 과도하게 식각될 수 있다(도 7a 참조).
도 7a는 보호막에 비대칭 플라즈마 공정을 수행하지 않은 경우 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법이 적용된 결과를 도시하며, 도 7b는 보호막에 비대칭 플라즈마 공정을 수행한 경우 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법이 적용된 결과를 도시한다. 도 7a 및 도 7b를 비교하면, 도 7a의 계단형 구조물(10)의 상부 표면 및 하부 표면 상에 형성된 보호막(60)은 식각액에 의해 과도하게 식각되는 반면, 도 7b의 계단형 구조물(10)의 상부 표면 및 하부 표면 상에 형성된 보호막(60)은 거의 식각되지 않음을 볼 수 있다. 구체적으로, 도 7a의 보호막(60)의 중심부의 측 방향 폭(b1)은 도 7b의 보호막(60)의 중심부의 측 방향 폭(b2) 보다 좁다(b1 < b2).
상부 표면 및 하부 표면 상에 형성된 보호막이 많이 식각될수록, 상기 보호막은 추후 랜딩 패드의 역할을 수행하지 못할 수 있다. 따라서, 상기 계단형 구조물의 측면 상에 위치한 보호막이 제2 식각 용액에 의해 식각되는 반면 상기 계단형 구조물의 상부 표면 및 하부 표면 상에 위치한 보호막이 거의 식각되지 않고 제거되지 않도록, 상기 보호막에 대해 비대칭 플라즈마 공정이 수행되는 것이 바람직하다. 또한, 상기 계단형 구조물의 상부 표면 및 하부 표면 상에 위치한 보호막이 제2 식각 용액에 의해 거의 식각되지 않도록 그리고 제거되지 않도록, 상기 계단형 구조물의 상부 표면 및 하부 표면 상에 위치한 보호막의 식각 속도는 제2 식각 용액에 대하여 미리 정해진 식각 속도 이하인 것이 바람직하다.
다시 도 4를 참조하면, 단계 S2 이후, 상기 보호막 상에 마스크 층이 형성된다(단계 S3). 상기 보호막 상에 마스크 층이 형성되어, 상기 보호막을 덮을 수 있다. 마스크 층은 원자 층 증착(ALD) 공정, 플라즈마 원자층 증착 공정(PEALD), 순차적 PECVD 또는 펄스 CVD 방법 중 적어도 하나를 이용하여 형성될 수 있다. 마스크 층은 절연층일 수 있다. 예를 들어, 마스크 층은 SiO 막일 수 있다. 이 경우, O2, O3, N20 또는 NO2 같은 산소-함유 기체가 반응물로서 사용될 수 있다. 단차 구조물과 마스크 층의 형성 공정은 동일한 반응기에서 인-시츄(in-situ)로 수행될 수도 있고, 서로 다른 반응기에서 엑스-시츄(ex-situ)로 수행될 수도 있다.
선택적 실시예에서, 단계 S3 이후, 플라즈마 후처리(plasma post-treatment) 단계가 수행될 수 있다. 플라즈마 후처리 단계는 반응기 내에서 기판을 사이에 둔 2개의 전극들 중 적어도 하나에 RF 전력을 인가함으로써 여기되는 용량성 결합 플라즈마(CCP)를 이용하여 수행될 수 있다. 선택적인 실시예에서, 플라즈마 후처리 단계는 단차 구조물, 보호막 및 마스크 층의 형성 공정과 함께 동일한 반응기에서 인-시츄(in-situ)로 수행될 수 있고, 서로 다른 반응기에서 엑스-시츄(ex-situ)로 수행될 수도 있다.
플라즈마 후처리 단계는 비대칭 또는 이방성 플라즈마 공정을 이용하여 수행될 수 있으며, 상기 비대칭 플라즈마 공정에 의해 마스크 층이 선택적으로 치밀화될 수 있다. 비대칭 플라즈마 공정은 방향성을 갖도록 플라즈마를 인가하는 공정을 포함하는 개념으로서, 단계 S2의 보호막 형성과 관련하여 설명된 바와 같이, 플라즈마의 방향성으로 인해 단차 구조를 갖는 구조물 상에 퇴적된 마스크 층에 대한 선택적인 치밀화가 달성될 수 있다.
예를 들어, 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는 단차 구조물에 대해, 상기 측면과 평행한 방향으로 플라즈마가 인가될 수 있다. 이 경우 플라즈마 활성종의 방향성으로 인해, 플라즈마 활성종의 진행 방향과 직각 방향에 위치한, 단차 구조의 상부 표면 및 하부 표면 같은 수평면 상에 형성된 마스크 층이 선택적으로 치밀화될 수 있다. 이에 따라 단차 구조의 상부 표면 및 하부 표면 같은 수평면 상의 마스크 층의 습식 식각 저항성이 단차 구조의 측면 같은 수직면 상의 마스크 층의 습식 식각 저항성에 비해 강화될 수 있다.
비대칭 플라즈마의 처리 조건들(예를 들어, 플라즈마 전력, 주파수 또는 공정 가스 유속)을 변화시킴으로써, 마스크 층의 습식 식각 저항성을 변화시킬 수 있다.
비대칭 플라즈마 인가를 통해 형성된 층의 위치별 막질의 차이로 인해, 추후 등방성 식각 공정(단계 S4) 동안, 상부 표면 상에 형성된 마스크 층과 하부 표면 상에 형성된 마스크 층이 분리될 수 있다.
이후, 마스크 층에 대해 습식 식각 단계가 수행될 수 있다(단계 S4). 본 단계에 의해 마스크 층이 제거될 수 있으며, 그러한 제거는 식각 용액을 이용하여 마스크 층의 선택적인 영역에서 부분적으로 이루어질 수 있다(선택적 식각(selective etch)). 예를 들어, 습식 식각 단계가 수행됨으로써, 측면 상에 형성된 마스크 층은 제거되는 반면에 상부 표면 및 하부 표면 상에 형성된 마스크 층은 잔존할 수 있다. 이와 같이, 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법은 별도의 추가적인 포토리소그래피 공정 없이도 단차를 갖는 구조물의 영역 상에 선택적으로 마스크 층을 형성하는 것이 가능하다. 따라서, 이와 같은 선택적인 마스크 층 증착 단계를 TS(topological selective) 마스크 층 증착 단계라고도 지칭할 수 있다. 습식 식각에 의해 마스크 층의 적어도 일부가 식각되면, 그에 상응하는 위치에서 보호막의 적어도 일부가 식각 용액에 노출될 수 있다. 따라서, 전면 증착(blanket deposition) 및 등방석 식각으로, 마스크 층을 수평면상에 선택적으로 형성할 수 있다.
마스크 층에 대한 습식 식각 단계(단계 S4) 이후, 노출된 보호막을 제거하기 위한 식각 단계가 수행될 수 있다(단계 S5). 이 경우, 상부 표면 및 하부 표면 상에 잔존하는 마스크 층은 식각하지 않고, 노출된 보호막 만을 식각하기 위해서, 바람직하게는, 단계 S5에서 사용되는 식각 용액에 대하여, 마스크 층의 식각 저항성은 보호막의 식각 저항성 보다 커야 한다. 이에 따라, 습식 식각 단계가 수행됨으로써, 측면 상에 형성된 보호막은 제거되는 반면에 상부 표면 및 하부 표면 상에 형성된 마스크 층 및 보호막은 잔존할 수 있다. 보호막 중 수평 부분들(horizontal portions)이 수직 부분들(vertical portions)에 비하여 치밀화되었기 때문에, 보호막의 수직 부분들의 제거에도 불구하고, 마스크 층 아래에 있는 보호막의 수평 부분들의 측 방향 리세스가 방지될 수 있다(도 7b 참고).
이하의 표 1 은 인산(H3PO4)에 대한 SiO2 층과 SiN 층의 WER(wet etch rate)을 나타낸다. 표 1에 따르면, H3PO4 용액에 대해, SiN은 SiO2 보다 약 12.4배 큰 습식 식각 속도를 갖는다. 따라서, 상기 보호막이 실리콘 질화층이고 상기 마스크 층이 실리콘 산화층인 경우, H3PO4 용액을 식각 용액으로 사용하여 단계 S5를 수행한다면, 계단형 구조물의 측면 상에 노출된 보호막은 쉽게 제거되는 반면, 상부 표면 및 하부 표면 상에 형성된 마스크 층은 실질적으로 식각되지 않을 수 있으며, 제거되지 않는다.
SiO2 SiN Remark
WER (/min) 10.4 129.4 식각 조건: 160℃에서 30초 동안 H3PO4에 침지
이와 같이, 특정 화학물에 대한 막의 식각 저항성을 이용하면, 별도의 추가적인 포토리소그래피 공정 없이도, 단차를 갖는 구조물의 영역 상에 선택적으로 보호막을 형성하는 것이 가능하다. 이와 같은 선택적인 보호막 형성 단계를 TS(topological selective) 보호막 증착 단계라고도 지칭할 수 있다.
이후, 랜딩 패드로서 보호막을 사용하기 위하여, 상부 표면 및 하부 표면 상에 잔존하는 마스크 층을 식각하는 단계가 수행된다(단계 S6). 이 경우, 상부 표면 및 하부 표면 상에 잔존하는 보호막은 식각하지 않고, 상부 표면 및 하부 표면 상에 잔존하는 마스크 층만을 식각하기 위해서, 바람직하게는, 단계 S6에서 사용되는 식각 용액에 대하여, 보호막의 식각 저항성은 마스크 층의 식각 저항성 보다 커야 한다. 이에 따라, 단계 S6가 수행됨으로써, 잔존하는 마스크 층은 선택적으로 제거되는 반면에 상부 표면 및 하부 표면 상에 형성된 보호막은 잔존할 수 있다.
선택적인 실시예에서, 상기 단계 S4에서 사용되는 식각 용액과 상기 단계 S6에서 사용되는 식각 용액은 서로 동일한 물질의 용액(예를 들어, dHF 용액)일 수 있다. 이 경우, 상기 단계 S4에서 사용되는 식각 용액과 상기 단계 S6에서 사용되는 식각 용액은 농도가 서로 다를 수 있으며, 또는 상기 단계 S4의 식각 시간과 상기 단계 S6의 식각 시간이 서로 다를 수 있다. 마스크 층에 대하여 비-대칭 플라즈마 후처리(plasma post-treatment)가 수행된 경우, 상부 표면 및 하부 표면 상에 형성된 마스크 층이 더 치밀하기 때문에, 상기 단계 S6에서 사용되는 식각 용액의 농도가 상기 단계 S4에서 사용되는 식각 용액의 농도보다 큰 것이 바람직하다. 그렇지 않은 경우, 즉, 상기 단계 S6에서 사용되는 식각 용액의 농도와 상기 단계 S4에서 사용되는 식각 용액의 농도가 동일하다면, 상기 단계 S6의 식각 시간이 상기 단계 S4의 식각 시간 보다 더 긴 것이 바람직하다.
한편, 단계 S6이 수행된 후, 계단형 구조물의 각 층 상에 잔존하는 보호막의 두께는 서로 동일할 것이다. 보호막에 대하여 비-대칭 플라즈마 공정이 수행된 경우, 비-대칭 플라즈마 공정의 깊이 의존성으로 인해 계단형 구조물의 각 층 상에 잔존하는 보호막이 서로 다른 치밀도를 가짐에도 불구하고, 계단형 구조물의 각 층 상에 잔존하는 보호막의 두께는 서로 동일할 것이다. 왜냐하면, 보호막 상에 마스크 층을 형성하고 선택적 증착/식각 공정을 수행함으로써, 상부 표면 및 하부 표면 상에 형성된 보호막은 단계 S3 내지 단계 S6 동안 식각 용액에 노출되지 않아서 식각되지 않기 때문이다. 이에 따라, 도 3a 및 도 3b의 공정과는 달리, 도 4의 공정은 계단형 구조물의 각 층 상의 보호막의 두께의 가변성을 최소화하거나 방지한다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸다.
도 5를 참조하면, 단차 구조물 상의 보호막의 두께를 유지시킬 수 있는 방법이 개시된다. 본 실시예에 따르면, 추후 랜딩 패드로서 사용되는 보호막 상에 마스크 층이 추가로 증착된다.
본 실시예에 따르면, 상기 방법은 제1 단계, 제2 단계, 제3 단계, 제4 단계 및 제5 단계를 포함할 수 있다. 제1 단계는 플라즈마 전처리 단계이며, 제2 단계는 보호막 증착 단계이며, 제3 단계는 플라즈마 후처리(plasma post-treatment) 단계이고, 제4 단계는 마스크 층 증착 단계이며, 제5 단계는 플라즈마 후처리(plasma post-treatment) 단계이다. 선택적 실시예에서, 상기 제1 단계, 상기 제3 단계 및 상기 제5 단계는 생략될 수 있으며, 그리고/또는 증착 단계들에 포함될 수 있다.
구체적으로, 제1 단계에서, 반응기안에 기판(단차 구조)을 탑재한 후 기판(단차 구조)에 대해 플라즈마 전처리를 진행한다. 플라즈마 전처리는 소스 기체를 공급하지 않고 반응기체만을 공급하여 반응기체를 플라즈마로 활성화시킨다. 제1 단계의 일 사이클 동안, 반응기체가 공급되고(t0~t2), 이후 반응기체가 공급된 상태에서 플라즈마가 인가될 수 있다(t1~t2). 활성화된 반응기체의 이온 포격 효과(ion bombardment)는 대상 막의 습식 식각 저항성을 증가시킨다. 이 경우, 상기 계단형 구조물의 상부 및 하부의 습식 식각 저항성을 증가시킬 수 있다. 이와 같이 보호막 증착 단계 이전에 계단형 구조물에 대해 플라즈마 전처리를 진행함으로써, 추후 식각 단계(예를 들어, 도 4의 단계 S5) 동안 상기 계단형 구조물의 상부 및 하부가 과식각되는 것을 방지할 수 있다. 도 5에 도시된 바와 같이, 반응기체 공급(t0~t2)/플라즈마 인가(t1~t2)/퍼지(t2~t3)의 사이클을 복수 회(예를 들어, "m" 회) 반복하여, 단차 구조물의 치밀도를 조절할 수 있다.
제2 단계는 기판 상에(즉, 단차 구조물 상에) 보호막을 증착하는 단계이다. 제2 단계는 PEALD 박막 증착 단계이다. 도 5에 도시된 바와 같이, 소스 공급(t3~t4)/퍼지(t4~t5)/반응물 공급(t5~t7)/RF 플라즈마(t6~t7)/퍼지(t7~t8)의 기본 PEALD 사이클을 수회(예를 들어, "n"회) 반복하여 원하는 두께의 보호막을 형성할 수 있다.
본 실시예에서, 소스 기체는 Si을 포함하는 전구체일 수 있으며, 보다 구체적으로, 아미노 실란기를 포함하는 전구체일 수 있다. 상기 반응물로서는 질소를 포함하는 기체를 반응물로서 사용할 수 있다. 예를 들어, 반응기체는 N2, NH3, NH4+ 일 수 있다. 그러나 본 발명에 이용되는 소스 기체 및 반응물은 이에 한정되지 않는다. Si 소스로서 TSA, (SiH3)3N; DSO, (SiH3)2; DSMA, (SiH3)2NMe; DSEA, (SiH3)2NEt; DSIPA, (SiH3)2N(iPr); DSTBA, (SiH3)2N(tBu); DEAS, SiH3NEt2; DIPAS, SiH3N(iPr)2; DTBAS, SiH3N(tBu)2; BDEAS, SiH2(NEt2)2; BDMAS, SiH2(NMe2)2; BTBAS, SiH2(NHtBu)2; BITS, SiH2(NHSiMe3)2; TEOS, Si(OEt)4; SiCl4; HCD, Si2Cl6; 3DMAS, SiH(N(Me)2)3; BEMAS, Si H2[N(Et)(Me)]2; AHEAD, Si2 (NHEt)6; TEAS, Si(NHEt)4; Si3H8 등이 사용될 수 있고, 혹은 상기 Si 소스를 공급할 때 이들 물질들의 조합이 사용될 수 있다. 본 발명에서 반응물은 수소를 함유하는 질소 기체일 수 있고, 전술한 암모니아(NH3) 외에 NH4+ 등이 사용될 수도 있다. 퍼지 기체로서 Ar이 사용되었다.
제2 단계를 수 회 반복하여 원하는 두께의 보호막을 증착한 후, 제3 단계 동안 Ar 기체를 이용한 플라즈마 후처리가 수행될 수 있다. 제3 단계의 일 사이클 동안, Ar 기체가 공급되고(t8~t10) 이후 Ar 기체가 공급된 상태에서 플라즈마가 인가될 수 있다(t9~t10). 이러한 사이클은 복수 회(예를 들어, "a"회) 수행될 수 있다. 제3 단계 동안, 플라즈마 내의 Ar 이온에 의한 이온 포격효과가 달성될 수 있다.
선택적 실시예에서, 플라즈마 후처리 단계는 비대칭 또는 이방성 플라즈마 공정을 이용하여 수행될 수 있다. 예를 들어, 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는 단차 구조물에 대해, 상기 측면과 평행한 방향으로 플라즈마가 인가될 수 있다. 이 때 Ar 이온은 방향성(직진성)을 갖기 때문에, 단차 구조물(예를 들어, 계단형 구조물)의 상부 및 하부 표면 상에 형성된 보호막의 이온 포격 효과가 크고 측면에 형성된 보호막에 대해서는 이온 포격 효과가 적다. 따라서 플라즈마 후처리에 의해 측벽에 증착된 보호막이 계단형 구조물의 상부 및 하부에 형성된 보호막 보다 상대적으로 덜 치밀하고, WER이 상대적으로 높아지게 된다.
제4단계는 보호막 상에 마스크 층을 증착하는 단계이다. 제4 단계는 PEALD 박막 증착 단계이다. 도 5에 도시된 바와 같이, 소스 공급(t10~t11)/퍼지(t11~t12)/반응물 공급(t12~t14)/RF 플라즈마(t13~t14)/퍼지(t14~t15)의 기본 PEALD 사이클을 수회(예를 들어, "b"회) 반복하여 원하는 두께의 마스크 층을 형성할 수 있다.
본 실시예에서, 소스 기체는 Si을 포함하는 전구체일 수 있으며, 보다 구체적으로, 아미노 실란기를 포함하는 전구체일 수 있다. 상기 반응물로서는 산소를 포함하는 기체를 반응물로서 사용할 수 있다. 예를 들어, 반응기체는 O2, O3, N2O 또는 NO2 일 수 있다. 그러나 본 발명에 이용되는 소스 기체 및 반응물은 이에 한정되지 않는다.
제4 단계를 수 회 반복하여 원하는 두께의 마스크 층을 증착한 후, 제5 단계 동안 Ar 기체를 이용한 플라즈마 후처리가 수행될 수 있다. 제5 단계의 일 사이클 동안, Ar 기체가 공급되고(t15~t17) 이후 Ar 기체가 공급된 상태에서 플라즈마가 인가될 수 있다(t16~t17). 이러한 사이클은 복수 회(예를 들어, "c"회) 수행될 수 있다. 제5 단계 동안, 플라즈마 내의 Ar 이온에 의한 이온 포격효과가 달성될 수 있다.
선택적 실시예에서, 마스크 층에 대한 비대칭 플라즈마의 처리 조건들(예를 들어, 플라즈마 전력, 주파수 또는 공정 가스 유속)은 보호막에 대한 비대칭 플라즈마의 처리 조건들과 상이할 수 있다.
이와 같이, 본 발명의 기술적 사상에 의한 실시예들에 따르면, 마스크 층 증착 단계가 수행됨으로써, 상부 표면 및 하부 표면 상에 형성된 보호막은 후속 식각 공정으로부터 보호될 수 있고 그 두께를 유지할 수 있다. 이로써, 계단형 구조물의 각 층 상에 형성된 보호막의 치밀도 차이로 인해 후속 식각 공정 시 계단형 구조물의 각 층 상의 보호막의 두께가 변하는 것을 최소화하거나 방지할 수 있다.
도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 도 6f, 도 6g 및 도 6h는 단차 구조의 패턴 상에서 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법이 적용된 결과를 도시한다.
도 6a에 도시된 바와 같이, 단차 구조물은 절연층(20a, 20b, 20c, 이하 총괄적으로 20이라 함) 및 희생층(30a, 30b, 30c, 이하 총괄적으로 30이라 함)이 서로 교번하여 제1 방향(이 경우, z축 방향)으로 적층된 계단형 구조물(10)일 수 있다. 상기 계단형 구조물(10)은 n개(n은 2 이 상의 자연수)의 절연층(20) 및 n개의 희생층(30)을 서로 교번하여 복수 회 적층한 후, 적층된 절연층(20) 및 희생층(30)을 식각(staircase etching)함으로써 형성될 수 있다(도 4의 단계 S1에 대응). 이 경우, 상기 계단형 구조물은 n층일 수 있다. 상기 계단형 구조물의 각 층은 하부에 형성된 절연층(20) 및 상기 절연층(20) 상에 형성된 희생층(30)을 포함할 수 있다. 상기 계단형 구조물(10)은 상부 표면(U), 하부 표면(L), 상기 상부 표면(U)과 상기 하부 표면(L)을 연결하는 측면(S)을 갖는다.
선택적 실시예에서, 상기 절연층(20)은 실리콘 산화층(SiO2)일 수 있고, 상기 희생층(30)은 실리콘 질화층(SiN)일 수 있다.
도 6b를 참조하면, 상기 계단형 구조물(10) 상에 보호막(60)이 증착된다(도 4의 단계 S2에 대응). 보호막(60)은 원자 층 증착(ALD) 공정을 이용하여 형성될 수 있으며, 특히 플라즈마 원자층 증착 공정(PEALD)을 이용하여 형성될 수 있다.
보호막(60)은 희생층(30)과 동일한 물질의 층일 수 있다. 예를 들어, 희생층(30)이 실리콘 질화층인 경우, 보호막(60)도 실리콘 질화층일 수 있다.
이후, 도 6c에 도시된 바와 같이, 보호막(60)에 대해 플라즈마 후처리 단계가 진행될 수 있다. 플라즈마 후처리 단계는 반응기 내에서 기판을 사이에 둔 2개의 전극들 중 적어도 하나에 RF 전력을 인가함으로써 여기되는 용량성 결합 플라즈마(CCP)를 이용하여 수행될 수 있다. 일 실시예에서, 플라즈마 후처리 단계는 절연층(20)과 희생층(30)의 형성 공정과 함께 동일한 반응기에서 인-시츄(in-situ)로 수행될 수 있고, 서로 다른 반응기에서 엑스-시츄(ex-situ)로 수행될 수도 있다.
일 실시예에서, 플라즈마 후처리 단계는 상기 상부 표면 및 하부 표면에 위치한 보호막의 적어도 일부를 선택적으로 치밀화하는 단계를 포함할 수 있다. 특히, 도 7a 및 도 7b와 관련하여 전술한 바와 같이, 마스크 층이 선택적 식각된 후, 보호막이 식각 용액에 노출되기 때문에, 상부 표면 및 하부 표면에 위치한 보호막을 선택적으로 치밀화하여 식각되는 것을 방지할 수 있다.
다른 실시예에서, 비대칭 플라즈마 공정 동안, 보호막의 구성 성분을 포함하는 기체가 이용될 수 있다. 예를 들어, 보호막이 실리콘 질화층인 경우, 비대칭 플라즈마 공정 동안, 보호막의 구성 성분을 포함하는 기체(예를 들어, 질소)가 활성화되어 활성종이 발생할 수 있다. 질소 플라즈마의 방향성으로 인해, 질소 플라즈마가 단차 구조의 상부 표면 및 하부 표면 상에 형성된 보호막(실리콘 질화층)에 인가될 수 있다. 따라서 보호막의 구성 성분인 질소 성분이 증가하여 질소가 풍부한 실리콘 질화층이 형성될 수 있다.
도시된 실시예에서, 상기 단차 구조물(10)에 대해, 상기 측면(S)과 평행한 방향으로 플라즈마가 인가될 수 있다. 이 때 Ar 이온의 방향성(직진성)으로 인해 상부 표면(U)과 하부 표면(L) 같은 수평면 상에 형성된 보호막(60)과 측벽(S) 같은 수직면 상에 형성된 보호막(60)의 막질이 다르게 형성될 수 있다. 즉, 이온 포격 효과가 상부 표면(U)과 하부 표면(L)에 집중되고 측면(S)에 형성된 보호막에는 상대적으로 이온 포격 효과가 적기 때문에, 위치별 막질이 상이하게 형성될 수 있다. 그에 따라 상부 표면(U)과 하부 표면(L) 상에 형성된 보호막(60)의 습식 식각 저항성이 증가되며, 후속 습식 식각 단계 동안 측면(S) 상의 보호막(60)이 먼저 식각될 수 있다.
이 경우, 상술한 바와 같이 플라즈마 특성이 깊이에 의존하기 때문에, 계단 구조물의 상부 표면(U)과 및 하부 표면(L) 상에 형성된 보호막(60)의 막질은 깊이에 따라 달라질 수 있다. 예를 들어, 계단형 구조물(10)의 제1층 상에 형성된 보호막(60)은 계단형 구조물(10)의 제n층 상에 형성된 보호막(60)에 비해 이온 포격 효과를 덜 받으며, 이에 따라 계단형 구조물(10)의 제1층 상에 형성된 보호막(60)의 치밀도는 계단형 구조물(10)의 제n층 상에 형성된 보호막(60)의 치밀도보다 낮을 것이다. 이와 같이, 상기 보호막(60)에 대한 플라즈마 후처리 단계 후에, 계단형 구조물(10)의 각 층 상에 형성된 보호막(60)은 서로 다른 치밀도를 가질 수 있다.
그 다음, 도 6d를 참조하면, 보호막(60) 상에 마스크 층(70)이 형성된다(도 4의 단계 S3에 대응). 마스크 층(70)은 원자 층 증착(ALD) 공정을 이용하여 형성될 수 있으며, 특히 플라즈마 원자층 증착 공정(PEALD)을 이용하여 형성될 수 있다. 마스크 층(70)은 절연층(20)과 동일한 물질의 층일 수 있다. 예를 들어, 절연층(20)이 실리콘 산화층인 경우, 마스크 층(70)도 실리콘 산화층일 수 있다. 보호막(60)과 마스크 층(70)의 형성 공정은 동일한 반응기에서 인-시츄(in-situ)로 수행될 수도 있고, 서로 다른 반응기에서 엑스-시츄(ex-situ)로 수행될 수도 있다.
이후, 도 6e에 도시된 바와 같이, 플라즈마 후처리 단계가 진행될 수 있다. 본 실시예에서, 상기 단차 구조물(10)에 대해, 상기 측면(S)과 평행한 방향으로 플라즈마가 인가될 수 있다. 이 때 Ar 이온의 방향성(직진성)으로 인해 상부 표면(U)과 하부 표면(L) 같은 수평면 상에 형성된 마스크 층(70)과 측벽(S) 같은 수직면 상에 형성된 마스크 층(70)의 막질이 다르게 형성될 수 있다. 즉, 이온 포격 효과가 상부 표면(U)과 하부 표면(L)에 집중되고 측면(S)에 형성된 마스크 층(70)에는 상대적으로 이온 포격 효과가 적기 때문에, 위치별 막질이 상이하게 형성될 수 있다. 그에 따라 상부 표면(U)과 하부 표면(L) 상에 형성된 마스크 층(70)의 습식 식각 저항성이 증가되며, 후속 습식 식각 단계 동안 측면(S) 상의 마스크 층(70)이 먼저 식각될 수 있다.
그 다음, 제1 식각 용액을 사용하여 상기 마스크 층(70)의 적어도 일부를 식각하여 상기 보호막(60)의 적어도 일부를 노출시킨다(도 4의 단계 S4에 대응). 보다 구체적으로, 도 6f에 도시된 바와 같이, 상기 마스크 층(70) 중에서 비대칭 플라즈마 후처리 단계 동안 치밀화되지 않은 부분, 즉 측벽(S) 상에 형성된 마스크 층(70)이 식각될 수 있고, 그에 의해 측벽(S)에 위치한 보호막(60)이 노출될 수 있다. 이 경우, 상부 표면(U)과 하부 표면(L) 상의 마스크 층(70)은 잔존할 것이다.
선택적 실시예에서, 상기 마스크 층(70)이 실리콘 산화층인 경우, 상기 제1 식각 용액은 dHF(diluted HF) 용액일 수 있다. 상기 dHF 용액의 농도는 예를 들어 HF : DIW = 1 : 100일 수 있다.
이후, 제2 식각 용액을 사용하여 상기 노출된 보호막을 식각한다(도 4의 단계 S5에 대응). 보다 구체적으로, 도 6g에 도시된 바와 같이, 상기 마스크 층(70)을 식각 마스크로 하여, 상기 보호막(60) 중 노출된 부분, 즉 측벽(S) 상에 형성된 보호막(60)이 식각될 수 있다. 이 경우, 상부 표면(U)과 하부 표면(L) 상의 보호막(60)은 마스크 층(70)으로 인해 상기 제2 식각 용액에 노출되지 않으므로 잔존할 것이다.
선택적 실시예에서, 상기 보호막(60)이 실리콘 질화층인 경우, 상기 제2 식각 용액은 H3PO4 용액일 수 있다.
한편, 상기 보호막(60)을 식각하는 공정은 상기 마스크 층(70)을 식각 마스크로 하는 등방성 식각 공정이므로, 상기 상부 표면(U)과 상기 하부 표면(L) 상의 보호막(60)의 측벽들은 상기 측벽에 비해 상기 마스크 층(70)의 하면에 평행한 수평 방향으로 리세스될 수 있다(도 6g의 80). 이에 따라, 상기 상부 표면 및 상기 하부 표면 상에 남겨진 보호막(60)은 상기 상부 표면 및 상기 하부 표면 상에 남겨진 마스크 층(70)의 폭(Wm)보다 좁은 폭을 가질 것이다. 더 자세한 내용은 도 6h를 참조하여 후술한다.
일 실시예에서, 도 5와 관련하여 상술한 바와 같이, 보호막(60)을 증착하기 전에 계단형 구조물(10)에 대해 플라즈마 전처리를 진행한다면, 상기 계단형 구조물의 상부 표면(U) 및 하부 표면(L)이 치밀화될 수 있다. 이에 따라 상기 보호막(60)을 식각하는 동안, 상기 계단형 구조물(10)의 희생층(30)이 과식각되지 않을 수 있다.
그 다음, 제3 식각 용액을 사용하여 마스크 층 중 잔존하는 부분들을 식각한다(도 4의 단계 S6에 대응). 구체적으로, 제3 식각 용액을 사용하여, 치밀화된 마스크 층, 즉 상부 표면(U)과 하부 표면(L) 상의 마스크 층(70)을 식각한다.
일 실시예에서, 상기 마스크 층(70)이 실리콘 산화층인 경우, 상기 제3 식각 용액은 dHF(diluted HF) 용액일 수 있다. 추가적인 실시예에서, 상부 표면(U)과 하부 표면(L) 상의 마스크 층(70)이 측면(S) 상의 마스크 층(70) 보다 더 높은 습식 식각 저항성을 갖기 때문에, 상기 제3 식각 용액은 상기 제1 식각 용액보다 더 큰 농도를 갖는 dHF 용액일 수 있다. 예를 들어, 상기 제1 식각 용액이 예를 들어 HF:DIW = 1 : 100의 농도를 갖는 dHF 용액인 경우, 상기 제3 식각 용액은 HF : DIW > 1: 100의 농도를 갖는 dHF 용액일 수 있다. 또 다른 추가적인 실시예에서, 상기 제1 식각 용액과 상기 제3 식각 용액은 동일한 농도의 식각 용액일 수 있으며, 이 경우, 제3 식각 용액을 사용하는 식각 공정(즉, 도 4의 단계 S6)의 식각 시간은 제1 식각 용액을 사용하는 식각 공정(즉, 도 4의 단계 S4)의 식각 시간보다 더 길 수 있다.
상기 제3 식각 용액을 사용하여 마스크 층 중 잔존하는 부분을 식각하는 단계(도 4의 단계 S6에 대응)가 수행되면, 도 6h에 도시된 바와 같이, 상기 계단형 구조물은 상부 표면과 하부 표면 상에 잔존하는 보호막(60) 만을 갖게 된다.
상술한 바와 같이, 상기 보호막(60)을 식각하는 공정(도 4의 단계 S5에 대응)은 등방성 식각 공정이므로, 상기 마스크 층(70)으로 인해, 상기 상부 표면(U)과 상기 하부 표면(L) 상의 보호막(60)의 측벽들은 리세스될 수 있다.
구체적으로, 도 4의 단계 S5가 수행된 후, 상기 계단형 구조물의 제k층(k는 2 이상 n 이하의 자연수)을 형성하는 희생층(30b) 상에 형성된 보호막(60(k))은 상기 계단형 구조물의 제k+1층을 형성하는 희생층(30c)의 일 측과 마주보는 제1 측벽(w1), 그리고 상기 제1 측벽(w1)과 대향하는 제2 측벽(w2)을 포함할 수 있다. 상술된 등방성 공정으로 인해, 상기 보호막(60(k))의 제1 측벽(w1) 및 제2 측벽(w2) 각각은 보호막(60(k))의 상면에 평행한 측 방향(이 경우, y축 방향)으로 리세스된 부분을 가질 수 있다. 이러한 리세스된 부분은 라운드형(rounded)이거나, 또는 소정 곡률을 가지는 형태일 수 있다. 또한, 상기 보호막(60(k))의 중심부의 측 방향(이 경우, y축 방향) 폭(b)은 상기 보호막(60(k))의 상면의 측 방향 폭(a)과 하면의 측 방향 폭(c) 보다 좁을 수 있다. 상기 제1 측벽(w1) 및 상기 제2 측벽(w2)의 리세스된 부분은 제2 방향(이 경우, x축 방향)을 따라 연장할 수 있다.
따라서, 이후 희생층(30) 및 보호막(60)이 제거된 공간에 상응하도록 도전성 워드라인 구조물이 형성된 경우, 상기 도전성 워드라인 구조물의 제2 도전층(보호막(60)에 상응)의 양 측벽 각각은 측 방향으로 리세스된 부분을 가질 수 있으며, 상기 제2 도전층의 중심부의 측 방향 폭은 상기 제2 도전층의 상면 및 하면의 측 방향 폭보다 좁을 수 있다.
또한, 상술한 바와 같이, 상부 표면 및 하부 표면 상에 형성된 보호막은 도 4의 단계 S3 내지 단계 S6 동안 식각 용액에 노출되지 않기 때문에, 상기 계단형 구조물의 상부 표면 및 하부 표면 상에 위치한 보호막의 두께는 일정할 수 있다. 이에 따라, 상기 계단형 구조물의 각 층 상에 형성된 보호막은 제1 방향(이 경우, z축 방향)의 두께가 서로 동일할 수 있다. 도 6h를 예로 들면, 제k-1층 내지 제k+1층 상에 형성된 보호막은 서로 동일한 두께를 가질 수 있다(즉, tk-1 = tk = tk+1). 절연층과 희생층의 적층 구조의 수가 증가하더라도, 즉 n이 증가하더라도, 본 발명의 기술적 사상에 의한 실시예들에 따라 각 층 상에 형성된 보호막은 서로 동일한 두께를 가질 수 있을 것이다.
그러나, 선택적 실시예에 따라 보호막에 대해 비-대칭 플라즈마 공정이 수행된 경우(도 5의 제3 단계에 대응), 비-대칭 플라즈마 공정의 깊이-의존성으로 인해, 상기 계단형 구조물의 각 층 상에 형성된 보호막은 서로 다른 치밀도를 가질 수 있다. 예를 들어, 제k+1층 상에 형성된 보호막(60(k+1))과 제k-1층 상에 형성된 보호막(60(k-1))은 서로 다른 치밀도를 가질 수 있다.
또한, 상기 계단형 구조물의 각 층 상에 형성된 보호막은 제3 방향(이 경우, y축 방향)으로 서로 이격되어 형성될 수 있다. 예를 들어, 도 6h를 참조하면, 제k+1층 상에 형성된 보호막(60(k+1))과 제k층 상에 형성된 보호막(60(k))은 y축 방향으로 서로 이격되어 형성될 수 있으며, 그 간격은 d1일 수 있다. 또한, 제k층 상에 형성된 보호막(60(k))과 제k-1층 상에 형성된 보호막(60(k-1))은 y축 방향으로 서로 이격되어 형성될 수 있으며, 그 간격은 d2일 수 있다. 상기 간격 d1 및 d2은 서로 동일할 수 있다.
랜딩 패드로서 사용하기 위해 보호막을 증착하는 관련기술(종래 기술일 필요는 없음)에서는, 도 6i에 도시된 바와 같이, 계단 상면(U)과 측면(S)의 경계면에 있는 보호막과 계단 하면(L)과 측면(S)의 경계면에 있는 보호막은 막의 치밀도가 상면(U)에 증착된 보호막의 치밀도와 측면에 증착된 보호막의 치밀도의 중간 단계에 있어서, 보호막에 대한 습식 식각 후에, 일부가 잔존된 경사진 돌출형태(overhang, 9)로 잔존하게 된다(한국 특허출원 제10-2017-0084986호 참고). 이에 따라, 각 층 상에 잔존하는 보호막들은 y축 방향으로 서로 이격되어 형성되지 않는다. 즉, 각 층 상에 잔존하는 보호막들은 서로 z 축 방향으로 중첩되게 배치될 수 있다. 이에 따라, 도 6j에 도시된 바와 같이, 추후 비아 콘택 홀이 형성될 때, 과도한 식각으로 인해, 상기 비아 콘택 홀이 제k층 상의 보호막을 관통하여 제k-1층 상의 보호막에 연결되는 문제점이 발생할 수 있다.
그러나, 본 발명의 기술적 사상에 의한 실시예들에 따르면, 각 층 상에 형성된 보호막들이 서로 이격되어 형성될 수 있으며, 이에 따라, 추후 비아 콘택 홀이 형성될 때, 과도한 식각으로 인해, 상기 비아 콘택 홀이 보호막(예를 들어, 60(k))을 관통하여 또 다른 보호막(예를 들어, 60(k-1))에도 연결되는 문제를 방지할 수 있다.
도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17 및 도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸다.
도 8을 참조하면, 기판(200) 상에 제1 절연층(210a, 210b, 210c, 210d, 이하 총괄적으로 210이라 함) 및 제1 희생층(220a, 220b, 220c, 220d, 이하 총괄적으로 220이라 함)을 포함하는 적층 구조물을 교대로 복수 회 적층한다. 예를 들어, 제1 절연층(210)은 제1 실리콘 산화층일 수 있고, 제1 희생층(220)은 제1 실리콘 질화층일 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 제1 절연층(210) 및 제1 희생층(220)은 서로 다른 식각 선택비를 갖는 임의의 물질로 형성될 수 있다.
이후, 제1 절연층(210) 및 제1 희생층(220)을 식각하여 채널 홀들을 형성하고, 상기 채널 홀들 내로 메모리 셀 스트링(도 19의 MCS)의 구성요소들 중 적어도 일부를 형성하기 위한 공정을 수행한다. 메모리 셀 스트링은 채널, 게이트 도전층, 및 게이트 절연층과 같은 구성요소들을 포함할 수 있다.
상기 메모리 셀 스트링의 구성요소들을 형성하기 위한 공정은, 채널, 게이트 도전층, 및 게이트 절연층의 적어도 일부를 직접 형성함으로써 수행될 수도 있고, 후속 공정에서 채널, 게이트 도전층, 및 게이트 절연층이 형성될 수 있도록, 채널 홀 내로 희생층을 형성함으로써 수행될 수도 있으며, 이들의 조합에 의해 수행될 수도 있다.
그 다음, 상기 적층 구조물을 식각하여 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는 계단형 구조물을 형성한다. 예를 들어, 도 9에 도시된 바와 같이, 제1 절연층(210) 및 제1 희생층(220)을 포함하는 적층 구조물의 일 단부를 식각하여, 계단 형상의 단차 구조물을 형성한다. 이러한 계단 형상의 단차 구조물은 예를 들어 반응 이온 식각(reactive ion etching) 및 레지스트 슬리밍(resist sliming)에 의해 형성될 수 있다.
계단 형상의 단차 구조물이 형성됨으로써, 단차 구조물은 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는다. 예를 들어, 단차 구조물은 적어도 하나의 계단(ST)을 포함할 수 있으며, 일 계단(ST)은 제1 희생층(220b)상의 상부 표면(U), 제1 희생층(220a)상의 하부 표면(L), 및 상기 상부 표면(U)과 상기 하부 표면(L)을 연결하는 측면(S)을 가질 수 있다.
도 10을 참조하면, 계단 형상의 단차 구조물 상에 적어도 하나의 층을 형성한다. 상기 적어도 하나의 층은 절연층일 수 있고, 상기 절연층은 전술한 실시예들에 따른 PEALD 공정을 통해 형성될 수 있다. 이 경우, 상기 계단형 구조물 상에 제2 희생층(230)이 형성될 수 있다.
일 실시예에서 제1 희생층(220) 및 제2 희생층(230)은 서로 동일한 물질의 층일 수 있다. 예를 들어, 제1 희생층(220)이 실리콘 질화층인 경우, 제2 희생층(230) 역시 실리콘 질화층(즉, 제2 실리콘 질화층)일 수 있다.
이후 제2 희생층(230)을 치밀화하는 단계, 즉 플라즈마 후처리 단계가 수행될 수 있다. 플라즈마 후처리 단계는 아르곤 같은 비활성 기체 및/또는 제2 희생층의 구성 성분을 갖는 기체(예를 들어, 제2 희생층(230)이 실리콘 질화층인 경우 질소)를 이용하여 수행될 수 있다.
플라즈마 후처리 단계는 비대칭 플라즈마 공정을 이용하여 수행될 수 있다. 비대칭 플라즈마 공정이 갖는 플라즈마 이온의 방향성으로 인해, 제2 희생층(230) 중 계단의 상부 표면(U) 및 하부 표면(L) 상에 형성된 부분만이 치밀화될 수 있다.
그 다음, 도 11을 참조하면, 상기 제2 희생층(230) 상에 또 다른 층을 형성한다. 상기 또 다른 층은 절연층일 수 있고, 전술한 실시예들에 따른 PEALD 공정을 통해 형성될 수 있다. 이 경우, 상기 제2 희생층(230) 상에 제2 절연층(240)이 형성될 수 있다.
일 실시예에서 제1 절연층(210) 및 제2 절연층(240)은 서로 동일한 물질의 층일 수 있다. 예를 들어, 제1 절연층(210)이 제1 실리콘 산화층인 경우, 제2 절연층(240)은 제2 실리콘 산화층일 수 있다.
이후 제2 절연층(240)을 치밀화하는 단계, 즉 플라즈마 후처리 단계가 수행될 수 있다. 플라즈마 후처리 단계는 아르곤 같은 비활성 기체 및/또는 제2 절연층의 구성 성분을 갖는 기체를 이용하여 수행될 수 있다.
플라즈마 후처리 단계는 비대칭 플라즈마 공정을 이용하여 수행될 수 있다. 비대칭 플라즈마 공정이 갖는 플라즈마 이온의 방향성으로 인해, 제2 절연층(240) 중 계단의 상부 표면(U) 및 하부 표면(L) 상에 형성된 부분만이 치밀화될 수 있다.
도 12를 참조하면, 상기 제2 절연층(240)의 적어도 일부를 식각하는 단계가 수행된다. 이러한 식각은 등방성 식각일 수 있다. 보다 구체적으로, 식각 단계는 습식 식각 공정을 이용하여 수행될 수 있으며, 예를 들어 인산 또는 불산을 이용하여 수행될 수 있다.
비대칭 플라즈마 후처리 공정으로 인하여, 식각 단계 동안, 일 계단의 측면(S) 상의 제2 절연층(240)에 대한 식각 속도는 상기 계단의 상부 표면(U) 및 하부 표면(L) 상의 제2 절연층(240)에 대한 식각 속도보다 빠를 수 있다. 따라서 측면(S) 상의 제2 절연층(240)만이 제거되고, 상하부(U, L) 상의 제2 절연층(240)은 잔존할 수 있다. 이와 같이, 제2 절연층(240) 중 비대칭 플라즈마 후처리 공정 동안 치밀화되지 않은 부분만이 제거될 수 있다.
도 13을 참조하면, 상기 제2 희생층(230)의 적어도 일부를 식각하는 단계가 수행된다. 이러한 식각은 등방성 식각일 수 있다. 보다 구체적으로, 식각 단계는 습식 식각 공정을 이용하여 수행될 수 있으며, 예를 들어 인산 또는 불산을 이용하여 수행될 수 있다. 상기 계단의 상부 표면(U) 및 상기 하부 표면(L) 상에 잔존하는 제2 절연층(240)으로 인하여, 측면(S) 상의 제2 희생층(230)만이 제거되고, 상하부(U, L) 상의 제2 희생층(230)은 잔존할 수 있다. 또한, 이러한 등방성 식각 동안, 상기 계단의 상부 표면(U) 및 상기 하부 표면(L) 상에 잔존하는 제2 절연층(240)으로 인하여, 상기 계단의 상부 표면(U) 및 상기 하부 표면(L) 상에는 잔존하는 제2 절연층(240)의 폭보다 좁은 폭을 가지는 제2 희생층(230)이 형성될 수 있다.
도 14를 참조하면, 상기 계단의 상부 표면(U) 및 상기 하부 표면(L) 상에 잔존하는 제2 절연층(240)을 식각하는 단계가 수행된다. 이와 같이, 제2 절연층(240) 중 비대칭 플라즈마 후처리 공정 동안 치밀화된 부분이 제거될 수 있다.
도 11, 도 12, 도 13 및 도 14의 단계들 동안, 상기 제2 희생층(230) 중 치밀화된 부분, 즉 상부 표면(U) 및 하부 표면(L) 상에 형성된 제2 희생층(230)은 식각되지 않았으며, 따라서 그 두께를 유지할 수 있다. 예를 들어, 도 10의 공정에서 증착된 제2 희생층(230)의 두께가 h인 경우, 상기 계단형 구조물의 각 층 상에 잔존하는 제2 희생층(230)들의 두께 또한 h일 수 있다. 즉, 도 14의 경우, h11 = h22 = h33 = h44 = h55 = h일 수 있다. 이로써, 계단형 구조물의 각 층 상의 제2 희생층의 두께가 변하는 것을 최소화하거나 방지할 수 있다는 점에서 기술적 의미를 갖는다.
도 15를 참조하면, 제1 희생층(도 15의 220) 및 제2 희생층(도 15의 230)을 포함하는 희생 워드라인 구조물 상에 층간 절연층(250)이 형성된다. 층간 절연층(250)은, 계단 구조물의 제1 절연층(210)과 동일한 물질로 형성될 수 있다. 예를 들어, 계단 구조물의 제1 희생층(220)은 실리콘 질화층일 수 있고, 계단 구조물의 제1 절연층(210)은 실리콘 산화층일 수 있으며, 층간 절연층(250)은 실리콘 산화층일 수 있다.
도 16을 참조하면, 층간 절연층(250)의 상부 표면에서, 패터닝을 통해 제2 희생층(230)의 적어도 일부와 연결된 비아 콘택들(260)을 형성한다. 선택적인 실시예에서, 제1 희생층(220) 및 제2 희생층(230)이 식각되어 도전성 워드라인 구조물이 형성된 이후 비아 콘택들(260)이 형성될 수도 있다.
도 17을 참조하면, 채널(미도시), 제1 절연층(210), 층간 절연층(250), 및 비아 콘택들(260)이 노출되도록, 제1 희생층(220) 및 제2 희생층(230)을 식각한다. 그에 따라 희생 워드라인 구조물이 제거될 수 있다. 선택적인 실시예에서, 희생층 식각 단계 동안, 기판(200) 상에 형성된 제2 희생층(도 16의 230')도 동시에 제거될 수 있고, 그에 따라 기판(200)의 상부 표면 일부가 노출될 수 있다.
도 18을 참조하면, 노출된 공간을 통해 도전성 워드라인 구조물(WL)이 형성된다. 도전성 워드라인 구조물(WL)은 희생 워드라인 구조물이 제거된 공간에 상응하도록 형성될 수 있다. 도전성 워드라인 구조물(WL)은 텅스텐일 수 있고, 구리, 폴리실리콘 등 도전성을 갖는 다양한 물질로부터 선택되거나 이들을 조합한 물질을 포함할 수 있다.
이렇게 형성된 도전성 워드라인 구조물(WL)은 다음과 같은 구성을 포함할 수 있다.
- 채널을 향하여 연장되는 제1 도전층(C1, 제1 희생층(도 16의 220)에 상응함)
- 제1 도전층의 일 단부 상에 위치하는 제2 도전층(C2, 제2 희생층(도 16의 230)에 상응함)
다시 말해, 도전성 워드라인 구조물(WL)에 포함되는 제1 도전층(C1) 및 제2 도전층(C2)은 서로 다른 공정을 통해 형성된 층들(즉, 희생층들)에 기인한 것이다.
도 6h 및 도 14를 참조하여 전술한 바와 같이, 본 발명의 기술적 사상에 의한 실시예들에 따르면, 제2 절연층을 추가 증착함으로써, 단차 구조물의 상면 및 하면에 위치한 제2 희생층은 식각 공정 동안 식각되지 않을 수 있다. 따라서, 계단형 구조물의 각 층 상에 잔존하는 제2 희생층들의 두께는 서로 동일할 수 있다. 그에 따라, 도 18에 도시된 바와 같이, 도전성 워드라인 구조물들(WL)의 제2 도전층(C2)들은 서로 동일한 두께를 가질 수 있다(즉, h11' = h22' = h33' = h44' = h55'). 또한, 전술한 바와 같이, 상기 제2 절연층을 식각 마스크로 하여 상기 계단형 구조물의 측면 상의 제2 희생층을 등방성 식각하므로, 상기 계단형 구조물의 상면 및 하면 상에 존재하는 제2 희생층 내에 리세스 영역이 형성될 수 있다. 이에 따라, 도전성 워드라인 구조물들(WL)의 제2 도전층(C2) 또한 양 측벽에서 측 방향으로 리세스된 부분을 가질 수 있다. 즉, 상기 제2 도전층(C2)의 양 측벽은 각각 해당 측벽에서 나머지 측벽을 향하여 리세스된 부분을 가질 수 있다. 이러한 리세스된 부분은 라운드형(rounded)이거나, 또는 소정 곡률을 가지는 형태일 수 있다. 이에 따라, 상기 제2 도전층(C2)의 중심부의 측 방향(y축 방향) 폭은 상기 제2 도전층(C2)의 상면 및 하면의 측 방향 폭보다 좁을 수 있다.
또한, 도 6h 및 도 14를 참조하여 전술한 바와 같이, 상기 계단형 구조물의 각 층 상에 형성된 제2 희생층은 제3 방향(이 경우, y축 방향)으로 서로 이격되어 형성될 수 있다. 이에 따라, 도 18에 도시된 바와 같이, 도전성 워드라인 구조물들(WL)의 각각의 제2 도전층(C2) 또한 서로 이격되어 형성될 수 있다. 특히, 제2 도전층(C2)들은 제3 방향(y축 방향)을 포함한 모든 방향으로 서로 이격되어 형성될 수 있다. 이로써, 임의의 제2 도전층(C2)은 임의의 다른 제2 도전층(C2)의 상면의 수직방향의 연장선상에 위치하지 않을 수 있다. 이는 도 6i 및 도 6j와 관련하여 전술한 바와 같이, 과도한 식각으로 인해 임의의 제2 도전층을 관통하여 또 다른 제2 도전층에 연결되는 비아 콘택 홀로부터 존재할 수 있는 단락의 위험을 최소화하거나 방지할 수 있다는 점에서 기술적 의미를 갖는다.
도 19는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치의 회로도이다. 상기 반도체 장치는 전술한 실시예들에 따른 기판 처리 방법에 의해 형성될 수 있다. 이하 실시예들간 중복되는 설명은 생략하기로 한다.
도 19를 참조하면, 반도체 메모리 장치는 기판(200), 메모리 셀 스트링(MCS), 제1 워드 라인(WL1), 제2 워드 라인(WL2), 제3 워드 라인(WL3) 및 제4 워드 라인(WL4)을 포함할 수 있다.
메모리 셀 스트링(MCS)은 기판(200) 상으로 돌출하여 연장되는 구조를 가질 수 있다. 메모리 셀 스트링(MCS)은 복수의 메모리 셀들을 포함할 수 있다. 비록 도 19에는 4개의 메모리 셀들만이 도시되었지만 필요에 따라 더 적거나 많은 메모리 셀들이 하나의 메모리 셀 스트링(MCS) 내에 구현될 수 있다.
제1 워드 라인(WL1)은 제1 메모리 셀(MC1)과 연결될 수 있다. 예를 들어, 제1 워드 라인(WL1)은 제1 메모리 셀(MC1)의 채널을 향하여 연장되도록 형성될 수 있다. 마찬가지로, 제2 워드 라인(WL2) 내지 제4 워드 라인(WL4)은 각각 제2 메모리 셀(MC2) 내지 제4 메모리 셀(MC4)과 연결될 수 있고, 제2 워드 라인(WL2) 내지 제4 워드 라인(WL4)은 각각 제2 메모리 셀(MC2) 내지 제4 메모리 셀(MC4)의 채널을 향하여 연장되도록 형성될 수 있다.
제1 워드 라인(WL1) 내지 제4 워드 라인(WL4) 중 적어도 두 개는 도 18에 나타난 단계를 통해 형성된 워드라인 구조물을 포함할 수 있다. 예를 들어, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)은 도 18에 나타난 단계를 통해 형성된 워드라인 구조물을 포함할 수 있다. 이 경우, 제1 워드 라인(WL1)은 채널을 향하여 연장되는 제1 도전층(C11) 및 제1 도전층(C11) 상의 제2 도전층(C21)을 포함할 수 있다. 제2 워드 라인(WL2)은 채널을 향하여 연장되는 제1 도전층(C12) 및 제1 도전층(C12) 상의 제2 도전층(C22)을 포함할 수 있다. 상기 제1 워드 라인(WL1)의 제2 도전층(C21)의 두께(t11)는 상기 제2 워드 라인(WL2)의 제2 도전층(C22)의 두께(t12)와 동일할 수 있다. 또한, 도 19에 나타난 바와 같이, 제1 워드 라인(WL1)의 제2 도전층(C21) 및 제2 워드 라인(WL2)의 제2 도전층(C22) 각각은 양 측벽 각각에서 측 방향으로 리세스된 부분을 가지며, 이로써 중심부의 측 방향 폭이 상면 및 하면의 측 방향 폭보다 좁을 수 있다. 이러한 리세스된 부분은 라운드형(rounded)이거나, 또는 소정 곡률을 가지는 형태일 수 있다. 이는, 전술한 바와 같이, 제2 절연층을 식각 마스크로 하여 상기 계단형 구조물의 측면(S) 상의 제2 희생층을 등방성 식각하기 때문이다. 또한, 상기 제1 워드 라인(WL1)의 제2 도전층(C21)과 상기 제2 워드 라인(WL2)의 제2 도전층(C22)은 상기 제1 워드 라인(WL1)의 제2 도전층(C21)의 상면에 수직한 방향(z축 방향)으로 서로 중첩되지 않을 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법은 보호막 상에 절연층을 추가 증착시킴으로써 보호막이 식각 용액에 노출되는 것을 최소화하며, 계단형 구조물의 최상부에서 최하부까지 증착된 보호막의 두께가 유지될 수 있게 한다. 이와 같이 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법은, 단차를 갖는 구조물에 선택적으로 랜딩 패드를 증착하는 과정에서, 각 단차 상에 증착된 랜딩 패드들의 두께가 비-균일해지는 것을 방지할 수 있다. 이로써, 단차를 갖는 구조물의 희생층이 금속막으로 교체되었을 때 발생할 수 있는 단락 위험을 감소시킬 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (21)

  1. 절연층 및 희생층을 포함하는 적층 구조물을 복수회 적층하는 단계;
    상기 적층 구조물을 식각하여 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는 구조물을 형성하는 단계;
    상기 구조물 상에 보호막을 형성하여 상기 구조물을 덮는 단계;
    상기 보호막 상에 마스크 층을 형성하여 상기 보호막을 덮는 단계;
    상기 마스크 층의 적어도 일부를 식각하여 상기 보호막의 적어도 일부를 노출시키는 단계;
    상기 노출된 보호막을 식각하는 단계; 및
    상기 마스크 층을 식각하는 단계를 포함하며,
    상기 보호막의 적어도 일부를 노출시키는 단계는 :
    상기 구조물의 측면 상의 마스크 층을 식각하여, 상기 구조물의 측면 상에 형성된 보호막을 노출시키는 단계를 포함하는 것을 특징으로 하는 기판 처리 방법
  2. 청구항 1에 있어서,
    상기 보호막의 적어도 일부를 노출시키는 단계 그리고 상기 노출된 보호막 및 상기 마스크 층을 식각하는 단계 동안, 상기 구조물의 상부 표면 및 하부 표면 상에 위치한 보호막의 두께는 일정한 것을 특징으로 하는 기판 처리 방법.
  3. 청구항 1에 있어서,
    상기 노출된 보호막을 식각하는 단계는 :
    상기 보호막을 등방 식각하여, 상기 구조물의 상부 표면 및 하부 표면 상에 위치한 마스크 층의 폭보다 좁은 폭을 가지는 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 기판 처리 방법.
  4. 청구항 1에 있어서,
    상기 마스크 층을 형성하는 단계 전에 상기 보호막 중 상기 구조물의 상부 표면 및 하부 표면 상에 위치한 보호막을 선택적으로 치밀화하는 단계를 포함하는 것을 특징으로 하는 기판 처리 방법.
  5. 청구항 1에 있어서,
    상기 노출된 보호막을 식각하는 단계 동안, 상기 구조물의 상부 표면 및 하부 표면 상에 위치한 상기 보호막의 식각 속도는 상기 구조물의 측면 상에 위치한 상기 보호막의 식각 속도보다 느린 것을 특징으로 하는 기판 처리 방법.
  6. 청구항 1에 있어서,
    상기 보호막의 적어도 일부를 노출시키는 단계 전에, 상기 구조물의 상부 표면 및 하부 표면 상에 위치한 마스크 층을 선택적으로 치밀화하는 단계를 더 포함하는 것을 특징으로 하는 기판 처리 방법.
  7. 청구항 1에 있어서,
    상기 희생층 및 상기 보호막은 희생 워드라인 구조물을 형성하며,
    상기 방법은 :
    상기 희생 워드라인 구조물 상에 층간 절연층을 형성하는 단계;
    상기 희생 워드라인 구조물을 제거하는 단계; 및
    상기 희생 워드라인 구조물이 제거된 공간에 상응하는 도전성 워드라인 구조물을 형성하는 단계를 더 포함하며,
    상기 도전성 워드라인 구조물은 :
    채널을 향하여 연장되는 제1 도전층; 및
    상기 제1 도전층 상의 제2 도전층을 포함하며,
    상기 제2 도전층은 서로 대향하는 제1 측벽 및 제2 측벽을 가지며,
    상기 측벽들 각각은 :
    다른 측벽을 향하여 리세스된 부분을 가지는 것을 특징으로 하는 기판 처리 방법.
  8. n개(n은 2 이상의 자연수)의 제1 실리콘 산화층 및 n개의 제1 실리콘 질화층을 서로 교번하여 제1 방향으로 적층하는 단계;
    적층된 제1 실리콘 산화층 및 제1 실리콘 질화층을 식각하여 상부 표면, 하부 표면, 상기 상부 표면과 상기 하부 표면을 연결하는 측면을 갖는 n 층의 계단형 구조물을 형성하는 단계;
    상기 n 층의 계단형 구조물의 상기 상부 표면, 상기 하부 표면 및 상기 측면 상에 제2 실리콘 질화층을 형성하는 단계;
    상기 상부 표면 및 상기 하부 표면 상의 제2 실리콘 질화층을 선택적으로 치밀화하는 단계;
    상기 제2 실리콘 질화층 상에 제2 실리콘 산화층을 형성하는 단계;
    상기 상부 표면 및 상기 하부 표면 상의 제2 실리콘 산화층을 선택적으로 치밀화하는 단계;
    상기 제2 실리콘 산화층 중 치밀화되지 않은 부분을 제거하는 단계;
    상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계; 및
    상기 제2 실리콘 산화층 중 치밀화된 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 기판 처리 방법.
  9. 청구항 8에 있어서,
    상기 제2 실리콘 질화층을 선택적으로 치밀화하는 단계 동안 치밀화된 제2 실리콘 질화층의 두께는 상기 제2 실리콘 산화층 중 치밀화되지 않은 부분을 제거하는 단계, 상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계, 그리고 상기 제2 실리콘 산화층 중 치밀화된 부분을 제거하는 단계 동안 변경되지 않는 것을 특징으로 하는 기판 처리 방법.
  10. 청구항 8에 있어서,
    상기 제2 실리콘 산화층 중 치밀화되지 않은 부분을 제거하는 단계는 제1 식각 용액을 사용하는 단계를 포함하며,
    상기 제2 실리콘 산화층 중 치밀화된 부분을 제거하는 단계는 제2 식각 용액을 사용하는 단계를 포함하는 것을 특징으로 하는 기판 처리 방법.
  11. 청구항 10에 있어서,
    상기 제1 식각 용액과 상기 제2 식각 용액은 동일한 용액이며,
    상기 제2 실리콘 산화층 중 치밀화된 부분을 제거하는 단계의 식각 시간은 상기 제2 실리콘 산화층 중 치밀화되지 않은 부분을 제거하는 단계의 식각 시간보다 긴 것을 특징으로 하는 기판 처리 방법.
  12. 청구항 8에 있어서,
    상기 n 층의 계단형 구조물의 각 층은 :
    하부에 형성된 상기 제1 실리콘 산화층; 및
    상기 제1 실리콘 산화층 상에 형성된 상기 제1 실리콘 질화층을 포함하며,
    상기 n 층의 계단형 구조물의 제k 층(k는 2 이상 n 이하의 자연수)을 형성하는 제1 실리콘 질화층 상에 형성된 제2 실리콘 질화층은, 상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계 후에 :
    상기 n 층의 계단형 구조물의 제k+1 층을 형성하는 제1 실리콘 산화층의 일 측과 마주보는 제1 측벽; 및
    상기 제1 측벽과 대향하는 제2 측벽을 포함하며,
    상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계 후에, 상기 n 층의 계단형 구조물의 각 층 상에 형성된 제2 실리콘 질화층의 제1 측벽 및 제2 측벽 각각은 측 방향으로 리세스된 부분을 가지며,
    상기 리세스된 부분은 제2 방향을 따라 연장하며,
    상기 제2 방향은 상기 제1 방향과 수직한 것을 특징으로 하는 기판 처리 방법.
  13. 청구항 12에 있어서,
    상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계 후에, 상기 n 층의 계단형 구조물의 각 층 상에 형성된 제2 실리콘 질화층은 제3 방향으로 서로 이격되어 형성되며,
    상기 제3 방향은 상기 제1 방향 및 상기 제2 방향과 수직한 것을 특징으로 하는 기판 처리 방법.
  14. 청구항 8에 있어서,
    상기 제2 실리콘 질화층을 선택적으로 치밀화하는 단계 후에, 상기 n 층의 계단형 구조물의 각 층 상에 형성된 제2 실리콘 질화층은 서로 다른 치밀도를 갖는 것을 특징으로 하는 기판 처리 방법.
  15. 청구항 8에 있어서,
    상기 제2 실리콘 질화층 중 치밀화되지 않은 부분을 제거하는 단계 후에, 상기 n 층의 계단형 구조물의 각 층 상에 형성된 제2 실리콘 질화층은 상기 제1 방향의 두께가 서로 동일한 것을 특징으로 하는 기판 처리 방법.
  16. 기판;
    상기 기판 상으로 돌출하도록 연장되는 적어도 하나의 메모리 셀 스트링;
    상기 메모리 셀 스트링 중 제1 메모리 셀과 연결된 제1 워드 라인; 및
    상기 메모리 셀 스트링 중 제2 메모리 셀과 연결된 제2 워드 라인을 포함하고,
    상기 제1 워드 라인 및 상기 제2 워드 라인 각각은:
    채널을 향하여 연장되는 제1 도전층; 및
    상기 제1 도전층 상의 제2 도전층을 포함하며,
    상기 제1 워드 라인 및 상기 제2 워드 라인의 상기 제2 도전층들은 양 측벽 각각에서 측 방향으로 리세스된 부분을 가지며, 상기 제2 도전층의 중심부의 측 방향 폭은 상기 제2 도전층의 상면 및 하면의 측 방향 폭보다 좁은 것을 특징으로 하는 반도체 장치.
  17. 청구항 16에 있어서,
    상기 제1 워드 라인의 제2 도전층의 두께는 상기 제2 워드 라인의 제2 도전층의 두께와 동일한 것을 특징으로 하는 반도체 장치.
  18. 청구항 16에 있어서,
    상기 리세스된 부분은 라운드형이거나 또는 소정 곡률을 가지는 형태인 것을 특징으로 하는 반도체 장치.
  19. 청구항 16에 있어서,
    상기 제1 워드 라인의 제2 도전층과 상기 제2 워드 라인의 제2 도전층은 :
    상기 제1 워드 라인의 제2 도전층의 상면에 수직한 방향으로 서로 중첩되지 않는 것을 특징으로 하는 반도체 장치.
  20. 청구항 1에 있어서,
    상기 구조물은 계단 모양을 갖는 것을 특징으로 하는 기판 처리 방법.
  21. 삭제
KR1020180043566A 2017-04-13 2018-04-13 기판 처리 장치 방법 및 그에 의해 제조된 장치 KR102592693B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762485302P 2017-04-13 2017-04-13
US62/485,302 2017-04-13
US15/951,626 US10847529B2 (en) 2017-04-13 2018-04-12 Substrate processing method and device manufactured by the same
US15/951,626 2018-04-12

Publications (2)

Publication Number Publication Date
KR20180115647A KR20180115647A (ko) 2018-10-23
KR102592693B1 true KR102592693B1 (ko) 2023-10-23

Family

ID=63790887

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180043566A KR102592693B1 (ko) 2017-04-13 2018-04-13 기판 처리 장치 방법 및 그에 의해 제조된 장치

Country Status (4)

Country Link
US (2) US10847529B2 (ko)
KR (1) KR102592693B1 (ko)
CN (1) CN108735756B (ko)
TW (1) TWI663653B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102378021B1 (ko) 2016-05-06 2022-03-23 에이에스엠 아이피 홀딩 비.브이. SiOC 박막의 형성
US10847529B2 (en) 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
CN110546302B (zh) 2017-05-05 2022-05-27 Asm Ip 控股有限公司 用于受控形成含氧薄膜的等离子体增强沉积方法
CN107644876B (zh) * 2017-08-28 2019-01-01 长江存储科技有限责任公司 台阶结构及其形成方法
KR102611731B1 (ko) * 2019-01-31 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 형성
US10964621B2 (en) * 2019-05-01 2021-03-30 Micron Technology, Inc. Memory device with high resistivity thermal barrier
US11158561B2 (en) 2019-05-01 2021-10-26 Micron Technology, Inc. Memory device with low density thermal barrier
KR20200139526A (ko) 2019-06-04 2020-12-14 삼성전자주식회사 수직형 메모리 장치
JP7257930B2 (ja) * 2019-10-08 2023-04-14 東京エレクトロン株式会社 基板処理方法及び基板処理装置
KR20210051262A (ko) 2019-10-30 2021-05-10 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치 제조 방법
KR102640175B1 (ko) 2019-11-18 2024-02-23 삼성전자주식회사 반도체 장치
JP2021150392A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体装置及びその製造方法
TW202217953A (zh) * 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
WO2022151033A1 (en) * 2021-01-13 2022-07-21 Yangtze Memory Technologies Co., Ltd. Methods for forming stairs in three-dimensional memory devices
CN113451326B (zh) * 2021-06-17 2022-07-19 长江存储科技有限责任公司 三维存储器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120119283A1 (en) * 2010-11-17 2012-05-17 Samsung Electronics Co., Ltd. Methods for forming etch stop layers, semiconductor devices having the same, and methods for fabricating semiconductor devices
US20150179660A1 (en) 2013-12-19 2015-06-25 SanDisk Technologies, Inc. Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof
WO2015148307A1 (en) 2014-03-26 2015-10-01 SanDisk Technologies, Inc. Vertical nand device with shared word line steps
US20160111438A1 (en) 2014-10-20 2016-04-21 SanDisk Technologies, Inc. Batch contacts for multiple electrically conductive layers

Family Cites Families (284)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117944B (fi) 1999-10-15 2007-04-30 Asm Int Menetelmä siirtymämetallinitridiohutkalvojen kasvattamiseksi
FI119941B (fi) 1999-10-15 2009-05-15 Asm Int Menetelmä nanolaminaattien valmistamiseksi
US3925337A (en) 1969-07-31 1975-12-09 Air Prod & Chem Post chlorinated vinyl chloride copolymers
US3708728A (en) 1971-06-10 1973-01-02 Int Standard Electric Corp Electrolytic capacitor electrode comprising semiconductor core with film-forming metal coating
SE393967B (sv) 1974-11-29 1977-05-31 Sateko Oy Forfarande och for utforande av stroleggning mellan lagren i ett virkespaket
US4282267A (en) 1979-09-20 1981-08-04 Western Electric Co., Inc. Methods and apparatus for generating plasmas
US4389973A (en) 1980-03-18 1983-06-28 Oy Lohja Ab Apparatus for performing growth of compound thin films
JPS5833841A (ja) 1981-08-24 1983-02-28 Hitachi Ltd 半導体装置
DE3463641D1 (en) 1983-11-11 1987-06-19 Japan Res Dev Corp Boron nitride containing titanium nitride, method of producing the same and composite ceramics produced therefrom
US5693139A (en) 1984-07-26 1997-12-02 Research Development Corporation Of Japan Growth of doped semiconductor monolayers
GB8516537D0 (en) 1985-06-29 1985-07-31 Standard Telephones Cables Ltd Pulsed plasma apparatus
US5769950A (en) 1985-07-23 1998-06-23 Canon Kabushiki Kaisha Device for forming deposited film
US4747367A (en) 1986-06-12 1988-05-31 Crystal Specialties, Inc. Method and apparatus for producing a constant flow, constant pressure chemical vapor deposition
US4761269A (en) 1986-06-12 1988-08-02 Crystal Specialties, Inc. Apparatus for depositing material on a substrate
US4767494A (en) 1986-07-04 1988-08-30 Nippon Telegraph & Telephone Corporation Preparation process of compound semiconductor
US5221556A (en) 1987-06-24 1993-06-22 Epsilon Technology, Inc. Gas injectors for reaction chambers in CVD systems
US5166092A (en) 1988-01-28 1992-11-24 Fujitsu Limited Method of growing compound semiconductor epitaxial layer by atomic layer epitaxy
US4851095A (en) 1988-02-08 1989-07-25 Optical Coating Laboratory, Inc. Magnetron sputtering apparatus and process
US4981724A (en) 1988-10-27 1991-01-01 Hochberg Arthur K Deposition of silicon oxide films using alkylsilane liquid sources
JPH0831454B2 (ja) 1989-04-21 1996-03-27 日本電気株式会社 半導体装置の製造方法
US5549937A (en) 1989-10-11 1996-08-27 U.S. Philips Corporation Method of plasma-activated reactive deposition of electrically conducting multicomponent material from a gas phase
JP2822536B2 (ja) 1990-02-14 1998-11-11 住友電気工業株式会社 立方晶窒化ホウ素薄膜の形成方法
US5071670A (en) 1990-06-11 1991-12-10 Kelly Michael A Method for chemical vapor deposition under a single reactor vessel divided into separate reaction chambers each with its own depositing and exhausting means
US5225366A (en) 1990-06-22 1993-07-06 The United States Of America As Represented By The Secretary Of The Navy Apparatus for and a method of growing thin films of elemental semiconductors
US5316793A (en) 1992-07-27 1994-05-31 Texas Instruments Incorporated Directed effusive beam atomic layer epitaxy system and method
US5270247A (en) 1991-07-12 1993-12-14 Fujitsu Limited Atomic layer epitaxy of compound semiconductor
US5242530A (en) 1991-08-05 1993-09-07 International Business Machines Corporation Pulsed gas plasma-enhanced chemical vapor deposition of silicon
CA2059818C (en) 1991-08-21 1995-01-03 Gokichi Hatouchi Apparatus for storing articles
DE4242292C2 (de) 1991-12-20 2002-06-27 Ntn Toyo Bearing Co Ltd Selbsttätige hydraulische Spannvorrichtung
JPH05335257A (ja) 1992-06-03 1993-12-17 Showa Shell Sekiyu Kk ｐ型シリコンカーバイドの形成方法
US5342652A (en) 1992-06-15 1994-08-30 Materials Research Corporation Method of nucleating tungsten on titanium nitride by CVD without silane
JPH0637041A (ja) 1992-07-15 1994-02-10 Hitachi Ltd 配線部材の形成方法
US5306666A (en) 1992-07-24 1994-04-26 Nippon Steel Corporation Process for forming a thin metal film by chemical vapor deposition
JPH0669157A (ja) 1992-08-21 1994-03-11 Sony Corp チタン膜の形成方法
FR2695944B1 (fr) 1992-09-24 1994-11-18 Onera (Off Nat Aerospatiale) Appareil de dépôt chimique en phase vapeur activé par un plasma micro-ondes.
JP3356531B2 (ja) 1994-02-15 2002-12-16 東京エレクトロン株式会社 ボロン含有ポリシリコン膜の形成方法
US6200389B1 (en) 1994-07-18 2001-03-13 Silicon Valley Group Thermal Systems Llc Single body injector and deposition chamber
FI97731C (fi) 1994-11-28 1997-02-10 Mikrokemia Oy Menetelmä ja laite ohutkalvojen valmistamiseksi
FI100409B (fi) 1994-11-28 1997-11-28 Asm Int Menetelmä ja laitteisto ohutkalvojen valmistamiseksi
FI97730C (fi) 1994-11-28 1997-02-10 Mikrokemia Oy Laitteisto ohutkalvojen valmistamiseksi
KR100247455B1 (ko) 1994-11-30 2000-04-01 로데릭 더블류 루이스 질화텅스텐을 침착시키는 방법, 및 이 방법을 사용하여 커패시터 및 게이트 전극을 제조하는 방법
WO1996018756A1 (en) 1994-12-16 1996-06-20 Nkt Research Center A/S A PA-CVD PROCESS FOR DEPOSITION OF A SOLID METAL-CONTAINING FILM ONTO A SUBSTRATE CONTAINING AT LEAST 50 % of Fe or WC
WO1996020298A1 (de) 1994-12-27 1996-07-04 Siemens Aktiengesellschaft Verfahren zum herstellen von mit bor dotiertem, einkristallinem siliciumcarbid
US6006763A (en) 1995-01-11 1999-12-28 Seiko Epson Corporation Surface treatment method
JPH08264530A (ja) 1995-03-20 1996-10-11 Fujitsu Ltd 半導体装置の製造方法及び半導体装置の製造装置
DE19514081A1 (de) 1995-04-13 1996-10-17 Siemens Ag Verfahren zum Herstellen eines elektrischen Kontakts auf einer SiC-Oberfläche
US5744254A (en) 1995-05-24 1998-04-28 Virginia Tech Intellectual Properties, Inc. Composite materials including metallic matrix composite reinforcements
US5595784A (en) 1995-08-01 1997-01-21 Kaim; Robert Titanium nitride and multilayers formed by chemical vapor deposition of titanium halides
JPH0955365A (ja) 1995-08-10 1997-02-25 Hewlett Packard Co <Hp> 半導体基板の表面清浄方法
JPH0987857A (ja) 1995-09-27 1997-03-31 Res Dev Corp Of Japan プラズマｃｖｄによる炭化物コーティング方法
TW328971B (en) 1995-10-30 1998-04-01 Dow Corning Method for depositing Si-O containing coatings
KR0155918B1 (ko) 1995-11-03 1998-12-01 김광호 선택적 텅스텐질화박막을 이용한 반도체장치의 캐패시터 형성방법
US6509098B1 (en) 1995-11-17 2003-01-21 Massachusetts Institute Of Technology Poly(ethylene oxide) coated surfaces
US5672054A (en) 1995-12-07 1997-09-30 Carrier Corporation Rotary compressor with reduced lubrication sensitivity
US5946594A (en) 1996-01-02 1999-08-31 Micron Technology, Inc. Chemical vapor deposition of titanium from titanium tetrachloride and hydrocarbon reactants
US5965004A (en) 1996-03-13 1999-10-12 Sterling Pulp Chemicals, Ltd. Chlorine dioxide generation for water treatment
US5789024A (en) 1996-05-15 1998-08-04 New Jersey Institute Of Technology Subnanoscale composite, N2-permselective membrane for the separation of volatile organic compounds
US6342277B1 (en) 1996-08-16 2002-01-29 Licensee For Microelectronics: Asm America, Inc. Sequential chemical vapor deposition
US5916365A (en) 1996-08-16 1999-06-29 Sherman; Arthur Sequential chemical vapor deposition
FI100758B (fi) 1996-09-11 1998-02-13 Planar Internat Oy Ltd Menetelmä ZnS:Mn-loisteainekerroksen kasvattamiseksi ohutkalvoelektrol uminenssikomponentteja varten
JP3353874B2 (ja) 1996-09-24 2002-12-03 シャープ株式会社 半導体装置及びその製造方法
EP0841690B1 (en) 1996-11-12 2006-03-01 Samsung Electronics Co., Ltd. Tungsten nitride (WNx) layer manufacturing method and metal wiring manufacturing method
TW320752B (en) 1996-11-18 1997-11-21 United Microelectronics Corp Metal gate electrode process
US6174377B1 (en) 1997-03-03 2001-01-16 Genus, Inc. Processing chamber for atomic layer deposition processes
US6156382A (en) 1997-05-16 2000-12-05 Applied Materials, Inc. Chemical vapor deposition process for depositing tungsten
US6287965B1 (en) 1997-07-28 2001-09-11 Samsung Electronics Co, Ltd. Method of forming metal layer using atomic layer deposition and semiconductor device having the metal layer as barrier metal layer or upper or lower electrode of capacitor
KR100269306B1 (ko) 1997-07-31 2000-10-16 윤종용 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법
KR100261017B1 (ko) 1997-08-19 2000-08-01 윤종용 반도체 장치의 금속 배선층을 형성하는 방법
US5913145A (en) 1997-08-28 1999-06-15 Texas Instruments Incorporated Method for fabricating thermally stable contacts with a diffusion barrier formed at high temperatures
US6348376B2 (en) 1997-09-29 2002-02-19 Samsung Electronics Co., Ltd. Method of forming metal nitride film by chemical vapor deposition and method of forming metal contact and capacitor of semiconductor device using the same
KR100274603B1 (ko) 1997-10-01 2001-01-15 윤종용 반도체장치의제조방법및그의제조장치
US5972430A (en) 1997-11-26 1999-10-26 Advanced Technology Materials, Inc. Digital chemical vapor deposition (CVD) method for forming a multi-component oxide layer
US6099904A (en) 1997-12-02 2000-08-08 Applied Materials, Inc. Low resistivity W using B2 H6 nucleation step
FI104383B (fi) 1997-12-09 2000-01-14 Fortum Oil & Gas Oy Menetelmä laitteistojen sisäpintojen päällystämiseksi
US6104074A (en) 1997-12-11 2000-08-15 Apa Optics, Inc. Schottky barrier detectors for visible-blind ultraviolet detection
KR100269328B1 (ko) 1997-12-31 2000-10-16 윤종용 원자층 증착 공정을 이용하는 도전층 형성방법
US6015917A (en) 1998-01-23 2000-01-18 Advanced Technology Materials, Inc. Tantalum amide precursors for deposition of tantalum nitride on a substrate
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
KR100287174B1 (ko) 1998-03-17 2001-04-16 윤종용 다원자계산화물 및 질화물의박막제조방법
US6159871A (en) 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
US6380627B1 (en) 1998-06-26 2002-04-30 The Regents Of The University Of California Low resistance barrier layer for isolating, adhering, and passivating copper metal in semiconductor fabrication
DE19832245A1 (de) 1998-07-17 2000-01-20 Heidelberger Druckmasch Ag Verfahren zum Bedienen von Geräten in der Reproduktionstechnik
JP2960928B1 (ja) 1998-07-24 1999-10-12 スタンレー電気株式会社 車両用信号灯具
KR100275738B1 (ko) 1998-08-07 2000-12-15 윤종용 원자층 증착법을 이용한 박막 제조방법
US6188134B1 (en) 1998-08-20 2001-02-13 The United States Of America As Represented By The Secretary Of The Navy Electronic devices with rubidium barrier film and process for making same
US6727190B2 (en) 1998-09-03 2004-04-27 Micron Technology, Inc. Method of forming fluorine doped boron-phosphorous silicate glass (F-BPSG) insulating materials
EE200100421A (et) 1999-02-11 2002-12-16 Hardide Limited Volframkarbiidist kattematerjal, seda sisaldav kate ning meetod volframkarbiidi saamiseks ja katte valmistamiseks
DE10080457T1 (de) 1999-02-12 2001-04-26 Gelest Inc CVD-Abscheidung von Wolframnitrid
US6200893B1 (en) 1999-03-11 2001-03-13 Genus, Inc Radical-assisted sequential CVD
KR20000060438A (ko) 1999-03-16 2000-10-16 이경수 산화알루미늄 막의 형성 방법
KR100273473B1 (ko) 1999-04-06 2000-11-15 이경수 박막 형성 방법
US6124158A (en) 1999-06-08 2000-09-26 Lucent Technologies Inc. Method of reducing carbon contamination of a thin dielectric film by using gaseous organic precursors, inert gas, and ozone to react with carbon contaminants
US6613383B1 (en) 1999-06-21 2003-09-02 Regents Of The University Of Colorado Atomic layer controlled deposition on particle surfaces
US6391785B1 (en) 1999-08-24 2002-05-21 Interuniversitair Microelektronica Centrum (Imec) Method for bottomless deposition of barrier layers in integrated circuit metallization schemes
US6511539B1 (en) 1999-09-08 2003-01-28 Asm America, Inc. Apparatus and method for growth of a thin film
US6576053B1 (en) 1999-10-06 2003-06-10 Samsung Electronics Co., Ltd. Method of forming thin film using atomic layer deposition method
US6727169B1 (en) 1999-10-15 2004-04-27 Asm International, N.V. Method of making conformal lining layers for damascene metallization
US6475276B1 (en) 1999-10-15 2002-11-05 Asm Microchemistry Oy Production of elemental thin films using a boron-containing reducing agent
JP5173098B2 (ja) 1999-10-15 2013-03-27 エーエスエム インターナショナル エヌ．ヴェー． ダマシン・メタライゼーションのためのコンフォーマルライニング層
AU1208201A (en) 1999-10-15 2001-04-30 Asm America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
AU1088401A (en) 1999-10-15 2001-04-30 Asm Microchemistry Oy Deposition of transition metal carbides
US6203613B1 (en) 1999-10-19 2001-03-20 International Business Machines Corporation Atomic layer deposition with nitrate containing precursors
FI118804B (fi) 1999-12-03 2008-03-31 Asm Int Menetelmä oksidikalvojen kasvattamiseksi
US6780704B1 (en) 1999-12-03 2004-08-24 Asm International Nv Conformal thin films over textured capacitor electrodes
FI20000099A0 (fi) 2000-01-18 2000-01-18 Asm Microchemistry Ltd Menetelmä metalliohutkalvojen kasvattamiseksi
KR20010075977A (ko) 2000-01-21 2001-08-11 윤덕용 부가 단량체 단일선구물질을 이용한 13 족 질화물 박막의제조방법
AU2001245388A1 (en) 2000-03-07 2001-09-17 Asm America, Inc. Graded thin films
DE10018156A1 (de) 2000-04-12 2001-10-25 Bosch Gmbh Robert Elektromotor
US6410462B1 (en) 2000-05-12 2002-06-25 Sharp Laboratories Of America, Inc. Method of making low-K carbon doped silicon oxide
US6482733B2 (en) 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
EP1282911B1 (en) 2000-05-15 2018-09-05 Asm International N.V. Process for producing integrated circuits
US6194310B1 (en) 2000-06-01 2001-02-27 Sharp Laboratories Of America, Inc. Method of forming amorphous conducting diffusion barriers
US6713177B2 (en) 2000-06-21 2004-03-30 Regents Of The University Of Colorado Insulating and functionalizing fine metal-containing particles with conformal ultra-thin films
US20040224504A1 (en) 2000-06-23 2004-11-11 Gadgil Prasad N. Apparatus and method for plasma enhanced monolayer processing
US7101795B1 (en) 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
US7405158B2 (en) 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US6355561B1 (en) 2000-11-21 2002-03-12 Micron Technology, Inc. ALD method to improve surface coverage
US20020104481A1 (en) 2000-12-06 2002-08-08 Chiang Tony P. System and method for modulated ion-induced atomic layer deposition (MII-ALD)
US6583048B2 (en) 2001-01-17 2003-06-24 Air Products And Chemicals, Inc. Organosilicon precursors for interlayer dielectric films with low dielectric constants
US6464779B1 (en) 2001-01-19 2002-10-15 Novellus Systems, Inc. Copper atomic layer chemical vapor desposition
JP4160732B2 (ja) 2001-03-13 2008-10-08 富士フイルム株式会社 ハロゲン化銀写真乳剤
FI109770B (fi) 2001-03-16 2002-10-15 Asm Microchemistry Oy Menetelmä metallinitridiohutkalvojen valmistamiseksi
CN1258617C (zh) 2001-03-20 2006-06-07 马特森技术公司 用于在衬底上沉积具有较高介电常数的涂层的方法
US6861334B2 (en) 2001-06-21 2005-03-01 Asm International, N.V. Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition
US7043133B2 (en) 2001-07-12 2006-05-09 Little Optics, Inc. Silicon-oxycarbide high index contrast, low-loss optical waveguides and integrated thermo-optic devices
US7211144B2 (en) 2001-07-13 2007-05-01 Applied Materials, Inc. Pulsed nucleation deposition of tungsten layers
US20040206008A1 (en) 2001-07-16 2004-10-21 Chien-Min Sung SiCN compositions and methods
WO2003023835A1 (en) 2001-08-06 2003-03-20 Genitech Co., Ltd. Plasma enhanced atomic layer deposition (peald) equipment and method of forming a conducting thin film using the same thereof
EP1425435A2 (en) 2001-09-14 2004-06-09 Asm International N.V. Metal nitride deposition by ald using gettering reactant
US20030049931A1 (en) 2001-09-19 2003-03-13 Applied Materials, Inc. Formation of refractory metal nitrides using chemisorption techniques
US6960537B2 (en) 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film
TW589684B (en) 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
US6809026B2 (en) 2001-12-21 2004-10-26 Applied Materials, Inc. Selective deposition of a barrier layer on a metal film
US20030119305A1 (en) * 2001-12-21 2003-06-26 Huang Robert Y. S. Mask layer and dual damascene interconnect structure in a semiconductor device
US20030123216A1 (en) 2001-12-27 2003-07-03 Yoon Hyungsuk A. Deposition of tungsten for the formation of conformal tungsten silicide
KR20030057938A (ko) 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 실리콘 질화막 제조방법
US6827978B2 (en) 2002-02-11 2004-12-07 Applied Materials, Inc. Deposition of tungsten films
US20030157760A1 (en) 2002-02-20 2003-08-21 Applied Materials, Inc. Deposition of tungsten films for dynamic random access memory (DRAM) applications
US6833161B2 (en) 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US6972267B2 (en) 2002-03-04 2005-12-06 Applied Materials, Inc. Sequential deposition of tantalum nitride using a tantalum-containing precursor and a nitrogen-containing precursor
US20030194825A1 (en) 2002-04-10 2003-10-16 Kam Law Deposition of gate metallization for active matrix liquid crystal display (AMLCD) applications
US20030203616A1 (en) 2002-04-24 2003-10-30 Applied Materials, Inc. Atomic layer deposition of tungsten barrier layers using tungsten carbonyls and boranes for copper metallization
US20040129212A1 (en) 2002-05-20 2004-07-08 Gadgil Pradad N. Apparatus and method for delivery of reactive chemical precursors to the surface to be treated
JP4170669B2 (ja) 2002-05-24 2008-10-22 大日本印刷株式会社 積層体およびその製造方法
KR20030093575A (ko) 2002-06-03 2003-12-11 주식회사 하이닉스반도체 고선택성 질화막을 이용한 캐패시터 제조방법
US7045406B2 (en) 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
KR20040060402A (ko) 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법
KR20030016346A (ko) 2003-01-29 2003-02-26 윤태식 차량 부재 운행 자동 관리 시스템
US7198820B2 (en) 2003-02-06 2007-04-03 Planar Systems, Inc. Deposition of carbon- and transition metal-containing thin films
KR100511913B1 (ko) 2003-03-06 2005-09-02 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성 방법
KR100494129B1 (ko) 2003-03-06 2005-06-10 주식회사 하이닉스반도체 반도체 소자의 전극 형성방법
JP2004288979A (ja) 2003-03-24 2004-10-14 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude 絶縁膜の成膜方法
JP4423914B2 (ja) 2003-05-13 2010-03-03 東京エレクトロン株式会社 処理装置及びその使用方法
US7115534B2 (en) 2003-05-19 2006-10-03 Applied Materials, Inc. Dielectric materials to prevent photoresist poisoning
KR20040100767A (ko) 2003-05-24 2004-12-02 주식회사 하이닉스반도체 저압 실리콘 질화막 형성 방법
US20040238876A1 (en) 2003-05-29 2004-12-02 Sunpil Youn Semiconductor structure having low resistance and method of manufacturing same
KR20060079144A (ko) 2003-06-18 2006-07-05 어플라이드 머티어리얼스, 인코포레이티드 배리어 물질의 원자층 증착
KR100543517B1 (ko) 2003-06-23 2006-01-20 주식회사 포스코 수처리 설비의 원격 전력량 계측 시스템
US20050271893A1 (en) 2004-06-04 2005-12-08 Applied Microstructures, Inc. Controlled vapor deposition of multilayered coatings adhered by an oxide layer
US7030430B2 (en) 2003-08-15 2006-04-18 Intel Corporation Transition metal alloys for use as a gate electrode and devices incorporating these alloys
US7074690B1 (en) 2004-03-25 2006-07-11 Novellus Systems, Inc. Selective gap-fill process
US7105430B2 (en) 2004-03-26 2006-09-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a notched control electrode and structure thereof
US7115974B2 (en) 2004-04-27 2006-10-03 Taiwan Semiconductor Manfacturing Company, Ltd. Silicon oxycarbide and silicon carbonitride based materials for MOS devices
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
JP2006040936A (ja) 2004-07-22 2006-02-09 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude 絶縁膜の成膜方法および絶縁膜成膜装置
US7491658B2 (en) 2004-10-13 2009-02-17 International Business Machines Corporation Ultra low k plasma enhanced chemical vapor deposition processes using a single bifunctional precursor containing both a SiCOH matrix functionality and organic porogen functionality
KR100714269B1 (ko) 2004-10-14 2007-05-02 삼성전자주식회사 반도체 소자 제조에 사용되는 금속층 형성방법
US7015153B1 (en) 2004-10-20 2006-03-21 Freescale Semiconductor, Inc. Method for forming a layer using a purging gas in a semiconductor process
KR100640550B1 (ko) 2005-01-26 2006-10-31 주식회사 아이피에스 플라즈마 ａｌｄ 박막증착방법
US7438949B2 (en) 2005-01-27 2008-10-21 Applied Materials, Inc. Ruthenium containing layer deposition method
US20060240187A1 (en) 2005-01-27 2006-10-26 Applied Materials, Inc. Deposition of an intermediate catalytic layer on a barrier layer for copper metallization
JP2006261434A (ja) 2005-03-17 2006-09-28 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude シリコン酸化膜の形成方法
US8486845B2 (en) 2005-03-21 2013-07-16 Tokyo Electron Limited Plasma enhanced atomic layer deposition system and method
US7220671B2 (en) 2005-03-31 2007-05-22 Intel Corporation Organometallic precursors for the chemical phase deposition of metal films in interconnect applications
US20070054046A1 (en) 2005-09-06 2007-03-08 Tokyo Electron Limited Method of forming a tantalum-containing layer from a metalorganic precursor
JP4864402B2 (ja) 2005-09-29 2012-02-01 株式会社東芝 半導体装置の製造方法
WO2007041089A2 (en) 2005-09-29 2007-04-12 Praxair Technology, Inc. Organometallic compounds and methods of use thereof
US8993055B2 (en) 2005-10-27 2015-03-31 Asm International N.V. Enhanced thin film deposition
DE102006004430B4 (de) 2006-01-31 2010-06-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren und System für eine fortschrittliche Prozesssteuerung in einem Ätzsystem durch Gasflusssteuerung auf der Grundlage von CD-Messungen
US7407876B2 (en) 2006-03-20 2008-08-05 Tokyo Electron Limited Method of plasma enhanced atomic layer deposition of TaC and TaCN films having good adhesion to copper
US7601651B2 (en) 2006-03-31 2009-10-13 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
FR2900276B1 (fr) 2006-04-25 2008-09-12 St Microelectronics Sa Depot peald d'un materiau a base de silicium
US8530361B2 (en) 2006-05-23 2013-09-10 Air Products And Chemicals, Inc. Process for producing silicon and oxide films from organoaminosilane precursors
WO2008007770A1 (en) 2006-07-14 2008-01-17 Dai Nippon Printing Co., Ltd. Transparent conducting layer coated film and its use
US7939455B2 (en) 2006-09-29 2011-05-10 Tokyo Electron Limited Method for forming strained silicon nitride films and a device containing such films
US8268409B2 (en) 2006-10-25 2012-09-18 Asm America, Inc. Plasma-enhanced deposition of metal carbide films
US7727864B2 (en) 2006-11-01 2010-06-01 Asm America, Inc. Controlled composition using plasma-enhanced atomic layer deposition
US7611751B2 (en) 2006-11-01 2009-11-03 Asm America, Inc. Vapor deposition of metal carbide films
US7598170B2 (en) 2007-01-26 2009-10-06 Asm America, Inc. Plasma-enhanced ALD of tantalum nitride films
KR20090126273A (ko) 2007-03-28 2009-12-08 다우 코닝 코포레이션 실리콘 및 탄소를 함유하는 장벽층의 롤투롤 플라즈마 화학 기상 증착법
US8080483B2 (en) 2007-04-05 2011-12-20 Purdue Research Foundation Double gyroid structure nanoporous films and nanowire networks
US7713874B2 (en) 2007-05-02 2010-05-11 Asm America, Inc. Periodic plasma annealing in an ALD-type process
US7585762B2 (en) 2007-09-25 2009-09-08 Applied Materials, Inc. Vapor deposition processes for tantalum carbide nitride materials
US7794798B2 (en) 2007-09-29 2010-09-14 Tel Epion Inc. Method for depositing films using gas cluster ion beam processing
US7943531B2 (en) 2007-10-22 2011-05-17 Applied Materials, Inc. Methods for forming a silicon oxide layer over a substrate
JP5551681B2 (ja) 2008-04-16 2014-07-16 エーエスエム アメリカ インコーポレイテッド アルミニウム炭化水素化合物を使用する金属炭化物膜の原子層堆積
JP5364342B2 (ja) 2008-11-10 2013-12-11 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8637396B2 (en) 2008-12-01 2014-01-28 Air Products And Chemicals, Inc. Dielectric barrier deposition using oxygen containing precursor
US20100148903A1 (en) 2008-12-12 2010-06-17 General Electric Company Electrical energy transformation apparatus
JP5083200B2 (ja) 2008-12-25 2012-11-28 東洋製罐株式会社 蒸着膜を備えたプラスチック成形品
US8703624B2 (en) 2009-03-13 2014-04-22 Air Products And Chemicals, Inc. Dielectric films comprising silicon and methods for making same
US8465812B2 (en) 2009-03-23 2013-06-18 The Boeing Company Durable transparent intelligent coatings for polymeric transparencies
KR101183831B1 (ko) 2009-05-25 2012-09-18 (주)석경에이티 단분산의 복합 실리카 미세입자의 제조방법
FR2949111B1 (fr) 2009-08-13 2013-03-22 Essilor Int Procede de fabrication d'un substrat revetu d'un film antistatique mesoporeux et son application en optique ophtalmique
JP2011060958A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
US10513772B2 (en) 2009-10-20 2019-12-24 Asm International N.V. Process for passivating dielectric films
US20110159202A1 (en) 2009-12-29 2011-06-30 Asm Japan K.K. Method for Sealing Pores at Surface of Dielectric Layer by UV Light-Assisted CVD
US8637411B2 (en) 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US9076646B2 (en) 2010-04-15 2015-07-07 Lam Research Corporation Plasma enhanced atomic layer deposition with pulsed plasma exposure
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
KR20120003677A (ko) 2010-07-05 2012-01-11 삼성전자주식회사 반도체 장치 및 그의 형성 방법
US20130112605A1 (en) 2010-07-26 2013-05-09 Waters Technologies Corporation Superficially porous materials comprising a substantially nonporous core having narrow particle size distribution; process for the preparation thereof; and use thereof for chromatographic separations
KR101778287B1 (ko) 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20120030193A (ko) 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US20120208347A1 (en) 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8647993B2 (en) 2011-04-11 2014-02-11 Novellus Systems, Inc. Methods for UV-assisted conformal film deposition
JP5868771B2 (ja) 2011-04-28 2016-02-24 富士フイルム株式会社 導電性部材、その製造方法、タッチパネル及び太陽電池
JP2012244180A (ja) * 2011-05-24 2012-12-10 Macronix Internatl Co Ltd 多層接続構造及びその製造方法
US8771807B2 (en) 2011-05-24 2014-07-08 Air Products And Chemicals, Inc. Organoaminosilane precursors and methods for making and using same
WO2013016594A2 (en) 2011-07-26 2013-01-31 Virginia Commonwealth University Abhesive coatings
KR20130015145A (ko) 2011-08-02 2013-02-13 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US20130078454A1 (en) 2011-09-23 2013-03-28 Applied Materials, Inc. Metal-Aluminum Alloy Films From Metal Amidinate Precursors And Aluminum Precursors
JP6199292B2 (ja) 2011-09-23 2017-09-20 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ プラズマ活性化されるコンフォーマル誘電体膜
US8569184B2 (en) 2011-09-30 2013-10-29 Asm Japan K.K. Method for forming single-phase multi-element film by PEALD
JPWO2013054655A1 (ja) 2011-10-14 2015-03-30 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置および記録媒体
TWI541377B (zh) 2011-11-04 2016-07-11 Ａｓｍ國際股份有限公司 形成摻雜二氧化矽薄膜的方法
DE102011117859A1 (de) 2011-11-08 2013-05-08 Fachhochschule Köln Prüfkörper und Verfahren zur Überprüfung der Übertragungseigenschaften von Volumentomographen
FR2982608B1 (fr) 2011-11-16 2013-11-22 Saint Gobain Couche barriere aux metaux alcalins a base de sioc
JP5694129B2 (ja) 2011-11-29 2015-04-01 株式会社東芝 半導体装置及びその製造方法
US9200167B2 (en) 2012-01-27 2015-12-01 Air Products And Chemicals, Inc. Alkoxyaminosilane compounds and applications thereof
US9111746B2 (en) 2012-03-22 2015-08-18 Tokyo Electron Limited Method for reducing damage to low-k gate spacer during etching
US10787591B2 (en) 2012-04-30 2020-09-29 The Boeing Company Composites including silicon-oxy-carbide layers and methods of making the same
US10211310B2 (en) 2012-06-12 2019-02-19 Novellus Systems, Inc. Remote plasma based deposition of SiOC class of films
US20180330945A1 (en) 2012-06-12 2018-11-15 Lam Research Corporation Remote plasma based deposition of silicon carbide films using silicon-containing and carbon-containing precursors
US10325773B2 (en) 2012-06-12 2019-06-18 Novellus Systems, Inc. Conformal deposition of silicon carbide films
US10832904B2 (en) 2012-06-12 2020-11-10 Lam Research Corporation Remote plasma based deposition of oxygen doped silicon carbide films
TWI506734B (zh) 2012-07-13 2015-11-01 Macronix Int Co Ltd 嵌鑲字元線
JP2014022657A (ja) 2012-07-20 2014-02-03 Fujifilm Corp エッチング方法、これを用いた半導体基板製品および半導体素子の製造方法、ならびにエッチング液調製用キット
TWI579322B (zh) 2012-07-25 2017-04-21 國立交通大學 多孔性材料之製備方法
US9243324B2 (en) 2012-07-30 2016-01-26 Air Products And Chemicals, Inc. Methods of forming non-oxygen containing silicon-based films
NL2009306C2 (en) 2012-08-09 2014-02-11 Stichting Energie Membranes for dewatering acid mixtures.
KR102207992B1 (ko) 2012-10-23 2021-01-26 램 리써치 코포레이션 서브-포화된 원자층 증착 및 등각막 증착
SG2013083654A (en) 2012-11-08 2014-06-27 Novellus Systems Inc Methods for depositing films on sensitive substrates
JP6415808B2 (ja) 2012-12-13 2018-10-31 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US9824881B2 (en) 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
JP5998101B2 (ja) 2013-05-24 2016-09-28 株式会社日立国際電気 半導体装置の製造方法、基板処理装置及びプログラム
US10453675B2 (en) 2013-09-20 2019-10-22 Versum Materials Us, Llc Organoaminosilane precursors and methods for depositing films comprising same
JP6246558B2 (ja) 2013-10-29 2017-12-13 東京エレクトロン株式会社 シリコン酸炭窒化物膜、シリコン酸炭化物膜、シリコン酸窒化物膜の成膜方法および成膜装置
JP6129756B2 (ja) 2014-01-24 2017-05-17 株式会社東芝 半導体装置及びその製造方法
TWI739285B (zh) 2014-02-04 2021-09-11 荷蘭商Ａｓｍ Ｉｐ控股公司 金屬、金屬氧化物與介電質的選擇性沉積
US9171736B2 (en) 2014-03-03 2015-10-27 Tokyo Electron Limited Spacer material modification to improve K-value and etch properties
US20150252477A1 (en) 2014-03-06 2015-09-10 Applied Materials, Inc. In-situ carbon and oxide doping of atomic layer deposition silicon nitride films
US20150275355A1 (en) 2014-03-26 2015-10-01 Air Products And Chemicals, Inc. Compositions and methods for the deposition of silicon oxide films
US10643925B2 (en) 2014-04-17 2020-05-05 Asm Ip Holding B.V. Fluorine-containing conductive films
US9418889B2 (en) 2014-06-30 2016-08-16 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
US9401309B2 (en) 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
WO2016042663A1 (ja) 2014-09-19 2016-03-24 株式会社日立国際電気 半導体装置の製造方法、基板処理装置および記録媒体
US9478414B2 (en) 2014-09-26 2016-10-25 Asm Ip Holding B.V. Method for hydrophobization of surface of silicon-containing film by ALD
US10354860B2 (en) 2015-01-29 2019-07-16 Versum Materials Us, Llc Method and precursors for manufacturing 3D devices
US9777025B2 (en) 2015-03-30 2017-10-03 L'Air Liquide, Société pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
US9425097B1 (en) 2015-04-29 2016-08-23 Globalfoundries Inc. Cut first alternative for 2D self-aligned via
KR20180002774A (ko) 2015-05-02 2018-01-08 어플라이드 머티어리얼스, 인코포레이티드 낮은 k 및 낮은 습식 에칭 레이트 유전체 박막들을 증착하기 위한 방법들
KR102307059B1 (ko) * 2015-05-13 2021-10-05 삼성전자주식회사 반도체 장치
US9455138B1 (en) 2015-11-10 2016-09-27 Asm Ip Holding B.V. Method for forming dielectric film in trenches by PEALD using H-containing gas
US9786492B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
US9786491B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
US10283348B2 (en) 2016-01-20 2019-05-07 Versum Materials Us, Llc High temperature atomic layer deposition of silicon-containing films
US10699897B2 (en) 2016-01-24 2020-06-30 Applied Materials, Inc. Acetylide-based silicon precursors and their use as ALD/CVD precursors
WO2017184701A1 (en) 2016-04-21 2017-10-26 Applied Materials, Inc. Doped and undoped vanadium oxides for low-k spacer applications
US10157736B2 (en) 2016-05-06 2018-12-18 Lam Research Corporation Methods of encapsulation
KR102378021B1 (ko) 2016-05-06 2022-03-23 에이에스엠 아이피 홀딩 비.브이. SiOC 박막의 형성
KR102600997B1 (ko) 2016-06-02 2023-11-14 삼성전자주식회사 메모리 장치
US10062563B2 (en) 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
EP3620461B1 (en) 2016-07-05 2022-04-20 Samsung Electronics Co., Ltd. Organometallic compound, organic light-emitting device including the same, and diagnostic composition including the organometallic compound
KR20180046964A (ko) * 2016-10-28 2018-05-10 삼성전자주식회사 반도체 메모리 소자
US10134757B2 (en) * 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
US10186420B2 (en) 2016-11-29 2019-01-22 Asm Ip Holding B.V. Formation of silicon-containing thin films
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10847529B2 (en) 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
US10504901B2 (en) * 2017-04-26 2019-12-10 Asm Ip Holding B.V. Substrate processing method and device manufactured using the same
US11501965B2 (en) 2017-05-05 2022-11-15 Asm Ip Holding B.V. Plasma enhanced deposition processes for controlled formation of metal oxide thin films
CN110546302B (zh) 2017-05-05 2022-05-27 Asm Ip 控股有限公司 用于受控形成含氧薄膜的等离子体增强沉积方法
CN110651064B (zh) 2017-05-16 2022-08-16 Asm Ip 控股有限公司 电介质上氧化物的选择性peald
US10991573B2 (en) 2017-12-04 2021-04-27 Asm Ip Holding B.V. Uniform deposition of SiOC on dielectric and metal surfaces

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120119283A1 (en) * 2010-11-17 2012-05-17 Samsung Electronics Co., Ltd. Methods for forming etch stop layers, semiconductor devices having the same, and methods for fabricating semiconductor devices
US20150179660A1 (en) 2013-12-19 2015-06-25 SanDisk Technologies, Inc. Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof
WO2015148307A1 (en) 2014-03-26 2015-10-01 SanDisk Technologies, Inc. Vertical nand device with shared word line steps
US20160111438A1 (en) 2014-10-20 2016-04-21 SanDisk Technologies, Inc. Batch contacts for multiple electrically conductive layers

Also Published As

Publication number Publication date
TWI663653B (zh) 2019-06-21
CN108735756A (zh) 2018-11-02
KR20180115647A (ko) 2018-10-23
US11195845B2 (en) 2021-12-07
US20180301460A1 (en) 2018-10-18
US20210035988A1 (en) 2021-02-04
TW201842584A (zh) 2018-12-01
US10847529B2 (en) 2020-11-24
CN108735756B (zh) 2022-11-22

Similar Documents

Publication Publication Date Title
KR102592693B1 (ko) 기판 처리 장치 방법 및 그에 의해 제조된 장치
KR102443047B1 (ko) 기판 처리 장치 방법 및 그에 의해 제조된 장치
KR102424336B1 (ko) 기판 처리 방법 및 그에 의해 제조된 장치
US11908733B2 (en) Substrate processing method and device manufactured by using the same
KR102354490B1 (ko) 기판 처리 방법
KR102592694B1 (ko) 기판 처리 방법 및 그에 의해 제조된 장치
US9365924B2 (en) Method for forming film by plasma-assisted deposition using two-frequency combined pulsed RF power
US8975152B2 (en) Methods of reducing substrate dislocation during gapfill processing
US9698015B2 (en) Method for patterning a semiconductor substrate
US9780116B2 (en) Semiconductor device and method for manufacturing the same
KR100591179B1 (ko) 반도체 소자의 금속 배선 형성 방법
US11798806B2 (en) Pattern forming method and method for manufacturing semiconductor device
KR20100055064A (ko) Ｒｃ 지연을 감소시키기 위한 금속 배선 구조 및 그 형성 방법
KR20070055881A (ko) 반도체소자의 금속배선 형성방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant