CN113451326B - 三维存储器及其制备方法 - Google Patents

Abstract

本申请提供了一种三维存储器及其制备方法。该方法包括：在衬底上形成包括N个叠层单元的叠层结构，其中，每个叠层单元包括交替堆叠的至少一对电介质层和牺牲层，以使每个叠层单元包括一组牺牲层；以及从叠层结构的远离衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙，N个栅极缝隙彼此贯通且贯穿叠层结构，其中，在形成下一个栅极缝隙之前将当前的栅极缝隙所对应的叠层单元内的一组牺牲层置换为一组栅极层，从而形成分别与N个叠层单元对应的第一组栅极层至第N组栅极层，其中，第一组栅极层至第N组栅极层的结构和/或材料组分相互不同，并且N≥2。该制备方法可使多个存储单元的阈值电压一致性较好。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维储存器及其制备方法。

背景技术

在三维存储器(3D NAND)中，沟道结构是实现存储功能的关键结构。沟道结构的侧壁上具有沿径向由外向内依次形成的氧化硅-氮化硅-氧化硅(ONO)结构的功能层，每个栅极层可与对应的ONO结构功能层相接触，从而形成多个存储单元。在每个存储单元中，栅极层可控制对应的ONO结构以捕获电荷的方式实现存储功能。例如，在存储单元对应的栅极层施加高电压，使功能层中的氮化硅层注入电荷，从而提高该存储单元的阈值电压(Vt)来实现编程(写入)功能。

存储单元的阈值电压与该存储单元的物理结构密切相关。由于沟道结构的关键尺寸(CD)的差异，位于同一沟道结构内的多个存储单元的在采用相同的电压对不同的存储单元进行编程时，会导致不同的存储单元与预设的阈值电压失配，从而会造成三维存储器执行错误操作。

发明内容

本申请提供了一种三维存储器的制备方法。该制备方法包括：在衬底上形成包括N个叠层单元的叠层结构，其中，每个叠层单元包括交替堆叠的至少一对电介质层和牺牲层，以使每个叠层单元包括一组牺牲层；以及从叠层结构的远离衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙，N个栅极缝隙彼此贯通且贯穿叠层结构，其中，在形成下一个栅极缝隙之前将当前的栅极缝隙所对应的叠层单元内的一组牺牲层置换为一组栅极层，从而形成分别与N个叠层单元对应的第一组栅极层至第N组栅极层，其中，第一组栅极层至第N组栅极层的结构和/或材料组分相互不同，并且N≥2。

在一些实施方式中，从叠层结构的远离衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙的步骤可包括：形成贯穿第M叠层单元的第M栅极缝隙；经由第M栅极缝隙，去除第M叠层单元内的一组牺牲层，以形成第M组牺牲间隙；以及在第M组牺牲间隙内形成第M组栅极层，其中，1≤M≤N。

在一些实施方式中，在第M组牺牲间隙内形成第M组栅极层的步骤可包括：在第M组牺牲间隙的内壁上依次形成介电层和第一导电层；以及在形成有介电层和第一导电层的第M组牺牲间隙内形成第二导电层，以形成第M组栅极层。

在一些实施方式中，可通过调整介电层的厚度、介电层的材料组分、第一导电层的厚度、第一导电层的材料组分以及介电层和第一导电层之间的界面偶极子中的至少之一，使得第一组栅极层至第N组栅极层的结构和/或材料组分相互不同。

在一些实施方式中，介电层的材料可包括氧化铝，第一导电层的材料可包括氮化钛铝。

在一些实施方式中，该方法还可包括：形成贯穿叠层结构的沟道结构，其中，基于沟道结构在平行于衬底的平面上的尺寸，第一组栅极层至第N组栅极层的结构和/或材料组分相互不同。

在一些实施方式中，形成贯穿叠层结构的沟道结构的步骤可包括：形成贯穿叠层结构的沟道孔；以及在沟道孔的内壁上依次形成功能层和沟道层。

在一些实施方式中，从叠层结构的远离衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙的步骤可包括：在N≥3的情况下，去除功能层的位于第M叠层单元内并与一组牺牲层对应的部分，以暴露沟道层，其中，M等于1和/或M等于N。

在一些实施方式中，该方法还可包括：在N个栅极缝隙内填充导电材料，以形成栅极缝隙结构。

本申请还提供了一种三维存储器。该三维存储器包括：衬底；以及存储叠层结构，位于衬底上，包括N个存储叠层单元，并且每个存储叠层单元包括堆叠的至少一个电介质层和栅极层对，以使第一存储叠层单元至第N存储叠层单元分别包括第一组牺牲层至第N组牺牲；其中，第一组栅极层至第N组栅极层的结构和/或材料组分相互不同，并且N≥2。

在一些实施方式，该三维存储器还可包括：沟道结构，贯穿存储叠层结构，并且基于沟道结构在平行于衬底的平面上的尺寸，第一组栅极层至第N组栅极层的结构和/或材料组分相互不同。

在一些实施方式，栅极层可包括：第二导电层以及依次至少部分包围第二导电层的第一导电层和介电层。

在一些实施方式，从第一组栅极层至第N组栅极层，介电层的厚度、介电层的材料组分、第一导电层的厚度、第一导电层的材料组分以及介电层和第一导电层之间的界面偶极子中的至少之一可相互不同。

在一些实施方式，介电层的材料可包括氧化铝，第一导电层的材料可包括氮化钛铝。

在一些实施方式，沟道结构可包括：沿所述沟道结构的径向方向由内向外依次设置的绝缘填充层的沟道层和功能层。

在一些实施方式，N个存储叠层单元按照朝向衬底方向依次排列，第一组栅极层和第N组栅极层可在平行于衬底的方向上贯穿功能层，并与沟道层相接触，其中，N≥3。

在一些实施方式，该三维存储器还可包括：栅极缝隙结构，贯穿存储叠层结构，并与沟道结构具有间距。

本申请提供的三维存储器及其制备方法，在逐步形成栅极缝隙以及逐步将牺牲层置换为栅极层的工艺过程中，调整与沟道结构相接触的栅极层的结构或者材料组分，从而使具有不同的关键尺寸的沟道结构与栅极层相匹配，进而解决由于沟道结构关键尺寸的差异而引起的存储单元之间阈值电压失配的问题。该制备方法能够使处于同一沟道结构内的多个存储单元的阈值电压具有较佳的一致性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请实施方式的三维存储器的制备方法流程图；以及

图2A至图2H是根据本申请实施方式的三维存储器的制备方法的工艺剖面示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

本申请提供了一种三维存储器的制备方法1000。图1是根据本申请实施方式的三维存储器的制备方法1000的流程图。如图1所示，三维存储器的制备方法1000包括如下步骤。

S110，在衬底上形成包括N个叠层单元的叠层结构，其中，每个叠层单元包括交替堆叠的至少一对电介质层和牺牲层，以使每个叠层单元包括一组牺牲层。

S120，从叠层结构的远离衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙，N个栅极缝隙彼此贯通且贯穿叠层结构，其中，在形成下一个栅极缝隙之前将当前的栅极缝隙所对应的叠层单元内的一组牺牲层置换为一组栅极层，从而形成分别与N个叠层单元对应的第一组栅极层至第N组栅极层，其中，第一组栅极层至第N组栅极层的结构和/或材料组分相互不同，并且N≥2。

图2A至图2H是根据本申请实施方式的三维存储器的制备方法1000的工艺剖面示意图。应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行的。下面结合图2A至图2H进一步描述上述的步骤S110至步骤S120。

S110，在衬底上形成包括N个叠层单元的叠层结构，其中，每个叠层单元包括交替 堆叠的至少一对电介质层和牺牲层，以使每个叠层单元包括一组牺牲层。

在步骤S110中，衬底可用于支撑其上的器件结构。衬底可为单晶硅(Si)衬底、单晶锗(Ge)衬底、绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底等。衬底的材料还可为化合物半导体。举例而言，衬底可为砷化镓(GaAs)衬底、磷化铟(InP)衬底或碳化硅(SiC)衬底等。值得注意的是，本申请所述的衬底还可采用本领域中已知的其它半导体材料中的至少一种制备。

在一些实施方式中，如图2A所示，衬底110可为复合膜结构。具体地，衬底110可采用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺在基底111上依次堆叠的第一氧化层、第一多晶硅层、第二氧化层以及第二多晶硅层。示例性地，基底111可与上文中所述的单层膜结构衬底的材料相同。第一氧化层和第二氧化层可选用氧化硅制备。第一氧化层、第一多晶硅层、第二氧化层以及第二多晶硅层的厚度可相同或者不同，本申请在此不做限定。具有复合膜结构的衬底110可用于在后续工艺过程中采用无深孔刻蚀(Less SONO)工艺，使沟道结构与衬底110形成电路回路。

叠层结构120可包括在垂直于衬底110方向上交替堆叠的至少一对电介质层131和牺牲层132，从而可使叠层结构120包括在垂直于衬底110方向上包括交替叠置的多个电介质层131和多个牺牲层132。叠层结构120的形成方法可包括诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺。在叠层结构120中，多个电介质层131的厚度可相同也可不相同，多个牺牲层132的厚度可相同也可不相同，并且可根据具体工艺需求进行设置。此外，在叠层结构120的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，举例而言，叠层结构120堆叠的层数可为8层、32层、64层、128层等，叠层结构120的层数越多，集成度越高，由其形成的存储单元的个数越多，可根据实际存储需求来设计叠层结构120的堆叠层数及堆叠高度，本申请对此不做具体限制。

叠层结构120可在垂直于衬底110的方向上划分为N个叠层单元，例如六个叠层单元121～126。六个叠层单元121～126按照朝向衬底110的方向依次排序。每个叠层单元121～126均包括堆叠的至少一对电介质层131和牺牲层132。应理解的是，叠层结构120划分为叠层单元的数量以及每个叠层单元中电介质层和牺牲层的数量在本申请中不做具体的限定。因而，在每个叠层单元包括多个电介质层和牺牲层对的情况下，每个叠层单元所包括的多个牺牲层即为一组牺牲层。每个叠层单元内的一组牺牲层可在后续工艺步骤中置换为一组栅极层，从而使每个叠层单元转换为包括一组栅极层的存储叠层结构。同时，N个叠层单元可按照朝向衬底110的方向依次排序。

在一些实施方式中，电介质层131和牺牲层132可具有不同的刻蚀选择比，牺牲层132可在后续的工艺过程中被去除并被导电材料代替，从而形成栅极层即字线。可选地，电介质层131的材料可包括氧化硅，牺牲层132的材料可包括氮化硅。

在一些实施方式中，叠层结构120的边缘可形成阶梯结构。阶梯结构可通过向叠层结构120中的多个电介质层131和多个牺牲层132执行多次“修整-刻蚀(trim-etch)”循环工艺而形成。绝缘覆盖层141可通过将一种或多种电介质材料填充于阶梯结构的远离衬底110的一侧并覆盖阶梯结构而形成。可选地，绝缘覆盖层141还可进一步地向叠层结构120的远离衬底110的表面延伸，从而覆盖叠层结构120的远离衬底110的表面。绝缘覆盖层141的形成方法可包括诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺。绝缘覆盖层141的材料可选用与电介质层131相同或者不同的材料制备，例如氧化硅。可选地，可采用例如机械化学研磨(CMP)工艺对绝缘覆盖层141的远离衬底110的表面进行平坦化处理。

在一些实施方式中，在形成阶梯结构的步骤之后，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在阶梯结构的表面形成阶梯式保护层142。阶梯式保护层142位于阶梯结构的表面和绝缘覆盖层141之间，并且可选用与牺牲层132不同的电介质材料例如氧化硅或者氧化铝制备。

在一些实施方式中，如图2B所示，三维存储器的制备方法1000还可包括形成贯穿叠层结构120的沟道结构150的步骤。在该步骤中，可采用例如干法或者湿法刻蚀工艺在叠层结构120中形成沟道孔。该沟道孔可垂直地向衬底110的方向延伸，从而暴露衬底110。进一步地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在沟道孔的内壁上依次形成功能层151和沟道层152，从而形成包括多个存储单元的沟道结构150。换言之，沟道结构150可包括沿沟道结构140的径向方向由内向外依次设置的沟道层152和功能层151。其中，多个存储单元与多个牺牲层相对应。具体地，功能层151可包括在沟道孔内依次形成的阻挡层、电荷捕获层以及隧穿层。阻挡层、电荷捕获层以及隧穿层的材料可依次包括氧化硅、氮化硅以及氧化硅。沟道层152的材料可包括多晶硅。

该沟道孔的孔径可沿着朝向衬底110的方向逐渐减小，从而使沟道结构的关键尺寸(CD)沿着朝向衬底110的方向逐渐减小。换言之，沟道结构150位于叠层单元121～126内的关键尺寸逐渐减小。应注意的是，沟道孔以及由沟道孔形成的沟道结构150的形状在本申请中不做具体地限定。然而，在现有技术中，沟道孔以及沟道结构通常具有沿垂直于衬底方向上的不同的关键尺寸。换言之，沟道结构位于不同的叠层单元内的关键尺寸相互不同。并且沟道结构在叠层结构中的关键尺寸的差异会造成沟道结构中的多个存储单元存在阈值电压失配的问题。

在本申请的实施方式中，基于衬底110采用复合膜结构，沟道结构150可采用无深孔刻蚀工艺使沟道结构150与衬底110形成电路回路。示例性地，可采用例如湿法刻蚀工艺在衬底110的未形成叠层结构120的一侧，去除衬底110以及功能层151的延伸至衬底110的部分，以暴露沟道层152。进一步地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在衬底110的未形成叠层结构120的一侧，形成与沟道层152相接触的源极层(未示出)，并且源极层可作为衬底110的一部分，从而形成沟道结构150与衬底110的电耦合区域。

值得注意的是，在制备衬底110和沟道结构150的工艺过程中，还可采用深孔刻蚀(SONO Etch)工艺，本申请在此不做具体地限定。因而，本申请提供的三维存储器的制备方法1000与形成衬底110和沟道结构150的制备工艺兼容性较好。

在一些实施方式中，在沟道孔的内壁上形成功能层151和沟道层152之后，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在沟道孔内填充电介质材料例如氧化硅，以形成绝缘填充层153，从而与功能层151和沟道层152共同形成沟道结构150。可选地，可通过控制填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。

在一些实施方式中，可采用例如干法或者湿法刻蚀工艺对绝缘填充层153的远离衬底110的部分回刻，并填充导电材料，从而形成与沟道层152相接触的沟道插塞154。沟道插塞154可选用与沟道层152相同的材料例如多晶硅制备，并且沟道插塞154可为作为沟道结构150的漏极端。

在一些实施方式中，多个虚拟沟道结构160(DCH)可垂直地贯穿至少部分叠层结构120并延伸至衬底110中。虚拟沟道结构160延伸至衬底110中的深度可与沟道结构150相同或者不同。在形成虚拟沟道结构160的步骤中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺，在待形成虚拟沟道结构160的沟道孔内填充电介质材料，例如氧化硅，以形成虚拟沟道结构160。可选地，可通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。在本申请的实施方式中，虚拟沟道结构160可用于提供机械支撑作用，而并未形成具备存储功能的功能层和沟道层。

在一些实施方式中，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在叠层结构120的远离衬底110的一侧形成盖帽层143，以覆盖沟道结构150远离成衬底110的端面以及叠层结构120的远离衬底110的表面。可选地，盖帽层143可选用与绝缘覆盖层141相同的材料例如氧化硅制备。可选地，可采用例如机械化学研磨(CMP)工艺对盖帽层143的远离衬底110的表面进行平坦化处理。

S120，从叠层结构的远离衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙， N个栅极缝隙彼此贯通且贯穿叠层结构，其中，在形成下一个栅极缝隙之前将当前的栅极缝 隙所对应的叠层单元内的一组牺牲层置换为一组栅极层，从而形成分别与N个叠层单元对 应的第一组栅极层至第N组栅极层，其中，第一组栅极层至第N组栅极层的结构和/或材料组 分相互不同，并且N≥2。

在步骤S120中，可采用例如干法或者湿法刻蚀工艺从叠层结构120的远离衬底110的一侧依次形成贯穿盖帽层143以及六个叠层单元121～126的六个栅极缝隙。并且六个栅极缝隙可在叠层结构120中彼此贯通且贯穿叠层结构120。并且在形成下一个栅极缝隙之前将当前的栅极缝隙所对应的叠层单元内的一组牺牲层置换为一组栅极层。下面将结合附图举例说明形成第一栅极缝隙以及在形成第二栅极缝隙之前将第一栅极缝隙所对应的第一叠层单元内的一组牺牲层置换为一组栅极层的步骤。该步骤包括如下子步骤。

S121，形成贯穿第一叠层单元的第一栅极缝隙。

S122，经由第一栅极缝隙，去除第一叠层单元内的一组牺牲层，以形成第一组牺牲间隙。

S123，在第一组牺牲间隙内形成第一组栅极层。

在步骤S121中，如图2C所示，可采用例如干法或者湿法刻蚀工艺从叠层结构120的远离衬底110的一侧形成贯穿第一叠层单元121至第二叠层单元122的电介质层131的第一栅极缝隙171。并且第一栅极缝隙171可在衬底110的x方向上延伸。

在一些实施方式中，在形成第一栅极缝隙171的步骤之前，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在叠层结构120的远离所述衬底110的一侧，例如盖帽层143的表面，形成掩膜层144。掩膜层144的材料可选用氧化硅或者氮化硅制备。在光刻工艺中，将待形成第一栅极缝隙171的图案首先转移至掩膜层144，有助于在形成第一栅极缝隙171以及后续栅极缝隙的工艺过程中优化图案形貌。

在步骤S122中，如图2D所示，可利用上述步骤S121工艺处理后形成的第一栅极缝隙171作为刻蚀剂的通道，采用例如湿法刻蚀工艺去除第一叠层单元121内的全部牺牲层132，即第一组牺牲层，以形成第一组牺牲间隙133。在本申请实施方式中，第一组牺牲间隙133可包括一个牺牲间隙133。应理解的是，在叠层结构120的层数确定的情况下，使叠层结构120划分为叠层单元的数量不同，即叠层单元内的一组牺牲层的数量不同，可在满足调制阈值电压的需求的情况下使工艺简化。

在一些实施方式中，在去除第一叠层单元121内的全部牺牲层132的同时，可进一步地去除功能层151的位于第一叠层单元121内并与牺牲层132对应的部分，从而暴露沟道层152。

在步骤S123中，如图2E所示，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第一组牺牲间隙133内形成第一组栅极层。示例性地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第一组牺牲间隙133的内壁上依次形成介电层134和第一导电层135。介电层134的材料可例如包括氧化铝或者氧化铪，第一导电层135的材料可例如包括氮化钛铝或者氮化钛。进一步地，可采用薄膜沉积工艺在形成有介电层134和第一导电层135的第一组牺牲间隙133内填充诸如钨、钴、铜、铝或者掺杂的晶体硅的导电材料，以形成第二导电层136。经上述步骤的工艺处理后，第二导电层136、第一导电层135以及介电层134可共同组成第一组栅极层。

在一些实施方式中，当第一组牺牲间隙133包括去除的功能层151的位于第一叠层单元121内与牺牲层133对应的部分时，由第二导电层136、第一导电层135以及介电层134组成的第一组栅极层在平行于衬底110的方向上贯穿功能层151，并与沟道层152相接触。这样第一组栅极层对应的顶部选择晶体管不具有电荷捕获层结构。换言之，在通过施加电压的方式使第一组栅极层控制顶部选择晶体管导通或者关断的过程中，不会存在由于电荷捕获层捕获电荷而造成顶部选择晶体管的阈值电压发生变化的情况。

在一些实施方式中，在形成第一组栅极层的步骤之后，可在第一栅极缝隙171的侧壁上形成掩膜层144。位于第一栅极缝隙171的侧壁上的掩膜层144覆盖第一组栅极层朝向第一栅极缝隙171的端面，能够在后续的形成栅极缝隙的工艺过程中保护已形成的第一组栅极层。

进一步地，如图2F所示，可采用例如湿法或者干法刻蚀工艺在第一栅极缝隙171的与衬底110相对的底面形成贯穿第二叠层单元122的第二栅极缝隙172。上述工艺步骤能够在形成第二栅极缝隙172之前将第一栅极缝隙171所对应的第一叠层单元121内的牺牲层132置换为第一组栅极层。按照相同的工艺方法，依次将剩余五个叠层单元122～126中的牺牲层132置换为相应的第二组栅极层至第六组栅极层。在本申请实施方式中，第二组栅极层至第六组栅极层中的栅极层的数量均为1。

经上述工艺处理后的器件结构如图2G所示，六个栅极缝隙在叠层结构120内彼此贯通且贯穿整个叠层结构120，并可进一步地延伸至衬底110中。第一组栅极层至第六组栅极层可具有不同的结构和/或材料组分。并且如上文中所述的基于沟道结构150位于不同的叠层单元121～126内的关键尺寸的差异，第一组栅极层至第六组栅极层具有不同的结构和/或不同的材料组分能够调制由于沟道结构150在叠层结构120中的关键尺寸的差异而造成的沟道结构150中的多个存储单元的阈值电压的差异。

具体地，随着沟道结构的关键尺寸沿着朝向衬底110的方向逐渐减小，沟道结构内对应的存储单元的阈值电压朝向电压增加的方向漂移。换言之，沟道结构150依次位于叠层单元121～126内的存储单元的阈值电压朝向电压增加的方向漂移。通过调整叠层单元121～126内的存储单元对应的栅极层的材料的组分，可使栅极层的功函数减小，或者通过调整叠层单元121～126内的存储单元对应的栅极层的结构，可使栅极层的单位面积内的栅氧电容Cox增大，从而补偿对应的存储单元的阈值电压朝向电压增加的方向漂移。应理解的是，可同时调整叠层单元121～126内的存储单元对应的栅极层的材料的组分和结构，以补偿对应的存储单元的阈值电压朝向电压增加的方向漂移。

在一些实施方式中，由于第一组栅极层至第六组栅极层均包括位于芯部的第二导电层136以及依次至少部分围绕第二导电层136的第一导电层135和介电层134。可通过调整介电层134的厚度、介电层134的材料组分、第一导电层135的厚度、第一导电层135的材料组分以及介电层134和第一导电层135之间的界面偶极子中的至少之一，使得第一组栅极层至第六组栅极层的结构和/或组分相互不同。

示例性地，可通过选用高介电常数的介电层134或者在制备介电层134的工艺过程中，通过减小介电层134的厚度，以使存储单元对应的单位面积内的栅氧电容Cox增大。可选地，当第一导电层135选用氮化钛铝(Al_xTi_yN)制备时，可通过调整氮化钛铝中铝和钛的组分比例，使氮化钛铝在电学性能上更接近与铝，从而使氮化钛铝的功函数减小。可选地，在制备第一导电层134的工艺过程中，通过减小第一导电层134的厚度，使填充于第一导电层134内的第二导电层136发挥主导作用，从而使栅极层整体的电学性能更接近与第二导电层136，当第二导电层136选用例如钨制备时，可使栅极层整体的功函数减小。可选地，还可在制备介电层134的工艺过程中通过调节介电层134的材料中的零空位的供给量或者氧化强度，使介电层134和第一导电层135之间的界面偶极子引起的栅极层的阈值电压减小。应理解的是，本申请对介电层和第一导电层的材料不做具体地限定。

在一些实施方式中，介电层134和第一导电层135中的调整参数可基于沟道结构150在平行于衬底110的平面上的尺寸进行具体地设定。由于沟道结构在平行于衬底110的平面上的关键尺寸影响沟道结构内的存储单元的阈值电压，故可基于沟道结构150在平行于衬底110的平面上的尺寸，对栅极层中的介电层134和第一导电层135进行调整。

在一些实施方式中，当执行将第六栅极缝隙结构对应的第六叠层单元126中的牺牲层132置换为栅极层的操作中，可在去除第六叠层单元126内的全部牺牲层132时，进一步地去除功能层151的位于第六叠层单元126内与牺牲层132对应的部分，从而暴露沟道层152。这样形成的第六组栅极层在平行于衬底110的方向上贯穿功能层151，并与沟道层152相接触，从而使第六组栅极层对应的底部选择晶体管不具有电荷捕获层结构，进而不会存在由于电荷捕获层捕获电荷而造成底部选择晶体管的阈值电压发生变化的情况。

在一些实施方式中，本申请实施方式提供的三维存储器的制备方法1000还可包括形成栅极缝隙结构的步骤。如图2H所示，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在六个彼此贯通的栅极缝隙的内壁上形成间隔层176。进一步地，在形成有间隔层176的栅极缝隙内填充至少一个导电材料，从而形成栅极缝隙结构170。

本申请提供的三维存储器的制备方法，在逐步形成栅极缝隙以及逐步将牺牲层置换为栅极层的工艺过程中，调整与沟道结构相接触的栅极层的结构和/或材料组分，从而使具有不同的关键尺寸的沟道结构与栅极层相匹配，进而解决由于沟道结构关键尺寸的差异而引起的存储单元之间阈值电压失配的问题。该制备方法能够使处于同一沟道结构内的多个存储单元的阈值电压具有较佳的一致性。此外，该三维存储器的制备方法工艺复杂度较低，并与其它工艺方法兼容较好。

本申请还提供了一种三维存储器。该三维存储器包括：衬底和存储叠层结构。存储叠层结构位于衬底上，其包括N个存储叠层单元，并且每个存储叠层单元包括交替堆叠的至少一对电介质层和栅极层，以使第一叠层单元至第N个叠层单元分别包括第一组牺牲层至第N组牺牲。其中，第一叠层单元内的第一组栅极层至第N叠层单元内的第N组栅极层的结构和材料组分相互不同，并且N≥2。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (16)

1.三维存储器的制备方法，其特征在于，包括：

在衬底上形成包括N个叠层单元的叠层结构，其中，每个所述叠层单元包括交替堆叠的至少一对电介质层和牺牲层，以使每个所述叠层单元包括一组牺牲层；以及

从所述叠层结构的远离所述衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙，所述N个栅极缝隙彼此贯通且贯穿所述叠层结构，其中，在形成下一个栅极缝隙之前将当前的栅极缝隙所对应的叠层单元内的一组牺牲层置换为一组栅极层，从而形成分别与所述N个叠层单元对应的第一组栅极层至第N组栅极层，其中，所述第一组栅极层至所述第N组栅极层的结构和/或材料组分相互不同，并且N≥2。

2.根据权利要求1所述的制备方法，其特征在于，从所述叠层结构的远离所述衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙的步骤包括：

形成贯穿第M叠层单元的第M栅极缝隙；

经由所述第M栅极缝隙，去除所述第M叠层单元内的一组牺牲层，以形成第M组牺牲间隙；以及

在所述第M组牺牲间隙内形成第M组栅极层，其中，1≤M≤N。

3.根据权利要求2所述的制备方法，其特征在于，在所述第M组牺牲间隙内形成第M组栅极层的步骤包括：

在所述第M组牺牲间隙的内壁上依次形成介电层和第一导电层；以及

在形成有所述介电层和所述第一导电层的所述第M组牺牲间隙内形成第二导电层，以形成第M组栅极层。

4.根据权利要求3所述的制备方法，其特征在于，通过调整所述介电层的厚度、所述介电层的材料组分、所述第一导电层的厚度、所述第一导电层的材料组分以及所述介电层和所述第一导电层之间的界面偶极子中的至少之一，使得所述第一组栅极层至所述第N组栅极层的结构和/或材料组分相互不同。

5.根据权利要求3所述的制备方法，其特征在于，所述介电层的材料包括氧化铝，所述第一导电层的材料包括氮化钛铝。

6.根据权利要求1至5中任一项所述的制备方法，其特征在于，所述方法还包括：

形成贯穿所述叠层结构的沟道结构，其中，基于所述沟道结构在平行于所述衬底的平面上的尺寸，所述第一组栅极层至所述第N组栅极层的结构和/或材料组分相互不同。

7.根据权利要求6所述的制备方法，其特征在于，形成贯穿所述叠层结构的沟道结构的步骤包括：

形成贯穿所述叠层结构的沟道孔；以及

在所述沟道孔的内壁上依次形成功能层和沟道层。

8.根据权利要求7所述的制备方法，其特征在于，从所述叠层结构的远离所述衬底的一侧，依次形成贯穿N个叠层单元的N个栅极缝隙的步骤包括：

在N≥3的情况下，去除所述功能层的位于第M叠层单元内并与所述一组牺牲层对应的部分，以暴露所述沟道层，其中，M等于1和/或M等于N。

9.根据权利要求1或8所述的制备方法，其特征在于，所述方法还包括：

在N个所述栅极缝隙内填充导电材料，以形成栅极缝隙结构。

10.三维存储器，其特征在于，包括：

衬底；存储叠层结构，位于所述衬底上，包括N个存储叠层单元，并且每个存储叠层单元包括交替堆叠的至少一对电介质层和栅极层，以使第一存储叠层单元至第N个存储叠层单元分别包括第一组栅极层至第N组栅极层；

沟道结构，贯穿所述存储叠层结构，并且所述沟道结构沿其贯穿方向具有不同的关键尺寸；以及

其中，所述第一组栅极层至所述第N组栅极层的结构和/或材料组分相互不同，并且所述第一组栅极层至所述第N组栅极层的单位面积栅氧电容随着所述沟道结构的所述关键尺寸的减小而增大，或者所述第一组栅极层至所述第N组栅极层的功函数随着所述沟道结构的所述关键尺寸的减小而减小，N≥2，N为整数。

11.根据权利要求10所述的三维存储器，其特征在于，所述栅极层包括：第二导电层以及依次至少部分包围所述第二导电层的第一导电层和介电层。

12.根据权利要求11所述的三维存储器，其特征在于，从所述第一组栅极层至所述第N组栅极层，所述介电层的厚度、所述介电层的材料组分、所述第一导电层的厚度、所述第一导电层的材料组分以及所述介电层和所述第一导电层之间的界面偶极子中的至少之一相互不同。

13.根据权利要求11所述的三维存储器，其特征在于，所述介电层的材料包括氧化铝，所述第一导电层的材料包括氮化钛铝。

14.根据权利要求12所述的三维存储器，其特征在于，沟道结构包括：沿所述沟道结构的径向方向由内向外依次设置的沟道层和功能层。

15.根据权利要求14所述的三维存储器，其特征在于，N个存储叠层单元按照朝向所述衬底方向依次排列，所述第一组栅极层和所述第N组栅极层在平行于所述衬底的方向上贯穿所述功能层，并与所述沟道层相接触，其中，N≥3。

16.根据权利要求15所述的三维存储器，其特征在于，还包括：栅极缝隙结构，贯穿所述存储叠层结构，并与所述沟道结构具有间距。

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