CN111162088B - 含硅衬底中凹槽的制作方法、三维nand存储器及制作方法 - Google Patents

含硅衬底中凹槽的制作方法、三维nand存储器及制作方法 Download PDF

Info

Publication number
CN111162088B
CN111162088B CN202010003394.1A CN202010003394A CN111162088B CN 111162088 B CN111162088 B CN 111162088B CN 202010003394 A CN202010003394 A CN 202010003394A CN 111162088 B CN111162088 B CN 111162088B
Authority
CN
China
Prior art keywords
groove
etching
etching gas
silicon
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010003394.1A
Other languages
English (en)
Other versions
CN111162088A (zh
Inventor
郭海峰
王孝进
刘小辉
赖琳
张和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010003394.1A priority Critical patent/CN111162088B/zh
Publication of CN111162088A publication Critical patent/CN111162088A/zh
Application granted granted Critical
Publication of CN111162088B publication Critical patent/CN111162088B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了一种含硅衬底中凹槽的制作方法、三维NAND存储器及制作方法。该制作方法包括以下步骤：提供表面具有第一堆叠结构的含硅衬底，顺序刻蚀第一堆叠结构和含硅衬底，以形成贯穿第一堆叠结构的第一沟道通孔以及位于含硅衬底中的凹槽，凹槽与第一沟道通孔连通；采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过第一沟道通孔对凹槽进行吹扫，第一刻蚀气体为氢气，第二刻蚀气体在相同刻蚀条件下的刻蚀速率大于第一刻蚀气体的刻蚀速率，吹扫温度为700～1000℃，吹扫时间为1～30分钟。本发明采用上述混合气体对凹槽进行吹扫，能够缩短吹扫时间，降低了高温吹扫对晶圆应力的影响，避免了晶圆应力较大对后续沉积等工艺带来的影响。

Description

含硅衬底中凹槽的制作方法、三维NAND存储器及制作方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种含硅衬底中凹槽的制作方法、三维NAND存储器及制作方法。
背景技术
现有技术中，闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，进一步提出了3D NAND存储器。
在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，需要在硅衬底上形成堆叠结构，并对堆叠结构刻蚀形成沟道通孔，进一步刻蚀以贯穿至衬底中形成硅槽，然后在硅槽表面进行硅的选择性外延生长(SEG)。在上述沟道通孔的刻蚀工艺之后，选择性外延生长的界面处(即硅槽表面)会存在氧化物(OX)和非晶硅(α-Si)等杂质，因此，在上述选择性外延生长之前，通常需要先对硅槽进行刻蚀后处理，以去除上述杂质。
现有技术中通常向沟道通孔中通入氢气进行吹扫，以去除硅槽表面的氧化物杂质和非晶硅杂质，然而为了实现较高的杂质去除率，上述氢气吹扫工艺通常需要在高温下进行2小时以上的较长时间的吹扫，这会导致衬底的晶圆应力(wafer stress)变大，衬底弯曲度(bow)甚至大于350μm，从而对后续沉积等工艺造成影响，最终影响存储器的工作性能。
另一方面，随着垂直堆叠层数的逐渐增加，不仅难以保证堆叠结构的厚度精确性和均匀性，且高深宽比沟道通孔的刻蚀难度也逐渐提升，从而易产生沟道扩孔(bowing)、歪斜(twisting)等问题。
为了解决现有技术中由于单次堆叠(single stacking)而导致的上述问题，现有技术中提出了双次堆叠技术(double stacking)，即分为两次沉积堆叠结构与沟道通孔，由于每一次沉积的堆叠结构的层数相比于单次堆叠少，而且刻蚀沟道通孔的深度较浅，从而有利于良率的提升。然而，上述刻蚀后处理工艺中氢气吹扫而导致的晶圆应力变大(bow＞350μm)，会使得两次形成的堆叠结构中沟道通孔之间难以对准，从而严重影响了沟道通孔中存储结构的制备。
发明内容
本发明的主要目的在于提供一种含硅衬底中凹槽的制作方法、三维NAND存储器及制作方法，以解决现有技术中刻蚀后处理易导致衬底的晶圆应力变大的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种含硅衬底中凹槽的制作方法，包括以下步骤：S1，提供表面具有第一堆叠结构的含硅衬底，顺序刻蚀第一堆叠结构和含硅衬底，以形成贯穿第一堆叠结构的第一沟道通孔以及位于含硅衬底中的凹槽，凹槽与第一沟道通孔连通；S2，采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过第一沟道通孔对凹槽进行吹扫，第一刻蚀气体为氢气，第二刻蚀气体在相同刻蚀条件下的刻蚀速率大于第一刻蚀气体的刻蚀速率，吹扫温度为700～1000℃，吹扫时间为1～30分钟。
进一步地，在吹扫过程中，采用混合气体在压强为1～100Torr的条件下对凹槽进行吹扫。
进一步地，混合气体中第二刻蚀气体的流量为10～500sccm。
进一步地，第一刻蚀气体和第二刻蚀气体的流量比为1000：1～20：1。
进一步地，在步骤S1与步骤S2之间，制作方法还包括对凹槽表面进行干法刻蚀，以去除位于凹槽表面的部分杂质。
根据本发明的另一方面，提供了一种三维NAND存储器的制作方法，包括以下步骤：在含硅衬底上形成第一堆叠结构，第一堆叠结构包括沿远离含硅衬底的方向交替层叠的第一牺牲层和第一隔离层；顺序刻蚀第一堆叠结构和含硅衬底，以形成贯穿第一堆叠结构的第一沟道通孔以及位于含硅衬底中的凹槽，凹槽与第一沟道通孔连通；采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过第一沟道通孔对凹槽进行吹扫，第一刻蚀气体为氢气，第二刻蚀气体在相同刻蚀条件下的刻蚀速率大于第一刻蚀气体的刻蚀速率，吹扫温度为700～1000℃，吹扫时间为1～30分钟；在凹槽表面进行选择性外延生长，以在第一沟道通孔和凹槽中形成外延层。
进一步地，在吹扫过程中，采用混合气体在压强为1～100Torr的条件下对凹槽进行吹扫。
进一步地，混合气体中第二刻蚀气体的流量为10～500sccm。
进一步地，第一刻蚀气体和第二刻蚀气体的流量比为1000：1～20：1。
进一步地，在形成外延层的步骤之后，制作方法还包括以下步骤：在第一堆叠结构上形成第二堆叠结构，第二堆叠结构包括沿远离衬底的方向交替层叠的第二牺牲层和第二隔离层，形成贯穿第二堆叠结构的第二沟道通孔，以使第二沟道通孔与第一沟道通孔连通。
进一步地，采用套刻工艺在第二堆叠结构中形成第二沟道通孔。
进一步地，在形成第二沟道通孔的步骤之后，制作方法还包括以下步骤：在沟道通孔的侧壁上形成存储结构；去除第一牺牲层和第二牺牲层，并在对应第一牺牲层和第二牺牲层的位置形成栅极层。
进一步地，形成存储结构的步骤包括：在沟道通孔的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层、隧穿层和沟道层。
根据本发明的另一方面，还提供了一种三维NAND存储器，采用上述的制作方法制备而成。
应用本发明的技术方案，提供了一种含硅衬底中凹槽的制作方法，该方法在堆叠结构中刻蚀形成沟道通孔，刻蚀后处理工艺中采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过第一沟道通孔对凹槽进行吹扫，第一刻蚀气体为氢气，第二刻蚀气体在相同刻蚀条件下的刻蚀速率大于第一刻蚀气体，吹扫温度为700～1000℃，吹扫时间不大于30分钟。由于第二刻蚀气体具有远大于氢气的刻蚀速率，从而通过采用上述混合气体能够提高对凹槽表面杂质的去除效率，相比于现有技术中长时间高温进行的氢气吹扫，本发明中采用上述混合气体在相同温度下对凹槽进行吹扫，能够在较短的时间内同样实现很好的杂质去除效果，进而通过缩短吹扫时间，降低了高温吹扫对晶圆应力的影响，使得衬底弯曲度(bow)能够小于200μm，进而避免了晶圆应力较大对后续沉积等工艺带来的影响，提高了最终器件的工作性能。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的含硅衬底中凹槽的制作方法中，提供表面具有第一堆叠结构的含硅衬底后的基体剖面结构示意图；
图2示出了顺序刻蚀图1所示的第一堆叠结构和含硅衬底以形成第一沟道通孔和凹槽后的基体剖面结构示意图；
图3示出了采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过第一沟道通孔对图2所示的凹槽进行吹扫后的基体剖面结构示意图；
图4示出了在图3所示的凹槽表面进行选择性外延生长后的基体剖面结构示意图；
图5示出了在图4所示的第一堆叠结构上形成第二堆叠结构并将外延层去除后的基体剖面结构示意图；
图6示出了本申请实施例1中吹扫后凹槽的扫描电镜图；
图7示出了本申请对比例1中吹扫后凹槽的扫描电镜图；
图8示出了本申请实施例2中第二沟道通孔与第一沟道通孔连通处的扫描电镜图；
图9示出了本申请对比例2中第二沟道通孔与第一沟道通孔连通处的扫描电镜图。
其中，上述附图包括以下附图标记：
10、第一堆叠结构；110、第一牺牲层；120、第一隔离层；130、第一沟道通孔；20、含硅衬底；210、凹槽；30、外延层；40、第二堆叠结构；410、第二牺牲层；420、第二隔离层；430、第二沟道通孔。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中高温吹扫氢气的刻蚀后处理工艺需要时间较长导致衬底的晶圆应力变大(bow＞350μm)，从而对后续沉积等工艺造成影响，最终影响存储器的工作性能。本发明的发明人针对上述问题进行研究，提出了一种含硅衬底中凹槽的制作方法，如图1至图3所示，包括以下步骤：S1，提供表面具有第一堆叠结构10的含硅衬底20，顺序刻蚀第一堆叠结构10和含硅衬底20，以形成贯穿第一堆叠结构10的第一沟道通孔130以及位于含硅衬底20中的凹槽210，凹槽210与第一沟道通孔130连通；S2，采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过第一沟道通孔130对凹槽210进行吹扫，上述第一刻蚀气体为氢气，上述第二刻蚀气体在相同刻蚀条件下的刻蚀速率大于第一刻蚀气体的刻蚀速率，吹扫温度为700～1000℃，吹扫时间为1～30分钟。
由于第二刻蚀气体具有远大于氢气的刻蚀速率，本发明通过采用上述混合气体能够提高对凹槽表面杂质的去除效率，从而相比于现有技术中长时间高温进行的氢气吹扫，本发明中采用上述混合气体在相同温度下对凹槽进行吹扫，能够在较短的时间内同样实现很好的杂质去除效果，进而通过缩短吹扫时间，降低了高温吹扫对晶圆应力的影响，使得衬底弯曲度(bow)能够小于200μm，进而避免了晶圆应力较大对后续沉积等工艺带来的影响，提高了最终器件的工作性能。
并且，采用上述混合气体在对凹槽进行吹扫后使其相连的四个表面(即后续选择性外延生长的界面处)均具有(111)晶面，从而有利于后续硅的选择性外延生长；另一方面，增加的第二刻蚀气体能够与第一沟道通孔侧壁上的悬挂键更好地结合，从而提高了器件的电学性能。
下面将更详细地描述根据本发明提供的含硅衬底中凹槽的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
本发明上述含硅衬底20中凹槽的制作方法可以用于不同半导体器件的制作工艺中，如上述半导体器件可以为三维NAND存储器，此时，上述步骤S1中形成的第一堆叠结构10可以由牺牲层和隔离层堆叠而成，上述第一沟道通孔130中设置有存储结构，上述牺牲层需要在后续制作工艺中被去除，并在去除牺牲层的区域形成与存储结构接触的栅极结构。
在上述步骤S1中，可以通过一步刻蚀工艺，先后形成贯穿第一堆叠结构10的第一沟道通孔130以及位于含硅衬底20中并与上述第一沟道通孔连通的凹槽210，当上述含硅衬底20为硅衬底时，上述凹槽210可以为硅槽。本领域技术人员可以根据现有技术对上述刻蚀工艺的种类以及工艺条件进行合理选取，在此不再赘述。
在上述步骤S2中，第二刻蚀气体可以为氯化氢，但并不局限于上述种类，本领域技术人员可以从现有技术中进行合理选取，只要使第二刻蚀气体的在相同刻蚀条件下的刻蚀速率大于第一刻蚀气体的刻蚀速率即可。
上述混合气体的吹扫可以在低压下进行，优选地，采用上述混合气体在压强为1～100Torr的条件下对凹槽210进行吹扫。使上述混合气体满足上述压强能在吹扫时够降低对晶圆应力的影响。并且，为了进一步提高上述混合气体对凹槽表面杂质的吹扫效果，更为优选地，上述混合气体中第二刻蚀气体的流量为10～500sccm；进一步优选地，上述混合气体中第一刻蚀气体和第二刻蚀气体的流量比为1000：1～20：1。
在一种优选的实施方式中，在上述步骤S1与上述步骤S2之间，本发明的上述制作方法还包括对凹槽210表面进行干法刻蚀，以去除位于凹槽210表面的硅基化合物等杂质。本领域技术人员可以根据现有技术对上述干法刻蚀的工艺条件进行合理选择，以避免上述干法刻蚀对凹槽的影响。
根据本发明的另一方面，还提供了一种三维NAND存储器的制作方法，如图1至图5所示，包括以下步骤：在含硅衬底20上形成第一堆叠结构10，第一堆叠结构10包括沿远离含硅衬底20的方向交替层叠的第一牺牲层110和第一隔离层120；顺序刻蚀第一堆叠结构10和含硅衬底20，以形成贯穿第一堆叠结构10的第一沟道通孔130以及位于含硅衬底20中的凹槽210，凹槽210与第一沟道通孔130连通；采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过第一沟道通孔130对凹槽210进行吹扫，第一刻蚀气体为氢气，第二刻蚀气体在相同刻蚀条件下的刻蚀速率大于第一刻蚀气体的刻蚀速率，吹扫温度为700～1000℃，吹扫时间为1～30分钟；在凹槽210表面进行选择性外延生长，以在第一沟道通孔130和凹槽210中形成外延层30。
本发明的上述存储器的制作方法中，在形成第一沟道通孔和凹槽之后采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过第一沟道通孔对凹槽进行高温吹扫，第一刻蚀气体为氢气，由于第二刻蚀气体具有远大于氢气的刻蚀速率，本发明通过采用上述混合气体能够提高对凹槽表面杂质的去除效率，从而相比于现有技术中长时间高温进行的氢气吹扫，本发明中采用上述混合气体在相同温度下对凹槽进行吹扫，能够在较短的时间内同样实现很好的杂质去除效果，进而通过缩短吹扫时间，降低了高温吹扫对晶圆应力的影响，使得衬底弯曲度(bow)能够小于200μm，进而在形成具有第二沟道通孔的第二堆叠结构后，避免了由于衬底弯曲度较大而导致的两次形成的堆叠结构中沟道通孔之间难以对准，进而避免了对沟道通孔中制备存储结构带来的影响。
在上述形成第一堆叠结构10的步骤中，如图1所示，在含硅衬底20上形成交替层叠的第一牺牲层110和第一隔离层120，第一牺牲层110需要在后续制作工艺中被去除，从而在去除第一牺牲层110的区域形成栅极结构。本领域技术人员可以根据现有技术对上述第一牺牲层110和第一隔离层120的材料进行合理选取，如上述第一牺牲层110的材料可以为氮化硅，上述第一隔离层120的材料可以为氧化硅。
在形成上述第一堆叠结构10之后，在第一堆叠结构10中形成第一沟道通孔130，在含硅衬底20中形成与第一沟道通孔130连通的凹槽210，并采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过第一沟道通孔130对凹槽210进行吹扫，吹扫温度为700～1000℃，吹扫时间小于30分钟，如图2和图3所示。
上述第二刻蚀气体可以为氯化氢，但并不局限于上述种类，本领域技术人员可以从现有技术中进行合理选取，只要使第二刻蚀气体的在相同刻蚀条件下的刻蚀速率大于第一刻蚀气体的刻蚀速率即可。
上述混合气体的吹扫可以在低压下进行，优选地，采用上述混合气体在压强为1～100Torr的条件下对凹槽210进行吹扫。使上述混合气体满足上述压强能在吹扫时够降低对晶圆应力的影响。并且，为了进一步提高上述混合气体对凹槽表面杂质的吹扫效果，更为优选地，上述混合气体中第二刻蚀气体的流量为10～500sccm；进一步优选地，上述混合气体中第一刻蚀气体和第二刻蚀气体的流量比为1000：1～20：1。
在上述吹扫的步骤之后，在凹槽210表面进行选择性外延生长，以在第一沟道通孔130和凹槽210中形成外延层30，如图4所示。上述外延层30用于在后续形成第二堆叠结构40的步骤中防止沉积的材料进入第一沟道通孔130和凹槽210中，上述选择性外延生长可以为硅的选择性外延生长(SEG)，本领域技术人员可以根据现有技术对上述选择性外延生长的工艺条件进行合理设定，在此不再赘述。
在一种优选的实施方式中，在形成上述外延层30之后，本发明的上述制作方法还包括以下步骤：在第一堆叠结构10上形成第二堆叠结构40，第二堆叠结构40包括沿远离衬底的方向交替层叠的第二牺牲层410和第二隔离层420，形成贯穿第二堆叠结构40的第二沟道通孔430，以使第二沟道通孔430与第一沟道通孔130连通，如图5所示。
在上述形成第二堆叠结构40的步骤中，在第一堆叠结构10上形成交替层叠的第二牺牲层410和第二隔离层420，第二牺牲层410需要在后续制作工艺中被去除，从而在去除第一牺牲层110和第二牺牲层410的区域同时形成栅极结构。本领域技术人员也可以根据现有技术对上述第二牺牲层410和第二隔离层420的材料进行合理选取，上述第二牺牲层410的材料可以与第一牺牲层110相同，如氮化硅，上述第二隔离层420的材料也可以与第一隔离层120相同，如氧化硅。
为了使刻蚀形成的第二沟道通孔430与第一堆叠结构10中的第一沟道通孔130准确的对准，优选地，采用套刻工艺在第二堆叠结构40中形成第二沟道通孔430。
在形成上述第二沟道通孔430的步骤之后，本发明的上述制作方法还可以包括以下步骤：在沟道通孔的侧壁上形成存储结构；去除第一牺牲层110和第二牺牲层410，并在对应第一牺牲层110和第二牺牲层410的位置形成栅极层，使上述栅极层与存储结构接触。
形成上述存储结构的步骤可以包括：在沟道通孔的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层、隧穿层和沟道层。
根据本发明的另一方面，还提供了一种三维NAND存储器，该三维NAND存储器采用上述的制作方法制备而成。
本发明的上述制作方法中，在形成第一沟道通孔和凹槽之后采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过第一沟道通孔对凹槽进行高温吹扫，上述混合气体能够提高对凹槽表面杂质的去除效率，从而相比于现有技术中长时间高温进行的氢气吹扫，能够在较短的时间内同样实现很好的杂质去除效果，进而通过缩短吹扫时间，降低了高温吹扫对晶圆应力的影响，使得衬底弯曲度(bow)能够小于200μm，进而在形成具有第二沟道通孔的第二堆叠结构后，避免了由于衬底弯曲度较大而导致的两次形成的堆叠结构中沟道通孔之间难以对准，进而避免了对沟道通孔中制备存储结构带来的影响，使制备得到的存储器能够具有优异的工作性能。
下面将结合实施例进一步说明本发明的上述含硅衬底中凹槽的制作方法及三维NAND存储器的制作方法。
实施例1
本实施例提供的含硅衬底中凹槽的制作方法包括以下步骤：
在硅衬底上交替沉积SiN和SiO2，以形成交替层叠的第一牺牲层和第一隔离层，得到第一堆叠结构，顺序刻蚀第一堆叠结构和硅衬底，以形成贯穿第一堆叠结构的第一沟道通孔以及贯穿至衬底中的凹槽；
采用H2和HCL的混合气体在压强为10Torr的条件下通过第一沟道通孔对凹槽进行吹扫，吹扫温度为800℃，吹扫时间小于30分钟，混合气体的流量为50sccm。
实施例2
本实施例与实施例1的区别在于采用H2和Cl2的混合气体对凹槽进行吹扫。
对比例1
本实施例提供的含硅衬底中凹槽的制作方法与实施例1的区别在于：
仅采用H2在压强为10Torr的条件下通过第一沟道通孔对凹槽进行吹扫，吹扫温度为800℃，吹扫时间小于30分钟，混合气体的流量为50sccm，氢气和氯化氢的流量比为10：1。
分别获取上述实施例1和对比例1中的凹槽的扫描电镜图，其中，实施例1如图6所示，对比例1如图7所示，从图中的虚线处可以看出，上述实施例1和对比例1中均能够实现界面杂质的有效去除。
然而，对上述实施例1和对比例1中吹扫后的衬底弯曲度进行测试，测试得到实施例1中bow约为180μm，实施例2中bow约为206μm，对比例1中bow约为355μm。
实施例3～4以及对比例2
提供了一种三维NAND存储器的制作方法，包括以下步骤：
分别采用实施例1～2和对比例1中制作得到的具有第一沟道通孔和凹槽的硅衬底，在凹槽表面进行Si的选择性外延生长，以在第一沟道通孔和凹槽中形成硅外延层；
在第一堆叠结构上交替沉积SiN和SiO2，以形成交替层叠的第二牺牲层和第二隔离层，得到第二堆叠结构，采用套刻工艺在第二堆叠结构形成贯穿的第二沟道通孔，以使第二沟道通孔与第一沟道通孔连通。
分别获取上述实施例3～4和对比例2中第二沟道通孔与第一沟道通孔连通处的扫描电镜图，实施例3如图8所示，对比例2如图9所示，从图中的虚线处可以看出，相比于对比例1，实施例1中能够实现第二沟道通孔与第一沟道通孔更为精确地对准。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
本发明中采用包含第一刻蚀气体和第二刻蚀气体的混合气体在相同温度下对凹槽进行吹扫，能够在较短的时间内同样实现很好的杂质去除效果，进而通过缩短吹扫时间，降低了高温吹扫对晶圆应力的影响，使得衬底弯曲度(bow)能够小于200μm，进而避免了晶圆应力较大对后续沉积等工艺带来的影响，提高了最终器件的工作性能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种含硅衬底中凹槽的制作方法，其特征在于，包括以下步骤：
S1，提供表面具有第一堆叠结构(10)的含硅衬底(20)，顺序刻蚀所述第一堆叠结构(10)和所述含硅衬底(20)，以形成贯穿所述第一堆叠结构(10)的第一沟道通孔(130)以及位于所述含硅衬底(20)中的凹槽(210)，所述凹槽(210)与所述第一沟道通孔(130)连通；
S2，采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过所述第一沟道通孔(130)对所述凹槽(210)进行吹扫，所述第一刻蚀气体为氢气，所述第二刻蚀气体在相同刻蚀条件下的刻蚀速率大于第一刻蚀气体的刻蚀速率，吹扫温度为700～1000℃，吹扫时间为1～30分钟，
采用所述混合气体在对所述凹槽(210)进行吹扫后使其相连的四个表面均具有(111)晶面。
2.根据权利要求1所述的制作方法，其特征在于，在所述吹扫过程中，采用所述混合气体在压强为1～100Torr的条件下对所述凹槽(210)进行吹扫。
3.根据权利要求2所述的制作方法，其特征在于，所述混合气体中所述第二刻蚀气体的流量为10～500sccm。
4.根据权利要求3所述的制作方法，其特征在于，所述第一刻蚀气体和所述第二刻蚀气体的流量比为1000：1～20：1。
5.根据权利要求1所述的制作方法，其特征在于，在所述步骤S1与所述步骤S2之间，所述制作方法还包括对所述凹槽(210)表面进行干法刻蚀，以去除位于所述凹槽(210)表面的部分杂质。
6.一种三维NAND存储器的制作方法，其特征在于，包括以下步骤：
在含硅衬底(20)上形成第一堆叠结构(10)，所述第一堆叠结构(10)包括沿远离所述含硅衬底(20)的方向交替层叠的第一牺牲层(110)和第一隔离层(120)；
顺序刻蚀所述第一堆叠结构(10)和所述含硅衬底(20)，以形成贯穿所述第一堆叠结构(10)的第一沟道通孔(130)以及位于所述含硅衬底(20)中的凹槽(210)，所述凹槽(210)与所述第一沟道通孔(130)连通；
采用包含第一刻蚀气体和第二刻蚀气体的混合气体通过所述第一沟道通孔(130)对所述凹槽(210)进行吹扫，所述第一刻蚀气体为氢气，所述第二刻蚀气体在相同刻蚀条件下的刻蚀速率大于第一刻蚀气体的刻蚀速率，吹扫温度为700～1000℃，吹扫时间为1～30分钟；
在所述凹槽(210)表面进行选择性外延生长，以在所述第一沟道通孔(130)和所述凹槽(210)中形成外延层(30)，
采用所述混合气体在对所述凹槽(210)进行吹扫后使其相连的四个表面均具有(111)晶面。
7.根据权利要求6所述的制作方法，其特征在于，在所述吹扫过程中，采用所述混合气体在压强为1～100Torr的条件下对所述凹槽(210)进行吹扫。
8.根据权利要求6所述的制作方法，其特征在于，所述混合气体中所述第二刻蚀气体的流量为10～500sccm。
9.根据权利要求8所述的制作方法，其特征在于，所述第一刻蚀气体和所述第二刻蚀气体的流量比为1000：1～20：1。
10.根据权利要求6所述的制作方法，其特征在于，在形成所述外延层(30)的步骤之后，所述制作方法还包括以下步骤：
在所述第一堆叠结构(10)上形成第二堆叠结构(40)，所述第二堆叠结构(40)包括沿远离所述衬底的方向交替层叠的第二牺牲层(410)和第二隔离层(420)，形成贯穿所述第二堆叠结构(40)的第二沟道通孔(430)，以使所述第二沟道通孔(430)与所述第一沟道通孔(130)连通。
11.根据权利要求10所述的制作方法，其特征在于，采用套刻工艺在所述第二堆叠结构(40)中形成所述第二沟道通孔(430)。
12.根据权利要求10所述的制作方法，其特征在于，在形成所述第二沟道通孔(430)的步骤之后，所述制作方法还包括以下步骤：
在所述沟道通孔的侧壁上形成存储结构；
去除所述第一牺牲层(110)和所述第二牺牲层(410)，并在对应所述第一牺牲层(110)和所述第二牺牲层(410)的位置形成栅极层。
13.根据权利要求12所述的制作方法，其特征在于，形成所述存储结构的步骤包括：
在所述沟道通孔的侧壁上顺序形成层叠的电荷阻挡层、电子捕获层、隧穿层和沟道层。
14.一种三维NAND存储器，其特征在于，采用权利要求6至13中任一项所述的制作方法制备而成。
CN202010003394.1A 2020-01-02 2020-01-02 含硅衬底中凹槽的制作方法、三维nand存储器及制作方法 Active CN111162088B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010003394.1A CN111162088B (zh) 2020-01-02 2020-01-02 含硅衬底中凹槽的制作方法、三维nand存储器及制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010003394.1A CN111162088B (zh) 2020-01-02 2020-01-02 含硅衬底中凹槽的制作方法、三维nand存储器及制作方法

Publications (2)

Publication Number Publication Date
CN111162088A CN111162088A (zh) 2020-05-15
CN111162088B true CN111162088B (zh) 2023-01-24

Family

ID=70561161

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010003394.1A Active CN111162088B (zh) 2020-01-02 2020-01-02 含硅衬底中凹槽的制作方法、三维nand存储器及制作方法

Country Status (1)

Country Link
CN (1) CN111162088B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220399361A1 (en) * 2021-06-10 2022-12-15 Macronix International Co., Ltd. Memory device and manufacturing method thereof
CN113451326B (zh) * 2021-06-17 2022-07-19 长江存储科技有限责任公司 三维存储器及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196455A (ja) * 1991-07-31 1994-07-15 Kawasaki Steel Corp 半導体基板の処理方法
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
US6531389B1 (en) * 1999-12-20 2003-03-11 Taiwan Semiconductor Manufacturing Company Method for forming incompletely landed via with attenuated contact resistance
KR102188750B1 (ko) * 2015-09-11 2020-12-08 버슘머트리얼즈 유에스, 엘엘씨 콘포말한 금속 또는 메탈로이드 실리콘 니트라이드 막을 증착시키는 방법 및 얻어진 막
CN107611130A (zh) * 2017-08-23 2018-01-19 长江存储科技有限责任公司 一种3d nand闪存结构中硅外延生长的工艺
CN109755252B (zh) * 2019-01-17 2020-07-24 长江存储科技有限责任公司 一种存储器件及其制造方法
CN109860196B (zh) * 2019-02-14 2021-03-30 长江存储科技有限责任公司 3d nand存储器的形成方法

Also Published As

Publication number Publication date
CN111162088A (zh) 2020-05-15

Similar Documents

Publication Publication Date Title
US9991277B1 (en) Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
US10083982B2 (en) Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
EP3227920B1 (en) Selective floating gate semiconductor material deposition in a three-dimensional memory structure
TWI255012B (en) Method of manufacturing a flash memory cell
US9842851B2 (en) Three-dimensional memory devices having a shaped epitaxial channel portion
US9754958B2 (en) Three-dimensional memory devices having a shaped epitaxial channel portion and method of making thereof
US9397046B1 (en) Fluorine-free word lines for three-dimensional memory devices
US10224240B1 (en) Distortion reduction of memory openings in a multi-tier memory device through thermal cycle control
CN1858898A (zh) 浅渠沟隔离结构的制造方法以及半导体结构
CN103594423B (zh) 制造非易失性存储器件的方法
CN111162088B (zh) 含硅衬底中凹槽的制作方法、三维nand存储器及制作方法
KR100406580B1 (ko) 반도체 소자의 콘택 플러그 형성방법
CN110620078A (zh) 一种沟道孔内的阻挡氧化层生成方法
CN107482016B (zh) 防止选择性外延生长的硅损坏的3d nand制备方法及获得的3d nand闪存
CN111463219A (zh) 一种3d nand存储器件及其制造方法
US7566924B2 (en) Semiconductor device with gate spacer of positive slope and fabrication method thereof
CN111162079A (zh) 选择性外延结构的形成方法及3d存储器件制造方法
US11024645B2 (en) Three-dimensional memory device containing a silicon nitride ring in an opening in a memory film and method of making the same
KR20210158809A (ko) 실리콘이 구비된 층을 형성하는 방법
KR100359858B1 (ko) 반도체장치의소자분리막형성방법
CN107507772B (zh) 一种沟道孔底部刻蚀方法
KR20040087068A (ko) 반도체 소자의 캐패시터 제조 방법
KR100510994B1 (ko) 복합 반도체소자의 소자분리막 형성방법
CN112103296B (zh) 半导体结构的制造方法
US20090117705A1 (en) Method of forming isolation layer of semiconductor memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant