KR20180002774A - 낮은 k 및 낮은 습식 에칭 레이트 유전체 박막들을 증착하기 위한 방법들 - Google Patents

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마크 샐리
데이비드 톰프슨
미하엘라 발레아누
리-쿤 시아
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

SiCN, SiCO 및 SiCON 막들의 형성을 위한 방법들은, 실리콘-함유 가스, 탄소-함유 가스 및 플라즈마에 대한 기판 표면의 순환적 노출을 포함한다. 일부 실시예들은 적어도 플라즈마 노출 이전에 산화제의 첨가를 더 포함한다.

Description

낮은 K 및 낮은 습식 에칭 레이트 유전체 박막들을 증착하기 위한 방법들
[0001] 본 개시내용은 일반적으로, 박막들을 증착하는 방법들에 관한 것이다. 특히, 본 개시내용은 SiCN, SiCO 및/또는 SiCON을 포함하는 막들의 증착을 위한 원자층 증착 프로세스들에 관한 것이다.
[0002] 실리콘 질화물 막들은 트랜지스터들의 제조에서 질화물 스페이서로서의 또는 메모리에서 부유 게이트로서의 중요한 역할을 할 수 있다. 나노스케일의 높은 종횡비의 구조들에 걸쳐 양호한 스텝 커버리지를 갖는 이러한 막들을 증착하기 위해, ALD(Atomic Layer Deposition)로 지칭되는 막 증착이 필요하다. ALD는 불활성 퍼지(inert purge)에 의해 분리되는 2개 또는 그 초과의 전구체들을 순차적으로 펄싱하는 것에 의한 막의 증착이다. 이는 막 성장이 층 단위로 진행되도록 허용하며, 표면 활성 사이트들에 의해 제한된다. 이러한 방식의 막 성장은, 리-엔터런스 피처(re-entrance feature)들을 비롯한 복잡한 구조들에 걸친 두께 제어를 허용한다.
[0003] SiCN 또는 SiCON과 같은, 낮은 유전 상수들(낮은 k) 및 낮은 습식 에칭 레이트(희석된 HF 용액에서) 특성들을 갖는 유전체 박막들은 반도체 산업의 프론트 엔드 프로세스들에서 스페이서 재료들로서 사용될 수 있다. 대부분의 박막 특성들은, 막 내의 탄소의 상이한 본딩 상태들 및/또는 수소 오염과 같은 불충분한 막 조성 제어로 인해 실제 요건들을 충족시킬 수 없다. 3D 트렌치들 상에 증착된 막의 불충분한 형상추종성이 또한 알려져 있다. 따라서, 당해 기술분야에는 낮은 k 및 낮은 습식 에칭 레이트의 SiCN, SiCO 및 SiCON 막들에 대한 필요성이 존재한다.
[0004] 본 개시내용의 하나 또는 그 초과의 실시예들은 프로세싱 방법들에 관한 것이다. 제1 실리콘-함유 막을 형성하기 위해 기판 표면의 적어도 일부가 실리콘-함유 전구체에 노출된다. 제2 실리콘-함유 막을 형성하기 위해 제1 실리콘-함유 막이 탄소-함유 전구체에 노출된다. 제2 실리콘-함유 막은 탄소를 포함한다. 실리콘-탄소 막을 형성하기 위해 제2 실리콘-함유 막이 플라즈마에 노출된다.
[0005] 본 개시내용의 추가의 실시예들은, 기판 표면을 적어도 2개의 증착 사이클들에 노출시키는 단계를 포함하는 프로세싱 방법들에 관한 것이다. 각각의 증착 사이클은 제1 실리콘-함유 막을 형성하기 위해 기판 표면의 적어도 일부를 실리콘-함유 전구체에 노출시키는 단계를 포함한다. 제2 실리콘-함유 막을 형성하기 위해 실리콘-함유 막은, 본질적으로 탄소 및 질소 원자들로 이루어진 탄소-함유 전구체에 노출된다. 실리콘 카보니트라이드 막을 형성하기 위해 제2 실리콘-함유 막은 플라즈마에 노출된다.
[0006] 본 개시내용의 추가의 실시예들은, 기판 표면을 갖는 기판을 프로세싱 챔버 내에 위치시키는 단계를 포함하는 프로세싱 방법들에 관한 것이다. 프로세싱 챔버는 복수의 섹션들을 포함하며, 각각의 섹션은 가스 커튼(gas curtain)에 의해 인접 섹션들로부터 분리된다. 기판 표면의 적어도 일부가, 프로세싱 챔버의 제1 섹션에서 제1 프로세스 컨디션에 노출된다. 제1 프로세스 컨디션은 제1 실리콘-함유 막을 형성하기 위해 실리콘-함유 전구체를 포함한다. 기판 표면은, 가스 커튼을 통해, 프로세싱 챔버의 제2 섹션으로 측방향으로(laterally) 이동된다. 제2 실리콘-함유 막을 형성하기 위해 제1 실리콘-함유 막이 탄소-함유 전구체에 노출된다. 실리콘-함유 전구체는 제2 실리콘-함유 막을 형성하기 위해, 본질적으로 탄소 및 질소 원자들로 이루어진다. 제2 실리콘-함유 막을 갖는 기판 표면은 적어도 하나의 가스 커튼을 통해, 프로세싱 챔버의 제3 섹션 또는 제4 섹션으로 측방향으로 이동된다. 실리콘 카보니트라이드 또는 실리콘 옥시카보니트라이드 막을 형성하기 위해 제2 실리콘-함유 막은 불활성 가스 및 선택적으로는 수소, 질소 및 산소 함유 종 중 하나 또는 그 초과를 포함하는 플라즈마에 노출된다. 기판 표면은 프로세싱 챔버의 제3 섹션 또는 제4 섹션으로부터 가스 커튼을 통해 측방향으로 이동된다. 미리 결정된 두께의 실리콘 카보니트라이드 또는 실리콘 옥시카보니트라이드 막을 형성하기 위해, 기판 표면의 측방향 이동을 비롯한 제1 섹션, 제2 섹션 및 제3 섹션 또는 제4 섹션에 대한 노출은 반복된다.
[0007] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0008] 도 1은 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 배치 프로세싱 챔버(batch processing chamber)의 단면도를 도시하고;
[0009] 도 2는 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 배치 프로세싱 챔버의 부분 사시도를 도시하고;
[0010] 도 3은 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 배치 프로세싱 챔버의 개략도를 도시하고;
[0011] 도 4는 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 배치 프로세싱 챔버에서 사용하기 위한 웨지 형상 가스 분배 어셈블리(wedge shaped gas distribution assembly)의 일부의 개략도를 도시하고; 그리고
[0012] 도 5는 본 개시내용의 하나 또는 그 초과의 실시예들에 따른 배치 프로세싱 챔버의 개략도를 도시한다.
[0013] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다. 또한, 본 개시내용의 착물(complex)들 및 리간드(ligand)들은 특정 입체화학(stereochemistry)을 갖는 구조식들을 사용하여 본원에서 예시될 수 있다는 것이 이해되어야 한다. 이러한 예시들은 단지 예들로서만 의도되며, 개시된 구조를 임의의 특정 입체화학으로 제한하는 것으로 해석되어서는 안 된다. 오히려, 예시된 구조들은 표시된 화학식을 갖는 모든 그러한 착물들 및 리간드들을 포괄하도록 의도된다.
[0014] 본 발명자들은 놀랍게도, 공간적 원자층 증착 프로세스가, 낮은 k 및 낮은 WER(wet etch rate)의 SiCN, SiCO 및 SiCON 막들을 형성할 수 있다는 것을 발견하였다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같은, SiCN이라는 용어의 사용은 단지, 막이 실리콘, 탄소 및 질소 원자들을 갖는다는 것을 의미하며, 화학량론적 양들을 의미하지는 않는다. SiCO 및 SiCON의 사용은 또한, 화학량론적 양이 아닌 원자 성분들을 나타낸다. 달리 표시되지 않는 한, 막들은 존재하는 다른 원자들을 가질 수 있다. 통상적으로, 존재하는 다른 원자들은, 막 특성들에 영향을 미치는 양으로 발견되지 않는다. 전구체 또는 막 조성을 설명할 때의, "본질적으로 ~으로 이루어진"이라는 용어의 사용은, 실리콘, 탄소, 산소 및 질소 원자들의 원자 퍼센티지만을 나타낸다. 예컨대, 본질적으로 탄소 및 질소 원자들로 이루어진 전구체는, 실질적으로 어떠한 산소 원자들도 없다는 것을 의미한다. 전구체는 수소와 같은 다른 원소들을 가질 수 있다. "실질적으로 어떠한 산소 원자들도 없는" 등의 사용은, 산소 원자들이 대략 2 원자%, 1 원자%, 0.5 원자% 또는 0.1 원자%를 초과하는 양으로 존재하지 않는다는 것을 의미한다.
[0015] 본원에서 사용되는 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 나타낸다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은, 비제한적으로 반도체 웨이퍼들을 포함한다. 기판들은, 기판 표면을 폴리싱, 에칭, 환원, 산화, 히드록실화(hydroxylate), 어닐링 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 자체의 표면 상에서 직접적으로 막 프로세싱을 하는 것에 부가하여, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 하기에서 보다 상세히 개시되는 바와 같이, 기판 상에 형성된 하부층 상에서 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0016] 하나 또는 그 초과의 실시예들에 따르면, 방법은 ALD(atomic layer deposition) 프로세스를 사용한다. 이러한 실시예들에서, 기판 표면은 순차적으로 또는 실질적으로 순차적으로 전구체들(또는 반응성 가스들)에 노출된다. 본 명세서 전반에 걸쳐 본원에서 사용되는 바와 같이, "실질적으로 순차적으로"는, 전구체 노출의 지속기간의 대부분이 공-시약(co-reagent)에 대한 노출과 오버랩하지 않는다는 것(비록, 일부 오버랩이 존재할 수 있지만)을 의미한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같은, "전구체", "반응물", "반응성 가스" 등과 같은 용어들은, 기판 표면과 반응할 수 있는 임의의 가스 종(gaseous species)을 나타내기 위해 상호교환가능하게 사용된다.
[0017] 본 개시내용의 하나 또는 그 초과의 실시예들은 기판 표면을 실리콘-함유 전구체 및 탄소-함유 전구체 및 플라즈마에 순차적으로 노출시키는 단계를 포함하는 프로세싱 방법들에 관한 것이다. 실리콘-함유 전구체, 탄소-함유 전구체 및 플라즈마의 순차적 노출은 실리콘-탄소 막을 형성한다. 이와 관련하여 사용되는 바와 같이, "실리콘-탄소 막"은 실리콘 및 탄소 원자들을 포함하는 막을 나타내지만, 단지 실리콘 및 탄소로만 제한되지 않는다. 일부 실시예들에서, 제1 실리콘-함유 막을 형성하기 위해 기판 표면의 적어도 일부가 실리콘-함유 전구체에 노출된다. 그런 다음, 실리콘 및 탄소를 포함하는 제2 실리콘-함유 막을 형성하기 위해 제1 실리콘-함유 막이 탄소-함유 전구체에 노출된다. 임의의 특정 동작 이론에 얽매임이 없이, 막은 염화물 종결 또는 OH 종결 성분들과 같은 원하지 않는 종결들을 갖는 것으로 여겨진다. 플라즈마에 대한 후속 노출은 막이 교차결합(cross-link)되도록 그리고 전부는 아니더라도 이러한 원하지 않는 종결들 대부분이 제거되도록 유발한다.
[0018] 실리콘-함유 전구체는 기판 표면과 반응할 수 있는 임의의 적절한 실리콘 전구체를 포함할 수 있다. 실리콘-함유 전구체는 할로겐화되거나 또는 비-할로겐화될 수 있다. 할로겐화된 전구체는, 적어도 하나의 할로겐 원자가 실리콘 원자에 바인딩되는 것을 의미한다. 적절한 실리콘 할로겐화물은 SiCl4, 모노클로로실란, 디클로로실란, 트리클로로실란, 실란, 디실란, 유기실리케이트들, 아미노실란들 및 유기실란들을 포함한다(그러나 이에 제한되지 않음). 일부 실시예들에서, 실리콘-함유 전구체는 본질적으로 실리콘 할로겐화물로 이루어진다. 이와 관련하여 사용되는 바와 같이, "본질적으로 실리콘 할로겐화물로 이루어진"은, 가스 유동이 표면 활성 성분으로서 실질적으로 실리콘 할로겐화물만을 함유한다는 것을 의미한다. 다른 비-반응성 가스들, 예컨대 캐리어 가스들이 포함될 수 있다.
[0019] 탄소-함유 전구체는, 기판 표면, 또는 표면 상의 실리콘-함유 막과 반응할 수 있는 임의의 적절한 탄소-함유 종을 포함할 수 있다. 적절한 예들은 탄소 사염화물, 이산화탄소, 알칸들, 에틸렌 디아민 및 아세틸렌을 포함한다(그러나 이에 제한되지 않음). 일부 실시예들에서, 탄소-함유 전구체는 탄소 및 질소 원자들을 갖는 화합물, 예컨대 에틸렌 디아민을 포함한다.
[0020] 하나 또는 그 초과의 실시예들에서, 탄소-함유 전구체는 본질적으로 탄소 및 질소 원자들로 이루어지는데, 이는 전구체에 실질적으로 어떠한 산소 원자들도 존재하지 않는다는 것을 의미한다. 일부 실시예들에서, 탄소-함유 전구체는 본질적으로 에틸렌 디아민으로 이루어진다. 예컨대, 이러한 전구체는 SiCN 막의 증착에 유용할 수 있다. 일부 실시예들에서, 탄소-함유 전구체는 알킬아민, 디아민, 폴리아민 및/또는 사이클릭 아민 중 하나 또는 그 초과를 포함한다. 아민들은 1 차, 2 차, 3 차 또는 헤테로사이클릭일 수 있다.
[0021] 하나 또는 그 초과의 실시예들에서, 탄소-함유 전구체는 탄소 및 산소 원자들을 갖는 화합물을 포함한다. 예컨대, 이러한 전구체는 SiCO 막들의 증착에 유용할 수 있다. 일부 실시예들에서, 탄소-함유 전구체는 실질적으로 어떠한 탄소 원자들도 포함하지 않거나, 또는 전구체는 본질적으로 탄소 및 산소 원자들로 이루어지는데, 이는 실질적으로 어떠한 질소 원자들도 존재하지 않는다는 것을 의미한다. 예컨대, 탄소-함유 전구체는 CO2, 알코올 및/또는 에테르 중 하나 또는 그 초과를 포함할 수 있다.
[0022] 일부 실시예들에서, 탄소-함유 전구체는 탄소, 산소 및 질소 원자들을 포함한다. 예컨대, 이러한 전구체는 SiCON 막들의 증착에서 유용할 수 있다. 하나 또는 그 초과의 실시예들에서, 탄소-함유 전구체는 탄소 및 질소 원자들 및/또는 탄소 및 산소 원자들을 갖는 화합물들의 혼합물 또는 알킬아미노-알코올 중 하나 또는 그 초과를 포함한다.
[0023] 플라즈마는 임의의 적절한 플라즈마 종일 수 있다. 일부 실시예들에서, 플라즈마는 적어도 하나의 불활성 종을 포함한다. 예컨대, 아르곤 플라즈마를 포함한다. 일부 실시예들에서, 플라즈마는 막과 반응하는 종, 이를테면, 수소 또는 산소를 더 포함한다. 일부 실시예들에서, 플라즈마는 적어도 하나의 불활성 종 및 산소 종을 포함하고, 실리콘-탄소 막은 산소를 더 포함한다. 하나 또는 그 초과의 실시예들에서, 플라즈마는 적어도 하나의 불활성 종 및 질소-함유 전구체를 포함하고, 실리콘-탄소 막은 질소를 더 포함한다.
[0024] 일부 실시예들에서, 플라즈마는 헬륨, 네온, 아르곤 또는 크립톤 중 하나 또는 그 초과를 포함한다. 하나 또는 그 초과의 실시예들에서, 플라즈마는 수소, 암모니아 및/또는 질소 중 하나 또는 그 초과를 더 포함한다. 예컨대, 플라즈마는 아르곤/질소, 아르곤/수소 및/또는 아르곤/질소/암모니아 혼합물을 포함할 수 있다. 본 발명자들은 놀랍게도, 플라즈마의 조성, 예컨대 종 및 상대적 농도들이 막 특성들에 영향을 미칠 수 있다는 것을 발견했다.
[0025] 플라즈마의 파워가 또한 막 특성들에 대해 놀라운 효과를 갖는다. 임의의 적절한 플라즈마 주파수 또는 파워가 사용될 수 있다. 일부 실시예들에서, 플라즈마 파워는 대략 25 와트 내지 대략 300 와트의 범위, 또는 대략 50 와트 내지 대략 200 와트의 범위, 또는 대략 200 와트, 대략 100 와트, 또는 대략 50 와트이다.
[0026] 일부 실시예들에서, 제1 실리콘-함유 막 및/또는 제2 실리콘-함유 막은 플라즈마에 대한 노출 이전에 산소 소스에 노출된다. 예컨대, 제1 실리콘-함유 막을 에틸렌 디아민에 노출시킨 후에, 막은 수증기에 노출되어 막에 산소를 포함시킬 수 있다. 이는 플라즈마 동안 또는 플라즈마 노출 이전에 수행될 수 있다. 적절한 산소 소스들은 산소, 이산화탄소, 물 및 오존을 포함한다(그러나 이에 제한되지 않음).
[0027] 프로세싱 방법은 임의의 적절한 온도에서 수행될 수 있다. 일부 실시예들에서, 프로세싱 부분들 모두는 독립적으로 대략 200℃ 내지 대략 650℃의 범위 내에 있다. 실리콘-탄소 막들이, 예상된 것보다 더 낮은 온도에서 증착될 수 있다는 것이 발견되었다. 일부 실시예들에서, 프로세싱 컨디션들 모두는 독립적으로, 대략 500℃, 450℃, 400℃ 또는 350℃와 동일하거나 또는 그 미만이다.
[0028] 형성된 실리콘-탄소 막은, 낮은 습식 에칭 레이트들, 낮은 유전 상수들, 및 높은 열적 안정성을 갖는 막들을 만드는 그리고/또는 양호한 형상추종성을 갖는 막들을 형성하는 특성들을 갖는다. 일부 실시예들에서, 실리콘 카보니트라이드 막이 형성되고 대략 0.5, 또는 대략 0.4, 또는 대략 0.3, 또는 대략 0.2, 또는 대략 0.1, 또는 대략 0.05 미만의, 희석 HF에서의 WERR(wet etch rate ratio)을 갖는다. WERR(wet etch rate ratio)은 희석 HF(예컨대, 1:100 HF)를 사용하여 열적 실리콘 산화물 막에 대해 측정된다.
[0029] 형성된 실리콘-탄소 막들은 우수한 성장 레이트들을 가졌다. 일부 실시예들에서, 실리콘 질화물 막은 대략 0.2 Å/cycle과 동일한 또는 그 초과의, 또는 대략 0.25 Å/cycle과 동일한 또는 그 초과의, 또는 대략 0.3 Å/cycle과 동일한 또는 그 초과의, 또는 대략 0.35 Å/cycle과 동일한 또는 그 초과의, 또는 대략 0.4 Å/cycle과 동일한 또는 그 초과의, 또는 대략 0.45 Å/cycle과 동일한 또는 그 초과의 성장 레이트를 갖는다.
[0030] 본 개시내용의 일부 실시예들은, 공간적 ALD 챔버로 또한 지칭되는 배치 프로세싱 챔버를 사용한 실리콘 질화물 막 증착에 관한 것이다. 도 1은, 주입기들 또는 주입기 어셈블리로 또한 지칭되는 가스 분배 어셈블리(120), 및 서셉터 어셈블리(140)를 포함하는 프로세싱 챔버(100)의 단면도를 도시한다. 가스 분배 어셈블리(120)는, 프로세싱 챔버에서 사용되는 임의의 타입의 가스 전달 디바이스이다. 가스 분배 어셈블리(120)는, 서셉터 어셈블리(140)를 향하는 전방 표면(121)을 포함한다. 전방 표면(121)은, 서셉터 어셈블리(140)를 향해 가스들의 유동을 전달하기 위해 임의의 수의 또는 다양한 개구들을 가질 수 있다. 가스 분배 어셈블리(120)는 또한, 외측 에지(124)를 포함하며, 도시된 실시예들에서, 이 외측 에지(124)는 실질적으로 원형(round)이다.
[0031] 사용되는 가스 분배 어셈블리(120)의 특정 타입은, 사용되는 특정 프로세스에 따라 변화될 수 있다. 본 개시내용의 실시예들은, 서셉터와 가스 분배 어셈블리 사이의 갭이 제어되는 임의의 타입의 프로세싱 시스템에 대해 사용될 수 있다. 다양한 타입들의 가스 분배 어셈블리들(예컨대, 샤워헤드들)이 이용될 수 있지만, 본 개시내용의 실시예들은 특히, 복수의 실질적으로 평행한 가스 채널들을 갖는 공간적 ALD 가스 분배 어셈블리들에 유용할 수 있다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같은, "실질적으로 평행한"이라는 용어는, 가스 채널들의 세장형 축(elongate axis)이 동일한 일반적 방향으로 연장된다는 것을 의미한다. 가스 채널들의 평행성(parallelism)에 있어서 약간의 불완전성들이 있을 수 있다. 복수의 실질적으로 평행한 가스 채널들은, 적어도 하나의 제1 반응성 가스 A 채널, 적어도 하나의 제2 반응성 가스 B 채널, 적어도 하나의 퍼지 가스 P 채널들 및/또는 적어도 하나의 진공 V 채널을 포함할 수 있다. 제1 반응성 가스 A 채널(들), 제2 반응성 가스 B 채널(들) 및 퍼지 가스 P 채널(들)로부터 유동하는 가스들은 웨이퍼의 최상부 표면을 향해 지향된다. 가스 유동 중 일부는, 웨이퍼의 표면을 가로질러 수평으로 이동하여, 퍼지 가스 P 채널(들)을 통해 프로세싱 구역 밖으로 이동한다. 가스 분배 어셈블리의 하나의 단부로부터 다른 단부로 이동하는 기판은 프로세스 가스들 각각에 차례로 노출되어, 기판 표면 상에 층을 형성할 것이다.
[0032] 일부 실시예들에서, 가스 분배 어셈블리(120)는, 단일 주입기 유닛으로 제조되는 강성의 정지형 바디(rigid stationary body)이다. 하나 또는 그 초과의 실시예들에서, 도 2에 도시된 바와 같이, 가스 분배 어셈블리(120)는 복수의 개별적인 섹터들(예컨대, 주입기 유닛들(122))로 제조된다. 단일 피스 바디(single piece body) 또는 다중-섹터 바디(multi-sector body)가, 설명되는 본 개시내용의 다양한 실시예들에 대해 사용될 수 있다.
[0033] 서셉터 어셈블리(140)는 가스 분배 어셈블리(120) 아래에 포지셔닝된다. 서셉터 어셈블리(140)는, 최상부 표면(141) 및 최상부 표면(141)의 적어도 하나의 오목부(recess)(142)를 포함한다. 서셉터 어셈블리(140)는 또한 최하부 표면(143) 및 에지(144)를 갖는다. 오목부(142)는, 프로세싱되는 기판들(60)의 형상 및 사이즈에 따라, 임의의 적절한 형상 및 사이즈일 수 있다. 도 1에 도시된 실시예에서, 오목부(142)는 웨이퍼의 최하부를 지지하기 위한 평평한 최하부를 갖지만; 오목부의 최하부는 변화될 수 있다. 일부 실시예들에서, 오목부는 오목부의 외측 주변 에지 둘레에 스텝 구역(step region)들을 가지며, 이 스텝 구역들은 웨이퍼의 외측 주변 에지를 지지하도록 사이즈가 정해진다. 스텝들에 의해 지지되는, 웨이퍼의 외측 주변 에지의 양(amount)은, 예컨대, 웨이퍼의 후면 상에 이미 존재하는 피처들의 존재, 및 웨이퍼의 두께에 따라 변화될 수 있다.
[0034] 일부 실시예들에서, 도 1에 도시된 바와 같이, 서셉터 어셈블리(140)의 최상부 표면(141)의 오목부(142)는, 오목부(142) 내에 지지되는 기판(60)이 서셉터(140)의 최상부 표면(141)과 실질적으로 동일 평면 상에 있는 최상부 표면(61)을 갖도록, 사이즈가 정해진다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같은, "실질적으로 동일 평면 상에 있는"이라는 용어는, 웨이퍼의 최상부 표면과 서셉터 어셈블리의 최상부 표면이 ±0.2 mm 내에서 동일 평면 상에 있다는 것을 의미한다. 일부 실시예들에서, 최상부 표면들은, ±0.15 mm, ±0.10 mm, 또는 ±0.05 mm 내에서 동일 평면 상에 있다.
[0035] 도 1의 서셉터 어셈블리(140)는, 서셉터 어셈블리(140)를 들어올리고, 낮추고, 그리고 회전시킬 수 있는 지지 포스트(160)를 포함한다. 서셉터 어셈블리는, 지지 포스트(160)의 중심부 내에 가열기, 또는 가스 라인들, 또는 전기 컴포넌트들을 포함할 수 있다. 지지 포스트(160)는, 서셉터 어셈블리(140)와 가스 분배 어셈블리(120) 사이의 갭을 증가시키거나 감소시켜서 서셉터 어셈블리(140)를 적절한 포지션으로 이동시키는 주요 수단일 수 있다. 서셉터 어셈블리(140)는 또한, 서셉터 어셈블리(140)와 가스 분배 어셈블리(120) 사이에 미리 결정된 갭(170)을 생성하기 위해 서셉터 어셈블리(140)에 대해 미세-조정(micro-adjustment)들을 할 수 있는 미세 튜닝 액추에이터(fine tuning actuator)들(162)을 포함할 수 있다. 일부 실시예들에서, 갭(170) 거리는, 대략 0.1 mm 내지 대략 5.0 mm의 범위, 또는 대략 0.1 mm 내지 대략 3.0 mm의 범위, 또는 대략 0.1 mm 내지 대략 2.0 mm의 범위, 또는 대략 0.2 mm 내지 대략 1.8 mm의 범위, 또는 대략 0.3 mm 내지 대략 1.7 mm의 범위, 또는 대략 0.4 mm 내지 대략 1.6 mm의 범위, 또는 대략 0.5 mm 내지 대략 1.5 mm의 범위, 또는 대략 0.6 mm 내지 대략 1.4 mm의 범위, 또는 대략 0.7 mm 내지 대략 1.3 mm의 범위, 또는 대략 0.8 mm 내지 대략 1.2 mm의 범위, 또는 대략 0.9 mm 내지 대략 1.1 mm의 범위, 또는 대략 1 mm 이다.
[0036] 도면들에 도시된 프로세싱 챔버(100)는, 서셉터 어셈블리(140)가 복수의 기판들(60)을 홀딩할 수 있는 캐러셀-타입 챔버(carousel-type chamber)이다. 도 2에 도시된 바와 같이, 가스 분배 어셈블리(120)는 복수의 별개의 주입기 유닛들(122)을 포함할 수 있고, 각각의 주입기 유닛(122)은, 웨이퍼가 주입기 유닛 아래로 이동됨에 따라, 웨이퍼 상에 막을 증착할 수 있다. 2개의 파이-형상 주입기 유닛(pie-shaped injector unit)들(122)이, 서셉터 어셈블리(140) 위에 그리고 서셉터 어셈블리(140)의 대략적 대향 측들 상에 포지셔닝된 것으로 도시된다. 이러한 수의 주입기 유닛들(122)은 단지 예시적인 목적들을 위해 도시된다. 더 많은 또는 더 적은 주입기 유닛들(122)이 포함될 수 있다는 것이 이해될 것이다. 일부 실시예들에서, 서셉터 어셈블리(140)의 형상과 일치하는 형상을 형성하기에 충분한 수의 파이-형상 주입기 유닛들(122)이 존재한다. 일부 실시예들에서, 개별적 파이-형상 주입기 유닛들(122) 각각은, 다른 주입기 유닛들(122) 중 어느 것에도 영향을 미치지 않으면서, 독립적으로 이동되고, 제거되고, 그리고/또는 교체될 수 있다. 예컨대, 로봇이 기판들(60)을 로딩/언로딩하기 위해 서셉터 어셈블리(140)와 가스 분배 어셈블리(120) 사이의 구역에 액세스하도록 허용하기 위하여, 하나의 세그먼트가 상승될 수 있다.
[0037] 웨이퍼들이 동일한 프로세스 흐름을 경험하도록, 다수의 웨이퍼들을 동시에 프로세싱하기 위해, 다수의 가스 주입기들을 갖는 프로세싱 챔버들이 사용될 수 있다. 예컨대, 도 3에 도시된 바와 같이, 프로세싱 챔버(100)는 4개의 가스 주입기 어셈블리들 및 4개의 기판들(60)을 갖는다. 프로세싱 초기에, 기판들(60)은 주입기 어셈블리들(30) 사이에 포지셔닝될 수 있다. 서셉터 어셈블리(140)를 45°만큼 회전시키는 것(17)은, 주입기 어셈블리들(120) 아래의 점선 원(dotted circle)에 의해 예시된 바와 같이, 주입기 어셈블리들(120) 사이의 각각의 기판(60)이, 막 증착을 위해 주입기 어셈블리(120)로 이동되도록 유발할 것이다. 추가의 45° 회전은 기판들(60)을 주입기 어셈블리들(30)로부터 멀리 이동시킬 것이다. 공간적 ALD 주입기들을 이용시, 주입기 어셈블리에 대한 웨이퍼의 이동 동안에, 웨이퍼 상에 막이 증착된다. 일부 실시예들에서, 서셉터 어셈블리(140)는, 기판들(60)이 주입기 어셈블리들(120) 아래에 정지하는 것을 방지하는 증분들로 회전된다. 기판들(60) 및 가스 분배 어셈블리들(120)의 수는 동일하거나 상이할 수 있다. 일부 실시예들에서, 존재하는 가스 분배 어셈블리들과 동일한 수의 웨이퍼들이 프로세싱된다. 하나 또는 그 초과의 실시예들에서, 프로세싱되는 웨이퍼들의 수는, 가스 분배 어셈블리들의 수의 분수(fraction) 또는 정수배이다. 예컨대, 4개의 가스 분배 어셈블리들이 존재하는 경우, 프로세싱되는 4x개의 웨이퍼들이 존재하며, 여기서, x는 1과 동등한 또는 그 초과의 정수 값이다.
[0038] 도 3에 도시된 프로세싱 챔버(100)는 단지 하나의 가능한 구성을 나타낼 뿐이며, 본 개시내용의 범위를 제한하는 것으로 고려되지 않아야 한다. 여기서, 프로세싱 챔버(100)는 복수의 가스 분배 어셈블리들(120)을 포함한다. 도시된 실시예에서, 프로세싱 챔버(100) 둘레에 균등하게 이격된 4개의 가스 분배 어셈블리들(주입기 어셈블리들(30)로 또한 지칭됨)이 존재한다. 도시된 프로세싱 챔버(100)는 팔각형이지만; 이는 하나의 가능한 형상이며 본 개시내용의 범위를 제한하는 것으로 고려되지 않아야 한다는 것을 당업자들은 이해할 것이다. 도시된 가스 분배 어셈블리들(120)은 사다리꼴이지만, 단일 원형 컴포넌트이거나 또는 도 2에 도시된 것과 같이 복수의 파이-형상 세그먼트들로 구성될 수 있다.
[0039] 도 3에 도시된 실시예는 로드 록 챔버(180), 또는 버퍼 스테이션과 같은 보조 챔버를 포함한다. 이 챔버(180)는, 예컨대 기판들(기판들(60)로 또한 지칭됨)이 프로세싱 챔버(100)로 로딩되도록/프로세싱 챔버(100)로부터 언로딩되도록 허용하기 위해, 프로세싱 챔버(100)의 측면에 연결된다. 기판을 서셉터 상으로 이동시키기 위해, 웨이퍼 로봇이 챔버(180)에 포지셔닝될 수 있다.
[0040] 캐러셀(예컨대, 서셉터 어셈블리(140))의 회전은 연속적이거나 불연속적일 수 있다. 연속적인 프로세싱에서, 웨이퍼들은, 웨이퍼들이 주입기들 각각에 차례로 노출되도록, 끊임없이 회전한다. 불연속적인 프로세싱에서, 웨이퍼들은, 주입기 구역으로 이동되고 정지될 수 있으며, 그런 다음, 주입기들 사이의 구역(84)으로 이동되고 정지될 수 있다. 예컨대, 캐러셀은, 웨이퍼들이 주입기-간 구역(inter-injector region)으로부터 주입기를 횡단하고(또는, 주입기 근처에서 정지하고) 그리고 캐러셀이 다시 일시정지될 수 있는 다음 주입기-간 구역으로 이동하도록, 회전할 수 있다. 주입기들 사이에서 일시정지되는 것은, 각각의 층 증착 사이의 추가의 프로세싱 단계들(예컨대, 플라즈마에 대한 노출)을 위한 시간을 제공할 수 있다.
[0041] 도 4는, 주입기 유닛(122)으로 지칭될 수 있는 가스 분배 어셈블리(220)의 섹터 또는 일부를 도시한다. 주입기 유닛들(122)은 개별적으로 또는 다른 주입기 유닛들과 결합하여 사용될 수 있다. 예컨대, 도 5에 도시된 바와 같이, 도 4의 주입기 유닛들(122) 4개가 결합되어, 단일 가스 분배 어셈블리(220)를 형성한다. (명확성을 위해, 4개의 주입기 유닛들을 분리하는 라인들은 도시되지 않음). 도 4의 주입기 유닛(122)이, 퍼지 가스 포트들(155) 및 진공 포트들(145)에 추가하여, 제1 반응성 가스 포트(125) 및 제2 반응성 가스 포트(135) 모두를 갖지만, 주입기 유닛(122)이 이들 컴포넌트들 모두를 필요로 하지는 않는다.
[0042] 도 4 및 도 5를 모두 참조하면, 하나 또는 그 초과의 실시예에 따른 가스 분배 어셈블리(220)는 복수의 섹터들(또는 주입기 유닛들(122))을 포함할 수 있고, 각각의 섹터는 동일하거나 상이하다. 가스 분배 어셈블리(220)는 프로세싱 챔버 내에 포지셔닝되며, 가스 분배 어셈블리(220)의 전방 표면(121)에 복수의 세장형 가스 포트들(125, 135, 155) 및 세장형 진공 포트들(145)을 포함한다. 복수의 세장형 가스 포트들(125, 135, 155) 및 세장형 진공 포트들(145)은, 가스 분배 어셈블리(220)의 내측 주변 에지(123)에 인접한 영역으로부터 외측 주변 에지(124)에 인접한 영역을 향해 연장된다. 도시된 복수의 가스 포트들은, 제1 반응성 가스 포트(125), 제2 반응성 가스 포트(135), 제1 반응성 가스 포트들 및 제2 반응성 가스 포트들 각각을 둘러싸는 진공 포트(145), 및 퍼지 가스 포트(155)를 포함한다.
[0043] 도 4 또는 도 5에 도시된 실시예들을 참조하면, 포트들이 적어도 내측 주변 구역 주위로부터 적어도 외측 주변 구역 주위로 연장되는 것으로 서술되지만, 포트들은 내측 구역으로부터 외측 구역으로 단지 방사상으로 연장되는 것 이상으로 연장될 수 있다. 포트들은, 진공 포트(145)가 반응성 가스 포트(125) 및 반응성 가스 포트(135)를 둘러쌀 때, 접선적으로(tangentially) 연장될 수 있다. 도 4 및 도 5에 도시된 실시예에서, 웨지 형상 반응성 가스 포트들(125, 135)은, 내측 주변 구역 및 외측 주변 구역에 인접하는 에지를 비롯한 모든 에지들에서, 진공 포트(145)에 의해 둘러싸인다.
[0044] 도 4를 참조하면, 기판이 경로(127)를 따라 이동함에 따라, 기판 표면의 각각의 부분은 다양한 반응성 가스들에 노출된다. 경로(127)를 따르기 위해, 기판은, 퍼지 가스 포트(155), 진공 포트(145), 제1 반응성 가스 포트(125), 진공 포트(145), 퍼지 가스 포트(155), 진공 포트(145), 제2 반응성 가스 포트(135) 및 진공 포트(145)에 노출되거나 또는 이들을 "만날(see)" 것이다. 따라서, 도 4에 도시된 경로(127)의 종료부에서, 기판은 제1 반응성 가스 포트(125) 및 제2 반응성 가스 포트(135)로부터의 가스 스트림들에 노출되어, 층을 형성한다. 도시된 주입기 유닛(122)은 4분의 1 원(quarter circle)을 구성하지만, 더 크거나 더 작을 수 있다. 도 5에 도시된 가스 분배 어셈블리(220)는, 직결로 연결된, 도 4의 주입기 유닛들(122) 4개의 결합인 것으로 고려될 수 있다.
[0045] 도 4의 주입기 유닛(122)은, 반응성 가스들을 분리하는 가스 커튼(150)을 도시한다. "가스 커튼"이라는 용어는, 혼합(mixing)으로부터 반응성 가스들을 분리하는, 가스 유동들 또는 진공의 임의의 조합을 설명하기 위해 사용된다. 도 4에 도시된 가스 커튼(150)은, 제1 반응성 가스 포트(125) 옆의 진공 포트(145)의 일부, 중간의 퍼지 가스 포트(155), 및 제2 반응성 가스 포트(135) 옆의 진공 포트(145)의 일부를 포함한다. 가스 유동 및 진공의 이러한 조합은, 제1 반응성 가스와 제2 반응성 가스의 가스상 반응(gas phase reaction)들을 방지하거나 최소화하는 데 사용될 수 있다.
[0046] 도 5를 참조하면, 가스 분배 어셈블리(220)로부터의 가스 유동들 및 진공의 조합은, 복수의 프로세싱 구역들(250)로의 분리(separation)를 형성한다. 프로세싱 구역들은 개별적인 반응성 가스 포트들(125, 135) 둘레에 개략적으로 정의되며, 250과의 사이에는 가스 커튼(150)이 있다. 도 5에 도시된 실시예는 8개의 별개의 프로세싱 구역들(250)을 구성하며, 이들 사이에는 8개의 별개의 가스 커튼들(150)이 있다. 프로세싱 챔버는 적어도 2개의 프로세싱 구역을 가질 수 있다. 일부 실시예들에서, 적어도 3개, 4개, 5개, 6개, 7개, 8개, 9개, 10개, 11개 또는 12개의 프로세싱 구역들이 있다.
[0047] 프로세싱 동안, 기판은 임의의 주어진 시간에서 1개 초과의 프로세싱 구역(250)에 노출될 수 있다. 그러나, 상이한 프로세싱 구역들에 노출되는 부분들은 그 둘을 분리하는 가스 커튼을 가질 것이다. 예컨대, 기판의 리딩 에지(leading edge)가, 제2 반응성 가스 포트(135)를 포함하는 프로세싱 구역에 진입하는 경우, 기판의 중간 부분은 가스 커튼(150) 아래에 있을 것이며, 기판의 트레일링 에지(trailing edge)는 제1 반응성 가스 포트(125)를 포함하는 프로세싱 구역 내에 있을 것이다.
[0048] 예컨대, 로드 록 챔버일 수 있는 팩토리 인터페이스(factory interface)(280)가 프로세싱 챔버(100)에 연결된 것으로 도시되어 있다. 기판(60)은, 레퍼런스 프레임(frame of reference)을 제공하기 위해 가스 분배 어셈블리(220) 위에 겹쳐져 있는 것으로 도시된다. 기판(60)은 종종, 가스 분배 어셈블리(120)(가스 분배 플레이트로 또한 지칭됨)의 전방 표면(121) 근처에 홀딩될 서셉터 어셈블리 상에 놓일 수 있다. 기판(60)은, 팩토리 인터페이스(280)를 통해 프로세싱 챔버(100) 내로, 기판 지지부 또는 서셉터 어셈블리(도 3 참조) 상에 로딩된다. 기판(60)은 프로세싱 구역 내에 포지셔닝되는 것으로 도시될 수 있는데, 왜냐하면 기판이 제1 반응성 가스 포트(125) 근처에 그리고 2개의 가스 커튼들(150a, 150b) 사이에 로케이팅되기 때문이다. 경로(127)를 따라 기판(60)을 회전시키는 것은, 기판을 프로세싱 챔버(100) 둘레로 반시계방향으로 이동시킬 것이다. 따라서, 기판(60)은 제1 프로세싱 구역(250a) 내지 8번째 프로세싱 구역(250h)(이들 사이의 모든 프로세싱 구역들을 포함함)에 노출될 것이다. 도시된 가스 분배 어셈블리를 사용한, 프로세싱 챔버 둘레에서의 각각의 사이클에 대해, 기판(60)은 제1 반응성 가스 및 제2 반응성 가스의 4개의 ALD 사이클들에 노출될 것이다.
[0049] 도 5의 것과 같이, 배치 프로세서에서의 종래의 ALD 시퀀스는, 펌프/퍼지 섹션을 그 사이에 갖는 공간적으로 분리된 주입기들로부터 각각 케미컬 A 및 B 유동을 유지한다. 종래의 ALD 시퀀스는 시작 및 종료 패턴을 갖는데, 이는 증착된 막의 불균일성을 초래할 수 있다. 본 발명자들은 놀랍게도, 공간적 ALD 배치 프로세싱 챔버에서 수행되는 시간 기반 ALD 프로세스가, 더 높은 균일성을 갖는 막을 제공한다는 것을 발견했다. 가스 A, 반응성 가스 없음(no reactive gas), 가스 B, 반응성 가스 없음에 대한 노출의 기본 프로세스는, 주입기들 아래의 기판을 스위핑(sweep)하여 표면을 케미컬 A 및 B로 각각 포화시켜, 막에서 시작 및 종료 패턴 형태를 갖는 것을 회피할 것이다. 본 발명자들은 놀랍게도, 시간 기반 접근법은, 타겟 막 두께가 얇은 경우(예컨대, 20번 미만의 ALD 사이클들)(여기서, 시작 및 종료 패턴이 웨이퍼 내 균일성 성능(within wafer uniformity performance)에 상당한 영향을 미침)에 특히 유리하다는 것을 발견했다. 본 발명자들은 또한, 본원에서 설명되는 바와 같이, SiCN, SiCO 및 SiCON 막들을 생성하기 위한 반응 프로세스가 시간-도메인 프로세스로는 달성될 수 없다는 것을 발견했다. 프로세싱 챔버를 퍼지하는 데 요구되는 시간량은 기판 표면으로부터의 재료의 스트리핑(stripping)을 초래한다. 스트리핑은, 설명된 공간적 ALD 프로세스로는 발생하지 않는데, 왜냐하면 가스 커튼 아래에 있는 시간이 짧기 때문이다.
[0050] 따라서, 본 개시내용의 실시예들은, 복수의 프로세싱 구역들(250a 내지 250h)을 갖는 프로세싱 챔버(100)를 포함하는 프로세싱 방법들에 관한 것이며, 각각의 프로세싱 구역은 가스 커튼(150)에 의해, 인접 구역으로부터 분리된다. 예컨대, 프로세싱 챔버는 도 5에 도시된다. 프로세싱 챔버 내의 가스 커튼들 및 프로세싱 구역들의 수는, 가스 유동들의 배열에 따라 임의의 적절한 수일 수 있다. 도 5에 도시된 실시예는 8개의 가스 커튼들(150) 및 8개의 프로세싱 구역들(250a 내지 250h)을 갖는다. 가스 커튼들의 수는 일반적으로, 프로세싱 구역들의 수와 동일하거나 또는 그 초과이다. 예컨대, 구역(250a)이 어떠한 반응성 가스 유동도 갖지 않고 단지 로딩 영역으로서의 역할만 하는 경우, 프로세싱 챔버는 7개의 프로세싱 구역들 및 8개의 가스 커튼들을 가질 것이다.
[0051] 복수의 기판들(60)이, 기판 지지부, 예컨대, 도 1 및 도 2에 도시된 서셉터 어셈블리(140) 상에 포지셔닝된다. 복수의 기판들(60)은 프로세싱을 위해 프로세싱 구역들 둘레로 회전된다. 일반적으로, 가스 커튼들(150)은, 챔버 내로 어떠한 반응성 가스도 유동하지 않는 기간들을 포함하여 프로세싱 전체에 걸쳐서 인게이징된다(engaged)(가스가 유동하고 진공이 온(on) 됨).
[0052] 제1 반응성 가스 A는 프로세싱 구역들(250) 중 하나 또는 그 초과 내로 유동되는 반면, 불활성 가스는, 제1 반응성 가스 A가 내부로 유동되지 않는 임의의 프로세싱 구역(250) 내로 유동된다. 예컨대, 제1 반응성 가스가 프로세싱 구역들(250b) 내지 프로세싱 구역(250h) 내로 유동되는 경우, 불활성 가스는 프로세싱 구역(250a) 내로 유동될 것이다. 불활성 가스는 제1 반응성 가스 포트(125) 또는 제2 반응성 가스 포트(135)를 통해 유동될 수 있다.
[0053] 프로세싱 구역들 내에서의 불활성 가스 유동은 일정하거나 또는 변화될 수 있다. 일부 실시예들에서, 반응성 가스는 불활성 가스와 공동-유동된다. 불활성 가스는 캐리어 및 희석제의 역할을 할 것이다. 캐리어 가스에 비해 반응성 가스의 양이 적기 때문에, 공동-유동은 인접 구역들 사이의 압력의 차이들을 감소시킴으로써 프로세싱 구역들 사이의 가스 압력들을 더 용이하게 밸런싱하게 할 수 있다.
[0054] 따라서, 본 개시내용의 하나 또는 그 초과의 실시예들은, 도 5에 도시된 것과 같은 배치 프로세싱 챔버를 활용하는 프로세싱 방법들에 관한 것이다. 기판(60)은, 복수의 프로세싱 구역들(250)을 갖는 프로세싱 챔버 내에 위치되며, 각각의 섹션은, 가스 커튼(150)에 의해, 인접 섹션으로부터 분리된다. 기판 표면의 적어도 일부가, 프로세싱 챔버의 제1 섹션(250a)에서 제1 프로세스 컨디션에 노출된다. 예컨대, 제1 프로세스 컨디션은 실리콘-함유 전구체 및 선택적 캐리어 가스를 포함한다. 제1 섹션(250a)에서, 제1 실리콘-함유 막이 형성될 수 있다.
[0055] 기판 표면은, 가스 커튼(150)을 통해 제2 섹션(250b)으로 측방향으로 이동된다. 여기서, 제2 실리콘-함유 막을 형성하기 위해 제1 실리콘-함유 막은 탄소-함유 전구체를 포함하는 제2 프로세스 컨디션에 노출된다.
[0056] 제2 실리콘-함유 막을 가진 기판 표면은, 가스 커튼(150)을 통해 프로세싱 챔버의 제3 섹션(250c)으로 측방향으로 이동된다. 제3 섹션은 플라즈마 노출 또는 퍼지 가스 구역일 수 있다. 도 5에 도시된 실시예에는, 8개의 섹션들이 있다. 3개의 프로세스 컨디션들이 존재하는 경우, 퍼지 섹션은, 프로세싱 챔버를 통한 전체 사이클이 2개의 층들의 형성을 유발하도록, 증착을 기하학적으로 밸런싱하는 데 사용될 수 있다. 따라서, 제2 실리콘-함유 막을 갖는 기판은 가스 커튼(150)을 통해 제3 섹션(250c) 또는 제4 섹션(250d)으로 이동된다. 제3 섹션(250c) 또는 제4 섹션(250d)에서, 실리콘-탄소 막을 형성하기 위해 제2 실리콘-함유 막이 플라즈마에 노출된다.
[0057] 산소 노출을 포함하는 실시예에서, 제3 섹션(250c)은 산소 소스 가스를 포함할 수 있다. 예컨대, 제2 실리콘-함유 막은 제4 섹션(250d)으로 이동되기 전에 제3 섹션(250c)에서 산화 가스에 노출될 수 있다.
[0058] 그런 다음, 기판 표면은 제4 섹션(250d)으로부터 가스 커튼(150)을 통해 프로세싱 챔버의 다른 구역으로 측방향으로 이동될 수 있다. 프로세싱 챔버의 다른 구역들에서, 기판 표면은 예컨대, 추가의 제1, 제2, 제3 및/또는 제4 프로세스 컨디션들에 반복적으로 노출되어, 미리 결정된 막 두께를 갖는 막을 형성할 수 있다.
예들
[0059] 상이한 플라즈마 가스들을 사용하여 몇몇 SiCN 막들이 형성되었다. 막들 각각은 대략 550℃에서, 대략 6.5 Torr의 압력 및 대략 6 rpm의 회전 스피드로 형성되었다. 디클로로실란이 대략 400 sccm의 유량으로 제1 섹션들 내로 유동되었다. 에틸렌 디아민이 대략 250 sccm의 유량으로 제2 섹션들 내로 유동되었다. 제4 섹션들에서 형성된 플라즈마는 표 1에서 나타낸 바와 같이 변화되었다. 제3 섹션은 퍼지 가스 유동을 가졌다.
Figure pct00001
[0060] 상이한 플라즈마 파워들을 사용하여 몇몇 SiCN 막들이 형성되었다. 막들 각각은 대략 550℃에서, 대략 6.5 Torr의 압력 및 대략 6 rpm의 회전 스피드로 형성되었다. 디클로로실란이 대략 400 sccm의 유량으로 제1 섹션들 내로 유동되었다. 에틸렌 디아민이 대략 250 sccm의 유량으로 제2 섹션들 내로 유동되었다. 제4 섹션에서 형성된 플라즈마는 Ar/H2 혼합물(1200/300)이었고 파워는 표 2에서 나타낸 바와 같이 변화되었다. 제3 섹션은 퍼지 가스 유동을 가졌다.
Figure pct00002
[0061] 따라서, 본 개시내용의 일부 실시예들은 대략 1.950, 1.960, 1.970, 1.980, 1.990 또는 2.000과 동일한 또는 그 초과의 굴절률 및/또는 대략 0.25, 0.20, 0.15, 0.10, 0.05 또는 0.03 미만의 WERR(wet etch rate ratio)을 갖는 SiCN 막들에 관한 것이다. 일부 실시예들에서, SiCN 막은 대략 5.8, 5.6, 5.4, 5.2, 5.0, 4.8, 4.6, 4.5 또는 4.4와 동일한 또는 그 미만의 유전 상수를 갖는다.
[0062] 하나 또는 그 초과의 실시예들에 따르면, 기판은, 층을 형성하기 전에 그리고/또는 층을 형성한 후에, 프로세싱을 받는다. 이러한 프로세싱은, 동일한 챔버에서, 또는 하나 또는 그 초과의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은, 추가의 프로세싱을 위해, 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 또는 그 초과의 이송 챔버들로 이동되고, 그런 다음 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴" 또는 "클러스터링된 시스템" 등으로 지칭될 수 있다.
[0063] 일반적으로, 클러스터 툴은, 기판 중심-발견 및 배향, 탈기(degassing), 어닐링, 증착, 및/또는 에칭을 비롯한 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈식 시스템이다. 하나 또는 그 초과의 실시예들에 따르면, 클러스터 툴은, 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는, 로드 록 챔버들과 프로세싱 챔버들 사이에서 그리고 이들 간에서 기판들을 셔틀링할 수 있는 로봇을 하우징할 수 있다. 이송 챔버는 통상적으로 진공 컨디션으로 유지되며, 기판들을, 하나의 챔버로부터 다른 챔버로, 그리고/또는 클러스터 툴의 프론트 엔드에 포지셔닝된 로드 록 챔버로 셔틀링하기 위한 중간 스테이지를 제공한다. 본 개시내용에 대해 적응될 수 있는 2개의 잘 알려진 클러스터 툴들은 Centura® 및 Endura®이며, 이들 둘 모두는, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능하다. 하나의 이러한 스테이지형-진공 기판 프로세싱 장치(staged-vacuum substrate processing apparatus)의 세부사항들은, "Staged-Vacuum Wafer Processing Apparatus and Method"라는 명칭으로 1993년 2월 16일에 특허된, Tepman 등에 의한 미국 특허 번호 제5,186,718호에 개시되어 있다. 그러나, 챔버들의 정확한 배열 및 조합은, 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, CLD(cyclical layer deposition), ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 에칭, 사전-세정, 화학 세정, RTP와 같은 열 처리, 플라즈마 질화(plasma nitridation), 탈기, 배향, 히드록실화(hydroxylation), 및 다른 기판 프로세스들을 포함한다(그러나 이에 제한되지 않음). 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 대기 불순물들에 의한 기판의 표면 오염이, 후속 막을 증착하기 이전에 산화 없이, 회피될 수 있다.
[0064] 하나 또는 그 초과의 실시예들에 따르면, 기판은 지속적으로 진공 또는 "로드 록" 컨디션들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동되는 경우에, 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌핑 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는 반응물들의 일부 또는 전부를 제거하기 위한 퍼지 가스로서 사용된다. 하나 또는 그 초과의 실시예들에 따르면, 퍼지 가스는, 반응물들이 증착 챔버로부터 이송 챔버로 그리고/또는 추가의 프로세싱 챔버로 이동하는 것을 방지하기 위해, 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0065] 기판은 단일 기판 증착 챔버들에서 프로세싱될 수 있으며, 여기서, 단일 기판이 로딩되고, 프로세싱되고, 그리고 다른 기판이 프로세싱되기 전에 언로딩된다. 기판은 또한, 컨베이어 시스템과 유사하게 연속적인 방식으로 프로세싱될 수 있으며, 여기서, 다수의 기판이 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동되고, 그리고 챔버의 제2 부분으로부터 언로딩된다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는 캐러셀일 수 있으며, 여기서, 다수의 기판들이 중심 축을 중심으로 이동되고 그리고 캐러셀 경로 전체에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출된다.
[0066] 프로세싱 동안, 기판은 가열 또는 냉각될 수 있다. 이러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것, 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는, 기판 온도를 전도성으로 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 또는 그 초과의 실시예들에서, 이용되는 가스들(반응성 가스들 또는 불활성 가스들)은, 기판 온도를 국부적으로 변화시키도록 가열 또는 냉각된다. 일부 실시예들에서, 가열기/냉각기는, 기판 온도를 대류성으로 변화시키기 위해, 챔버 내에서 기판 표면 근처에 포지셔닝된다.
[0067] 기판은 또한, 프로세싱 동안에, 정지되어 있거나 또는 회전될 수 있다. 회전되는 기판은, 연속적으로 또는 불연속적인 단계들로 회전될 수 있다. 예컨대, 기판은 전체 프로세스 전반에 걸쳐 회전될 수 있거나, 또는 기판은 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 소량만큼 회전될 수 있다. (연속적으로 또는 단계들로) 프로세싱 동안에 기판을 회전시키는 것은, 예컨대, 가스 유동 기하형상들에서의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0068] 원자 층 증착 타입 챔버들에서, 기판은, 공간적으로 또는 시간적으로 분리된 프로세스들에서 제1 및 제2 전구체들에 노출될 수 있다. 시간적 ALD는, 제1 전구체가 챔버 내로 유동하여 표면과 반응하는 전통적인 프로세스이다. 제2 전구체를 유동시키기 전에, 제1 전구체가 챔버로부터 퍼지된다(purged). 공간적 ALD에서, 제1 전구체 및 제2 전구체 둘 모두가 동시에 챔버로 유동되지만, 공간적으로 분리되며, 그에 따라, 전구체들의 혼합을 방지하는 구역이 유동들 사이에 존재한다. 공간적 ALD에서, 기판은 가스 분배 플레이트에 대해 이동되거나, 또는 그 반대로 된다.
[0069] 실시예들에서, 방법들의 부분들 중 하나 또는 그 초과가 하나의 챔버에서 발생하는 경우, 프로세스는 공간적 ALD 프로세스일 수 있다. 위에서 설명된 케미스트리(chemistry)들 중 하나 또는 그 초과가 호환가능하지 않을 수 있지만(즉, 챔버 상에서의 증착 및/또는 기판 표면 상에서가 아닌 반응을 초래함), 공간적 분리는 시약들이 가스상(gas phase)에서 각각에 노출되지 않는다는 것을 보장한다. 예컨대, 시간적 ALD는 증착 챔버를 퍼지하는 것을 수반한다. 그러나, 실제로, 추가의 시약을 유동시키기 전에 모든 과잉 시약들을 챔버로부터 퍼지하는 것은 때때로 불가능하다. 그러므로, 챔버 내의 임의의 남아있는 시약이 반응할 수 있다. 공간적 분리를 이용시, 과잉 시약이 퍼지될 필요가 없으며, 교차-오염이 제한된다. 게다가, 프로세싱 챔버를 퍼지하기 위해서는 많은 시간이 요구될 수 있으며, 따라서, 퍼지 단계를 제거함으로써 스루풋이 증가될 수 있다.
[0070] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 또는 그 초과의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명되는 특정 피처, 구조, 재료, 또는 특징이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나 또는 그 초과의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정 피처들, 구조들, 재료들, 또는 특징들은 하나 또는 그 초과의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0071] 본원에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시하는 것임을 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (15)

  1. 프로세싱 방법으로서,
    제1 실리콘-함유 막을 형성하기 위해 기판 표면의 적어도 일부를 실리콘-함유 전구체에 노출시키는 단계;
    제2 실리콘-함유 막을 형성하기 위해 상기 제1 실리콘-함유 막을 탄소-함유 전구체에 노출시키는 단계 ― 상기 제2 실리콘-함유 막은 탄소를 포함함 ―; 및
    실리콘-탄소 막을 형성하기 위해 상기 제2 실리콘-함유 막을 플라즈마에 노출시키는 단계를 포함하는,
    프로세싱 방법.
  2. 제1 항에 있어서,
    상기 실리콘-함유 전구체는 실리콘 할로겐화물을 포함하는,
    프로세싱 방법.
  3. 제2 항에 있어서,
    상기 실리콘-함유 전구체는 본질적으로 실리콘 할로겐화물로 이루어지는,
    프로세싱 방법.
  4. 제1 항에 있어서,
    상기 탄소-함유 전구체는, 탄소 및 질소 원자들을 갖는 화합물을 포함하는,
    프로세싱 방법.
  5. 제4 항에 있어서,
    상기 탄소-함유 전구체는 실질적으로 어떠한 산소 원자들도 포함하지 않는,
    프로세싱 방법.
  6. 제4 항에 있어서,
    상기 탄소-함유 전구체는 알킬아민, 디아민, 폴리아민 및/또는 사이클릭 아민[1 차, 2 차, 3 차 아민들, 헤테로사이클릭] 중 하나 또는 그 초과를 포함하는,
    프로세싱 방법.
  7. 제1 항에 있어서,
    상기 탄소-함유 전구체는, 탄소 및 산소 원자들을 갖는 화합물을 포함하는,
    프로세싱 방법.
  8. 제7 항에 있어서,
    상기 탄소-함유 전구체는 실질적으로 어떠한 탄소 원자들도 포함하지 않는,
    프로세싱 방법.
  9. 제7 항에 있어서,
    상기 탄소-함유 전구체는 CO2, 알코올 및/또는 에테르 중 하나 또는 그 초과를 포함하는,
    프로세싱 방법.
  10. 제1 항에 있어서,
    상기 탄소-함유 전구체는 탄소, 산소 및 질소 원자들을 포함하는,
    프로세싱 방법.
  11. 제10 항에 있어서,
    상기 탄소-함유 전구체는, 탄소 및 질소 원자들 및/또는 탄소 및 산소 원자들을 갖는 화합물들의 혼합물 또는 알킬아미노-알코올 중 하나 또는 그 초과를 포함하는,
    프로세싱 방법.
  12. 제1 항에 있어서,
    상기 방법은, 대략 200℃ 내지 대략 650℃의 범위의 온도에서 수행되는,
    프로세싱 방법.
  13. 제1 항에 있어서,
    실리콘-탄소-산소 막을 형성하기 위해, 상기 제2 실리콘-함유 막을 상기 플라즈마에 대한 노출 이전에 산소 소스에 노출시키는 단계를 더 포함하는,
    프로세싱 방법.
  14. 제1 항에 있어서,
    상기 플라즈마는 적어도 하나의 불활성 종 및 산소 종을 포함하고, 그리고 상기 실리콘-탄소 막은 산소를 더 포함하는,
    프로세싱 방법.
  15. 제1 항에 있어서,
    상기 플라즈마는 적어도 하나의 불활성 종 및 질소-함유 전구체를 포함하고, 그리고 상기 실리콘-탄소 막은 질소를 더 포함하는,
    프로세싱 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210048565A (ko) * 2018-09-21 2021-05-03 어플라이드 머티어리얼스, 인코포레이티드 알루미늄 함유 막들을 이용한 갭충전

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10550469B2 (en) * 2015-09-04 2020-02-04 Lam Research Corporation Plasma excitation for spatial atomic layer deposition (ALD) reactors
KR102378021B1 (ko) * 2016-05-06 2022-03-23 에이에스엠 아이피 홀딩 비.브이. SiOC 박막의 형성
WO2018191484A1 (en) * 2017-04-13 2018-10-18 Applied Materials, Inc. Method and apparatus for deposition of low-k films
US10847529B2 (en) 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
CN110546302B (zh) * 2017-05-05 2022-05-27 Asm Ip 控股有限公司 用于受控形成含氧薄膜的等离子体增强沉积方法
CN115233183A (zh) * 2017-05-16 2022-10-25 Asm Ip 控股有限公司 电介质上氧化物的选择性peald
KR102155281B1 (ko) * 2017-07-28 2020-09-11 주성엔지니어링(주) 기판처리장치의 가스분사장치, 기판처리장치, 및 기판처리방법
US11359281B2 (en) * 2020-01-26 2022-06-14 Applied Materials, Inc. Selective deposition of SiCON by plasma ALD

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6410462B1 (en) 2000-05-12 2002-06-25 Sharp Laboratories Of America, Inc. Method of making low-K carbon doped silicon oxide
KR100468847B1 (ko) 2002-04-02 2005-01-29 삼성전자주식회사 알콜을 이용한 금속산화물 박막의 화학기상증착법
US20040058293A1 (en) * 2002-08-06 2004-03-25 Tue Nguyen Assembly line processing system
US7129187B2 (en) 2004-07-14 2006-10-31 Tokyo Electron Limited Low-temperature plasma-enhanced chemical vapor deposition of silicon-nitrogen-containing films
US20060228903A1 (en) 2005-03-30 2006-10-12 Mcswiney Michael L Precursors for the deposition of carbon-doped silicon nitride or silicon oxynitride films
US7732342B2 (en) * 2005-05-26 2010-06-08 Applied Materials, Inc. Method to increase the compressive stress of PECVD silicon nitride films
US7648927B2 (en) 2005-06-21 2010-01-19 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
JP2007221039A (ja) * 2006-02-20 2007-08-30 National Institute For Materials Science 絶縁膜および絶縁膜材料
KR101014858B1 (ko) 2006-03-30 2011-02-15 미쯔이 죠센 가부시키가이샤 플라즈마 원자층 성장 방법 및 장치
US8080282B2 (en) 2006-08-08 2011-12-20 Asm Japan K.K. Method for forming silicon carbide film containing oxygen
US7727864B2 (en) 2006-11-01 2010-06-01 Asm America, Inc. Controlled composition using plasma-enhanced atomic layer deposition
US20100081293A1 (en) 2008-10-01 2010-04-01 Applied Materials, Inc. Methods for forming silicon nitride based film or silicon carbon based film
EP2351069A4 (en) * 2008-10-10 2014-06-04 Alta Devices Inc CHEMICAL GAS PHASE DEPOSITION WITH CONTINUOUS INTRODUCTION
US8557702B2 (en) 2009-02-02 2013-10-15 Asm America, Inc. Plasma-enhanced atomic layers deposition of conductive material over dielectric layers
JP5547418B2 (ja) * 2009-03-19 2014-07-16 株式会社Adeka 化学気相成長用原料及びこれを用いたシリコン含有薄膜形成方法
US20110256734A1 (en) 2010-04-15 2011-10-20 Hausmann Dennis M Silicon nitride films and methods
US9076646B2 (en) 2010-04-15 2015-07-07 Lam Research Corporation Plasma enhanced atomic layer deposition with pulsed plasma exposure
US8466073B2 (en) * 2011-06-03 2013-06-18 Applied Materials, Inc. Capping layer for reduced outgassing
CN103620745B (zh) * 2011-08-25 2016-09-21 株式会社日立国际电气 半导体器件的制造方法、衬底处理方法、衬底处理装置及记录介质
US8569184B2 (en) * 2011-09-30 2013-10-29 Asm Japan K.K. Method for forming single-phase multi-element film by PEALD
JP6150506B2 (ja) * 2011-12-27 2017-06-21 東京エレクトロン株式会社 成膜方法
JP5806612B2 (ja) 2011-12-27 2015-11-10 東京エレクトロン株式会社 シリコン酸炭窒化膜の形成方法
US8728955B2 (en) 2012-02-14 2014-05-20 Novellus Systems, Inc. Method of plasma activated deposition of a conformal film on a substrate surface
JP5882777B2 (ja) * 2012-02-14 2016-03-09 東京エレクトロン株式会社 成膜装置
TWI522490B (zh) * 2012-05-10 2016-02-21 應用材料股份有限公司 利用微波電漿化學氣相沈積在基板上沈積膜的方法
WO2013177326A1 (en) 2012-05-25 2013-11-28 Advanced Technology Materials, Inc. Silicon precursors for low temperature ald of silicon-based thin-films
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
US9243324B2 (en) 2012-07-30 2016-01-26 Air Products And Chemicals, Inc. Methods of forming non-oxygen containing silicon-based films
JP6022276B2 (ja) * 2012-09-20 2016-11-09 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP6538300B2 (ja) * 2012-11-08 2019-07-03 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated 感受性基材上にフィルムを蒸着するための方法
JP5971144B2 (ja) * 2013-02-06 2016-08-17 東京エレクトロン株式会社 基板処理装置及び成膜方法
JP6146160B2 (ja) * 2013-06-26 2017-06-14 東京エレクトロン株式会社 成膜方法、記憶媒体及び成膜装置
JP6154215B2 (ja) * 2013-06-28 2017-06-28 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
JP6246558B2 (ja) * 2013-10-29 2017-12-13 東京エレクトロン株式会社 シリコン酸炭窒化物膜、シリコン酸炭化物膜、シリコン酸窒化物膜の成膜方法および成膜装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210048565A (ko) * 2018-09-21 2021-05-03 어플라이드 머티어리얼스, 인코포레이티드 알루미늄 함유 막들을 이용한 갭충전

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Publication number Publication date
US9799511B2 (en) 2017-10-24
TWI715572B (zh) 2021-01-11
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JP2018515921A (ja) 2018-06-14
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JP6968701B2 (ja) 2021-11-17
US10147599B2 (en) 2018-12-04
US20180040470A1 (en) 2018-02-08
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