KR20090035766A - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자 및 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20090035766A
KR20090035766A KR1020070100716A KR20070100716A KR20090035766A KR 20090035766 A KR20090035766 A KR 20090035766A KR 1020070100716 A KR1020070100716 A KR 1020070100716A KR 20070100716 A KR20070100716 A KR 20070100716A KR 20090035766 A KR20090035766 A KR 20090035766A
Authority
KR
South Korea
Prior art keywords
trench
layer
insulating layer
metal
metal layer
Prior art date
Application number
KR1020070100716A
Other languages
English (en)
Other versions
KR100901054B1 (ko
Inventor
우제식
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070100716A priority Critical patent/KR100901054B1/ko
Priority to US12/244,886 priority patent/US20090090998A1/en
Priority to US12/403,813 priority patent/US20090189249A1/en
Publication of KR20090035766A publication Critical patent/KR20090035766A/ko
Application granted granted Critical
Publication of KR100901054B1 publication Critical patent/KR100901054B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

실시예에 따른 반도체 소자는 제1절연층 상에 형성된 제1트랜치 및 상기 제1트랜치 위에 형성된 제2트랜치; 상기 제1트랜치 및 상기 제2트랜치에 형성된 제1금속층; 상기 제1트랜치 및 상기 제2트랜치 일부의 제1금속층 위에 형성된 제2절연층; 상기 제2절연층에 형성된 제2금속층; 상기 제2절연층이 형성되지 않은 제2트랜치의 제1금속층에 형성된 CBM층; 상기 제2금속층에 형성된 CTM층; 상기 CBM층 및 상기 CTM층 사이에 형성된 제3절연층을 포함한다.
실시예에 의하면, 이중 트랜치 구조를 통하여 MIM 커패시터와 금속 배선을 동시에 형성할 수 있고 새로운 층을 적층할 필요가 없으므로, 소자 영역 사이에 단차가 발생되는 것을 막을 수 있다. 따라서, 단차로 인하여 후속 금속 배선 사이가 단락되는 등 후속층 구조에 악영향이 초래되는 것을 방지할 수 있다.
MIM(Metal Insulator Metal) 커패시터, 트랜치, 금속배선, 단차, 다마신 공법

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and manufacturing method of semiconductor device}
실시예는 반도체 소자 및 반도체 소자의 제조 방법에 관하여 개시한다.
반도체 소자의 제조를 위해서 웨이퍼 상에 소정의 막을 형성하고, 원하는 패턴을 형성하기 위한 리소그래피(lithography) 공정이 진행된다. 리소그래피 공정은 소정의 막이 형성된 웨이퍼 상에 포토 레지스트를 형성하고, 마스크를 이용하여 상기 포토 레지스트를 노광 및 현상시킨 후, 포토 레지스트 패턴을 이용하여 상기 웨이퍼 상의 막을 식각하는 공정이다. 상기 노광 공정은 반도체 소자 제조 공정의 정확도를 결정하는 중요한 공정이다.
상기 리소그래피 공정이 반복되면서 이전 공정에서 형성된 패턴과 현 공정에서 형성될 패턴의 위치를 맞추는 작업이 필요하다. 왜냐하면, 레티클(reticle)의 마스크 패턴과 웨이퍼가 이전 패턴 형성 단계에서와 같은 위치에 있어야만 정확한 층간 패턴이 맞추어져 전기적인 접속을 할 수 있기 때문이다. 이러한 층간 패턴을 맞추는 작업을 얼라인(align)이라 하며, 얼라인의 기준으로 사용되는 패턴을 얼라인먼트키라고 한다.
도 1은 커패시터 소자가 형성된 후의 반도체 소자의 구조를 도시한 측단면도이고, 도 2는 커패시터 소자 위로 제2금속배선층(170)이 형성된 후의 반도체 소자의 구조를 도시한 측단면도이다.
도 1에 의하면, 제1금속배선층(105)이 형성된 제1절연층(100) 위에 제2절연층(110)이 형성되고, 제2절연층(110)의 일부 영역에 하부금속층(120), 절연막(130), 상부금속층(140)이 순서대로 적층되어 MIM(Metal Insulator Metal) 커패시터가 형성된다.
상기 하부금속층(120), 절연막(130), 상부금속층(140)으로 구성되는 MIM 커패시터는 상기 제1금속배선층(105)과 마찬가지로 포토리소그라피 공정을 통하여 형성되며, 전술한 바와 같이 제1금속배선층(105)을 위한 포토 레지스트 패턴과 MIM 커패시터를 위한 포토 레지스트 패턴은 얼라인되어야 한다.
그러나, 상기 제1금속배선층(105)을 형성한 후 CMP와 같은 연마공정이 진행되므로, 제1절연층(100)의 표면은 모두 평탄화된다.
따라서, 얼라인먼트키로 사용될 수 있는 단차 구조는 제거된 상태이며, MIM 커패시터와 하부층을 얼라인하는데 많은 어려움이 발생된다.
이와 같은 문제점을 해결하기 위하여, MIM 커패시터의 금속층(120, 140)을 형성하는 과정에서 트랜치형 단차(150)를 형성하고 트랜치형 단차(150)를 얼라인먼트키로 사용하는 방식이 도입되고 있다.
그러나, 상기의 방식은 포토리소그라피 공정을 포함한 복잡한 공정이 추가로 요구되며, 단차(150)가 위치되는 스크라이브 레인(Scribe Lane)의 사이즈가 커지는 등 기판 영역을 효율적으로 사용하기 어려워지는 문제점이 있다.
특히, 상기 트랜치형 단차(150)는 후속 공정이 진행되는 경우, 상부층의 평탄도에 영향을 줌으로써 악영향을 초래할 수 있다.
예를 들어, 도 2에 도시된 것처럼, 상기 MIM 커패시터 위로 제2금속배선층(170)을 형성하는 경우, 제3절연층(160)을 적층하고 트랜치를 형성한 후 CMP 공정을 처리하게 된다.
이때, 제3절연층(160)은 단차(150)와 MIM 커패시터 영역의 영향으로 증착 높이에 차이가 생기며, 디싱(dishing) 현상으로 인하여 고르게 평탄화되지 못하고 트랜치형 단차(150)에 대응되는 영역(162)이 보다 깊게 연마된다.
따라서, 상기 깊게 연마된 영역(162)을 사이에 두고 다수의 트랜치가 형성되는 경우, 트랜치 뿐만 아니라 상기 깊게 연마된 영역(162)에 까지 금속 물질이 매립됨으로써 도 2에 도시된 것처럼 제2금속배선층(170) 사이에 단락 현상이 발생될 수 있다.
실시예는 MIM 커패시터가 형성되는 영역과 다른 반도체 영역 사이에 토폴로지 차이가 발생되지 않도록 함으로써 이후에 형성되는 금속배선층 사이에 단락현상이 발생되는 등 후속 공정에 영향을 초래하지 않는 반도체 소자 빛 반도체 소자의 제조 방법을 제공한다.
실시예는 별도의 얼라인먼트키를 형성할 필요가 없고, 최소화된 공정을 통하여 MIM 커패시터 및 금속배선을 함께 형성할 수 있는 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자는 제1절연층 상에 형성된 제1트랜치 및 상기 제1트랜치 위에 형성된 제2트랜치; 상기 제1트랜치 및 상기 제2트랜치에 형성된 제1금속층; 상기 제1트랜치 및 상기 제2트랜치 일부의 제1금속층 위에 형성된 제2절연층; 상기 제2절연층에 형성된 제2금속층; 상기 제2절연층이 형성되지 않은 제2트랜치의 제1금속층에 형성된 CBM층; 상기 제2금속층에 형성된 CTM층; 상기 CBM층 및 상기 CTM층 사이에 형성된 제3절연층을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은 제1트랜치 및 상기 제1트랜치 위에 형성된 제2트랜치를 포함하는 이중 트랜치가 제1절연층에 형성되는 단계; 상기 이중 트랜치를 포함하는 제1절연층 위에 제1금속층, 제2절연층, 제2금속층이 순서대로 형성되는 단계; 상기 이중 트랜치 영역을 제외한 제1절연층 위의 제1금속층, 제2절연층, 제2금속층이 제거되는 단계; 상기 제2금속층 위의 트랜치 영역에 제3절연층이 형성되는 단계; 상기 제2트랜치 일부에 형성된 제2절연층, 제2금속층, 제3절연층이 제거되고, 상기 제2트랜치의 나머지 일부 및 상기 제1트랜치에 형성된 제3절연층 일부가 제거되는 단계; 및 상기 제2트랜치 일부의 제거 영역에 금속이 매립되어 CBM층이 형성되고, 상기 제2트랜치의 나머지 일부 및 상기 제1트랜치의 제거 영역에 금속이 매립되어 CTM층이 형성되는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 이중 트랜치 구조를 통하여 MIM 커패시터와 금속 배선을 동시에 형성할 수 있고 새로운 층을 적층할 필요가 없으므로, 소자 영역 사이에 단차가 발생되는 것을 막을 수 있다.
따라서, 단차로 인하여 후속 금속 배선 사이가 단락되는 등 후속층 구조에 악영향이 초래되는 것을 방지할 수 있다.
둘째, 각 층구조 사이에 발생될 수 있는 단차의 영향을 최소화할 수 있으므로, 반도체 소자의 동작 성능을 향상시키고 불량률을 크게 감소시킬 수 있는 효과가 있다.
셋째, 이중 트랜치 구조를 통하여 MIM 커패시터와 금속 배선을 동시에 형성할 수 있으므로, 별도의 얼라인먼트키를 형성할 필요가 없고, 공정을 최소화시킬 수 있게 된다. 또한, 생산수율을 향상시킬 수 있다.
넷째, 별도의 얼라인먼트키를 형성할 필요가 없고, 이중 트랜치 구조를 통하 여 MIM 커패시터와 금속 배선을 동시에 형성할 수 있으므로 기판 영역을 효율적으로 사용할 수 있는 효과가 있다.
첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 대하여 설명하는데, 설명의 편의를 위하여 반도체 소자의 구성 및 그 제조 방법을 공정 순서에 따라 함께 설명하기로 한다.
도 3은 실시예에 따른 반도체 소자의 제1절연층에 트랜치가 형성된 후의 형태를 예시한 측단면도이다.
하부 금속 배선 등의 구조가 형성되어 있는 반도체 기판(도시되지 않음) 위에 제1절연층(10)을 형성하고, 제1절연층(10) 위에 포토 레지스트(도시되지 않음)를 도포한다.
이어서, 노광 및 현상 공정을 통하여 상기 포토 레지스트를 선택적으로 패터닝함으로써 트랜치 영역을 정의한다. 이후, 상기 패터닝된 포토 레지스트를 마스크로 이용하여 제1절연층(10)을 선택적으로 제거함으로써 트랜치를 형성한다.
실시예에서는 상기 과정을 2회 진행함으로써, 즉 이중 다마신(dual damascene) 공정을 진행함으로써 트랜치를 형성한다.
도 3에 도시된 것처럼, 실시예에서는 2개의 트랜치 영역(A, B)이 형성된 것으로 하는데, 하나의 트랜치 영역(A)은 MIM 커패시터가 형성되는 영역이고, 다른 트랜치 영역(B)은 금속배선이 형성되는 영역이다.
이하, 설명의 편의를 위하여, 상기 MIM 커패시터가 형성되는 트랜치를 "이중 트랜치(A)"라 하고, 금속배선이 형성되는 트랜치를 "제3트랜치(B)"라 한다.
또한, 상기 이중 트랜치(A)는 하부에 형성된 제1트랜치와, 제1트랜치보다 넓은 폭을 가지며 제1트랜치 위에 형성된 제2트랜치를 포함한다.
상기 제3트랜치(B) 역시 이중 트랜치 형태로 형성될 수 있으나, 본 발명의 기술적 사상과 큰 관련이 없으므로 상세한 설명은 생략하기로 한다.
도 4는 실시예에 따른 반도체 소자의 제1절연층(10) 위에 제1금속층(11), 제2절연층(12), 제2금속층(13)이 형성된 후의 형태를 예시한 측단면도이다.
도 4에 도시된 것처럼, 상기 이중 트랜치(A)와 제3트랜치(B)를 포함하는 제1절연층(10) 위에 제1금속층(11), 제2절연층(12), 제2금속층(13)이 순서대로 적층된다.
상기 제1금속층(11), 제2금속층(13)은 Ti, TiN, Ti/TiN, Ti/Al/TiN 중 하나 이상의 재질을 포함하여 이루어질 수 있는데, 실시예에서 상기 제1금속층(11)은 Ti/TiN으로 형성되고, 제2금속층(13)은 TiN으로 형성된다.
또한, 상기 제2절연층(12)은 SiN으로 형성된다.
도 5는 실시예에 따른 반도체 소자의 제2금속층(13) 위에 제1 포토 레지스트(20)가 도포된 후의 형태를 예시한 측단면도이다.
이어서, 상기 제2금속층(13) 위에 제1 포토 레지스트(20)를 도포하고, 노광 및 현상 공정을 통하여 제1 포토 레지스트(20)를 선택적으로 패터닝한다.
상기 패터닝된 제1 포토 레지스트(20)는 식각 마스크로 이용된다.
이때, 상기 노광 및 현상 공정에서 사용되는 레티클은 이중 트랜치(A)의 단 차를 기준으로 하여 정렬됨으로써 제1 포토 레지스트(20)의 패터닝 영역과 이중 트랜치(A) 영역이 얼라인먼트될 수 있다.
예를 들어, 주사형 전자현미경(SEM; Scanning Electronic Microscope)과 같은 광학 측정 장비를 이용하여 상기 이중 트랜치(A)의 단차를 얼라인먼트키로 이용할 수 있다.
상기 주사형 전자현미경은 단차가 형성된 웨이퍼에 전자빔을 주사하고, 웨이퍼로부터 반사되는 2차 전자를 검출하여 전기적 신호로 변환한 후, 주사를 동기시킴으로써 SEM상을 얻으며, SEM상의 단차를 식별하여 얼라인먼트키로 이용할 수 있다.
도 6은 실시예에 따른 반도체 소자의 제1 식각 공정이 처리된 후의 형태를 예시한 측단면도이다.
이후, 상기 제1 포토 레지스트(20)를 마스크로 하여 식각 공정을 처리함으로써 이중 트랜치(A) 영역을 제외한 제1절연층(10) 위의 제1금속층(11), 제2절연층(12), 제2금속층(13)을 제거시킨다.
이때, 제3트랜치(B) 내부의 제1금속층(11), 제2절연층(12), 제2금속층(13) 모두 제거된다.
다음으로, 상기 제3트랜치(B) 내부에 금속을 매립함으로써 도 6에 도시된 것처럼 금속배선(14)을 형성한다.
상기 이중 트랜치(A) 내부에 잔존된 제1금속층(11), 제2절연층(12), 제2금속층(13)은 이후의 공정을 통하여 MIM 커패시터로 동작될 수 있다.
도 7은 실시예에 따른 반도체 소자의 제1절연층(10) 위에 제3절연층(15)이 형성된 후의 형태를 예시한 측단면도이다.
금속배선(14)이 형성된 후, 이중 트랜치(A)와 금속 배선을 포함하는 제1절연층(10) 위에 옥사이드 재질의 산화막을 도포하여 제3절연층(15)을 형성한다.
도 8은 실시예에 따른 반도체 소자의 제3절연층(15)이 평탄화된 후의 형태를 예시한 측단면도이다.
이후, 화학 기계 연마(CMP; Chemical Mechanical Polishing)와 같은 연마 공정을 진행하여 제3절연층(15)을 제1절연층(10)의 높이까지 평탄화시킨다.
따라서, 도 8에 도시된 것처럼, 이중 트랜치(A) 내부에만 제3절연층(15)이 남게 되고, 이중 트랜치(A)는 제1금속층(11), 제2절연층(12), 제2금속층(13), 제3절연층(15)이 순차적으로 매립된 구조를 가질 수 있다.
도 9는 실시예에 따른 반도체 소자의 제1절연층(10) 위에 제2 포토 레지스트(22)가 도포된 후의 형태를 예시한 측단면도이다.
이어서, 제1절연층(10) 위에 제2 포토 레지스트(22)를 도포하고, 노광 및 현상 공정을 통하여 제2 포토 레지스트(22)를 선택적으로 패터닝한다.
상기 패터닝된 제2 포토 레지스트(22)는 식각 마스크로 이용된다.
이때, 상기 제2 포토 레지스트(22)의 노광 및 현상 공정에서 사용되는 레티클은 이중 트랜치(A)의 단차를 기준으로 하여 정렬됨으로써 MIM 커패시터의 하부 메탈 영역과 얼라인먼트될 수 있다.
상기 제2 포토 레지스트(22)는 이중 트랜치(A) 중 제2트랜치의 좌측 영역(이 하, 제1트랜치를 기준으로 하여 그 좌측의 제2트랜치 영역을 "좌측 제2트랜치"라 하고, 그 우측의 제2트랜치 영역을 "우측 제2트랜치"라 한다)에 개구를 형성하도록 패터닝된다.
즉, 좌측 제2트랜치 영역은 MIM 커패시터의 하부 메탈 영역에 해당된다.
도 10은 실시예에 따른 반도체 소자의 제2트랜치 일부의 제3절연층(15), 제2금속층(13), 제2절연층(12)이 제거된 후의 형태를 예시한 측단면도이다.
상기 제2 포토 레지스트(22)가 형성되면, 이를 식각 마스크로 하여 식각 공정, 가령 습식 식각 공정을 처리한다.
습식 식각 공정을 처리함으로써 제2트랜치 일부, 즉, 좌측 제2트랜치에 형성된 제3절연층(15), 제2금속층(13), 제2절연층(12)이 제거된다.
상기 좌측 제2트랜치의 제거 영역은 하부 메탈 영역의 전극, 즉 CBM층을 형성하기 위한 공간이다.
이후, 제2포토 레지스트(22)는 제거된다.
도 11은 실시예에 따른 반도체 소자의 제1절연층(10) 위에 제3 포토 레지스트(24)가 도포된 후의 형태를 예시한 측단면도이다.
도 11에 도시된 것처럼, 좌측 제2트랜치의 제거 영역, 금속배선(14)을 포함하는 제1절연층(10) 위에 제3 포토 레지스트(24)를 도포하고, 노광 및 현상 공정을 통하여 제3 포토 레지스트(24)를 선택적으로 패터닝한다.
상기 패터닝된 제3 포토 레지스트(24)는 식각 마스크로 이용된다.
이때, 상기 제3 포토 레지스트(24)의 노광 및 현상 공정에서 사용되는 레티 클은 이중 트랜치(A)의 단차를 기준으로 하여 정렬됨으로써 MIM 커패시터의 상부 메탈 영역과 얼라인먼트될 수 있다.
상기 제3 포토 레지스트(24)는 이중 트랜치(A)의 제1트랜치 영역과 우측 제2트랜치 영역에 개구를 형성하도록 패터닝된다.
상기 제3 포토 레지스트(24)에 의하여 개구된 영역은 MIM 커패시터의 상부 메탈 영역에 해당된다.
이후, 식각 공정, 예컨데 습식 식각 공정을 처리하여 제1트랜치에 형성된 제3절연층(15) 일부가 제거되고, 상기 제1트랜치와 이격된 우측 제2트랜치에 형성된 제3절연층(15) 일부가 제거된다.
식각 공정이 종료되면, 제3 포토 레지스트(24)는 제거된다.
다음으로, 좌측 제2트랜치의 제거 영역과 제1트랜치의 제3절연층(15) 제거 영역, 우측 제2트랜치의 제3절연층(15) 제거 영역에 금속이 매립됨으로써 MIM 커패시터의 전극이 형성된다.
도 12는 실시예에 따른 반도체 소자에 하부 금속배선(32, 34, 36)이 형성된 후의 형태를 예시한 측단면도이다.
도 12를 참조하면, 좌측 제2트랜치의 제거 영역에 매립된 금속층은 CBM(Chip Bottom Metal)층(16)으로서, MIM 커패시터의 상부 메탈 영역의 전극 열할을 한다.
또한, 제1트랜치의 제3절연층(15) 제거 영역에 매립된 금속층은 제1CTM(Chip Top Metal)층(17)이 되고, 우측 제2트랜치의 제3절연층(15) 제거 영역에 매립된 금속층은 제2CTM층(18)이 된다.
상기 제1CTM층(17)과 제2CTM층(18)은 MIM 커패시터의 하부 메탈 영역의 전극 역할을 한다.
또한, 상기 CBM층(16), 제1CTM층(17), 제2CTM층(18) 사이에 잔존된 제3절연층(15)은 MIM 커패시터의 유전체로서 기능된다.
이후, 후속 공정으로서, 제1절연층(10) 위에 제4절연층(30)이 형성되고, 포토 리소프래피 공정을 통하여 트랜치가 형성된 후 금속이 매립됨으로써 도 12에 도시된 것처럼, 하부 금속배선(32, 34, 36)이 형성될 수 있다.
상기 하부 금속배선(32, 34, 36)은 CBM층(16), 제1CTM층(17), 제2CTM층(18) 및 제1절연층(10) 상의 금속배선(14)과 비아를 통하여 전기적으로 연결될 수 있다.
이와 같이, 실시예에 따른 반도체 소자 및 그 제조 방법에 의하면, 이중 트랜치에 매립된 형태의 MIM 커패시터를 제작할 수 있으므로, 종래와 같이 커패시터 구조물에 의한 단차를 제거할 수 있고, 금속배선이 형성되는 절연층에 커패시터를 함께 구현할 수 있는 장점이 있다.
따라서, 디싱 현상으로 인한 후속 공정에서의 불량률을 현저히 감소시킬 수 있고, 공정을 최소화할 수 있게 된다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 커패시터 소자가 형성된 후의 반도체 소자의 구조를 도시한 측단면도.
도 2는 커패시터 소자 위로 제2금속배선층이 형성된 후의 반도체 소자의 구조를 도시한 측단면도.
도 3은 실시예에 따른 반도체 소자의 제1절연층에 트랜치가 형성된 후의 형태를 예시한 측단면도.
도 4는 실시예에 따른 반도체 소자의 제1절연층 위에 제1금속층, 제2절연층, 제2금속층이 형성된 후의 형태를 예시한 측단면도.
도 5는 실시예에 따른 반도체 소자의 제2금속층 위에 제1 포토 레지스트가 도포된 후의 형태를 예시한 측단면도.
도 6은 실시예에 따른 반도체 소자의 제1 식각 공정이 처리된 후의 형태를 예시한 측단면도.
도 7은 실시예에 따른 반도체 소자의 제1절연층 위에 제3절연층이 형성된 후의 형태를 예시한 측단면도.
도 8은 실시예에 따른 반도체 소자의 제3절연층이 평탄화된 후의 형태를 예시한 측단면도.
도 9는 실시예에 따른 반도체 소자의 제1절연층 위에 제2 포토 레지스트가 도포된 후의 형태를 예시한 측단면도.
도 10은 실시예에 따른 반도체 소자의 제2트랜치 일부의 제3절연층, 제2금속 층, 제2절연층이 제거된 후의 형태를 예시한 측단면도.
도 11은 실시예에 따른 반도체 소자의 제1절연층 위에 제3 포토 레지스트가 도포된 후의 형태를 예시한 측단면도.
도 12는 실시예에 따른 반도체 소자에 하부 금속배선이 형성된 후의 형태를 예시한 측단면도.

Claims (12)

  1. 제1절연층 상에 형성된 제1트랜치 및 상기 제1트랜치 위에 형성된 제2트랜치;
    상기 제1트랜치 및 상기 제2트랜치에 형성된 제1금속층;
    상기 제1트랜치 및 상기 제2트랜치 일부의 제1금속층 위에 형성된 제2절연층;
    상기 제2절연층에 형성된 제2금속층;
    상기 제2절연층이 형성되지 않은 제2트랜치의 제1금속층에 형성된 CBM층;
    상기 제2금속층에 형성된 CTM층;
    상기 CBM층 및 상기 CTM층 사이에 형성된 제3절연층을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1금속층, 상기 제2절연층 및 상기 제2금속층은 MIM 커패시터이고,
    상기 CBM층 및 상기 CTM층은 상기 MIM 커패시터의 전극인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1금속층, 상기 제2금속층 중 하나 이상은
    Ti, TiN, Ti/TiN, Ti/Al/TiN 중 하나 이상의 재질을 포함하여 이루어지는 반 도체 소자.
  4. 제1항에 있어서, 상기 CTM층은
    상기 제1트랜치의 제2금속층에 형성된 제1CTM층; 및
    상기 제2트랜치의 제2금속층에 형성된 제2CTM층을 포함하는 반도체 소자.
  5. 제4항에 있어서, 상기 제3절연층은
    상기 제1CTM층 및 상기 제2CTM층 사이에 형성된 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 제2절연층은
    SiN을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 제1트랜치 및 상기 제1트랜치 위에 형성된 제2트랜치를 포함하는 이중 트랜치가 제1절연층에 형성되는 단계;
    상기 이중 트랜치를 포함하는 제1절연층 위에 제1금속층, 제2절연층, 제2금속층이 순서대로 형성되는 단계;
    상기 이중 트랜치 영역을 제외한 제1절연층 위의 제1금속층, 제2절연층, 제2금속층이 제거되는 단계;
    상기 제2금속층 위의 트랜치 영역에 제3절연층이 형성되는 단계;
    상기 제2트랜치 일부에 형성된 제2절연층, 제2금속층, 제3절연층이 제거되고, 상기 제2트랜치의 나머지 일부 및 상기 제1트랜치에 형성된 제3절연층 일부가 제거되는 단계; 및
    상기 제2트랜치 일부의 제거 영역에 금속이 매립되어 CBM층이 형성되고, 상기 제2트랜치의 나머지 일부 및 상기 제1트랜치의 제거 영역에 금속이 매립되어 CTM층이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 이중 트랜치가 제1절연층에 형성되는 단계는, 상기 이중 트랜치 이외의 제1절연층 영역에 제3트랜치가 형성되는 단계를 포함하고,
    상기 이중 트랜치 영역을 제외한 제1절연층 위의 제1금속층, 제2절연층, 제2금속층이 제거되는 단계는, 상기 제3트랜치에 금속이 매립되어 금속배선이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 제2트랜치의 나머지 일부 및 상기 제1트랜치에 형성된 제3절연층 일부가 제거되는 단계는, 상기 제1트랜치에 형성된 제3절연층 일부가 제거되고, 상기 제1트랜치와 이격된 상기 제2트랜치의 나머지 일부가 제거되는 것을 특징으로 하며,
    상기 제2트랜치의 나머지 일부 및 상기 제1트랜치의 제거 영역에 금속이 매 립되어 CTM층이 형성되는 단계는, 상기 제1트랜치의 제거 영역에 금속이 매립되어 제1CTM층이 형성되고, 상기 제2트랜치의 나머지 일부의 제거 영역에 금속이 매립되어 제2CTM층이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서, 상기 제1절연층 위에 제1금속층, 제2절연층, 제2금속층이 순서대로 형성되는 단계에서,
    상기 제1금속층, 상기 제2금속층 중 하나 이상은 Ti, TiN, Ti/TiN, Ti/Al/TiN 중 하나 이상의 재질을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제7항에 있어서, 상기 제1절연층 위에 제1금속층, 제2절연층, 제2금속층이 순서대로 형성되는 단계에서,
    상기 제2절연층은 SiN을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제7항에 있어서, 상기 제2금속층 위의 트랜치 영역에 제3절연층이 형성되는 단계에서,
    상기 제3절연층은 옥사이드 재질을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020070100716A 2007-10-08 2007-10-08 반도체 소자 및 반도체 소자의 제조 방법 KR100901054B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070100716A KR100901054B1 (ko) 2007-10-08 2007-10-08 반도체 소자 및 반도체 소자의 제조 방법
US12/244,886 US20090090998A1 (en) 2007-10-08 2008-10-03 Semiconductor device and manufacturing method thereof
US12/403,813 US20090189249A1 (en) 2007-10-08 2009-03-13 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070100716A KR100901054B1 (ko) 2007-10-08 2007-10-08 반도체 소자 및 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090035766A true KR20090035766A (ko) 2009-04-13
KR100901054B1 KR100901054B1 (ko) 2009-06-04

Family

ID=40522547

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070100716A KR100901054B1 (ko) 2007-10-08 2007-10-08 반도체 소자 및 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US20090090998A1 (ko)
KR (1) KR100901054B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738063B (zh) * 2011-04-07 2015-01-21 上海微电子装备有限公司 一种线路互联结构制法
US20130043556A1 (en) 2011-08-17 2013-02-21 International Business Machines Corporation Size-filtered multimetal structures
US10134631B2 (en) 2011-08-17 2018-11-20 International Business Machines Corporation Size-filtered multimetal structures
US9252204B2 (en) * 2011-09-15 2016-02-02 GlobalFoundries, Inc. Metal insulator metal (MIM) capacitor structure
FR2994019B1 (fr) * 2012-07-25 2016-05-06 Commissariat Energie Atomique Procede pour la realisation d'une capacite
US9349787B1 (en) * 2014-12-10 2016-05-24 GlobalFoundries, Inc. Integrated circuits with capacitors and methods of producing the same
US9997520B2 (en) * 2015-07-31 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with capacitor and method for forming the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit
JP4947849B2 (ja) * 2001-05-30 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100494438B1 (ko) * 2003-02-07 2005-06-10 삼성전자주식회사 반도체소자의 커패시터 및 그 제조방법
JP4376030B2 (ja) 2003-10-27 2009-12-02 株式会社リコー Ｍｉｍ容量素子を備えた半導体装置の製造方法
KR100641983B1 (ko) * 2004-12-23 2006-11-02 동부일렉트로닉스 주식회사 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및그 제조 방법
KR100796499B1 (ko) * 2005-12-29 2008-01-21 동부일렉트로닉스 주식회사 커패시터를 갖는 반도체 소자 및 이의 제조방법
US20080251889A1 (en) * 2007-04-11 2008-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
KR100901054B1 (ko) 2009-06-04
US20090090998A1 (en) 2009-04-09

Similar Documents

Publication Publication Date Title
KR100901054B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
TWI628746B (zh) 半導體結構及其製造方法
KR20090038599A (ko) 반도체 소자의 스택 커패시터 및 그의 형성방법
TWI688998B (zh) 中段製程自對準直接圖案接觸窗
JP2009164546A (ja) 半導体素子のパターン形成方法
KR100831268B1 (ko) 반도체 소자의 커패시터 및 그 형성방법
KR100568452B1 (ko) 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자.
KR100849358B1 (ko) 반도체 소자의 정렬키 제조방법
US11380615B2 (en) Tight pitch wirings and capacitor(s)
KR100684433B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
JP5881569B2 (ja) パターン形成方法
US20090189249A1 (en) Semiconductor device and manufacturing method thereof
KR100868634B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR0121106B1 (ko) 반도체 소자의 금속배선 형성방법
KR101179271B1 (ko) 관통전극을 구비한 반도체 소자 형성 방법
KR20010056783A (ko) 반도체 소자의 오버레이 버어니어 형성방법
TWI785992B (zh) 半導體結構及其製造方法
US6787431B2 (en) Method and semiconductor wafer configuration for producing an alignment mark for semiconductor wafers
JP2010232669A (ja) 半導体装置及び半導体製造方法
KR20060113282A (ko) 반도체소자의 제조방법
KR100521453B1 (ko) 반도체 소자의 다층 배선 형성방법
TW202303784A (zh) 半導體結構及其形成方法
KR100356788B1 (ko) 반도체 소자의 다층 금속배선 형성방법
KR100925092B1 (ko) Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법
KR100576414B1 (ko) 반도체 소자의 랜딩 비아 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120417

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee