KR101179271B1 - 관통전극을 구비한 반도체 소자 형성 방법 - Google Patents

관통전극을 구비한 반도체 소자 형성 방법 Download PDF

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Abstract

반도체 기판의 앞면에 관통전극홀(TSV hole)을 관통전극의 직경 보다 큰 직경으로 형성하고, 이를 채우는 제1절연층을 형성한 후, 제1절연층에 관통전극을 위한 내부홀을 형성한다. 내부홀을 채우는 관통전극을 형성하고, 반도체 기판의 후면을 연마하여 관통전극의 바닥을 노출시킨 후, 바닥에 중첩되는 연결 단자를 형성하는 관통전극을 구비한 반도체 소자 형성 방법을 제시한다.

Description

관통전극을 구비한 반도체 소자 형성 방법{Method for forming semiconductor device with TSV}
본 발명은 반도체 기술에 관한 것으로, 특히, 후면 범프(backside bump)를 형성할 때의 중첩 마진(overlay margin)을 확보하는 관통전극(TSV: Through Silicon Via) 구조를 구비한 반도체 소자 형성 방법에 관한 것이다.
전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 소자에 대한 요구가 증대되고 있다. 반도체 소자의 메모리(memory) 용량을 증대하기 위해서, 다수의 반도체 칩(chip)들을 적층(stack)하여, 반도체 패키지(package) 소자를 멀티 칩 패키지(Multi Chip Package) 구조로 형성하고자 노력하고 있다. 이때, 관통전극(TSV)들을 웨이퍼(wafer) 또는 반도체 기판 내부를 관통하게 구비하고, 이러한 관통전극들을 이용하여 칩들간 또는 칩과 하부 기판 간의 물리적 및 전기적 연결을 구현하고자 시도하고 있다. 이러한 TSV 기술은 웨이퍼의 내부를 관통하는 관통전극을 구비하고, 웨이퍼의 후면에 관통전극에 연결된 범프(bump)를 입출력 단자로 구비하게 함으로써, 반도체 소자의 성능 향상, 반도체 패키지 소자의 두께 감소 및 비용 절감 등의 여러 장점을 제공할 수 있다.
반도체 부품 소자가 경박단소화됨에 따라, 관통전극의 직경이 점차 작아지고 있다. 이에 따라, 웨이퍼 또는 반도체 기판의 후면에서 관통전극에 연결되게 범프(bump)와 같은 연결 단자를 형성할 때, 범프의 형성을 위해서 관통전극의 하측 단면을 노출하는 과정에서 노출 마진(open margin)이 매우 협소해지고 있다. 노출할 부분은 이러한 관통전극의 하측 단면 직경 내에 위치해야 하는 데, 관통전극의 단면 직경이 작아짐에 따라, 노출 부분과 관통전극의 하측 단면과의 중첩 마진이 협소해짐에 따라, 중첩 오정렬이 유발될 가능성이 높아지고 있다. 중첩 오정렬이 유발될 경우 노출 부분에 관통전극의 하측 단면 뿐만 아니라, 관통전극 주위의 웨이퍼 부분, 즉, 실리콘(Si) 부분이 노출되고, 이에 따라, 노출 부분에 형성되는 범프가 관통전극 뿐만 아니라 주위의 실리콘 웨이퍼 부분에 접속 연결되는 불량이 유발될 수 있다. 이러한 불량은 반도체 소자의 신호 및 파워(signal & power)의 입출력에 단락(short)을 유발하고, 패키지된 반도체 소자의 동작 불량을 야기할 수 있다.
본 발명은 관통전극에 범프(bump)를 연결할 때 범프와 실리콘 기판 간의 단락을 억제하여 범프의 관통전극에의 중첩 마진을 확보할 수 있는 관통전극 구조를 구비한 반도체 소자 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판의 앞면에 관통전극홀(TSV hole)을 형성하는 단계; 상기 관통전극홀을 채우는 제1절연층을 형성하는 단계; 상기 제1절연층의 가운데 부분을 선택적으로 식각하여 상기 관통전극홀 측벽에 부착되는 절연 튜브(tube)를 형성하는 단계; 상기 절연 튜브 내를 채우는 관통전극을 형성하는 단계; 상기 반도체 기판의 후면을 연마하여 상기 관통전극의 바닥을 노출시키는 단계; 및 상기 관통전극의 노출된 바닥에 중첩되는 연결 단자를 형성하는 단계를 포함하는 관통전극을 구비한 반도체 소자 형성 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판의 앞면에 관통전극홀(TSV hole)을 관통전극의 직경 보다 0.1㎛ 내지 30㎛ 큰 직경으로 형성하는 단계; 상기 관통전극홀을 채우는 제1절연층을 형성하는 단계; 상기 제1절연층에 상기 관통전극을 위한 내부홀을 형성하는 단계; 상기 내부홀을 채우는 상기 관통전극을 형성하는 단계; 상기 반도체 기판의 후면을 연마하여 상기 관통전극의 바닥을 노출시키는 단계; 및 상기 관통전극의 노출된 바닥에 중첩되는 연결 단자를 형성하는 단계를 포함하는 관통전극을 구비한 반도체 소자 형성 방법을 제시한다.
상기 제1절연층을 형성하는 단계는 상기 반도체 기판의 앞면에 유동성 유전체를 도포하는 단계; 상기 반도체 기판을 스핀(spin)하여 상기 관통전극홀을 채우게 도포된 상기 유동성 유전체 부분은 유지되게 유도하고 상기 반도체 기판 표면에 도포된 상기 유동성 유전체 부분을 제거하는 단계; 및 상기 관통전극홀을 채우는 상기 유동성 유전체 부분을 큐어링(curing)하는 단계를 포함할 수 있다.
상기 유동성 절연체는 스핀온유전체(SOD)를 포함할 수 있다.
상기 절연 튜브(tube)를 형성하는 단계는 상기 반도체 기판의 앞면 상에 상기 제1절연층의 가운데 부분을 여는 식각 마스크(etch mask)를 형성하는 단계; 및 상기 식각 마스크에 노출된 상기 제1절연층 부분을 이방성 건식 식각하여 상기 제1절연층에 오목한 내부홀(inner hole)을 형성하는 단계를 포함할 수 있다.
상기 식각 마스크는 상기 내부홀의 직경이 상기 관통전극홀의 직경에 비해 0.1㎛ 내지 30㎛ 작게 형성되도록 상기 제1절연층의 가운데 부분을 열게 형성될 수 있다.
상기 건식 식각은 상기 관통전극에 대한 전기적 테스트(test)를 위해 상기 관통 전극이 절연되게 상기 내부홀의 바닥 부분에 상기 제1절연층 부분이 0.1㎛ 내지 20㎛ 두께로 잔류할 때 식각 종료되게 수행될 수 있다.
상기 절연 튜브는 1000Å 내지 2㎛ 두께의 벽체를 가지게 형성될 수 있다.
상기 연결 단자를 형성하는 단계는상기 관통전극의 노출된 바닥을 여는 후면 제2절연층을 형성하는 단계; 및 상기 제2절연층의 열린 부분에 상기 연결 단자로 범프(bump)를 형성하는 단계를 포함하고, 상기 관통전극의 노출된 바닥을 둘러싸게 노출되는 상기 절연 튜브의 하단 단부에 의해 상기 범프와 상기 반도체 기판의 후면 간의 절연이 이루어질 수 있다.
본 발명에 따르면, 관통전극의 직경이 작아져도, 관통전극에 후면 범프(bump)를 연결할 때 범프와 실리콘 기판 간의 단락을 억제할 수 있어, 범프의 관통전극에의 중첩 마진을 확보할 수 있는 관통전극 구조를 구비한 반도체 소자 형성 방법을 제시할 수 있다.
도 1 내지 도 10은 본 발명의 실시예에 따른 관통전극을 구비한 반도체 소자 형성 방법을 보여주는 도면들이다.
본 발명의 실시예에 따른 반도체 소자 형성 방법은, 관통전극(TSV)의 하단에 연결되는 후면 범프(bump)와 같은 연결 단자와 관통전극 간의 중첩 마진(overlay margin)을 확보하기 위해서, 관통전극의 측면을 둘러싸는 절연층을 튜브(tube) 형상으로 두꺼운 벽체(wall) 두께를 가지게 도입한다. 이에 따라, 반도체 기판 또는 웨이퍼의 후면에 노출되는 관통전극의 바닥과 바닥 주위의 반도체 기판의 후면 사이에 절연 튜브의 하단 단부가 보다 큰 폭을 가지며 노출될 수 있어, 후면 범프와 관통전극의 바닥 사이에 오버레이 오정렬(mis align)이 유발되어도, 절연 튜브의 단부에 의해 범프가 반도체 기판의 후면에 접촉되는 것을 유효하게 억제할 수 있다. 절연 튜브의 벽체는 수천 Å, 예컨대, 2000Å 내지 3000Å 이상의 두께, 보다 유효하게는 1㎛ 내지 2㎛의 두께를 가지게 할 수 있어, 후면 범프와 관통전극의 바닥 표면 간의 중첩 마진을 실질적으로 1㎛ 내지 2㎛ 더 확보할 수 있다. 따라서, TSV 식각 후 전극 물질을 채우는 방법 대비, 후면 범프의 중첩 마진을 향상시킬 수 있고, 이를 통해 TSV 스택(stack) 소자의 수율 향상을 구현할 수 있다.
도 1을 참조하면, 실리콘(Si) 웨이퍼 또는 반도체 기판(100)에 관통전극(TSV)를 위한 관통전극홀(hole for TSV: 201)을 사진 및 식각(photo & etch) 과정으로 형성한다. 반도체 기판(100)의 앞면(101)과 후면(103) 중 앞면(101)에 관통전극홀(201)을 형성한다. 관통전극홀(201)은 대략 50㎛ 정도의 깊은 깊이를 가질 수 있으며, 그 직경은 대략 수㎛ 크기, 예컨대 5㎛ 내지 10㎛ 정도 선폭 크기를 가져 적어도 5 이상의 종횡비(aspect ratio)를 가지는 홀로 형성될 수 있다.
이러한 관통전극홀(201)을 형성하는 과정은, 반도체 기판(100)의 앞면(101)의 활성 영역(active region: 105)에 회로 소자를 집적하는 과정이 수행된 후에 수행될 수 있다. 활성 영역(105)에 CMOS 공정을 수행한 후에 TSV를 형성하는 과정, 예컨대 전공정(FEOL: Front End Of the Line) 이후에 후공정(BEOL: Back End Of the Line)을 수행하기 이전에 TSV를 형성하는 과정을 적용하여 관통전극홀(201)을 형성할 수 있다. 또는, 활성 영역(105)에 회로 소자 및 배선을 집적한 후, 즉, BEOL 과정 이후에 TSV를 형성하는 과정을 적용하여 관통전극홀(201)을 형성할 수 있다. 즉, 웨이퍼 팹(wafer FAB) 과정을 수행한 이후에 TSV 적용할 수 있다.
반도체 기판(100) 앞면에 제1포토레지스트 패턴(photoresist pattern: 도시되지 않음)과 같은 제1식각 마스크(etch mask)를 형성한 후, 이에 노출된 반도체 기판(100) 부분을 선택적 식각, 예컨대, 깊은 반응성 이온 식각(DRIE: Deep Reactive Ion Etching)이나 또는 보쉬(Boche) 과정으로 식각하거나 레이저 드릴(laser drilling)을 이용하여 관통전극홀(201)을 형성한다. 이때, 관통전극홀(201)은 요구되는 관통전극(TSV)의 직경에 비해 더 큰 직경 크기를 가지게 형성된다. 예컨대, 형성하고자 하는 관통전극의 직경 보다 0.1㎛ 내지 30㎛ 큰 직경을 가지게 관통전극홀(201)을 형성한다. 보다 유효하게는 대략 1㎛ 내지 2㎛ 정도 더 크게 관통전극홀(201)을 형성한다.
도 2를 참조하면, 관통전극홀(201)을 채우는 제1절연층(300)을 형성한다. 제1절연층(300)은 스핀온유전체(SOD: Spin On Dielectric)와 같은 유동성 유전체(flowable dielctric)을 스핀 코팅(spin coating)으로 도포한다. 이러한 SOD층은 폴리실라잔(PSZ: PolySilaZane) 계열로 형성될 수 있다. HSQ(HydroSilsesQuioxane)와 같은 SOG(Spin On Glass)층과 달리, 이러한 PSZ층은 실리콘산화물로의 산화 시 요구되는 큐어링(curing) 온도가 상대적으로 낮고, 큐어링 시 내부 기공의 유발이 상대적으로 억제되는 특성을 가지고 있어, SOG의 경우 큐어링 시 수반되는 과다한 수축과 내부 기공이 수반되는 문제를 해소할 수 있다. 이때, SOD층은 관통전극홀(201)을 채우고, 인접하는 반도체 기판(100)의 앞면(101) 상으로 연장되게 도포될 수 있다.
반도체 기판(100)의 앞면(101) 상으로 연장된 부분(301)을 제거하기 위해서, 도 3에 제시된 바와 같이 SOD 도포 후 반도체 기판(100)을 스핀(spin)시켜, 관통전극홀(201)을 채우는 SOD 부분은 유지되게 유도하고, 반도체 기판(100) 표면에 도포된 SOD 부분(301)은 스핀 회전에 의해 외부로 배출 제거되게 한다. 이러한 스핀 과정에 의해서 도포된 SOD층은 평탄화되므로, 별도의 평탄화를 위한 화학기계적연마(CMP: Chemical Mechanical Polishing) 과정이 생략될 수 있다. 반도체 기판(100) 표면에 SOD 부분(301)이 잔류될 수 있지만, SOD 부분(301)이 잔류되어도 스핀에 의해 표면이 평탄화된 상태이므로, 그 상에 제2포토레지스트 패턴과 같은 제2식각 마스크를 형성하는 노광 및 현상 과정에서 요구되는 하지막의 평탄한 표면이 구현되므로, 하지막 평탄도의 저하에 따라 유발될 수 있는 후속 사진 노광 과정에서의 패턴 불량이 유효하게 억제될 수 있다. 이후에, SOD층을 큐어링(curing)을 통해 치밀화(densification)시킴으로써 실리콘산화물(SiO2)을 포함하는 제1절연층(300)이 관통전극홀(201)을 채우게 한다.
이러한 제1절연층(300)을 SOD 도포 이외에 플라즈마 개선 화학기상증착(PE-CVD)로 형성하는 과정을 고려할 수 있지만, PE-CVD에 의해서 절연층을 증착할 경우 관통전극홀(201)의 종횡비가 5 또는 그 이상으로 높아 증착 시 관통전극홀(201) 입구에서의 오버행(overhang)이 유발될 수 있다. 이러한 오버행의 유발은 관통전극홀(201)의 바닥 및 바닥 모서리, 바닥에 인접한 하단 측벽 부분에서의 절연층의 증착 두께를 원하는 수준, 예컨대, 대략 1㎛ 정도 수준으로 두껍게 형성하는 것을 저해하는 요소로 작용할 수 있다. 즉, 관통전극홀(201)의 바닥 부분에서의 증착 프로파일(profile)을 원하는 수준으로 구현하기가 어렵다. 또한 CVD 증착에 의한 결과 층은 스트레스(stress)에 의한 리프팅(lifting) 현상에 취약하여 후속 과정에서 층이 벗겨지는 현상이 유발되어 관통전극(TSV)의 절연에 심각한 문제를 야기하여 단락(short)을 초래할 수 있다. 따라서, 관통전극홀(201)을 보다 유효하게 채울 수 있는 SOD층으로 제1절연층(300)을 형성하는 것이 보다 유효하다. 더욱이, CVD 증착의 경우 층의 표면 토폴로지(topology)가 평탄하지 못하므로, 후속 사진 노광 과정의 불량을 억제하기 위해서 CMP 평탄화가 필수적으로 수반되어야 하지만, 제1절연층(300)을 SOD 도포로 형성할 경우 평탄한 표면을 구현할 수 있으므로, CMP 과정을 생략할 수 있는 유리한 점이 있다. 필요에 따라 후속 공정의 안정성 향상을 위해서 CMP 과정을 수행하여 평탄화도를 보다 더 증가시킬 수도 있다.
도 4를 참조하면, 제1절연층(300)의 가운데 부분을 여는 제2식각 마스크(210)를 형성한다. 제2식각 마스크(210)는 사진 노광 및 현상 과정으로 형성되는 제2포토레지스트 패턴을 포함하여 형성될 수 있다. 이때, 제2식각 마스크(210)는 형성될 관통전극(TSV) 직경 크기에 부합되는 직경 크기로 제1절연층(300) 부분을 열게 형성된다. 즉, 관통전극홀(201)의 내측으로 일정 폭(T)으로 제1절연층(300)에 중첩되게 제2식각 마스크(210)가 형성된다. 제2식각 마스크(210)가 중첩되는 부분의 폭(T)은 후속 후면 범프를 형성하는 과정에서 범프의 중첩 마진을 확보하도록 설정된다. 예컨대, 관통전극홀(201)의 직경이 형성하고자하는 관통전극(TSV)의 직경 크기에 비해 0.1㎛ 내지 30㎛ 큰 직경을 가지게 형성되므로, 이러한 폭(T)은 이러한 크기 증가분의 1/2 만큼으로 설정될 수 있다.
제2식각 마스크(210)에 의해 노출된 제1절연층(300) 부분을 선택적으로 식각하여, 도 5에 제시된 바와 같은 내부홀(inner hole: 303)을 형성한다. 식각 과정은 DRIE와 같은 이방성 건식 식각으로 수행될 수 있다. 내부홀(303)이 형성됨에 따라 관통전극홀(201)의 측벽에 부착된 형상으로 절연 튜브(tube: 305)가 형성된다. 절연 튜브(305)의 바닥 부분의 두께(B)가 0.1㎛ 내지 20㎛ 두께로 잔류되도록 이방성 건식 과정을 종료한다. 이는 내부홀(303)을 채우게 형성될 관통전극(TSV)에 대해 전기적 테스트(test)를 진행할 때, 관통전극이 절연 격리(isolation)되어 전기적 테스트가 이루어지도록 유도하기 위해서이다.
제2식각 마스크(210)가 제1절연층(300)의 가운데 부분을 열게 형성되므로, 내부홀(303)의 형성에 의해 구현되는 절연 튜브(305)는 0.05㎛ 내지 15㎛ 정도 두께를 가지는 벽체(wall)를 가질 수 있다. 보다 유효하게는 1000Å 내지 2㎛ 정도의 두께를 가지는 벽체를 가지게 절연 튜브(305) 형상이 구현될 수 있다. 후속 후면 범프 형성 과정에서의 중첩 마진을 적어도 1㎛ 내지 2㎛ 정도 확보할 경우, 후면 범프 형성 시 적용되는 사진 노광 과정에서의 중첩 마진을 확보하여 범프와 반도체 기판(100)과의 단락을 유효하게 억제할 수 있는 점을 고려할 때, 절연 튜브(305)의 벽체 두께는 1㎛ 내지 2㎛ 정도가 되도록 내부홀(303)을 식각하는 것이 유효하다.
도 6을 참조하면, 절연 튜브(305) 내의 내부홀(303)을 채우는 도전층, 예컨대, 구리(Cu)층, 폴리실리콘(poly silicon)층 또는 텅스텐(W)층을 형성하고, 이를 평탄화하여 노드 분리(node separation)하여 관통전극(400)을 형성한다. 구리 관통전극(400)을 형성할 경우, 내부홀(303)의 측벽 및 바닥 상에 연장되는 장벽 금속층(barrier metal)을 티타늄질화물(TiN)층을 포함하여 형성하고, 장벽 금속층 상에 구리 시드층(Cu seeding layer)를 형성한 후, 구리 시드층에 전기도금(electroplating)으로 구리층을 형성할 수 있다. 이후에, 구리층을 CMP 등으로 평탄화함으로써, 관통전극(400)을 노드 분리한다. BEOL 이전에 TSV를 형성하는 과정을 적용할 경우, 관통전극(400)을 노드 분리한 후 BEOL 과정을 수행할 수 있다. 예컨대, 금속 배선 및 금속 콘택(contact)을 형성하는 과정을 TSV(400) 형성 이후에 반도체 기판(100)의 앞면(101) 상에 수행할 수 있다.
반도체 기판(100)의 앞면(101)에서의 BEOL 과정을 수행한 이후에, 반도체 기판(100)의 후면(103)을 연마, 예컨대 백그라인딩(back grinding)하여, 도 7에 제시된 바와 같이, 관통전극(400)의 바닥(401)을 노출시킨다. 이때, 관통전극(400)의 바닥(401) 주위로 절연 튜브(305)의 하단 단부(304)가 노출되며, 하단 단부(304)의 폭에 의해 관통전극(400)의 바닥(401)과 주위의 반도체 기판(100)의 후면(103)이 격리 이격된다. 하단 단부(304)의 폭이 1000Å 내지 2㎛, 보다 유효하게는 1㎛ 내지 2㎛ 정도로 확보되므로, 관통전극(400)의 바닥(401)에 접속되게 연결 단자, 예컨대, 범프가 형성될 때, 범프와의 중첩 마진이, 하단 단부(304)의 폭만큼 넓게 확보될 수 있다.
도 8 및 도 9를 참조하면, 반도체 기판(100)의 후면(103) 상에 관통전극(400)의 바닥(401) 부분을 여는 열린 부분(opening: 501)을 가지는 제2절연층(500)을 형성한다. 이러한 제2절연층(500)은 솔더 레지스트 패턴(solder resist pattern)을 포함하여 형성될 수 있다. 이러한 제2절연층(500)의 열린 부분을 패터닝하기 위한, 사진 노광을 수행할 때, 관통전극(400)의 직경이 작아짐에 따라, 예컨대, 대략 3㎛ 정도로 작아짐에 따라, 제2절연층(500)의 열린 부분(501)이 관통전극(400)의 바닥(401)에 정확히 정렬되기가 어려워지고 있다. 즉, 정확한 정렬이 어려워 중첩 마진이 협소해지고 있다. 이를 극복하기 위해서는 보다 높은 해상도를 가지는 노광 장비를 이용하여 제2절연층(500)으로 이용된 레지스트층을 노광 현상해야하지만, 이는 고가의 노광 장비를 요구하게 되어 비용 증가와 설비 증설이 요구된다.
본 발명의 실시예에서는 관통전극(400)의 바닥(401) 주위에 절연 튜브(305)의 하단 단부(304)가 상당히 큰 폭을 가지며 노출되어, 반도체 기판(100)의 후면(103)과 바닥(401)를 격리시키고 있다. 따라서, 도 9에 제시된 바와 같이, 오정렬에 의해서 제2절연층(500)의 열린 부분(501)이 관통전극(400)의 바닥(401)으로부터 어는 정도 어긋나게 위치하더라도, 열린 부분(501)이 절연 튜브(305)의 하단 단부(304)의 폭 내에서 그 경계가 위치하게 형성될 경우, 관통전극(400) 주위의 반도체 기판(100)의 후면(103)은 열린 부분(501)에 노출되지 않게 된다. 따라서, 절연 튜브(305)의 하단 단부(304)의 폭만큼, 예컨대, 대략 1㎛ 내지 2㎛ 정도의 폭만큼 중첩 마진(M)의 확대가 가능하다.
이에 따라, 제2절연층(500)의 열린 부분(501)에 의해 노출된 관통전극(400)의 바닥(401)에 접속되게 연결 단자가 도 10에 제시된 바와 같이 범프(600)로 형성될 때, 범프(600)의 오정렬에 의해서 범프(600)가 반도체 기판(100)의 후면(103)에 단락되는 불량을 유효하게 억제할 수 있다. 즉, 절연 튜브(305)의 하단 단부(304)의 폭이 증가된 만큼 범프(600)의 중첩 마진(M)의 확대가 가능하여, 범프(600)와 반도체 기판(100)에 단락에 의한 불량을 유효하게 방지하여 TSV 스택 소자의 수율 향상을 구현할 수 있다.
100...반도체 기판 201...관통전극홀
300...제1절연층 303...내부홀
305...절연 튜브 400...관통전극
600...후면 범프.

Claims (10)

  1. 반도체 기판의 앞면에 관통전극홀(TSV hole)을 형성하는 단계;
    상기 반도체 기판의 앞면에 유동성 유전체를 도포하는 단계;
    상기 반도체 기판을 스핀(spin)하여 상기 관통전극홀을 채우게 도포된 상기 유동성 유전체 부분은 유지되게 유도하고 상기 반도체 기판 표면에 도포된 상기 유동성 유전체 부분을 제거하는 단계;
    상기 관통전극홀을 채우는 상기 유동성 유전체 부분을 큐어링(curing)하여 상기 관통전극홀을 채우는 제1절연층을 형성하는 단계;
    상기 제1절연층의 가운데 부분을 선택적으로 식각하여 상기 관통전극홀 측벽에 부착되는 절연 튜브(tube)를 형성하는 단계;
    상기 절연 튜브 내를 채우는 관통전극을 형성하는 단계;
    상기 반도체 기판의 후면을 연마하여 상기 관통전극의 바닥을 노출시키는 단계; 및
    상기 관통전극의 노출된 바닥에 중첩되는 연결 단자를 형성하는 단계를 포함하는 관통전극을 구비한 반도체 소자 형성 방법.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 유동성 절연체는 스핀온유전체(SOD)를 포함하는 관통전극을 구비한 반도체 소자 형성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 절연 튜브(tube)를 형성하는 단계는
    상기 반도체 기판의 앞면 상에 상기 제1절연층의 가운데 부분을 여는 식각 마스크(etch mask)를 형성하는 단계; 및
    상기 식각 마스크에 노출된 상기 제1절연층 부분을 이방성 건식 식각하여 상기 제1절연층에 오목한 내부홀(inner hole)을 형성하는 단계를 포함하는 관통전극을 구비한 반도체 소자 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 식각 마스크는
    상기 내부홀의 직경이 상기 관통전극홀의 직경에 비해 0.1㎛ 내지 30㎛ 작게 형성되도록 상기 제1절연층의 가운데 부분을 열게 형성되는 관통전극을 구비한 반도체 소자 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 건식 식각은
    상기 관통전극에 대한 전기적 테스트(test)를 위해 상기 관통 전극이 절연되게 상기 내부홀의 바닥 부분에 상기 제1절연층 부분이 0.1㎛ 내지 20㎛ 두께로 잔류할 때 식각 종료되게 수행되는 관통전극을 구비한 반도체 소자 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 절연 튜브는 1000Å 내지 2㎛ 두께의 벽체를 가지게 형성되는 관통전극을 구비한 반도체 소자 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 관통전극은
    구리(Cu), 폴리실리콘(poly silicon) 또는 텅스텐(W)을 포함하여 형성되는 관통전극을 구비한 반도체 소자 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 연결 단자를 형성하는 단계는
    상기 관통전극의 노출된 바닥을 여는 후면 제2절연층을 형성하는 단계; 및
    상기 제2절연층의 열린 부분에 상기 연결 단자로 범프(bump)를 형성하는 단계를 포함하고,
    상기 관통전극의 노출된 바닥을 둘러싸게 노출되는 상기 절연 튜브의 하단 단부에 의해 상기 범프와 상기 반도체 기판의 후면 간의 절연이 이루어지는 관통전극을 구비한 반도체 소자 형성 방법.
  10. 반도체 기판의 앞면에 관통전극홀(TSV hole)을 관통전극의 직경 보다 0.1㎛ 내지 30㎛ 큰 직경으로 형성하는 단계;
    상기 관통전극홀을 채우는 제1절연층을 형성하는 단계;
    상기 제1절연층에 상기 관통전극을 위한 내부홀을 형성하는 단계;
    상기 내부홀을 채우는 상기 관통전극을 형성하는 단계;
    상기 반도체 기판의 후면을 연마하여 상기 관통전극의 바닥을 노출시키는 단계; 및
    상기 관통전극의 노출된 바닥에 중첩되는 연결 단자를 형성하는 단계를 포함하는 관통전극을 구비한 반도체 소자 형성 방법.
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