KR100831268B1 - 반도체 소자의 커패시터 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 기판 위에 소정 깊이의 리세스를 갖는 리세스 금속막과, 상기 리세스 내에 상기 리세스 깊이에 대응하고 상기 리세스의 내측면과 단락되는 절연체막 및 금속막과, 상기 절연체막 및 상기 금속막을 구비하는 상기 리세스 금속막 위에 상기 리세스 금속막 및 상기 금속막에 각각 콘택되는 다수의 플러그를 구비하는 유전체막과, 상기 유전체막 위에 상기 플러그에 각각 콘택되는 다수의 금속전극을 포함한다.
본 발명에 따라 MIM(Metal-Insulator-Metal) 커패시터의 절연체막 및 상부 금속막(상부전극) 두께에 의해 MIM 커패시터가 없는 주변영역 간의 단차를 방지할 수 있다.
MIM, 커패시터

Description

반도체 소자의 커패시터 및 그 형성방법{Capacitor of Semiconductor Device and Manufacturing Method Thereof}
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 MIM 커패시터 형성 방법을 설명하기 위한 단면도.
도 2a 내지 2f는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법을 설명하기 위한 단면도.
도3a 내지 도 3j는 본 발명에 따른 반도체 소자의 스택(Stack) MIM 커패시터 형성 방법을 설명하기 위한 단면도.
도 4는 본 발명에 따른 도 3j의 등가 회로도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
200: 반도체 기판 201a: 제1 리세스 금속막
204:제1 절연체막 205:제1 상부 금속막
207:제1 유전체막 패턴 208: 플러그
209: 금속전극 210a: 제2 유전체막 패턴
본 발명은 반도체 소자 형성 방법에 관한 것으로, 특히, MIM(Metal-Insulator-Metal) 커패시터의 절연체막 및 상부 금속막 두께에 의해 MIM 커패시터가 없는 주변영역 간의 단차를 방지하는 반도체 소자의 커패시터 및 그 형성방법에 과한 것이다.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 MIM 커패시터 형성 방법을 설명하기 위한 단면도들이다.
도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 하부 금속(Metal)막(커패시터 하부전극)(11), 절연체(Insulator)막(12) 및 상부 금속(Metal)막(13)을 순차적으로 형성한다.
도 1b에 도시된 바와 같이, 상부 금속막(커패시터 상부전극)(13) 위에 포토 레지스트 물질을 도포하고 패터닝하여 제1 포토 레지스트 패턴(14)을 형성하며 제1 포토 레지스트 패턴(14)을 이용하는 식각공정을 수행하여 상부 금속막(13) 및 절연체막(12)을 선택적으로 식각하여 상부 금속막 패턴(커패시터 상부전극)(13a) 및 절연체막 패턴(12a)을 형성하여 MIM(Metal-Insulator-Metal) 커패시터를 완성한다.
도 1c에 도시된 바와 같이, 애싱 및 세정공정을 수행하여 제1 포토 레지스트 패턴(14)을 제거하고 상부 금속막 패턴(13a)을 포함하는 반도체 기판(1) 전면에 유전체막을 형성하며 유전체막 상에 콘택 홀(18)을 형성하기 위하여 포토레지스트 물질을 도포한 후 패터닝하여 제2 포토 레지스트 패턴(17)을 형성한다.
이 후, 제2 포토 레지스트 패턴(17)을 이용하는 식각공정을 수행하여 유전체막을 선택적으로 식각하여 하부 금속막(11) 및 상부 금속막(13)을 오픈하는 콘택 홀(18)을 형성한다.
도 1d에서 나타낸 바와 같이, 애싱 및 세정공정을 수행하여 제2 포토 레지스트 패턴(17)을 제거하고 콘택 홀(18)을 포함하는 유전체막 패턴(16) 상에 도전막을 증착하여 콘택 홀(18) 내에 도전막을 매립하여 하부 금속막(11) 및 상부 금속막 패턴(103a) 각각에 콘택되는 플러그(19)들을 형성한다.
이 후, 유전체막 패턴(16) 위에 금속막을 증착하고 금속막에 대하여 패터닝하여 하부 금속막(11) 및 상부 금속막(13a)에 대응하는 플러그(19)에 각각 콘택되는 금속전극(20)들을 형성하고 금속전극(20)들 위에 질화막(Nitride)을 증착한 후 패터닝하여 금속전극(20)들을 오픈하는 질화막 패턴(21)을 형성한다.
그러나, MIM 커패시터의 절연체막 및 상부 금속막(커패시터 상부전극) 두께에 의해 유전체막 증착시 MIM 커패시터가 없는 주변영역 간에 단차가 생겨 DOF(Depth Of Focus) 마진이 부족하여 정확한 패터닝을 할 수 없는 문제점이 있다.
또한, 웨이퍼(Wafer) 전면의 평탄화 정도가 악화되어 화학 기계적 연마(CMP:Chemical Mechanical Polishing) 공정에서 평탄도 개선이 제한되는 문제점이 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, MIM 커패시터의 절연체막 및 상부 금속막(커패시터 상부전극) 두께에 의해 MIM 커패시터가 없는 주변영역 간의 단차를 방지하는 반도체 소자의 커패시터를 제공하는 데 목적이 있다.
본 발명은 MIM 커패시터의 절연체막 및 상부 금속막(커패시터 상부전극) 두께에 의해 MIM 커패시터가 없는 주변영역 간의 단차를 방지하는 반도체 소자의 커패시터 형성방법을 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 특징은 반도체 기판 위에 소정 깊이의 리세스를 갖는 제1 리세스 금속막과, 상기 리세스 내에 상기 리세스 깊이에 대응하고 상기 리세스의 내측면과 단락되는 절연체막 및 제2 금속막과, 상기 절연체막 및 상기 제2 금속막을 구비하는 상기 제1 리세스 금속막 위에 상기 제1 리세스 금속막 및 상기 제2 금속막에 각각 콘택되는 다수의 플러그를 구비하는 유전체막과, 상기 유전체막 위에 상기 플러그에 각각 콘택되는 다수의 금속전극을 포함하는 반도체 소자 커패시터에 관한 것이다.
본 발명에서 상기 금속전극 위에 상기 금속전극을 오픈하는 오픈부를 구비하는 나이트 라이드막을 더 포함하는 것을 특징으로 한다.
본 발명에서 상기 제1 리세스 금속막 또는 상기 제2 금속막은 알루미늄(Aluminum) 또는 구리(Copper)를 포함하는 것을 특징으로 한다.
본 발명에서 상기 절연체막은 산화막(SiO2) 또는 질화막(Nitride)을 포함하는 것을 특징으로 한다.
본 발명에서 상기 제2 금속막은 상기 제1 리세스 금속막 상측면과 동일 연장선에 있는 것을 특징으로 한다.
본 발명의 또 다른 특징은 반도체 기판 위에 소정 깊이의 리세스를 갖는 리 세스 금속막과, 상기 리세스 내에 상기 리세스 깊이에 대응하고 상기 리세스의 내측면과 단락되는 제1 절연체막 패턴 및 제1 금속막 패턴과, 상기 제1 절연체막 패턴 및 제1 금속막 패턴을 구비하는 상기 리세스 금속막 위에 상기 리세스 금속막 및 상기 제1 금속막 패턴에 각각 콘택되는 다수의 제1 플러그를 구비하는 제1 유전체막 패턴과, 상기 제1 유전체막 패턴 위에 상기 리세스 금속막에 대응하는 제1 플러그에 콘택되는 제1 금속배선 및 상기 제1 금속배선과 소정 간격 이격되고 제1 단차를 갖으며 상기 제1 금속막 패턴에 대응하는 제1 플러그에 콘택되는 제1 단차 금속막과, 상기 제1 단차 금속막의 제1 단차 내에 상기 제1 단차의 내측면과 단락되는 제2 절연체막 패턴 및 제2 금속막 패턴과, 상기 제1 금속배선 및 상기 제1 단차 금속막 위에 상기 제1 금속배선, 상기 제2 금속막 패턴 및 제1 단차 금속막에 각각 콘택되는 다수의 제2 플러그를 구비하는 제2 유전체막 패턴과, 상기 제2 유전체막 패턴 위에 상기 제1 단차 금속막에 대응하는 상기 제2 플러그에 콘택되는 제2 금속배선, 상기 제2 금속배선과 소정 거리 인격되고 제2 단차를 갖으며 제1 금속배선 및 상기 제2 금속막에 대응하는 제2 플러그에 콘택되는 제2 단차 금속막과, 상기 제2 단찬 금속막의 제2 단차 내에 상기 제2 단차의 내 측면과 단락되는 제3 절연체막 패턴 및 제3 금속막 패턴과, 상기 제2 금속배선 및 상기 제2 단차 금속막 위에 상기 제2 금속배선, 상기 제3 금속막 패턴 및 제2 단차 금속막에 각각 콘택되는 다수의 제3 플러그를 구비하는 제3 유전체막 패턴과, 상기 제3 유전체막 패턴 위에 상기 제2 단차 금속막에 대응하는 제3 플러그에 콘택된 제2 단차 금속막, 상기 제2 금속배선, 및 제3 금속막 패턴에 대응하는 제3 플러그에 각각 콘택되는 다수의 금 속전극을 포함하는 반도체 소자 커패시터에 관한 것이다.
본 발명에서 상기 제1 금속막 패턴은 상기 리세스 금속막 상측면과 동일 연장선에 있는 것을 특징으로 한다.
본 발명에서 상기 제2 금속막 패턴은 상기 제1 금속배선 및 상기 제1 단차 금속막 상측면과 동일 연장선에 있는 것을 특징으로 한다.
본 발명에서 제3 금속막 패턴은 상기 제2 금속배선 및 상기 제2 단차 금속막 상측면과 동일 연장선에 있는 것을 특징으로 한다.
본 발명에서 상기 금속전극 위에 상기 금속전극을 오픈하는 오픈부를 구비하는 나이트 라이드막을 더 포함하는 것을 특징으로 한다.
본 발명에서 상기 리세스 금속막은 알루미늄(Aluminum) 또는 구리(Copper)를 포함하는 것을 특징으로 한다.
본 발명에서 상기 제1 금속막 패턴 내지 제3 금속막 패턴은 알루미늄(Aluminum) 또는 구리(Copper)를 포함하는 것을 특징으로 한다.
본 발명에서 상기 제1 단차 금속막 및 제2 단차 금속막은 알루미늄(Aluminum) 또는 구리(Copper)를 포함하는 것을 특징으로 한다.
본 발명에서 상기 제1 절연체막 패턴 내지 제3 절연체막 패턴은 산화막(SiO2) 또는 질화막(Nitride)을 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징은 반도체 기판 위에 소정 깊이의 제1 리세스를 갖는 제1 리세스 금속막을 형성하는 단계와, 상기 제1 리세스 금속막의 상기 제1 리세스 내에 상기 제1 리세스의 내측면과 단락되는 제1 절연체막 패턴 및 제1 금속막 패턴을 형성하는 단계와, 상기 제1 절연체막 패턴 및 제1 금속막 패턴을 구비하는 상기 제1 리세스 금속막 위에 상기 제1 리세스 금속막 및 상기 제1 금속막 패턴에 각각 콘택되는 다수의 제1 플러그를 구비하는 제1 유전체막 패턴을 형성하는 단계와, 상기 제1 유전체막 패턴 위에 상기 제1 리세스 금속막에 대응하는 제1 플러그에 콘택되는 제1 금속배선 및 상기 제1 금속배선과 소정 간격 이격되고 제1 단차를 갖으며 상기 제1 금속막 패턴에 대응하는 제1 플러그에 콘택되는 제1 단차 금속막을 형성하는 단계와, 상기 제1 단차 금속막의 제1 단차 내에 상기 제1 단차의 내측면과 단락되는 제2 절연체막 패턴 및 제2 금속막 패턴을 형성하는 단계와, 상기 제1 금속배선 및 상기 제1 단차 금속막 위에 상기 제1 금속배선, 상기 제2 금속막 패턴 및 제1 단차 금속막에 각각 콘택되는 다수의 제2 플러그를 구비하는 제2 유전체막 패턴을 형성하는 단계와, 상기 제2 유전체막 패턴 위에 상기 제1 단차 금속막에 대응하는 상기 제2 플러그에 콘택되는 제2 금속배선, 상기 제2 금속배선과 소정 거리 이격되고 제2 단차를 갖으며 제1 금속배선 및 상기 제2 금속막 패턴에 대응하는 제2 플러그에 콘택되는 제2 단차 금속막을 형성하는 단계와, 상기 제2 단차 금속막의 제2 단차 내에 상기 제2 단차의 내 측면과 단락되는 제3 절연체막 패턴 및 제3 금속막 패턴을 형성하는 단계와, 상기 제2 금속배선 및 상기 제2 단차 금속막 위에 상기 제2 금속배선, 상기 제3 금속막 패턴 및 제2 단차 금속막에 각각 콘택되는 다수의 제3 플러그를 구비하는 제3 유전체막 패턴을 형성하는 단계와, 상기 제3 유전체막 패턴 위에 상기 제2 단차 금속막에 대응하는 제3 플러그에 콘택된 제2 단차 금속막, 상기 제2 금속배선, 및 제3 금속막 패턴에 대응하는 제3 플러그에 각각 콘택되는 다수의 금속전극을 형성하는 단계를 포함하는 반도체 소자 커패시터 형성 방법에 관한 것이다.
본 발명에서 상기 제1 리세스 금속막을 형성하는 단계는 상기 반도체 기판 위에 제1 금속막을 증착하는 단계와, 상기 제1 금속막 위에 제1 포토 레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 금속막을 선택적으로 식각하여 소정 깊이의 제1 리세스를 갖는 상기 제1 리세스 금속막을 형성하는 단계와 상기 제1 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서 상기 제1 절연체막 패턴 및 제1 금속막 패턴을 형성하는 단계는 상기 제1 리세스 금속막 위에 상기 제1 절연체막 및 제1 금속막을 순차적으로 증착하여 상기 제1 리세스를 충진하는 단계와, 상기 제1 리세스 금속막이 노출되도록 평탄화 작업을 하는 단계와, 상기 제1 리세스에 상기 제1 절연체막 및 상기 제1 금속막을 충진한 상기 제1 리세스 금속막 위에 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 상기 제1 절연체막 및 제1 금속막 측면이 상기 제1 리세스 내측면과 단락되도록 상기 제1 리세스 금속막을 상기 제1 리세스 깊이까지 식각하여 상기 제1 절연체막 패턴 및 상기 제1 금속막 패턴을 형성하는 단계와, 상기 제2 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서 제1 단차 금속막을 형성하는 단계는 상기 제1 유전체막 패턴 위에 제2 금속막을 증착하는 단계와, 상기 제2 금속막 위에 제3 포토 레지스트 패턴을 형성하는 단계와, 상기 제3 포토 레지스트 패턴을 식각 마스크로 이용하는 식각공정을 수행하여 제2 리세스를 갖는 제2 리세스 금속막을 형성하는 단계와, 상기 제3 포토 레지스트 패턴을 제거하는 단계와, 상기 제2 리세스를 구비하는 상기 제2 리세스 금속막 전면에 제2 유전체막 및 제2 금속막을 증착하여 상기 제2 리세스를 충진하는 단계와, 상기 제2 유전체막 및 상기 제2 금속막을 구비하는 상기 제2 리세스 금속막을 평탄화하는 단계와 상기 제2 리세스 금속막 위에 제4 포토 레지스트 패턴을 형성하는 단계와, 상기 제4 포토 레지스트패턴을 식각 마스크로 이용하는 식각공정을 수행하여 상기 제2 유전체막 및 상기 제2 금속막 측면이 상기 제2 리세스 내측면과 단락되도록 상기 제2 리세스 금속막을 상기 제2 리세스 깊이까지 선택적으로 식각하여 상기 제2 유전체막 패턴 및 상기 제2 금속막 패턴을 형성하는 단계와, 상기 제4 포토 레지스트 패턴을 제거하는 단계와, 상기 제2 유전체막 패턴 및 상기 제2 금속막 패턴을 구비하는 상기 제2 리세스 금속막 위에 제5 포토 레지스트 패턴을 형성하는 단계와, 상기 제5 포토 레지스트 패턴을 식각 마스크로 이용하는 식각공정을 수행하여 상기 제2 리세스 금속막을 선택적으로 식각하여 상기 제1 리세스 금속막에 대응하는 제1 플러그에 콘택되는 제1 금속배선 및 상기 제1 금속배선과 소정 간격 이격되고 제1 단차를 갖으며 상기 제1 금속막 패턴에 대응하는 제1 플러그에 콘택되는 제1 단차 금속막을 형성하는 단계와, 상기 제5 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서 상기 제2 단차 금속막을 형성하는 단계는, 상기 제2 유전체막 패턴 위에 제3 금속막을 증착하는 단계와, 상기 제3 금속막 위에 제6 포토 레지스트 패턴을 형성하는 단계와, 상기 제6 포토 레지스트 패턴을 식각 마스크로 이용하는 식각공정을 수행하여 제3 리세스를 갖는 제3 리세스 금속막을 형성하는 단계와, 상기 제6 포토 레지스트 패턴을 제거하는 단계와, 상기 제3 리세스를 구비하는 상기 제3 리세스 금속막 전면에 제3 유전체막 및 제3 금속막을 증착하여 상기 제3 리세스를 충진하는 단계와, 상기 제3 유전체막 및 상기 제3 금속막을 구비하는 상기 제3 리세스 금속막을 평탄화하는 단계와 상기 제3 리세스 금속막 위에 제7 포토 레지스트 패턴을 형성하는 단계와, 상기 제7 포토 레지스트패턴을 식각 마스크로 이용하는 식각공정을 수행하여 상기 제3 유전체막 및 상기 제3 금속막 측면이 상기 제3 리세스 내측면과 단락되도록 상기 제3 리세스 금속막을 상기 제3 리세스 깊이까지 선택적으로 식각하여 상기 제3 유전체막 패턴 및 상기 제3 금속막 패턴을 형성하는 단계와, 상기 제7 포토 레지스트 패턴을 제거하는 단계와, 상기 제3 유전체막 패턴 및 상기 제3 금속막 패턴을 구비하는 상기 제3 리세스 금속막 위에 제8 포토 레지스트 패턴을 형성하는 단계와, 상기 제8 포토 레지스트 패턴을 식각 마스크로 이용하는 식각공정을 수행하여 상기 제3 리세스 금속막을 선택적으로 식각하여 상기 제1 단차 금속막에 대응하는 상기 제2 플러그에 콘택되는 제2 금속배선, 상기 제2 금속배선과 소정 거리 이격되고 제2 단차를 갖으며 제1 금속배선 및 상기 제2 금속막 패턴에 대응하는 제2 플러그에 콘택되는 제2 단차 금속막을 형성하는 단계와, 상기 제8 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 커패시터 및 그 형성방법에 대해서 상세히 설명한다.
실시예1
도 2는 본 발명의 반도체 소자의 MIM 커패시터 형성방법을 설명하기 위한 단 면도들이다.
도 2a에서 나타낸 바와 같이, 반도체 기판(200) 위에 소정의 두께로 제1 금속(Metal)막을 형성하고 제1 금속막 위에 포토 레지스트 물질을 도포한 후 패터닝하여 제1 포토 레지스트 패턴을 형성한다.
여기서, 제1 금속막은 예컨대, 4000~5000Å 두께의 알루미늄(aluminum) 또는 구리(copper)로 형성할 수 있다.
이 후, 제1 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제1 금속막을 선택적으로 식각하여 소정 깊이의 리세스(Recess)를 갖는 제1 리세스 금속막(201)을 형성한 후 애싱 및 세정공정을 수행하여 제1 포토 레지스트 패턴을 제거한다.
여기서, 제1 리세스 금속막(201)의 리세스 깊이는 예컨대, 1250~1440Å의 깊이로 형성할 수 있다.
그런 다음, 제1 리세스 금속막(커패시터 하부 전극)(201) 전면에 소정의 두께로 예컨대, 700~840Å 두께의 절연체막(204) 및 예컨대, 450~600Å 두께의 제2 금속막(커패시터 상부 전극)(205)을 순차적으로 증착하여 리세스를 매립한 후 제1 리세스 금속막(201)이 노출되도록 화학 기계적 연마(CMP:Chemical Mechanical Polishing) 방법으로 평탄화를 수행한다.
여기서, 절연체막(204) 및 제2 금속막(205)의 두께는 제1 리세스 금속막(201)의 리세스 깊이에 대응하는 두께로 형성하는 것이 바람직하다.
또한, 제2 금속막(205)의 상측면은 제1 리세스 금속막(201)의 상측면과 동일 연장선에 있는 것이 바람직하다.
또한, 제2 금속막(205)은 알루미늄(Aluminum) 또는 구리(copper)로 형성할 수 있다.
도 2b에서 나타낸 바와 같이, 절연체막(204) 및 제2 금속막(205)을 구비하는 제1 리세스 금속막(201) 위에 포토 레지스트 물질을 도포하고 패터닝하여 제2 포토 레지스트 패턴(206)을 형성한 후 제2 포토 레지스트 패턴(206)을 이용하는 식각공정을 수행하여 절연체막(204) 및 제2 금속막(205)의 측면이 제1 리세스 금속막(201)의 리세스 내 측면과 단락되도록 제1 리세스 금속막(201)을 최초 리세스 깊이까지 선택적으로 식각한다.
도 2c에서 나타낸 바와 같이, 애싱 및 세정공정을 수행하여 제2 포토 레지스트 패턴(206)을 제거하고, 절연체막(204) 및 제2 금속막(205)을 구비하는 제1 리세스 금속막(201a) 전면에 제1 유전체막을 형성하고 제1 유전체막 상에 콘택 홀을 형성하기 위하여 포토 레지스트 물질을 도포한 후 패터닝하여 제3 포토 레지스트 패턴을 형성한다.
이 후, 제3 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제1 유전체막을 선택적으로 식각하여 콘택 홀을 구비하는 제1 유전체막 패턴(207)을 형성한 후 애싱 및 세정공정을 수행하여 제3 포토 레지스트 패턴을 제거한다.
그런 다음, 콘택 홀을 포함하는 제1 유전체막 패턴(207) 위에 도전막을 증착하여 콘택 홀을 매립한 후 제1 유전체막 패턴(207)이 노출되도록 화학 기계적 연마 방법(CMP)으로 평탄화를 수행하여 제1 리세스 금속막(커패시터 하부 전극)(201a) 및 제2 금속막(커패시터 상부 전극)(205)에 각각 콘택되는 플러그(208)들을 형성한다.
도 2d에서 나타낸 바와 같이, 플러그(208)를 구비하는 제1 유전막 패턴(207) 위에 제3 금속막을 증착하고 제3 금속막 상면에 포토 레지스트 물질을 도포한 후 패터닝하여 제4 포토 레지스트 패턴을 형성한다.
이 후, 제4 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제3 금속막을 선택적으로 식각하여 제1 리세스 금속막(201a) 및 제2 금속막(205)에 대응하는 플러그(208)에 각각 콘택되는 제3 금속막 패턴(금속전극)(209)들을 형성한 후 애싱 및 세정공정을 수행하여 제4 포토 레지스트 패턴을 제거한다.
도 2e에서 나타낸 바와 같이, 제3 금속막 패턴(금속전극)(209)들을 포함하는 반도체 기판(200) 전면에 제2 유전체막(210)을 증착하고 제2 유전체막(210) 위에 포토 레지스트 물질을 도포한 후 패터닝하여 제5 포토 레지스트 패턴(211)을 형성한다.
여기서, 제2 유전체막(210)은 나이트 라이드막(Si3N4)으로 형성할 수 있다.
도 2f에서 나타낸 바와 같이, 제5 포토 레지스트 패턴(211)을 이용하는 식각공정을 수행하여 제3 금속막 패턴(금속전극)(209)을 오픈하도록 제2 유전체막(210)을 선택적으로 식각하여 제2 유전체막 패턴(210a)을 형성한 후 애싱 및 세정공정을 수행하여 제 5 포토 레지스트 패턴(211)을 제거하여 반도체 소자의 MIM 커패시터를 완성한다.
제1 리세스 금속막(커패시터 하부 전극)(201)의 리세스 내측면과 단락되고 리세스 깊이에 대응하는 두께로 절열체막(204) 및 제2 금속막(205)을 리세스 내에 형성함으로써, MIM 커패시터가 없는 주변영역 간의 단차를 방지할 수 있다.
실시예 2
도 3는 본 발명에 따른 반도체 소자의 스택(Stack) MIM 커패시터 형성방법을 설명하기 위한 단면도들이다.
도 3a에서 나타낸 바와 같이, 반도체 기판(300) 상에 소정의 두께로 제1 금속막을 형성하고 제1 금속막 상에 포토 레지스트 물질을 도포한 후 패터닝하여 제1 포토 레지스트 패턴을 형성한다.
여기서, 제1 금속막의 두께는 4000~5000Å 두께의 알루미늄(Aluminum) 또는 구리(copper)로 형성할 수 있다.
이 후, 제1 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제1 금속막을 선택적으로 식각하여 소정 깊이의 제1 리세스(recess)를 갖는 제1 리세스 금속막(301)을 형성한 후 애싱 및 세정공정을 수행하여 제1 포토 레지스트 패턴을 제거한다.
여기서, 제1 리세스 금속막(301)의 제1 리세스(recess) 깊이는 1250~1440Å의 깊이로 형성할 수 있다.
그런 다음, 제1 리세스 금속막(301) 전면에 소정의 두께 예컨대, 700~840Å 두께의 제1 절연체막(304) 및 예컨대, 450~600Å 두께의 제2 금속막(305)을 순차적으로 증착하여 제1 리세스를 매립한 후 제1 리세스 금속막(301)이 노출되도록 화학 기계적 연마(CMP) 방법으로 평탄화를 수행한다.
제2 금속막(305)은 알루미늄(Aluminum) 또는 구리(Copper)로 형성할 수 있다.
도 3b에서 나타낸 바와 같이, 제1 절연체막(304) 및 제2 금속막(305)을 구비하는 제1 리세스 금속막(301) 위에 포토 레지스트 물질을 도포하고 패터닝하여 제2 포토 레지스트 패턴(306)을 형성한 후 제2 포토 레지스트 패턴(306)을 이용하는 식각공정을 수행하여 제1 절연체막(304) 및 제2 금속막(제1 커패시터 상부전극)(305)의 측면이 제1 리세스 금속막(301)의 제1 리세스 내 측면과 단락되도록 제1 리세스 금속막(301)을 제1 리세스 깊이까지 선택적으로 식각하여 제1 리세스 금속막(301a)을 형성한다.
여기서, 제1 절연체막(304) 및 제2 금속막(305)의 두께는 제1 리세스 깊이에 대응하는 두께로 형성하는 것이 바람직하다.
이때, 제2 금속막(305)의 상측면은 제1 리세스 금속막(301a)의 상측면과 동일 연장선에 있는 것이 바람직하다.
도 3c에서 나타낸 바와 같이, 애싱 및 세정공정을 수행하여 제2 포토 레지스트 패턴(306)을 제거하고, 제1 절연체막(304) 및 제2 금속막(305)을 구비하는 제1 리세스 금속막(제1 커패시터 하부전극)(301a) 전면에 제1 유전체막을 형성하고 제1 유전체막 상에 콘택 홀을 형성하기 위하여 포토 레지스트 물질을 도포한 후 패터닝하여 제3 포토 레지스트 패턴을 형성한다.
이 후, 제3 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제1 유전체막을 선택적으로 식각하여 콘택 홀을 구비하는 제1 유전체막 패턴(307)을 형성한 후 애싱 및 세정공정을 수행하여 제3 포토 레지스트 패턴을 제거한다.
그런 다음, 콘택 홀을 포함하는 제1 유전체막 패턴(307) 상에 제1 도전막을 증착하여 콘택 홀을 매립한 후 제1 유전체막 패턴(307)이 노출되도록 화학 기계적 연마(CMP)방법으로 평탄화를 수행하여 제1 리세스 금속막(301a) 및 제2 금속막에 각각 콘택되는 제1 플러그(308)들을 형성한다.
도 3d에서 나타낸 바와 같이, 제1 유전체막 패턴(307) 상에 소정의 두께로 제3 금속막을 형성하고 제3 금속막 상에 포토 레지스트 물질을 도포한 후 패터닝하여 제4 포토 레지스트 패턴을 형성한다.
이 후, 제4 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제3 금속막을 선택적으로 식각하여 소정 깊이의 제2 리세스 갖는 제2 리세스 금속막(309)을 형성한 후 애싱 및 세정공정을 수행하여 제4 포토 레지스트 패턴을 제거한다.
그런 다음, 제2 리세스 금속막(309) 전면에 소정 두께의 제2 절연체막(310) 및 제4 금속막(311)을 순차적으로 증착하여 제2 리세스를 매립한 후 제2 리세스 금속막(309)이 노출되도록 화학 기계적 연마(CMP)방법으로 평탄화를 수행한다.
도 3e에서 나타낸 바와 같이, 제2 절연체막(310) 및 제4 금속막(311)을 구비하는 제2 리세스 금속막(309) 위에 포토 레지스트 물질을 도포하고 패터닝하여 제5 포토 레지스트 패턴을 형성한 후 제5 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제2 절연체막(310) 및 제4 금속막(311) 측면이 제2 리세스 금속막(309)의 제2 리세스 내 측면과 단락되도록 제2 리세스 금속막(309)을 제2 리세스 깊이까지 선택적으로 식각한다.
여기서, 제2 절연체막(310) 및 제4 금속막(311)의 두께는 제2 리세스 깊이에 대응하는 두께로 형성하는 것이 바람직하다.
이 후, 애싱 및 세정공정을 수행하여 제5 포토 레지스트 패턴을 제거하고 제2 절연체막(310) 및 제4 금속막(311)을 구비하는 제2 리세스 금속막(309) 위에 포토 레지스트 물질을 도포한 후 패터닝하여 제6 포토 레지스트 패턴을 형성한다.
그런 다음, 제 6 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제2 리세스 금속(309)을 선택적으로 식각하여 소정 간격 이격되고 제1 리세스 금속막(301a)에 대응하고 제1 플러그(308)에 콘택되는 제1 금속막 패턴(제1 금속배선)(309b) 및 제2 금속막(305)에 대응하고 제1 플러그(308)에 콘택되는 제1 단차 금속막 패턴(309a)을 형성한 후 애싱 및 세정 공정을 수행하여 제6 포토 레지스트 패턴을 제거한다.
여기서, 제4 금속막(311)은 제1 금속막 패턴(309a) 및 제1 단차 금속막 패턴(309b) 상측면과 동일 연장선에 있는 것이 바람직하다.
도 3f에서 나타낸 바와 같이, 제1 금속막 패턴(309b) 및 제1 단차 금속막 패턴(309a)을 구비하는 반도체 기판(300) 전면에 제2 유전체막을 형성하고 제2 유전체막 위에 포토 레지스트 물질을 도포한 후 패터닝하여 제7 포토 레지스트 패턴을 형성한다.
이후, 제7 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제2 유전체막을 선택적으로 식각하여 콘택 홀을 구비하는 제2 유전체막 패턴(312)을 형성하고 애싱 및 세정공정을 수행하여 제7 포토 레지스트 패턴을 제거한다.
그런 다음, 콘택 홀을 포함하는 제2 유전체막 패턴(312) 위에 제2 도전막을 증착하여 콘택 홀을 매립하고 제2 유전체막 패턴(312)이 노출되도록 화학 기계적 연마 방법(CMP)으로 평탄화를 수행하여 제1 금속막 패턴(제1 금속배선)(309b), 제4 금속막(311) 및 제1 단차 금속막 패턴(309a)에 각각 콘택되는 다수의 제2 플러그(313)들을 형성한다.
도 3g에서 나타낸 바와 같이, 제2 유전체막 패턴(312) 상에 소정의 두께로 제5 금속막을 형성하고 제5 금속막 상에 포토 레지스트 물질을 도포한 후 패터닝하여 제8 포토 레지스트 패턴을 형성한다.
이 후, 제8 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제5 금속막을 선택적으로 식각하여 소정 깊이의 제3 리세스를 갖는 제3 리세스 금속막(314)을 형성한 후 애싱 및 세정공정을 수행하여 제8 포토 레지스트 패턴을 제거한다.
그런 다음, 제3 리세스 금속막(314) 전면에 제3 절연체막(315) 및 제6 금속막(316)을 증착하여 제3 리세스를 매립한 후 제3 리세스 금속막(314)이 노출되도록 화학 기계적 연마(CMP)방법으로 평탄화를 수행한다.
도 3h에서 나타낸 바와 같이, 제3 절연체막(315) 및 제6 금속막(316)을 구비하는 제3 리세스 금속막(314) 위에 포토 레지스트 물질을 도포하고 패터닝하여 제9 포토 레지스트 패턴을 형성한 후 제9 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제3 절연체막(315) 및 제6 금속막(316) 측면이 제3 리세스 금속막(314)의 제3 리세스 내 측면과 단락되도록 제3 리세스 금속막(314)을 제3 리세스 깊이까지 선택적으로 식각한다.
여기서, 제3 절연체막(315) 및 제6 금속막(316)의 두께는 제3 리세스 깊이에 대응하는 두께로 형성하는 것이 바람직하다.
이 후, 애싱 및 세정공정을 수행하여 제9 포토 레지스트 패턴을 제거하고 제3 절연막(315) 및 제6 금속막(316)을 구비하는 제3 리세스 금속막(314) 위에 포토 레지스트 물질을 도포한 후 패터닝하여 제10 포토 레지스트 패턴을 형성한다.
그런 다음, 제 10 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제3 리세스 금속막(314)을 선택적으로 식각하여 제1 단차 금속막 패턴(309a)에 대응하는 제2 플러그(313)에 콘택되는 제2 금속막 패턴(제2 금속배선)(314b), 제1 금속막 패턴(309b) 및 제4 금속막(311)에 대응하는 제2 플러그(313)에 콘택되는 제2 단차 금속막 패턴(314a)을 형성한 후 애싱 및 세정 공정을 수행하여 제10 포토 레지스트 패턴을 제거한다.
여기서, 제6 금속막(316)은 제2 금속막 패턴(314b) 및 제2 단차 금속막 패턴(314a) 상측면과 동일 연장선에 있는 것이 바람직하다.
도 3i에서 나타낸 바와 같이, 제2 금속막 패턴(314b) 및 제2 단차 금속막 패턴(314a) 위에 제3 유전체막을 형성하고 제3 유전체막 위에 포토 레지스트 물질을 도포한 후 패터닝하여 제11 포토 레지스트 패턴을 형성한다.
이후, 제11 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제3 유전체막을 선택적으로 식각하여 콘택 홀을 구비하는 제3 유전체막 패턴(317)을 형성하고 애싱 및 세정공정을 수행하여 제11 포토 레지스트 패턴을 제거한다.
그런 다음, 콘택 홀을 구비하는 제3 유전체막 패턴(317) 위에 제3 도전막을 증착하여 콘택 홀을 매립하고 제3 유전체막 패턴(317)이 노출되도록 화학 기계적 연마 방법으로 평탄화를 수행하여 제2 금속막 패턴(314b), 제2 단차 금속막 패턴(314a) 및 제6 금속막에 각각 콘택되는 제3 플러그(318)들을 형성한다.
도 3j에서 나타낸 바와 같이, 제3 유전체막 패턴(317) 위에 제7 금속막을 형성하고 제7 금속막 위에 포토 레지스트 물질을 도포한 후 패터닝하여 제12 포토 레지스트 패턴을 형성한다.
이 후, 제12 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제2 단차 금속막 패턴(314a)에 대응하는 제3 플러그(318)에 콘택되고, 제2 금속막 패턴(314b) 및 제6 금속막(316)에 대응하는 제3 플러그(318)에 대응하는 제7 금속막 패턴(319)들을 형성한 후 애싱 및 세정공정을 수행하여 제12 포토 레지스트 패턴을 제거한다.
그런 다음, 제7 금속막 패턴들(319) 위에 제4 유전체막을 형성한 후 제4 유전체막 위에 제13 포토 레지스트 패턴을 형성하고 제13 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 제7 금속막 패턴(319)을 오픈하는 제4 유전체막 패턴(320)을 형성한 후 애싱 및 세정공정을 수행하여 제12 포토 레지스트 패턴을 제거한다.
따라서, 제1 리세스 금속막(301a), 제1 단차 금속막 패턴(309a) 및 제2 단차 금속막 패턴(314a)에 형성한 제1 MIM 커패시터(C1), 제2 MIM 커패시터(C2) 및 제3 MIM 커패시터(C3)에 의해 커패시터가 없는 주변영역 간의 단차를 방지하여 도 4의 3j 등가 회로와 같이 스택(Stack) 구조의 MIM 커패시터들을 형성할 수 있다.
또한, 도 4의 커패시터 용량은 C1=C2=C3의 같은 경우 C=C1||C2||C3로 C=3C1의 용량을 얻을 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 커패시터 및 그 형성방법에 따라 MIM(Metal-Insulator-Metal) 커패시터의 절연체막 및 상부 금속막(상부전극) 두께에 의해 MIM 커패시터가 없는 주변영역 간의 단차를 방지할 수 있다.
또한, 본원발명은 상층 절연막 형성시 단차를 방지하여 DOF(Depth of focus)를 방지할 수 있다.

Claims (19)

  1. 반도체 기판 위에 소정 깊이의 리세스를 갖는 제1 리세스 금속막과,
    상기 리세스 내에 상기 리세스 깊이에 대응하고 상기 리세스의 내측면과 단락되는 절연체막 및 제2 금속막과,
    상기 절연체막 및 상기 제2 금속막을 구비하는 상기 제1 리세스 금속막 위에 상기 제1 리세스 금속막 및 상기 제2 금속막에 각각 콘택되는 다수의 플러그를 구비하는 유전체막과,
    상기 유전체막 위에 상기 플러그에 각각 콘택되는 다수의 금속전극을 포함하는 것을 특징으로 하는 반도체 소자 커패시터.
  2. 제1항에 있어서,
    상기 금속전극 위에 상기 금속전극을 오픈하는 나이트 라이드막을 더 포함하는 것을 특징으로 하는 반도체 소자 커패시터.
  3. 제1항에 있어서,
    상기 제1 리세스 금속막 또는 상기 제2 금속막은
    알루미늄(Aluminum) 또는 구리(Copper)를 포함하는 것을 특징으로 하는 반도체 소자 커패시터.
  4. 제1항에 있어서,
    상기 절연체막은
    산화막(SiO2) 또는 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자 커패시터.
  5. 제1항에 있어서,
    상기 제2 금속막은
    상기 제1 리세스 금속막 상측면과 동일 연장선에 있는 것을 특징으로 하는 반도체 소자 커패시터.
  6. 반도체 기판 위에 소정 깊이의 리세스를 갖는 리세스 금속막과,
    상기 리세스 내에 상기 리세스 깊이에 대응하고 상기 리세스의 내측면과 단락되는 제1 절연체막 패턴 및 제1 금속막 패턴과,
    상기 제1 절연체막 패턴 및 제1 금속막 패턴을 구비하는 상기 리세스 금속막 위에 상기 리세스 금속막 및 상기 제1 금속막 패턴에 각각 콘택되는 다수의 제1 플러그를 구비하는 제1 유전체막 패턴과,
    상기 제1 유전체막 패턴 위에 상기 리세스 금속막에 대응하는 제1 플러그에 콘택되는 제1 금속배선 및 상기 제1 금속배선과 소정 간격 이격되고 제1 단차를 갖으며 상기 제1 금속막 패턴에 대응하는 제1 플러그에 콘택되는 제1 단차 금속막과,
    상기 제1 단차 금속막의 제1 단차 내에 상기 제1 단차의 내측면과 단락되는 제2 절연체막 패턴 및 제2 금속막 패턴과,
    상기 제1 금속배선 및 상기 제1 단차 금속막 위에 상기 제1 금속배선, 상기 제2 금속막 패턴 및 제1 단차 금속막에 각각 콘택되는 다수의 제2 플러그를 구비하는 제2 유전체막 패턴과,
    상기 제2 유전체막 패턴 위에 상기 제1 단차 금속막에 대응하는 상기 제2 플러그에 콘택되는 제2 금속배선, 상기 제2 금속배선과 소정 거리 인격되고 제2 단차를 갖으며 제1 금속배선 및 상기 제2 금속막에 대응하는 제2 플러그에 콘택되는 제2 단차 금속막과,
    상기 제2 단찬 금속막의 제2 단차 내에 상기 제2 단차의 내 측면과 단락되는 제3 절연체막 패턴 및 제3 금속막 패턴과,
    상기 제2 금속배선 및 상기 제2 단차 금속막 위에 상기 제2 금속배선, 상기 제3 금속막 패턴 및 제2 단차 금속막에 각각 콘택되는 다수의 제3 플러그를 구비하는 제3 유전체막 패턴과,
    상기 제3 유전체막 패턴 위에 상기 제2 단차 금속막에 대응하는 제3 플러그에 콘택된 제2 단차 금속막, 상기 제2 금속배선, 및 제3 금속막 패턴에 대응하는 제3 플러그에 각각 콘택되는 다수의 금속전극을 포함하는 것을 특징으로 하는 반도체 소자 커패시터.
  7. 제6항에 있어서,
    상기 제1 금속막 패턴은
    상기 리세스 금속막 상측면과 동일 연장선에 있는 것을 특징으로 하는 반도체 소자 커패시터.
  8. 제6항에 있어서,
    상기 제2 금속막 패턴은
    상기 제1 금속배선 및 상기 제1 단차 금속막 상측면과 동일 연장선에 있는 것을 특징으로 하는 반도체 소자 커패시터.
  9. 제6항에 있어서,
    제3 금속막 패턴은
    상기 제2 금속배선 및 상기 제2 단차 금속막 상측면과 동일 연장선에 있는 것을 특징으로 하는 반도체 소자 커패시터.
  10. 제6 항에 있어서,
    상기 금속전극 위에 상기 금속전극을 오픈하는 나이트 라이드막을 더 포함하는 것을 특징으로 하는 반도체 소자 커패시터.
  11. 제6 항에 있어서,
    상기 리세스 금속막은
    알루미늄(Aluminum) 또는 구리(Copper)를 포함하는 것을 특징으로 하는 반도 체 소자 커패시터
  12. 제6항에 있어서,
    상기 제1 금속막 패턴 내지 제3 금속막 패턴은
    알루미늄(Aluminum) 또는 구리(Copper)를 포함하는 것을 특징으로 하는 반도체 소자 커패시터
  13. 제6항에 있어서,
    상기 제1 단차 금속막 및 제2 단차 금속막은
    알루미늄(Aluminum) 또는 구리(Copper)를 포함하는 것을 특징으로 하는 반도체 소자 커패시터
  14. 제6항에 있어서,
    상기 제1 절연체막 패턴 내지 제3 절연체막 패턴은
    산화막(SiO2) 또는 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자 커패시터.
  15. 반도체 기판 위에 소정 깊이의 제1 리세스를 갖는 제1 리세스 금속막을 형성하는 단계와,
    상기 제1 리세스 금속막의 상기 제1 리세스 내에 상기 제1 리세스의 내측면과 단락되는 제1 절연체막 패턴 및 제1 금속막 패턴을 형성하는 단계와,
    상기 제1 절연체막 패턴 및 상기 제1 금속막 패턴을 구비하는 상기 제1 리세스 금속막 위에 상기 제1 리세스 금속막 및 상기 제1 금속막 패턴에 각각 콘택되는 다수의 제1 플러그를 구비하는 제1 유전체막 패턴을 형성하는 단계와,
    상기 제1 유전체막 패턴 위에 상기 제1 리세스 금속막에 대응하는 제1 플러그에 콘택되는 제1 금속배선 및 상기 제1 금속배선과 소정 간격 이격되고 제1 단차를 갖으며 상기 제1 금속막 패턴에 대응하는 제1 플러그에 콘택되는 제1 단차 금속막을 형성하는 단계와,
    상기 제1 단차 금속막의 제1 단차 내에 상기 제1 단차의 내측면과 단락되는 제2 절연체막 패턴 및 제2 금속막 패턴을 형성하는 단계와,
    상기 제1 금속배선 및 상기 제1 단차 금속막 위에 상기 제1 금속배선, 상기 제2 금속막 패턴 및 제1 단차 금속막에 각각 콘택되는 다수의 제2 플러그를 구비하는 제2 유전체막 패턴을 형성하는 단계와,
    상기 제2 유전체막 패턴 위에 상기 제1 단차 금속막에 대응하는 상기 제2 플러그에 콘택되는 제2 금속배선, 상기 제2 금속배선과 소정 거리 이격되고 제2 단차를 갖으며 제1 금속배선 및 상기 제2 금속막 패턴에 대응하는 제2 플러그에 콘택되는 제2 단차 금속막을 형성하는 단계와,
    상기 제2 단차 금속막의 제2 단차 내에 상기 제2 단차의 내 측면과 단락되는 제3 절연체막 패턴 및 제3 금속막 패턴을 형성하는 단계와,
    상기 제2 금속배선 및 상기 제2 단차 금속막 위에 상기 제2 금속배선, 상기 제3 금속막 패턴 및 제2 단차 금속막에 각각 콘택되는 다수의 제3 플러그를 구비하는 제3 유전체막 패턴을 형성하는 단계와,
    상기 제3 유전체막 패턴 위에 상기 제2 단차 금속막에 대응하는 제3 플러그에 콘택된 제2 단차 금속막, 상기 제2 금속배선, 및 제3 금속막 패턴에 대응하는 제3 플러그에 각각 콘택되는 다수의 금속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 커패시터 형성 방법.
  16. 제15항에 있어서,
    상기 제1 리세스 금속막을 형성하는 단계는
    상기 반도체 기판 위에 제1 금속막을 증착하는 단계와,
    상기 제1 금속막 위에 제1 포토 레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 금속막을 선택적으로 식각하여 소정 깊이의 제1 리세스를 갖는 상기 제1 리세스 금속막을 형성하는 단계와,
    상기 제1 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 커패시터 형성 방법.
  17. 제15항에 있어서,
    상기 제1 절연체막 패턴 및 제1 금속막 패턴을 형성하는 단계는
    상기 제1 리세스 금속막 위에 상기 제1 절연체막 및 제1 금속막을 순차적으로 증착하여 상기 제1 리세스를 충진하는 단계와,
    상기 제1 리세스 금속막이 노출되도록 평탄화 작업을 하는 단계와,
    상기 제1 리세스에 상기 제1 절연체막 및 상기 제1 금속막을 충진한 상기 제1 리세스 금속막 위에 제2 포토레지스트 패턴을 형성하는 단계와,
    상기 제2 포토 레지스트 패턴을 이용하는 식각공정을 수행하여 상기 제1 절연체막 및 제1 금속막 측면이 상기 제1 리세스 내측면과 단락되도록 상기 제1 리세스 금속막을 상기 제1 리세스 깊이까지 식각하여 상기 제1 절연체막 패턴 및 상기 제1 금속막 패턴을 형성하는 단계와,
    상기 제2 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 커패시터 형성 방법.
  18. 제15항에 있어서,
    제1 단차 금속막을 형성하는 단계는
    상기 제1 유전체막 패턴 위에 제2 금속막을 증착하는 단계와,
    상기 제2 금속막 위에 제3 포토 레지스트 패턴을 형성하는 단계와,
    상기 제3 포토 레지스트 패턴을 식각 마스크로 이용하는 식각공정을 수행하여 제2 리세스를 갖는 제2 리세스 금속막을 형성하는 단계와,
    상기 제3 포토 레지스트 패턴을 제거하는 단계와,
    상기 제2 리세스를 구비하는 상기 제2 리세스 금속막 전면에 제2 유전체막 및 제2 금속막을 증착하여 상기 제2 리세스를 충진하는 단계와,
    상기 제2 유전체막 및 상기 제2 금속막을 구비하는 상기 제2 리세스 금속막을 평탄화하는 단계와,
    상기 제2 리세스 금속막 위에 제4 포토 레지스트 패턴을 형성하는 단계와,
    상기 제4 포토 레지스트패턴을 식각 마스크로 이용하는 식각공정을 수행하여 상기 제2 유전체막 및 상기 제2 금속막 측면이 상기 제2 리세스 내측면과 단락되도록 상기 제2 리세스 금속막을 상기 제2 리세스 깊이까지 선택적으로 식각하여 상기 제2 유전체막 패턴 및 상기 제2 금속막 패턴을 형성하는 단계와,
    상기 제4 포토 레지스트 패턴을 제거하는 단계와,
    상기 제2 유전체막 패턴 및 상기 제2 금속막 패턴을 구비하는 상기 제2 리세스 금속막 위에 제5 포토 레지스트 패턴을 형성하는 단계와,
    상기 제5 포토 레지스트 패턴을 식각 마스크로 이용하는 식각공정을 수행하여 상기 제2 리세스 금속막을 선택적으로 식각하여 상기 제1 리세스 금속막에 대응하는 제1 플러그에 콘택되는 제1 금속배선 및 상기 제1 금속배선과 소정 간격 이격되고 제1 단차를 갖으며 상기 제1 금속막 패턴에 대응하는 제1 플러그에 콘택되는 제1 단차 금속막을 형성하는 단계와,
    상기 제5 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 커패시터 형성 방법.
  19. 제15항에 있어서,
    상기 제2 단차 금속막을 형성하는 단계는,
    상기 제2 유전체막 패턴 위에 제3 금속막을 증착하는 단계와,
    상기 제3 금속막 위에 제6 포토 레지스트 패턴을 형성하는 단계와,
    상기 제6 포토 레지스트 패턴을 식각 마스크로 이용하는 식각공정을 수행하여 제3 리세스를 갖는 제3 리세스 금속막을 형성하는 단계와,
    상기 제6 포토 레지스트 패턴을 제거하는 단계와,
    상기 제3 리세스를 구비하는 상기 제3 리세스 금속막 전면에 제3 유전체막 및 제3 금속막을 증착하여 상기 제3 리세스를 충진하는 단계와,
    상기 제3 유전체막 및 상기 제3 금속막을 구비하는 상기 제3 리세스 금속막을 평탄화하는 단계와
    상기 제3 리세스 금속막 위에 제7 포토 레지스트 패턴을 형성하는 단계와,
    상기 제7 포토 레지스트패턴을 식각 마스크로 이용하는 식각공정을 수행하여 상기 제3 유전체막 및 상기 제3 금속막 측면이 상기 제3 리세스 내측면과 단락되도록 상기 제3 리세스 금속막을 상기 제3 리세스 깊이까지 선택적으로 식각하여 상기 제3 유전체막 패턴 및 상기 제3 금속막 패턴을 형성하는 단계와,
    상기 제7 포토 레지스트 패턴을 제거하는 단계와,
    상기 제3 유전체막 패턴 및 상기 제3 금속막 패턴을 구비하는 상기 제2 리세스 금속막 위에 제 8포토 레지스트 패턴을 형성하는 단계와,
    상기 제8 포토 레지스트 패턴을 식각 마스크로 이용하는 식각공정을 수행하여 상기 제3 리세스 금속막을 선택적으로 식각하여 상기 제1 단차 금속막에 대응하는 상기 제2 플러그에 콘택되는 제2 금속배선, 상기 제2 금속배선과 소정 거리 이격되고 제2 단차를 갖으며 제1 금속배선 및 상기 제2 금속막 패턴에 대응하는 제2 플러그에 콘택되는 제2 단차 금속막을 형성하는 단계와,
    상기 제8 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 커패시터 형성 방법.
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