TWI762989B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之實施方式提供一種能減少對導電層接觸不良之半導體裝置及其製造方法，該導電層設置於端部形成為階梯狀的積層體之各階之上表面。 本發明之一實施方式之半導體裝置具備：積層體，其包含交替積層之第1膜與第2膜，且於端部具有階梯形狀；厚膜體，其設置於階梯形狀之台階之上表面，厚於積層體中之第2膜，於下端與該第2膜相連，且相對於與上述上表面相鄰之上一台階之側面，具有間隔部；第3膜，其覆蓋積層體及厚膜體；及導電性柱狀體，其貫通第3膜，且與厚膜體相接。

Description

半導體裝置及其製造方法
本發明之實施方式係關於一種半導體裝置及其製造方法。
有三維構造之半導體記憶裝置中具有導電層與絕緣層交替積層而成之積層體者。其形成為積層體被柱狀通道貫通，且於導電層與通道之交叉部分構成有記憶單元。另一方面，積層體之端部形成為階梯狀而露出導電層，藉由在此設置接點，各導電層與積層體之外部電性連接。
此種半導體記憶裝置中，存在若增加記憶容量則導電層與絕緣層之積層數增加之傾向。若積層數增加，則積層體變高，因此相對於作為積層體下層部之導電層之接觸孔變長，其形成所需時間亦變長。如此，自在積層體之上層部導電層露出於接觸孔之底面之後起，至在積層體之下層部形成接觸孔為止相對較長之時間內，該導電層暴露於蝕刻環境之下。因此，有可能發生下述狀況：接觸孔貫通導電層，於形成接點之後，上下相鄰之導電層之間發生短路。
本發明所欲解決之問題在於，提供一種能減少對導電層接觸不良之半導體裝置及其製造方法，該半導體裝置包含端部形成為階梯狀之積層體，且該導電層設置於階梯形狀之各階之上表面。
本發明之一實施方式之半導體裝置具備：積層體，其包含交替積層之第1膜與第2膜，且於端部具有階梯形狀；厚膜體，其設置於階梯形狀之台階之上表面，厚於積層體中之第2膜，於下端與該第2膜相連，且相對於與上述上表面相鄰之上一台階之側面，具有間隔部；第3膜，其覆蓋積層體及厚膜體；及導電性柱狀體，其貫通第3膜，且與厚膜體相接。
以下，參照圖式，對本發明之非限定性例示實施方式進行說明。所有圖式中，對同一或對應之構件或零件附上同一或對應之參照符號，並省略重複之說明。又，圖式之目的並不在於表示構件或零件之間、或者各層厚度之間之相對比例，因此具體之厚度或尺寸可參照以下非限定性實施方式，由業者決定。
參照圖1及圖2，對實施方式之半導體裝置之製造方法進行說明。圖1及圖2係模式性地表示經過本製造方法之一連串步驟當中之主要步驟之後半導體裝置之剖面之圖。
參照圖1(A)，於基板S之上形成氧化矽(SiOx)層Q與氮化矽(SiN)層N交替積層而成之積層體SK。各SiOx層Q具有大致相同之厚度，各SiN層N亦具有相同之厚度。氮化矽層N之後會被去除，將其去除後出現之空間會被嵌入例如鎢(W)等金屬，而成為導電層。該導電層作為相對於記憶單元之字元線發揮功能，該記憶單元形成於以貫通積層體SK之方式設置之半導體柱。
其次，如圖1(B)所示，蝕刻積層體SK，使其端部具有階梯形狀。如圖所示，於該經蝕刻而形成之階梯之各階上表面(踩踏面)露出SiN層N。再者，如圖1(B)所示，每3層SiN層N便露出1層SiN層N，且各SiN層N露出於階梯之各階上表面。具體而言，雖省略了圖示，但此種階梯形狀由積層體SK之3個端部形成，例如，各階之3層SiN層N當中，中央之SiN層N露出於形成在另一端部之階梯之各階上表面，最下側之SiN層N露出於形成在再另一端部之階梯之各階上表面。又，圖1(B)中，僅圖示有2階，但階數與積層體SK中之SiN層N及SiOx層Q之數量相關，例如亦可為幾階至十階。此種階梯形狀可利用例如採用壓模微影法形成於積層體SK上表面之三維蝕刻掩膜而形成。
其次，如圖1(C)所示，於露出之基板S之上表面、露出於積層體SK各階上表面之SiN層N之上、及積層體SK之各階側面(豎立面)之上，沈積SiN膜2。該SiN膜2可沈積於基底層即所謂之保形層。即，SiN膜2係與露出於積層體SK各階上表面之SiN層N大致平行且以相同厚度形成。又，SiN膜2相對於積層體SK之各階側面亦大致平行，且具有相同厚度。
繼而，以覆蓋SiN膜2之方式塗佈抗蝕膜4，如圖1(D)所示，將模板10壓抵於該抗蝕膜4。模板10具有與積層體SK之階梯形狀對應之帶有複數級台階之凹部形狀。若在模板10壓抵於抗蝕膜4時經由模板10向抗蝕膜4照射紫外光，則抗蝕膜4硬化，如圖1(E)所示，獲得階梯形狀之抗蝕膜4A(抗蝕圖案)。
其次，對抗蝕膜4A實施例如灰化處理。該灰化處理如下所述般實施：將抗蝕膜4A整體縮小，如圖1(F)所示，於各階上表面殘留抗蝕膜4A，而於基板S上表面與各階側面去除抗蝕膜4A。
其後，將殘留在各階上表面之抗蝕膜4A作為掩膜，如圖2(G)所示，藉由例如濕式蝕刻將各階側面上之SiN膜2去除。從而階梯形狀之積層體SK之各階側面露出。此處，於各階上表面之SiN膜2與相鄰之上一台階之側面之間形成有槽部6。進而，在露出於槽部6底部之SiN層N形成有溝槽T。SiN層N之溝槽T係於將各階側面上之SiN膜2去除時形成。因此，去除SiN膜2時，要以不會去除所有SiN層N且於SiN層N形成溝槽T之方式，調整例如蝕刻時間等。關於溝槽T之功能、或藉由溝槽T所達成之效果將於後文中進行說明。
繼而，如圖2(H)所示，藉由例如灰化將殘留在各階之上之抗蝕膜4A去除。藉此，SiN膜2露出於各階上表面。其次，以覆蓋此種構造之方式形成例如SiOx膜8(圖2(I))。SiOx膜8可採用以例如四乙氧基矽烷(TEOS)作為原料之電漿化學氣相沈積(CCVD)法而形成。藉此，於上述槽部6與溝槽T中嵌入SiOx。
繼而，如圖2(J)所示，經由以貫通積層體SK之方式形成於積層體SK之例如中央部之貫通孔或槽(未圖示)，將積層體SK中之SiN層N去除，而形成空間SP1。此時，殘留在各階上表面之SiN膜2亦一併被去除。從而，於各階上部形成具有高度L2之空間SP2，該空間SP2之高度L2高於空間SP1之高度L1。
其次，採用例如原子層沈積(Atomic Layer Deposition)法等，如圖2(K)所示，於空間SP1及SP2中嵌入例如鎢(W)等金屬。藉此，獲得與空間SP1對應之導電層EL1、及與空間SP2對應之導電層EL2。此處，導電層EL2與自積層體SK內部延伸之導電層EL1相連，且與該導電層EL1形成為單一體。又，導電層EL2形成為厚於該導電層EL1之厚膜體。
其後，形成自SiOx膜8之上表面貫通該SiOx膜8並到達導電層EL2之接觸孔，於接觸孔中嵌入例如W，形成接點CC(圖2(L))。
如上所述，於本實施方式之半導體裝置之製造方法中，以覆蓋階梯形狀之積層體SK之方式形成SiOx膜8時，於積層體SK之各階上表面即SiN層N之上殘留有SiN膜2。若於形成SiOx膜8之後將SiN層N去除，則SiN膜2亦會被去除，從而於積層體SK之各階上部形成空間SP2，該空間SP2高於藉由去除SiN層N而產生之空間SP1。於該空間SP2中嵌入W便形成導電層EL2，因此獲得較於空間SP1中嵌入W而形成之導電層EL1更厚之導電層EL2。然後，對導電層EL2形成接點CC。
若SiN層N之上無SiN膜2，則於積層體SK之各階上部會形成厚度與導電層EL1相同之導電層。雖然導電層能於形成接觸孔時作為蝕刻終止層發揮功能，但當導電層露出於接觸孔底面之後若長時間地暴露於蝕刻環境之下，導電層亦會被蝕刻而變薄。如此，亦有可能導致接觸孔貫通導電層，而於形成接點之後在上下相鄰之2層導電層中發生短路。
但根據實施方式之半導體裝置之製造方法，能使與接點CC相接之導電層EL2厚於導電層EL1，因此容易避免接觸孔貫通導電層EL2之情況。
又，要想使與接點相接之導電層之厚度更厚，亦可考慮加厚積層體SK中之SiN層N。即，若加厚SiN層N，則亦能加厚藉由在去除SiN層N後出現之空間中嵌入W而形成之導電層。但此種情形時，形成積層體SK所需時間變長，於形成記憶單元用記憶孔、或形成積層體SK之階梯形狀等步驟中，加工量增加，加工難度上升。
而與此相對地，根據實施方式之半導體裝置之製造方法，無需加厚導電層EL1即可加厚與接點CC相接之導電層EL2，因此能避免形成積層體SK所需時間變長之情況，且於形成記憶孔、或積層體SK之階梯形狀等之過程中，加工量不會增加，亦能避免加工難度上升之情況。
又，於實施方式之半導體裝置之製造方法中，模板10壓抵於以覆蓋SiN膜2之方式形成之抗蝕膜4，從而獲得抗蝕膜4A(圖1(E))。若將該抗蝕膜4A縮小，則SiN膜2露出於積層體SK之各階側面。該縮小處理藉由例如灰化而實施，但由於SiN膜2對灰化具有耐受性，因此SiN膜2能具有沈積時之厚度。從而，能根據SiN膜2之厚度，決定藉由將側面之SiN膜2去除而形成之槽部6之寬度。由於SiN膜2之厚度再現性相對較佳，因此亦能降低槽部6之寬度之不等。
槽部6於形成SiOx膜8時被嵌入SiOx，而成為如圖2(K)中之箭頭G所示，使導電層EL2與和導電層EL2相連之導電層EL1之上一層導電層EL1相隔之間隔部(以下，有時稱為間隔部6)。間隔部6有助於減少導電層EL2與和導電層EL2相連之導電層EL1之上一層導電層EL1之間之漏電流。因此，若能降低槽部6之寬度之不等，則能再現性良好地減少漏電流。又，於槽部6之底部形成有溝槽T，溝槽T中亦嵌入有SiOx，此有助於減少漏電流。
再者，要想減少上述漏電流，亦可考慮於台階之上表面形成越朝相鄰之上一台階之側面變得越薄之傾斜導電層，以代替導電層EL2。據此，該傾斜導電層於相鄰之上一台階之側面附近變薄，因此能使該傾斜導電層與和傾斜導電層相連之導電層之上一層導電層相隔。但要想獲得此種傾斜導電層，需要將SiN膜以越朝相鄰之上一台階之側面變得越薄之方式沈積。但有下述顧慮：如此，沈積之控制未必容易，若變得過薄，最終導電層亦會變薄，若變得過厚，又會產生漏電流。
根據實施方式之半導體裝置之製造方法，槽部6(及溝槽T)之寬度能利用沈積於積層體SK各階側面之SiN膜2之厚度而控制，藉此能使導電層EL2與和導電層EL2相連之導電層EL1之上一層導電層EL1相隔，從而能減少其等之間之漏電流。又，由於能使導電層EL2之厚度均等，因此即便接觸孔之位置存在偏差，亦能避免接觸孔貫通導電層EL2之情況。
(變化例1) 其次，參照圖3，對實施方式之變化例1之半導體裝置之製造方法進行說明。變化例1於所使用之模板之形狀不同之方面與實施方式不同，而於其他方面與實施方式相同。以下，以不同點為中心，對變化例1之半導體裝置之製造方法進行說明。
參照圖3(A)，與參照圖1(A)至圖1(C)所說明之內容相同地，形成SiN膜2，該SiN膜2覆蓋階梯形狀之積層體SK之各階側面與上表面。以覆蓋SiN膜2之方式塗佈抗蝕膜4，如圖3(B)所示，將模板20壓抵於該抗蝕膜4。此處，於模板20形成有突起部20P。突起部20P以與所關注台階之上表面之下述位置對應之方式設置，該位置係相較該台階之側面，更接近於與該台階相鄰且高於該台階之台階之側面。換言之，突起部20P以與近接於下述SiN膜2之位置對應之方式設置，該SiN膜2自所關注台階之上表面升起，形成於相鄰之上一台階之側面。若在模板20壓抵於抗蝕膜4之狀態下經由模板20向抗蝕膜4照射紫外光，則抗蝕膜4硬化，如圖3(C)所示，獲得抗蝕膜4B(抗蝕圖案)。
其次，與參照圖1(F)所說明之內容相同地，對抗蝕膜4B實施例如灰化處理，將抗蝕膜4B整體縮小。藉此，於各階上表面殘留抗蝕膜4B，於基板S上表面與各階側面則去除抗蝕膜4B。藉此，SiN膜2露出於各階之側面，其次，藉由例如濕式蝕刻將該SiN膜2去除(圖3(D))。此處，於殘留在各階上表面之抗蝕膜4B與相鄰台階之側面之間形成有槽部6A。該槽部6A具有沈積於積層體SK各階側面之SiN膜2之厚度(寬度)、及模板20之突起部20P之寬度兩者之合計寬度。即，變化例1中之槽部6A與實施方式之半導體裝置之製造方法中所形成之槽部6相較而言，變寬與模板20之突起部20P之寬度相當之量。
再者，SiN層N露出於槽部6A之底部。該SiN層N隨著SiN膜2之去除，自上表面向下略微凹陷。即，以不會去除所有SiN層N且於SiN層N形成溝槽T之方式，一面管理例如蝕刻時間等一面去除SiN膜2。
其後，將殘留在積層體SK之各階上之抗蝕膜4B去除(圖3(E))，且以覆蓋積層體SK之方式形成SiOx膜8(圖3(F))。
繼而，如圖3(G)所示，經由以貫通積層體SK之方式形成於積層體SK之例如中央部之貫通孔或槽(未圖示)，將積層體SK中之SiN層N去除，而形成空間SP1。此時，殘留在各階上表面之SiN膜2亦一併被去除。從而，於各階最上部之SiOx層Q之上形成具有高度L2之空間SP2，該空間SP2之高度L2高於空間SP1之高度L1。
其次，採用例如原子層沈積(Atomic Layer Deposition)法等，於空間SP1及SP2中嵌入例如鎢(W)等金屬(圖3(H))。藉此，獲得與空間SP1對應之導電層EL1、及與空間SP2對應之導電層EL2。此處，導電層EL2之厚度與空間SP2之高度L2大致相等，且大於與空間SP1之高度L1大致相等之導電層EL1之厚度。
其後，形成自SiOx膜8之上表面貫通該SiOx膜8並到達導電層EL2之接觸孔，於接觸孔中嵌入例如W，形成接點CC(圖3(I))。
如上說明，於變化例1之半導體裝置之製造方法中，亦能在各階之上表面形成厚於導電層EL1之導電層EL2，從而能使接點CC與導電層EL2接觸，因此發揮與實施方式之半導體裝置之製造方法相同之效果。
又，根據變化例1之半導體裝置之製造方法，因藉由設置於模板20之突起部20P，使得槽部6A之寬度大於沈積於各階側面之SiN膜2之厚度，因此能使導電層EL2與和導電層EL2相連之導電層EL1之上一層導電層EL1充分地隔開，故而能進一步減少其等之間之漏電流。
(變化例2) 其次，參照圖5，對實施方式之變化例2之半導體裝置之製造方法進行說明。以下，以與變化例1之不同點為中心進行說明。
參照圖5(A)，將模板30壓抵於形成在SiN膜2上之抗蝕膜4。該模板30除了突起部20P以外，進而具有階部30S。階部30S設置於下述位置，該位置係在模板30壓抵於抗蝕膜4時，與沈積於積層體SK台階側面之SiN膜2對應。又，階部30S之厚度與沈積於積層體SK台階側面之SiN膜2之厚度大致相等。
若在模板30壓抵於抗蝕膜4之狀態下經由模板30向抗蝕膜4照射紫外光，則如圖5(B)所示，獲得抗蝕膜4C(抗蝕圖案)。其次，將抗蝕膜4C縮小，將積層體SK各階側面之SiN膜2、及殘留在基板S上表面之抗蝕劑去除。藉此，如圖5(D)所示，SiN膜2露出於積層體SK之各階側面。
以下，實施與參照圖3(D)至圖4(I)所說明之步驟相同之步驟，形成接點。
根據變化例2之半導體裝置之製造方法，由於模板30具有階部30S，因此藉由模板30而形成之抗蝕膜4C於各階上表面中之寬度會變小。從而，能縮短將抗蝕膜4C縮小所需時間。
對本發明之複數個實施方式進行了說明，但該等實施方式僅作為示例而提出，並未意圖限定發明之範圍。該等新穎之實施方式能以其他各種形態加以實施，且於不脫離發明主旨之範圍內，能進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其等同之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2020-046767號(申請日：2020年3月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
2:SiN膜 4,4A,4B,4C:抗蝕膜 6,6A:槽部 8:SiOx膜 10,20,30:模板 20P:突起部 30S:階部 CC:接點 EL1,EL2:導電層 G:箭頭 N:氮化矽(SiN)層 Q:氧化矽(SiOx)層 S:基板 SK:積層體 SP1,SP2:空間 T:溝槽
圖1(A)～(F)係模式性地表示經過實施方式之半導體裝置製造方法之一連串步驟當中的主要步驟之後半導體裝置之剖面之圖。 圖2(G)～(L)係繼圖1之後，模式性地表示經過實施方式之半導體裝置製造方法之一連串步驟當中的主要步驟之後半導體裝置之剖面之圖。 圖3(A)～(F)係模式性地表示經過實施方式之變化例1之半導體裝置製造方法之一連串步驟當中的主要步驟之後半導體裝置之剖面之圖。 圖4(G)～(I)係繼圖3之後，模式性地表示經過實施方式之變化例1之半導體裝置製造方法之一連串步驟當中的主要步驟之後半導體裝置之剖面之圖。 圖5(A)～(D)係模式性地表示經過實施方式之變化例2之半導體裝置製造方法之一連串步驟當中的主要步驟之後半導體裝置之剖面之圖。
2:SiN膜
4A:抗蝕膜
6:槽部
8:SiOx膜
CC:接點
EL1:導電層
EL2:導電層
G:箭頭
Q:氧化矽(SiOx)層
S:基板
SK:積層體
SP1:空間
SP2:空間
T:溝槽

Claims (4)

  1. 一種半導體裝置，其具備：積層體，其包含交替積層之第1膜與第2膜，且於端部具有階梯形狀；厚膜體，其設置於上述階梯形狀之台階之上表面，厚於上述積層體中之上述第2膜，於下端與該第2膜相連，且相對於與上述上表面相鄰之上一台階之側面，具有間隔部；第3膜，其覆蓋上述積層體及上述厚膜體；及導電性柱狀體，其貫通上述第3膜，且與上述厚膜體相接；且在露出於上述間隔部底部之上述第2膜形成凹陷部。
  2. 如請求項1之半導體裝置，其中上述厚膜體具有相同之厚度。
  3. 一種半導體裝置之製造方法，其包括：藉由交替積層第1膜與第2膜而形成積層體；以上述第2膜露出之方式，將上述積層體之端部加工成階梯形狀；形成覆蓋該積層體之第3膜；將模板壓抵於形成在上述第3膜上之抗蝕膜，於上述階梯形狀之台階上表面之上述第3膜之上，形成掩膜層；利用上述掩膜層，將上述積層體之台階側面之上述第3膜去除；形成覆蓋該積層體之第4膜；將上述第2膜與上述第3膜去除，而形成空腔；及 於上述空腔中嵌入導電材料。
  4. 如請求項3之半導體裝置之製造方法，其中上述掩膜層之形成包括：藉由在將上述模板壓抵於上述抗蝕膜之狀態下經由該模板向上述抗蝕膜照射紫外光，而形成抗蝕圖案；及將上述抗蝕圖案縮小。
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