JP2023130153A - 半導体装置の製造方法 - Google Patents

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Abstract

Figure 2023130153000001
【課題】複数の深さを有するホールを効率よく形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に、高さ方向に交互に繰り返し積層された第１膜と第２膜を含む積層体を形成することを含む。さらに、前記方法は、前記積層体に、前記高さ方向に交差する第１方向に沿ってｍ個、前記高さ方向と前記第１方向とに交差する第２方向に沿ってｎ個の配置でｍ×ｎ種類の深さを有するｍ×ｎ個のホールを形成することを含む。前記ホールの形成は、前記積層体上に少なくとも前記第１方向に沿って高さが異なる少なくともｍ種類の高さを有するマスク材を形成し、前記マスク材を加工することで、前記積層体に少なくとも前記第１方向に沿って深さが異なる少なくともｍ種類の深さを有するｍ×ｎ個のホールを形成し、ｍ×ｎ種類の深さを有するように前記ホールを加工することを含む。
【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。
近年、３次元半導体メモリを製造する場合などに、様々な深さのコンタクトホールを形成することが多い。この場合、これらのコンタクトホールを形成するための工程数が多くなり、３次元半導体メモリを製造するコストや手間が増加することが問題となる。
米国特許公開２０１５／００６９４９６
複数の深さを有するホールを効率よく形成することが可能な半導体装置の製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、基板上に、基板の上面に交差する高さ方向に交互に繰り返し積層された第１膜と第２膜とを含む積層体を形成することを含む。さらに、前記方法は、前記積層体に、前記高さ方向に交差する第１方向に沿ってｍ個および前記高さ方向と前記第１方向とに交差する第２方向に沿ってｎ個の配置で、ｍ×ｎ種類の深さを有するｍ×ｎ個のホールを形成することを含む。前記ホールの形成は、前記積層体上に、少なくとも前記第１方向に沿って高さが異なる少なくともｍ種類の高さを有するマスク材を形成することを含む。さらに、前記ホールの形成は、前記マスク材を加工することで、前記積層体に、少なくとも前記第１方向に沿って深さが異なる少なくともｍ種類の深さを有するｍ×ｎ個のホールを形成することを含む。さらに、前記ホールの形成は、ｍ×ｎ種類の深さを有するように前記ｍ×ｎ個のホールを加工することを含む。
第１実施形態による半導体装置の構造を示す断面図である。 第１実施形態による半導体装置の製造方法を示す断面図である。 図２に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。 図３に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。 図４に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。 図５に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。 図６に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。 図７に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。 図８を部分的に透過させた斜視図である。 図８に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。 図８に続く、第１実施形態による半導体装置の製造方法を示す平面図である。 図１０に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。 図１２に続く、第１実施形態による半導体装置の製造方法を示す平面図である。 図１３に続く、第１実施形態による半導体装置の製造方法を示す平面図である。 図１４に続く、第１実施形態による半導体装置の製造方法を示す平面図である。 図１５のＸＶＩ－ＸＶＩ断面図である。 図１５のＸＶＩＩ－ＸＶＩＩ断面図である。 図１５のＸＶＩＩＩ－ＸＶＩＩＩ断面図である。 図１５のＸＩＸ－ＸＩＸ断面図である。 図１５のＸＸ－ＸＸ断面図である。 図１５のＸＸＩ－ＸＸＩ断面図である。 図１５のＸＸＩＩ－ＸＸＩＩ断面図である。 図１５のＸＸＩＩＩ－ＸＸＩＩＩ断面図である。 図１５のＸＸＩＶ－ＸＸＩＶ断面図である。 図１５に続く、第１実施形態による半導体装置の製造方法を示す平面図である。 図２５に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図２６に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図２７に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 図２８に続く、第１実施形態による半導体装置の製造方法を示す断面図である。 第２実施形態による半導体装置の製造方法を示す斜視図である。 図３０に続く、第２実施形態による半導体装置の製造方法を示す平面図である。 第３実施形態による半導体装置の製造方法を示す斜視図である。 第４実施形態による半導体装置の製造方法を示す斜視図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図２９において、同一または類似する構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置の構造を示す断面図である。図１の半導体装置は、３次元半導体メモリを備えている。
図１の半導体装置は、基板１と、第１絶縁膜２と、ソース側導電層３と、第２絶縁膜４と、複数の電極層５と、第２膜の例である複数の絶縁層６と、ドレイン側導電層７と、第１層間絶縁膜８と、第２層間絶縁膜９と、複数のコンタクトプラグ１１と、第１メモリ絶縁膜１２と、電荷蓄積層１３と、第２メモリ絶縁膜１４と、チャネル半導体層１５とを備えている。
基板１は、例えば、シリコン基板などの半導体基板である。図１は、基板１の上面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の上面に垂直なＺ方向を示している。本明細書では、＋Ｚ方向を上方向すなわち高さ方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
第１絶縁膜２は、基板１内に形成された拡散層Ｌ上に形成されている。ソース側導電層３は、第１絶縁膜２上に形成されている。第２絶縁膜４は、ソース側導電層３上に形成されている。
複数の電極層５と複数の絶縁層６は、第２絶縁膜４上に交互に積層されている。電極層５は、例えばメタル層であり、ワード線や選択線として機能する。絶縁層６は、例えばシリコン酸化膜である。
ドレイン側導電層７と第１層間絶縁膜８は、これらの電極層５および絶縁層６を含む積層体上に形成されている。第２層間絶縁膜９は、ドレイン側導電層７および第１層間絶縁膜８上に形成されている。
複数のコンタクトプラグ１１は、一部の電極層５および絶縁層６と、第１層間絶縁膜８と、第２層間絶縁膜９とを貫通するコンタクトホール内に形成されている。これらのコンタクトプラグ１１は、互いに異なる電極層５に電気的に接続されている。各コンタクトプラグ１１は例えば、チタン含有層などのバリアメタル層と、タングステン層などのプラグ材層により形成されている。
なお、本実施形態では、コンタクトプラグ１１の側面と電極層５の側面とが接触するのを回避するため、コンタクトプラグ１１の側面と電極層５の側面との間に、絶縁膜１６（図２９参照）が形成されている。一方、各コンタクトプラグ１１の下面は、対応する電極層５の上面に接触している。
第１メモリ絶縁膜１２、電荷蓄積層１３、および第２メモリ絶縁膜１４は、第１絶縁膜２、ソース側導電層３、第２絶縁膜４、電極層５、絶縁層６、ドレイン側導電層７、および第２層間絶縁膜９を貫通するメモリホールＭの側面に順に形成されている。チャネル半導体層１５は、メモリホールＭ内に第１メモリ絶縁膜１２、電荷蓄積層１３、および第２メモリ絶縁膜１４を介して形成されており、基板１に電気的に接続されている。
第１メモリ絶縁膜１２は、例えばシリコン酸化膜である。電荷蓄積層１３は、例えばシリコン窒化膜である。第２メモリ絶縁膜１４は、例えばシリコン酸化膜である。チャネル半導体層１５は、例えばポリシリコン層である。なお、電荷蓄積層１３は、ポリシリコン層などの半導体層でもよい。
これらは例えば、メモリホールＭの側面および底面に第１メモリ絶縁膜１２、電荷蓄積層１３、および第２メモリ絶縁膜１４を順に形成し、メモリホールＭの底面から第２メモリ絶縁膜１４、電荷蓄積層１３、および第１メモリ絶縁膜１２を除去し、その後にメモリホールＭ内にチャネル半導体層１５を埋め込むことで形成される。なお、チャネル半導体層１５の中心に絶縁材料を含むコア材をさらに埋め込んでもよい。
次に、第１の実施形態による半導体装置の製造方法について説明する。
図２は、第１実施形態による半導体装置の製造方法を示す断面図である。まず、図２に示すように、基板１上に、基板１の上面に直交する高さ方向（＋Ｚ方向）に交互に繰り返し積層された第１膜の例である犠牲層５０と絶縁層６とを含む積層体２０を形成する。犠牲層５０は、例えばシリコン窒化膜（ＳｉＮ）である。絶縁層６は、例えばシリコン酸化膜（ＳｉＯ２）である。さらに、積層体２０上に、第１層間絶縁膜８および第２層間絶縁膜９を形成する。なお、図２において、基板１は図示を省略されている。また、図２において、第１層間絶縁膜８および第２層間絶縁膜９は、最上層の絶縁層６とまとめて表現されている（以下の図面において同様）。
図３は、図２に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。積層体２０を形成した後、図３に示すように、積層体２０上にハードマスク層２１を形成する。ハードマスク層２１は、例えばアモルファスシリコン層またはタングステン等の金属層である。
図４は、図３に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。ハードマスク層２１を形成した後、図４に示すように、ハードマスク層２１上にレジスト膜２２を形成する。レジスト膜２２を形成した後、フォトリソグラフィ法によって、レジスト膜２２に複数個のホールパターン２２ａを形成する。図４に示される例において、ホールパターン２２ａの断面は正方形である。ホールパターン２２ａの断面は円形であってもよい。複数個のホールパターン２２ａは、レジスト膜２２を高さ方向（＋Ｚ方向）に沿って貫通するように形成する。また、図４に示すように、複数個のホールパターン２２ａは、高さ方向に直交するＸ方向およびＹ方向において隣り合うように形成する。Ｘ方向において隣り合うホールパターン２２ａ同士のＹ方向の位置は同一である。Ｙ方向において隣り合うホールパターン２２ａ同士のＸ方向の位置は同一である。すなわち、ホールパターン２２ａは、Ｙ方向に沿ってｍ個およびＸ方向に沿ってｎ個の格子状の配置でｍ×ｎ個形成する。図４において、ｍは５であり、ｎは９である。
図５は、図４に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。レジスト膜２２にホールパターン２２ａを形成した後、図５に示すように、レジスト膜２２をマスクとしたエッチングによって、ハードマスク層２１に、ハードマスク層２１を貫通する複数個のホールパターン２１ａを形成する。なお、図５では、レジスト膜２２の図示を省略している。ハードマスク層２１のホールパターン２１ａは、対応するレジスト膜２２のホールパターン２２ａとＸ方向およびＹ方向において略同じ位置に形成する。すなわち、図５に示すように、ホールパターン２１ａは、Ｙ方向に沿ってｍ個およびＸ方向に沿ってｎ個の格子状の配置でｍ×ｎ個形成する。図５において、ｍは５であり、ｎは９である。
図６は、図５に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。図７は、図６に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。次いで、ｍ種類の深さを有するｍ×ｎ個のコンタクトホールを積層体２０に形成するため、図７に示すように、積層体２０上に、Ｙ方向に沿って高さが異なるｍ種類の高さを有する階段形状のレジスト膜２３を形成する。なお、「高さ」は、「厚み」と呼ぶこともできる。図７において、ｍは５である。なお、レジスト膜２３の高さの種類は、ハードマスク層２１のホールパターン２１ａ上に位置するレジスト膜２３の高さの種類、すなわち、積層体２０の加工タイミングに影響するレジスト膜２３の高さの種類である。したがって、ホールパターン２１ａ上に位置するレジスト膜２３の高さと異なるレジスト膜２３の高さについては、高さの種類から除外している。レジスト膜２３は、Ｘ方向に沿って高さ（すなわち、ホールパターン２１ａ上の高さ、言い換えれば、コンタクトホールに対応する位置での高さ）が一定であるように形成する。レジスト膜２３は、ホールパターン２１ａを埋めるように形成する。レジスト膜２３は、ハードマスク層２１よりもＲＩＥ（Reactive Ion Etching）に対する耐性が低い材料で形成する。レジスト膜２３は、ナノインプリントリソグラフィ法によって形成する。ナノインプリントリソグラフィ法においては、先ず、図６に示すように、ハードマスク層２１上にレジスト２３０を配置する。レジスト２３０の配置は、例えばインクジェットノズルを用いたレジスト２３０の滴下によって行われる。レジスト２３０は、例えば、紫外線硬化樹脂であってもよい。レジスト２３０を配置した後、パターンが設けられたテンプレート２４によってレジスト２３０を押圧し、テンプレート２４のパターンをレジスト２３０に転写する。テンプレート２４のパターンは、所望のレジスト膜２３の形状を反転させたパターンである。図６において、テンプレート２４のパターンは、Ｙ方向に沿って深さが異なるｍ種類の深さを有する凹パターンである。図６において、ｍは５である。レジスト２３０にテンプレート２４を押圧させた状態で、レジスト２３０を硬化させ、硬化させたレジスト２３０からテンプレート２４を離型することでテンプレート２４のパターンが形成されたレジスト膜２３を得る。レジスト２３０は、例えば、紫外線によって硬化させてもよい。
図８は、図７に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。図９は、図８を部分的に透過させた斜視図である。ｍ種類の高さを有するレジスト膜２３を形成した後、図８および図９に示すように、ハードマスク層２１をマスクとしたＲＩＥを行う。レジスト膜２３の形成当初にレジスト膜２３がｍ種類の高さを有していたことにより、図８および図９に示すように、レジスト膜２３は、ＲＩＥの進行中にも、全体として高さが減少しつつｍ種類の高さを有した状態を維持する。レジスト膜２３がｍ種類の高さを維持することで、内部のレジスト膜２３の高さが異なるホールパターン２１ａ間において、レジスト膜２３の加工から積層体２０の加工に移行するタイミングをずらすことができる。積層体２０の加工に移行するタイミングをずらせることで、積層体２０に後述するｍ種類の深さを有するコンタクトホールＨ１～Ｈ５を形成することができる。ＲＩＥのプロセス条件（例えば、使用するガスの種類およびプロセス温度等）は、レジスト膜２３のうちホールパターン２１ａの内部において最も高さが低い部分が積層体２０上から除去されるまでは、積層体２０のエッチングレートよりもレジスト膜２３のエッチングレートにより適した条件であってもよい。ＲＩＥのプロセス条件は、レジスト膜２３のうちホールパターン２１ａの内部において最も高さが低い部分が積層体２０上から除去された後は、レジスト膜２３のエッチングレートよりも積層体２０のエッチングレートにより適した条件であってもよい。
図１０は、図８に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。図１１は、図８に続く、第１実施形態による半導体装置の製造方法を示す平面図である。レジスト膜２３が除去された後にハードマスク層２１をマスクとしたＲＩＥによって積層体２０を加工することで、図１０および図１１に示すように、Ｙ方向に沿って深さが異なるｍ種類の深さを有するｍ×ｎ個のコンタクトホールＨ１～Ｈ５を形成する。図１０および図１１において、ｍは５であり、ｎは９である。より詳しくは、図１０に示すように、Ｘ方向において互いに隣り合うｎ個のコンタクトホールＨ１は、１組の犠牲層５０および絶縁層６を貫通する深さまで形成する。Ｙ方向においてコンタクトホールＨ１と隣り合い、かつ、Ｘ方向において互いに隣り合うｎ個のコンタクトホールＨ２は、２組の犠牲層５０および絶縁層６を貫通する深さまで形成する。Ｙ方向においてコンタクトホールＨ２と隣り合い、かつ、Ｘ方向において互いに隣り合うｎ個のコンタクトホールＨ３は、３組の犠牲層５０および絶縁層６を貫通する深さまで形成する。Ｙ方向においてコンタクトホールＨ３と隣り合い、かつ、Ｘ方向において隣り合うｎ個のコンタクトホールＨ４は、４組の犠牲層５０および絶縁層６を貫通する深さまで形成する。Ｙ方向においてコンタクトホールＨ４と隣り合い、かつ、Ｘ方向において互いに隣り合うｎ個のコンタクトホールＨ５は、５組の犠牲層５０および絶縁層６を貫通する深さまで形成する。
以上のようにしてｍ種類の深さを有するｍ×ｎ個のコンタクトホールＨ１～Ｈ５を積層体２０に形成しておくことで、以後のレジスト膜２５（図１２参照）を用いたコンタクトホールの加工回数を削減することができる。
図１２は、図１０に続く、第１実施形態による半導体装置の製造方法を示す斜視図である。ｍ種類の深さを有するｍ×ｎ個のコンタクトホールＨ１～Ｈ５を形成した後、ｍ×ｎ種類の深さを有するようにｍ×ｎ個のコンタクトホールＨ１～Ｈ５を加工する。図１２に示すように、コンタクトホールＨ１～Ｈ５の加工においては、ハードマスク層２１上に、ｍ×ｎ個のコンタクトホールＨ１～Ｈ５のうちの一部のコンタクトホールＨ１～Ｈ５を露出させるレジスト膜２５を形成する。レジスト膜２５は、例えば、フォトリソグラフィ法を用いて形成してもよい。レジスト膜２５を形成した後、レジスト膜２５およびハードマスク層２１をマスクとしたＲＩＥによって、レジスト膜２５から露出されたコンタクトホールＨ１～Ｈ５を加工する。レジスト膜２５の形成およびレジスト膜２５から露出されたコンタクトホールＨ１～Ｈ５の加工を、レジスト膜２５から露出させるコンタクトホールＨ１～Ｈ５を変更しつつ繰り返す。これによって、ｍ×ｎ種類の深さを有するｍ×ｎ個のコンタクトホールを得る。
具体的には、Ｙ方向において隣り合うｍ個のコンタクトホールを１列のコンタクトホールと定義した場合に、レジスト膜２５の形成は、コンタクトホールの総列数ｎを超えない限度で、Ｘ方向における２（ｋ－１）＋１列目（ｋ≧１）のコンタクトホールからＸ方向に２（ｋ－１）列単位で間に２（ｋ－１）列のコンタクトホールを残してコンタクトホールを露出させるように行う。「総列数ｎを超えない限度」とは、レジスト膜２５から露出されるコンタクトホールの列数や露出の繰り返し回数がコンタクトホールの総列数ｎによる制約を受けることを意味する。レジスト膜２５から露出されたコンタクトホールの加工は、ｎ≧２（ｋ－１）＋１の範囲でｋ回行う。
図１３は、図１２に続く、第１実施形態による半導体装置の製造方法を示す平面図である。より具体的には、先ず、図１３に示すように、第１回目（ｋ＝１）のレジスト膜２５の形成を行う。第１回目のレジスト膜２５の形成は、Ｘ方向における２列目のコンタクトホールＨ１～Ｈ５からＸ方向に１列単位で間に１列のコンタクトホールＨ１～Ｈ５を残してコンタクトホールＨ１～Ｈ５を露出させるように行う。そして、レジスト膜２５から露出されたコンタクトホールＨ１～Ｈ５を対象として、第１回目のコンタクトホールの加工を行う。図１３において、第１回目のコンタクトホールの加工は、５組の犠牲層５０および絶縁層６を貫通する加工量（図１３における「＋５」）で行う。ここで、コンタクトホールの加工量を表す「＋ｉ」とは、コンタクトホールの底部から深さ方向（－Ｚ方向）にｉ組分の犠牲層５０と絶縁層６との組を加工することを意味する（以下、同様）。例えば、図１３の「＋５」は、コンタクトホールの底部から深さ方向に５組分の犠牲層５０と絶縁層６との組を加工することを意味する。コンタクトホールの加工は、加工直前のコンタクトホールの最大深さに相当する加工量で行う。これにより、図１３に示すように、６組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ６と、７組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ７と、８組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ８と、９組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ９と、１０組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ１０とが形成される。したがって、第１回目のレジスト膜２５の形成およびコンタクトホールの加工によって、コンタクトホールの深さは１０種類となる。
図１４は、図１３に続く、第１実施形態による半導体装置の製造方法を示す平面図である。次いで、図１４に示すように、第２回目（ｋ＝２）のレジスト膜２５の形成を行う。第２回目のレジスト膜２５の形成は、Ｘ方向における３列目のコンタクトホールＨ１～Ｈ５からＸ方向に２列単位で間に２列のコンタクトホールＨ１～Ｈ１０を残してコンタクトホールＨ１～Ｈ１０を露出させるように行う。そして、レジスト膜２５から露出されたコンタクトホールＨ１～Ｈ１０を対象として、第２回目のコンタクトホールの加工を行う。図１４において、第２回目のコンタクトホールの加工は、１０組の犠牲層５０および絶縁層６を貫通する加工量（図１４における「＋１０」）で行う。これにより、図１４に示すように、１１組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ１１から２０組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ２０までの新たな１０種類の深さを有するコンタクトホールＨ１１～Ｈ２０が形成される。したがって、第２回目のレジスト膜２５の形成およびコンタクトホールの加工によって、コンタクトホールの深さは２０種類となる。
図１６は、図１５のＸＶＩ－ＸＶＩ断面図である。図１７は、図１５のＸＶＩＩ－ＸＶＩＩ断面図である。図１８は、図１５のＸＶＩＩＩ－ＸＶＩＩＩ断面図である。図１９は、図１５のＸＩＸ－ＸＩＸ断面図である。図２０は、図１５のＸＸ－ＸＸ断面図である。図２１は、図１５のＸＸＩ－ＸＸＩ断面図である。図２２は、図１５のＸＸＩＩ－ＸＸＩＩ断面図である。図２３は、図１５のＸＸＩＩＩ－ＸＸＩＩＩ断面図である。図２４は、図１５のＸＸＩＶ－ＸＸＩＶ断面図である。第２回目のコンタクトホールの加工が終了した時点でのコンタクトホールの深さは、図１６～図２４に示すとおりである。
図２５は、図１５に続く、第１実施形態による半導体装置の製造方法を示す平面図である。次いで、図１５に示すように、第３回目（ｋ＝３）のレジスト膜２５の形成を行う。第３回目のレジスト膜２５の形成は、Ｘ方向における５列目のコンタクトホールＨ１～Ｈ５からＸ方向に４列単位でコンタクトホールＨ１～Ｈ２０を露出させるように行う。なお、図１５においては、コンタクトホールの総列数が９であるため、４列単位のコンタクトホールＨ１～Ｈ２０を間に４列のコンタクトホールＨ１～Ｈ２０を残して複数単位露出させるようにレジスト膜２５を形成することはできない。このため、図１５においては、４列単位のコンタクトホールＨ１～Ｈ２０を１単位のみ露出させるようにレジスト膜２５を形成する。そして、レジスト膜２５から露出されたコンタクトホールＨ１～Ｈ２０を対象として、第３回目のコンタクトホールの加工を行う。図２５において、第３回目のコンタクトホールの加工は、２０組の犠牲層５０および絶縁層６を貫通する加工量（図２５における「＋２０」）で行う。これにより、図２５に示すように、２１組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ２１から４０組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ４０までの新たな２０種類の深さを有するコンタクトホールＨ２１～Ｈ４０が形成される。したがって、第３回目のレジスト膜２５の形成およびコンタクトホールの加工によって、コンタクトホールの深さは４０種類となる。
最後に、第４回目のレジスト膜２５の形成を行う。第４回目のレジスト膜２５の形成は、Ｘ方向における９列目のコンタクトホールＨ１～Ｈ５を露出させるように行う。仮に、コンタクトホールの列数が９列より多い場合は、第４回目のレジスト膜２５の形成は、Ｘ方向における９列目のコンタクトホールＨ１～Ｈ５からＸ方向に８列単位で間に８列のコンタクトホールＨ１～Ｈ４０を残してコンタクトホールＨ１～Ｈ４０を露出させるように行う。しかし、図示されている例においては、コンタクトホールの総列数が９であるため、９列目のコンタクトホールＨ１～Ｈ５のみを露出させるようにレジスト膜２５を形成する。そして、レジスト膜２５から露出されたコンタクトホールＨ１～Ｈ５を対象として、第４回目のコンタクトホールの加工を行う。第４回目のコンタクトホールの加工は、４０組の犠牲層５０および絶縁層６を貫通する加工量で行う。これにより、４１組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ４１から４５組の犠牲層５０および絶縁層６を貫通する深さを有するコンタクトホールＨ４５までの新たな５種類の深さを有するコンタクトホールＨ４１～Ｈ４５が形成される。したがって、第４回目のレジスト膜２５の形成およびコンタクトホールの加工によって、コンタクトホールの深さは４５種類となる。
これにより、ｍ×ｎ（５×９）種類の深さを有するｍ×ｎ（５×９）個のコンタクトホールが得られる。
ｍ×ｎ種類の深さを有するｍ×ｎ種類のコンタクトホールを形成した後、図２６に示すように、コンタクトホールを埋めるようにコンタクトホールの内部に犠牲層１１０を形成する。なお、図２６では、１列目のコンタクトホールＨ１～Ｈ５のみを代表的に示している。犠牲層１１０は、例えば、シリコン酸化膜またはアモルファスシリコン膜である。犠牲層１１０を形成した後、積層体２０を貫通する不図示のスリットを形成する。スリットを形成した後、スリットから導入された薬液で積層体２０の犠牲層５０を加工するウェットエッチングによって犠牲層５０を除去する。犠牲層５０を除去した後、犠牲層５０を除去することで形成された絶縁層６間の空洞内に電極層５を成膜する。これにより、図２７に示すように、犠牲層５０が電極層５に置換（リプレース）される。犠牲層５０を電極層５に置換した後、図２８に示すように、コンタクトホールの内部に形成されていた犠牲層１１０を除去する。犠牲層１１０を除去した後、図２９に示すように、コンタクトホールの側壁に絶縁層１６を形成する。絶縁層１６を形成した後、絶縁層１６の内側にプラグ材層を埋め込むことでコンタクトプラグ１１を形成する。
なお、コンタクトプラグ１１の形成は上記の方法に限定されない。例えば、ｍ×ｎ種類の深さを有するｍ×ｎ種類のコンタクトホールを形成した後、図２９に示すように、コンタクトホールの側壁に絶縁層１６を形成し、絶縁層１６の内側にプラグ材層を埋め込み、その後、図２７に示すようなリプレースを行っても良い。
もし、積層体２０にｍ種類の深さを有するｍ×ｎ個のコンタクトホールを予め形成しない場合、レジスト膜２５を用いたコンタクトホールの加工回数が多くなる。例えば、ｍ＝５の場合、レジスト膜２５から露出させるコンタクトホールを調整しても、レジスト膜２５を用いたコンタクトホールの加工回数が２回多くなる。
これに対して、第１実施形態によれば、ｍ種類の高さを有するレジスト膜２３によって積層体２０の加工開始タイミングをずらすことで、積層体２０に、ｍ種類の深さを有するｍ×ｎ個のコンタクトホールを予め効率的に形成することができる。ｍ×ｎ個のコンタクトホールを予め形成することで、レジスト膜２５を用いたコンタクトホールの加工回数を削減することができる。したがって、第１実施形態によれば、複数の深さを有するコンタクトホールおよびコンタクトホール内のコンタクトプラグを効率よく形成することができる。
（第２実施形態）
図３０は、第２実施形態による半導体装置の製造方法を示す斜視図である。図３１は、図３０に続く、第２実施形態による半導体装置の製造方法を示す平面図である。
第１実施形態では、Ｙ方向に沿って高さが異なり、Ｘ方向に沿って高さが一定のｍ種類の高さを有するレジスト膜２３を用いて、積層体２０にｍ種類の異なる深さを有するコンタクトホールＨ１～Ｈ５を形成する例について説明した。これに対して、第２実施形態では、Ｘ方向およびＹ方向の双方に沿って高さが異なるｍ×２種類以上の高さを有するレジスト膜２３を用いて、積層体２０にｍ×２種類以上の異なる深さを有するコンタクトホールを形成する。図３０においては、ｍ×２種類（Ｙ方向に沿ってｍ種類およびＸ方向に沿って２種類）の高さを有するレジスト膜２３を用いて、積層体２０にｍ×２種類の深さを有するコンタクトホールを形成する。なお、図３０において、ｍは５である。
第２実施形態によれば、第１実施形態と比較して、予め積層体２０に形成するコンタクトホールの深さの種類を増やすことができる。これにより、レジスト膜２５を用いたコンタクトホールの加工回数をさらに削減することができる。例えば、図３１に示すように、レジスト膜２５を用いたコンタクトホールの加工は、１０組の犠牲層５０および絶縁層６を貫通する加工量から開始することができる。したがって、複数の深さを有するコンタクトホールおよびコンタクトホール内のコンタクトプラグをさらに効率よく形成することができる。
（第３実施形態）
図３２は、第３実施形態による半導体装置の製造方法を示す斜視図である。第１実施形態では、Ｙ方向に沿って高さが異なる階段形状のレジスト膜２３を用いて、積層体２０にｍ種類の深さを有するコンタクトホールＨ１～Ｈ５を形成する例について説明した。これに対して、第３実施形態において、レジスト膜２３は、Ｙ方向に沿って高さが異なるｍ種類の高さを有するｍ×ｎ個の柱状部２３ａを有する。第３実施形態では、このようなｍ×ｎ個の柱状部２３ａを有するレジスト膜２３を用いて積層体２０にｍ種類の深さを有するコンタクトホールＨ１～Ｈ５を形成する。その後、第１実施形態と同様に、ｍ×ｎ種類の深さを有するようにレジスト膜２５を用いてコンタクトホールを複数回加工する。なお、図３２において、ｍは５であり、ｎは９である。
第３実施形態においても、第１実施形態と同様に、複数の深さを有するコンタクトホールおよびコンタクトホール内のコンタクトプラグを効率よく形成することができる。また、第３の実施形態によれば、レジスト膜２３の体積を削減することができるので、レジスト膜３の形成に用いるレジスト２３０の使用量を削減することができる。
（第４実施形態）
図３３は、第４実施形態による半導体装置の製造方法を示す斜視図である。図３３に示すように、第４実施形態において、レジスト膜２３は、Ｙ方向に沿って深さ（すなわち、底面の高さ）が異なるｍ種類の深さ（底面の高さ）を有するｍ×ｎ個のホール部２３ｂを有する。第４実施形態では、このようなｍ×ｎ個のホール部２３ｂを有するレジスト膜２３を用いて積層体２０にｍ種類の深さを有するコンタクトホールＨ１～Ｈ５を形成する。その後、第１実施形態と同様に、ｍ×ｎ種類の深さを有するようにレジスト膜２５を用いてコンタクトホールを複数回加工する。なお、図３３において、ｍは５であり、ｎは９である。
第４実施形態においても、第１実施形態と同様に、複数の深さを有するコンタクトホールおよびコンタクトホール内のコンタクトプラグを効率よく形成することができる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、５：電極層、６：絶縁層、２３：レジスト膜

Claims (13)

  1. 基板上に、前記基板の上面に交差する高さ方向に交互に繰り返し積層された第１膜と第２膜とを含む積層体を形成し、
    前記積層体に、前記高さ方向に交差する第１方向に沿ってｍ個および前記高さ方向と前記第１方向とに交差する第２方向に沿ってｎ個の配置で、ｍ×ｎ種類の深さを有するｍ×ｎ個のホールを形成する、ことを含み、
    前記ホールの形成は、
    前記積層体上に、少なくとも前記第１方向に沿って高さが異なる少なくともｍ種類の高さを有するマスク材を形成し、
    前記マスク材を加工することで、前記積層体に、少なくとも前記第１方向に沿って深さが異なる少なくともｍ種類の深さを有するｍ×ｎ個のホールを形成し、
    ｍ×ｎ種類の深さを有するように前記ｍ×ｎ個のホールを加工する、ことを含む半導体装置の製造方法。
  2. 前記マスク材は、前記第２方向に沿って前記ホールに対応する位置での高さが一定である、請求項１に記載の半導体装置の製造方法。
  3. 前記マスク材は、前記第１方向および前記第２方向に沿って高さが異なるｍ×２種類以上の高さを有する、請求項１に記載の半導体装置の製造方法。
  4. 前記マスク材は、少なくとも前記第１方向に沿って高さが異なる階段形状を有する、請求項１に記載の半導体装置の製造方法。
  5. 前記マスク材は、少なくとも前記第１方向に沿って高さが異なるｍ×ｎ個の柱状部を有する、請求項１に記載の半導体装置の製造方法。
  6. 前記マスク材は、少なくとも前記第１方向に沿って深さが異なるｍ×ｎ個のホール部を有する、請求項１に記載の半導体装置の製造方法。
  7. 前記マスク材は、ナノインプリントリソグラフィ法で形成する、請求項１に記載の半導体装置の製造方法。
  8. 前記ホールの加工は、
    前記積層体上に、前記少なくともｍ種類の深さを有するｍ×ｎ個のホールのうちの一部のホールを露出させる第２のマスク材を形成し、
    前記第２のマスク材から露出されたホールを加工し、
    前記第２のマスク材の形成および前記第２のマスク材から露出されたホールの加工を、前記第２のマスク材から露出させるホールを変更しつつ繰り返す、ことを含む、請求項１に記載の半導体装置の製造方法。
  9. 前記第２のマスク材の形成は、前記第１方向において隣り合うｍ個のホールを１列のホールと定義した場合に、前記ホールの総列数ｎを超えない限度で、前記第２方向における２（ｋ－１）＋１列目（ｋ≧１）のホールから前記第２方向に２（ｋ－１）列単位で間に２（ｋ－１）列のホールを残してホールを露出させるように行う、請求項８に記載の半導体装置の製造方法。
  10. 前記第２のマスク材から露出されたホールの加工は、ｎ≧２（ｋ－１）＋１の範囲でｋ回行う、請求項９に記載の半導体装置の製造方法。
  11. 前記積層体上に、前記第１方向に沿ってｍ個および前記第２方向に沿ってｎ個の配置でｍ×ｎ個の貫通孔が設けられた第３のマスク材を形成することを更に含み、
    前記マスク材は、前記貫通孔を埋めるように前記第３のマスク材上に形成する、請求項１に記載の半導体装置の製造方法。
  12. 前記マスク材は、前記第３のマスク材よりもエッチング耐性が低い、請求項１１に記載の半導体装置の製造方法。
  13. 前記ｍ×ｎ種類の深さを有するｍ×ｎ個のホールの内部に導電材層を形成する、ことを更に含む、請求項１に記載の半導体装置の製造方法。
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