KR20100135462A - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 피치를 미세하게 형성하는 과정에서 공정의 안정성을 확보할 수 있고, 공정을 단순화할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
본 발명에서는 절연막의 증착 두께에 따라 패턴 피치를 조절할 수 있으므로 노광 해상도 제한을 극복하여 미세한 피치로 반도체 소자의 패턴을 제공할 수 있다. 그리고 본 발명은 절연 패턴들 사이에 마련된 트렌치를 채우는 다마신 방법으로 반도체 소자의 패턴을 형성하므로 절연 패턴들이 쓰러지는 현상을 개선할 수 있다. 이와 더불어, 절연 패턴들 사이의 트렌치 저면에는 보조 패턴이나 또 다른 절연 패턴이 잔여함으로써 트렌치를 정의하는 절연 패턴들이 쓰러지는 현상을 더욱 효과적으로 개선할 수 있다.
미세 패턴

Description

반도체 소자의 패턴 형성방법{Method for forming patterns of semicondoctor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 반도체 소자의 도전 패턴의 피치를 미세하게 형성할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
반도체 고집적화를 위하여 반도체 소자의 디자인 룰이 급격하게 감소하고 있다. 이와 같이 반도체 소자의 디자인 룰이 감소됨에 따라 반도체 소자를 구성하는 패턴들의 피치가 미세화되고 있다. 일반적으로 반도체 소자를 구성하는 패턴들은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴의 형태에 따라 그 형태가 결정된다. 그러나, 포토리소그래피 공정은 노광 해상도의 제한을 받으므로 포토리소그래피 공정을 이용하여 반도체 소자의 패턴 피치를 미세화하는데 제한이 된다. 이러한 노광 해상도 한계를 극복하기 위해 스페이서 패터닝 기술이 도입되고 있다.
스페이서 패터닝 기술에서는 먼저 포토리소그래피 공정을 이용하여 소정 피치로 반복 형성되는 보조 패턴을 형성한 후, 보조 패턴의 측벽에 스페이서를 형성한다. 이 때, 스페이서는 보조 패턴을 중심으로 두고 보조 패턴을 감싸는 형태로 형성된다. 이와 같이 보조 패턴을 감싸는 형태로 형성된 스페이서를 개별 라인 패턴으로 분리하기 위해서 마스크 공정 및 식각 공정을 실시한다.
마스크 공정은 스페이서 중 개별 라인 패턴이 될 부분을 차단하고, 스페이서 중 개별 라인 패턴으로 분리하기 위해 제거되어야 할 부분을 개구시키는 제1 하드 마스크 패턴을 형성하는 공정이다. 식각 공정은 제1 하드 마스크 패턴을 식각 베리어로 스페이서를 식각하는 공정이다.
상술한 마스크 공정 및 식각 공정을 통해 개별 라인 패턴으로 분리된 스페이서가 잔여하면, 잔여하는 스페이서를 식각 베리어로 이용하여 스페이서 하부의 하드 마스크막을 식각하여 제2 하드 마스크 패턴을 형성한다. 이 후, 제2 하드 마스트 패턴을 식각 베리어로 이용하여 반도체 소자의 패턴을 패터닝한다. 그런데, 보조 패턴의 양측벽에 개별 라인 패턴으로 잔여하는 스페이서의 폭이 다르게 형성될 수 있다. 따라서, 잔여하는 스페이서를 이용하여 형성된 반도체 소자의 패턴 중 홀수번째 라인과 짝수번째 라인이 서로 다른 폭으로 형성될 수 있다.
또한, 스페이서를 개별 라인으로 분리하기 위해 별도의 하드 마스크막을 적층해야 하므로 공정이 복잡해진다. 그리고, 하드 마스크막은 다수의 막을 적층하여 형성되므로 하드마스크막 적층시 결함이 발생할 수 있으며 막들간 접착(adhesion) 특성이 저하로 인하여 패턴 결함이 발생할 수 있다. 또한, 반도체 소자의 고집적화로 스페이서 및 하드 마스크 패턴과 하부막의 접촉면적이 감소되어 접착특성 저하됨에 따라 패터닝 공정 진행 중 스페이서 패턴 또는 하드 마스크 패턴이 쓰러지는 문제가 발생한다.
본 발명은 반도체 소자의 패턴 피치를 미세하게 형성하는 과정에서 공정의 안정성을 확보할 수 있고, 공정을 단순화할 수 있는 반도체 소자의 패턴 형성방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 패턴 형성방법은 반도체 기판의 상부에 형성된 제1 절연막을 패터닝하여 다수의 제1 절연 패턴들을 형성하는 단계, 반도체 기판에 나란한 수평부 및 수평부의 양단으로부터 제1 절연 패턴들의 측벽을 따라 돌출된 돌출부들을 포함하는 제2 절연 패턴을 형성하고, 돌출부 사이의 공간을 매립하는 제3 절연 패턴을 형성하는 단계, 돌출부를 제거하여 트렌치를 형성하는 단계, 및 트렌치 내부에 도전성 패턴을 형성하는 단계를 포함한다.
본 발명의 제2 실시 예에 다른 반도체 소자의 패턴 형성방법은 반도체 기판의 상부에 형성된 제1 절연막을 패터닝하여 다수의 제1 절연 패턴들을 형성하는 단계, 반도체 기판에 나란한 수평부 및 상기 수평부의 양단으로부터 제1 절연 패턴들의 측벽을 따라 돌출된 돌출부들을 포함하는 제2 절연 패턴을 형성하고, 돌출부 사이의 공간을 매립하는 제3 절연 패턴을 형성하는 단계, 돌출부들 사이에 트렌치가 형성될 수 있도록 제3 절연 패턴을 제거하고 제1 절연 패턴들의 높이를 낮추어 보조 패턴을 형성하는 단계, 및 트렌치에 도전성 패턴을 형성하는 단계를 포함한다.
제2 절연 패턴 및 제3 절연 패턴을 형성하는 단계는 제1 절연 패턴들을 포함한 반도체 기판의 표면에 제2 절연막을 형성하는 단계, 및 제2 절연막의 상부에 제3 절연막을 형성하는 단계, 제1 절연 패턴이 노출되도록 제2 절연막 및 제3 절연막을 평탄화하는 단계를 포함한다.
제2 및 제3 절연막은 스텝 커버리지가 90%보다 큰 증착 방법을 이용하여 형성한다.
제2 및 제3 절연막은 퍼니스 방식 또는 원자층 증착방법으로 형성된다.
제2 절연 패턴은 제1 절연막과 다른 물질로 형성되고, 제3 절연 패턴은 제1 절연막과 동일한 물질로 형성된다.
제1 절연막 및 제3 절연 패턴은 산화막으로 형성되고, 제2 절연 패턴은 질화막으로 형성된다.
제1 절연막 및 제3 절연 패턴은 질화막으로 형성되고, 제2 절연 패턴은 산화막으로 형성된다.
제1 절연 패턴들의 간격은 제1 절연 패턴의 폭의 3배로 형성된다.
본 발명은 절연막의 증착 두께에 따라 패턴 피치를 조절할 수 있으므로 노광 해상도 제한을 극복하여 미세한 피치로 반도체 소자의 패턴을 형성할 수 있다.
또한 발명은 절연 패턴들 사이에 마련된 트렌치를 채우는 다마신 방법으로 패턴을 형성하므로 절연 패턴들이 쓰러지는 현상을 개선할 수 있다. 그리고, 절연 패턴들 사이의 트렌치 저면에는 보조 패턴이나 또 다른 절연 패턴이 잔여함으로써 트렌치를 정의하는 절연 패턴들이 쓰러지는 현상을 더욱 효과적으로 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명의 제1 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(101)의 상부에 다수의 제1 절연 패턴(103)을 형성한다. 여기서 제1 절연 패턴(103)들 간 간격(l)은 후속 공정에서 제2 절연 패턴이 소정 간격을 두고 제1 절연 패턴(103)들 사이에 형성될 수 있도록 제1 절연 패턴(103)의 폭(W)의 3배로 형성되는 것이 바람직하다.
제1 절연 패턴(103)은 반도체 기판(101)의 상부에 제1 절연막을 증착한 후, 제1 절연막을 노광 및 현상 공정을 포함하는 포토리소그래피 공정을 이용하여 패터닝함으로써 형성할 수 있다. 제1 절연막은 산화막 또는 질화막으로 형성되는 것이 바람직하다.
도 1b를 참조하면, 제1 절연 패턴(103)의 표면을 포함한 반도체 기판(101)의 표면에 제2 절연막(105)을 증착한다. 여기서, 제2 절연막(105)은 제1 절연막과 다른 물질로 형성되는 것이 바람직하다. 예를 들어, 제1 절연막이 산화막으로 형성된 경우, 제2 절연막(105)은 질화막으로 형성되는 것이 바람직하고, 제1 절연막이 질화막으로 형성된 경우, 제2 절연막(105)은 산화막으로 형성되는 것이 바람직하다.
제2 절연막(105)은 제1 절연 패턴(103)에 의해 형성된 단차가 유지될 수 있도록 형성되면서 균일한 두께로 형성되는 것이 바람직하다. 이를 위하여 제2 절연막(105)은 스텝 커버리지(step coverage) 특성이 90%이상인 퍼니스(furance) 방식 또는 원자층 증착 방식(Atomic layer deposition : ALD)으로 증착되는 것이 바람직하다. 이와 같이 스텝 커버리지 특성이 우수한 방식으로 제2 절연막(105)을 증착하면, 제1 절연 패턴(103)들 측벽에 형성되어 마주하는 제2 절연막(105) 사이에 균일한 폭의 공간이 남게 된다.
또한 스텝 커버리지 특성이 우수한 방식으로 제2 절연막(105)을 증착하면, 제1 절연 패턴(103)들 측벽에 형성된 제2 절연막(105)의 두께가 균일해진다. 제1 절연 패턴(103)들 측벽에 형성된 제2 절연막(105)의 두께가 균일해지면, 후속 공정에서 형성될 트렌치의 폭을 균일화할 수 있으므로 트렌치들 내부에 형성되는 패턴들의 선폭을 균일화할 수 있다. 즉, 스텝 커버리지 특성이 우수한 방식으로 제2 절연막(105)을 증착하면, 동일층에 교대로 배열된 반도체 소자의 홀수번째 패턴과 짝수번째 패턴을 균일하게 형성할 수 있다.
도 1c를 참조하면, 제2 절연막(105)의 표면에 제3 절연막(107)을 증착한다. 여기서, 제3 절연막(107)은 제2 절연막과 동일한 물질로 형성되는 것이 바람직하다. 예를 들어, 제1 절연막이 산화막으로 형성된 경우, 제3 절연막(107)은 산화막으로 형성되는 것이 바람직하고, 제1 절연막이 질화막으로 형성된 경우, 제3 절연막(107)은 질화막으로 형성되는 것이 바람직하다.
제3 절연막(107)은 스텝 커버리지 특성이 90%이상인 퍼니스 방식 또는 원자층 증착 방식으로 증착될 수 있으며, 제3 절연막(107)은 제1 절연 패턴(103)들 측벽에 형성되어 마주하는 제2 절연막(105) 사이의 공간을 매립하도록 형성되는 것이 바람직하다.
도 1d를 참조하면, 제1 절연 패턴(103)이 노출되도록 평탄화 공정을 실시한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 방법으로 실시될 수 있다.
상술한 평탄화 공정을 통해 제2 절연막은 제1 절연 패턴(103)을 사이에 두고 다수의 제2 절연 패턴(105a)으로 분리된다. 여기서 제2 절연 패턴(105a)은 반도체 기판(101)과 나란하게 형성된 수평부(A) 및 수평부(A) 양단으로부터 제1 절연 패턴(103)들의 측벽을 따라 돌출되어 형성된 돌출부(B)들을 포함한다.
또한 상술한 평탄화 공정을 통해 제3 절연막은 제1 및 제2 절연 패턴(103, 105a)을 사이에 두고 다수의 제3 절연 패턴(107a)으로 분리된다. 여기서, 제3 절연 패턴(107a)은 제2 절연 패턴(105a)의 돌출부(B)들 사이의 공간에 형성된다.
도 1e를 참조하면, 습식 식각 공정으로 제2 절연 패턴(도 1d의 105a) 중 돌출부(도 1d의 B)를 제거한다. 이로써, 제1 절연 패턴(103)의 양측에 트렌치(109) 들이 형성된다. 또한, 트렌치(109)들은 제1 절연 패턴(103)들 사이에서 수평부(A)상에 제3 절연 패턴(107a)을 사이에 두고 형성된다.
상술한 습식 식각 공정으로 돌출부 제거시, 제1 절연 패턴(103) 및 제3 절연 패턴(107a)은 제2 절연 패턴과 다른 물질로 이루어졌으므로 식각률이 달라 제거되지 않고 남는다. 또한 습식 식각 공정을 통해 제2 절연 패턴이 모두 제거되지 않고, 제1 절연 패턴(103)들 사이에 수평부(A)가 잔여한다.
제1 절연 패턴(103)들을 사이에서 잔여하는 수평부(A)는 제1 절연 패턴(103)들이 쓰러지지 않도록 지지하는 역할을 한다.
도 1f를 참조하면, 트렌치(도 1e의 109)가 채워지도록 트렌치를 포함하는 반도체 기판(101)의 상부에 도전막(111)을 형성한다. 도전막(111)은 금속 물질을 이용하여 형성할 수 있으며, 화학기상증착(Chemical Vapor Deposition : CVD) 또는 원자층증착방법을 이용하여 형성할 수 있다.
도 1g를 참조하면, 제1 절연 패턴(103)이 노출되도록 평탄화 공정을 실시하여 도전막을 다수의 도전 패턴(111a)으로 분리한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 방법으로 실시될 수 있다.
상술한 도전 패턴(111a)은 트렌치(도 1e의 109) 내부에 형성되는 것이다. 이러한 도전 패턴(111a)의 폭은 제2 절연막(도 1b의 105)의 증착 두께를 통해 제어될 수 있으므로 노광 해상도보다 미세하게 형성될 수 있다. 이에 따라 본 발명의 제1 실시 예에 따른 도전 패턴(111a)들 간 패턴 피치는 노광 해상도보다 미세하게 형성될 수 있다. 또한 스텝 커버리지 특성이 우수한 방식으로 제2 절연막(도 1b의 105)을 균일한 두께로 증착하였으므로 도전 패턴(111a)들 간 선폭을 균일화할 수 있다.
도 2a 내지 도 2d는 본 발명의 제2 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 본 발명의 제2 실시 예에서는 도 1a 내지 도 1d에서 상술한 바와 같은 동일한 방법으로 반도체 기판(201)의 상부에 다수의 제1 절연 패턴(203), 제2 절연 패턴(205a) 및 제3 절연 패턴(207a)을 형성한다.
도 2b를 참조하면, 습식 식각 공정으로 제1 절연 패턴(도 2a의 103)의 높이를 제2 절연 패턴(205a)의 수평부(A)만큼 낮추어 보조 패턴(203a)을 형성하고, 제3 절연 패턴(도 2a의 207a)을 제거한다. 이로써, 제2 절연 패턴(205a)의 돌출부(B)들 사이에 트렌치(209)가 형성된다.
제2 절연 패턴(205a)들을 사이에서 잔여하는 보조 패턴(203a)은 후속 공정에서 형성되는 도전 패턴과 그 하부의 반도체 기판(101)에 마련된 하부 패턴을 전기적으로 격리시키는 역할을 한다.
그리고, 본 발명의 제2 실시 예에서 제2 절연 패턴(205a)은 돌출부(B)뿐 아니라 수평부(A)가 모두 잔여하여 U자 형태를 유지하므로 수평부(A)를 통해 그 하부의 반도체 기판(101)과의 접촉 면적이 크다. 이에 따라 본 발명의 제2 실시 예에서는 제2 절연 패턴(205a)의 접착 특성이 개선되어 제2 절연 패턴(205a)이 쓰러지는 현상을 방지할 수 있다.
한편, 상술한 습식 식각 공정으로 제1 절연 패턴의 높이를 낮추고 제3 절연 패턴을 제거하더라도, 제2 절연 패턴(205a)은 제1 및 제3 절연 패턴과 다른 물질로 이루어졌으므로 식각률이 달라 제거되지 않고 남는다.
도 2c를 참조하면, 트렌치(도 1e의 209)가 채워지도록 트렌치를 포함하는 반도체 기판(201)의 상부에 도전막(211)을 형성한다. 도전막(211)은 금속 물질을 이용하여 형성할 수 있으며, 화학기상증착(Chemical Vapor Deposition : CVD) 또는 원자층증착방법을 이용하여 형성할 수 있다.
도 2d를 참조하면, 제2 절연 패턴(205a)이 노출되도록 평탄화 공정을 실시하여 도전막을 다수의 도전 패턴(211a)으로 분리한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 방법으로 실시될 수 있다.
상술한 도전 패턴(211)의 간격은 제2 절연막과 제3 절연막의 증착 두께를 통해 제어될 수 있으므로 노광 해상도보다 미세하게 형성될 수 있다. 이에 따라 본 발명의 제2 실시 예에 따른 도전 패턴(211a)들 간 패턴 피치는 노광 해상도보다 미세하게 형성될 수 있다. 또한 본 발명의 제2 실시 예에서도 스텝 커버리지 특성이 우수한 방식으로 제2 절연막을 균일한 두께로 증착할 수 있으므로 도전 패턴(111a)들이 형성될 공간을 정의하는 트렌치들의 선폭을 균일화하여 트렌치들 내부를 채우는 도전 패턴(211a)들의 선폭을 균일화할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명의 제1 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들.
도 2a 내지 도 2d는 본 발명의 제2 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 103, 203 : 제1 절연 패턴
105a, 205a : 제2 절연 패턴 A : 수평부
B : 돌출부 107a, 207a : 제3 절연 패턴
109, 209 : 트렌치 111a, 211a : 도전 패턴

Claims (16)

  1. 반도체 기판의 상부에 형성된 제1 절연막을 패터닝하여 다수의 제1 절연 패턴들을 형성하는 단계;
    상기 반도체 기판에 나란한 수평부 및 상기 수평부의 양단으로부터 상기 제1 절연 패턴들의 측벽을 따라 돌출된 돌출부들을 포함하는 제2 절연 패턴을 형성하고, 상기 돌출부 사이의 공간을 매립하는 제3 절연 패턴을 형성하는 단계;
    상기 돌출부를 제거하여 트렌치를 형성하는 단계; 및
    상기 트렌치 내부에 도전성 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 제2 절연 패턴 및 제3 절연 패턴을 형성하는 단계는
    상기 제1 절연 패턴들을 포함한 상기 반도체 기판의 표면에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막의 상부에 제3 절연막을 형성하는 단계;
    상기 제1 절연 패턴이 노출되도록 상기 제2 절연막 및 제3 절연막을 평탄화하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  3. 제 2 항에 있어서,
    상기 제2 및 제3 절연막은 스텝 커버리지가 90%보다 큰 증착 방법을 이용하여 형성하는 반도체 소자의 패턴 형성방법.
  4. 제 2 항에 있어서,
    상기 제2 및 제3 절연막은 퍼니스 방식 또는 원자층 증착방법으로 형성되는 반도체 소자의 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 제2 절연 패턴은 상기 제1 절연막과 다른 물질로 형성되고,
    상기 제3 절연 패턴은 상기 제1 절연막과 동일한 물질로 형성되는 반도체 소자의 패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 제1 절연막 및 상기 제3 절연 패턴은 산화막으로 형성되고,
    상기 제2 절연 패턴은 질화막으로 형성되는 반도체 소자의 패턴 형성방법.
  7. 제 1 항에 있어서,
    상기 제1 절연막 및 상기 제3 절연 패턴은 질화막으로 형성되고,
    상기 제2 절연 패턴은 산화막으로 형성되는 반도체 소자의 패턴 형성방법.
  8. 제 1 항에 있어서,
    상기 제1 절연 패턴들의 간격은 상기 제1 절연 패턴의 폭의 3배로 형성되는 반도체 소자의 패턴 형성방법.
  9. 반도체 기판의 상부에 형성된 제1 절연막을 패터닝하여 다수의 제1 절연 패턴들을 형성하는 단계;
    상기 반도체 기판에 나란한 수평부 및 상기 수평부의 양단으로부터 상기 제1 절연 패턴들의 측벽을 따라 돌출된 돌출부들을 포함하는 제2 절연 패턴을 형성하고, 상기 돌출부 사이의 공간을 매립하는 제3 절연 패턴을 형성하는 단계;
    상기 돌출부들 사이에 트렌치가 형성될 수 있도록 상기 제3 절연 패턴을 제거하고 상기 제1 절연 패턴들의 높이를 낮추어 보조 패턴을 형성하는 단계; 및
    상기 트렌치에 도전성 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  10. 제 9 항에 있어서,
    상기 제2 절연 패턴 및 제3 절연 패턴을 형성하는 단계는
    상기 제1 절연 패턴들을 포함한 상기 반도체 기판의 표면에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막의 상부에 제3 절연막을 형성하는 단계;
    상기 제1 절연 패턴이 노출되도록 상기 제2 절연막 및 제3 절연막을 평탄화 하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  11. 제 10 항에 있어서,
    상기 제2 및 제3 절연막은 스텝 커버리지가 90%보다 큰 증착 방법을 이용하여 형성하는 반도체 소자의 패턴 형성방법.
  12. 제 10 항에 있어서,
    상기 제2 및 제3 절연막은 퍼니스 방식 또는 원자층 증착방법으로 형성되는 반도체 소자의 패턴 형성방법.
  13. 제 9 항에 있어서,
    상기 제2 절연 패턴은 상기 제1 절연막과 다른 물질로 형성되고,
    상기 제3 절연 패턴은 상기 제1 절연막과 동일한 물질로 형성되는 반도체 소자의 패턴 형성방법.
  14. 제 9 항에 있어서,
    상기 제1 절연막 및 상기 제3 절연 패턴은 산화막으로 형성되고,
    상기 제2 절연 패턴은 질화막으로 형성되는 반도체 소자의 패턴 형성방법.
  15. 제 9 항에 있어서,
    상기 제1 절연막 및 상기 제3 절연 패턴은 질화막으로 형성되고,
    상기 제2 절연 패턴은 산화막으로 형성되는 반도체 소자의 패턴 형성방법.
  16. 제 9 항에 있어서,
    상기 제1 절연 패턴들의 간격은 상기 제1 절연 패턴의 폭의 3배로 형성되는 반도체 소자의 패턴 형성방법.
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