CN107863308A - 在金属线的阵列的心轴及非心轴线中形成自对准切口的设备及方法 - Google Patents

在金属线的阵列的心轴及非心轴线中形成自对准切口的设备及方法 Download PDF

Info

Publication number
CN107863308A
CN107863308A CN201710858640.XA CN201710858640A CN107863308A CN 107863308 A CN107863308 A CN 107863308A CN 201710858640 A CN201710858640 A CN 201710858640A CN 107863308 A CN107863308 A CN 107863308A
Authority
CN
China
Prior art keywords
mandrel
otch
groove
hard mask
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710858640.XA
Other languages
English (en)
Other versions
CN107863308B (zh
Inventor
古拉密·波奇
杰森·伊葛尼·史蒂芬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN107863308A publication Critical patent/CN107863308A/zh
Application granted granted Critical
Publication of CN107863308B publication Critical patent/CN107863308B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67138—Apparatus for wiring semiconductor or solid state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/682—Mask-wafer alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明涉及在金属线的阵列的心轴及非心轴线中形成自对准切口的设备及方法，其中，一种方法包括提供在介电质堆叠上方分别布置有第一、第二及第三硬掩模层及心轴层的结构。将心轴阵列、贝塔沟槽及伽马沟槽图型化到该结构内。第一内间隔物形成在贝塔沟槽的侧壁上，并且第二内间隔物形成在伽马沟槽的侧壁上。第一与第二内间隔物形成图案的一部分。将该图案蚀刻到介电质堆叠内，以形成顺着Y方向延展、并且顺着X方向自对准的心轴与非心轴金属线阵列。该图案中由第一与第二内间隔物所形成的部分分别形成位在心轴线中的第一对切口及位在非心轴线中的第二对切口。该切口顺着Y方向自对准。

Description

在金属线的阵列的心轴及非心轴线中形成自对准切口的设备 及方法
技术领域
本发明是关于半导体装置及其制造方法。更具体地说，本发明是关于透过使用单一切割掩模，在集成电路的单一金属线上制造多个紧密设置的切口的方法。
背景技术
自对准双图型化(SADP)技术是目前在超高密度集成电路中用于提供电互连系统，该电互连系统包括布置于数阶介电层中的多个平行金属线阵列。该介电层典型地为透过金属化贯孔系统来互连。按照习知，在金属线阵列内，纵切金属线的方向指定为「Y」方向，而垂直于、或横切金属线的方向则指定为「X」方向。
此类SADP技术典型地为涉及使用光刻掩模(本文中指称为「心轴掩模」)将纵向延展的平行心轴阵列图型化及列印到硬掩模层的顶端表面上。心轴的纵向界定该阵列的Y方向。之后，形成间隔物在各心轴的两侧壁上。因为顺着X方向的该间隔物之间的间隔是由现有心轴的侧壁所界定，所以该间隔物会被视为顺着X方向(垂直于Y方向)自对准。
心轴与相关联间隔物对的各组合是通过硬掩模层的已曝露平行部分来分开，这不会出现任何迭对(overlay)的心轴或间隔物。将该心轴向下图型化至集成电路的介电层内以形成心轴金属线。硬掩模层的已曝露部分同样地被向下图型化至介电层内以形成非心轴金属线。因此，使用SADP程序所形成的互连系统中的各平行金属线阵列将会包括交替心轴与非心轴金属线，其通过与自对准间隔物相等宽度的距离来分开。
为了在集成电路中诸如晶体管、电容器及类似者等装置之间提供功能，必须将多个切口光刻图型化到位在特定位置的阵列的心轴与非心轴金属线内，以引导电流在介电层与装置之间流动。一般来说，另一光刻掩模(本文中指称为「心轴线切割掩模」)被用于将此类心轴切口图型化到心轴金属线内。同样地，大体上，又另一光刻掩模(本文中指称为「非心轴线切割掩模」)被用于将此类非心轴切口图型化到非心轴金属线内。
因此，就集成电路在复杂互连系统中用于图型化金属线阵列的典型SADP程序需要至少三个掩模：心轴掩模、心轴线切割掩模、及非心轴线切割掩模。此类掩模在开发与使用方面，需要复杂、符合技术现况的技术，特别是在在此类技术级别中以光刻方式列印极小型的特征而将尺寸调整为14纳米(nm)及更小级别时尤其如此。因此，由于与开发及使用此类掩模相关联的成本高，因而希望掩模数目能愈少愈好。
然而，沿着阵列内单一心轴或非心轴线的Y方向(纵向)，通常会需要将多个切口紧密设置一起。问题是，先前技术中利用同一切割掩模来光刻图型化两个相邻切口的光学限制在该切口的中心与中心之间约为100纳米。因此，若此类切口在同一条线上顺着Y方向相隔小于100nm而设置时，则各切口将会需要使用先前技术光刻技术的单独切割掩模。此外，随着紧密设置的切口数目增加到超出每条线两个，成本与可推想的复杂度会快速增加，因此，切割掩模的数目也随之增加。另外，在单条线中的切口未顺着Y方向自对准，从而使光刻容限问题恶化。
在诸如静态随机存取存储器(SRAM)胞元及其它类似逻辑装置的许多装置中，在阵列的心轴线与非心轴线两者中每单条线都需要紧密设置的多个切口。
因此，就集成电路而言，在金属线阵列的单条金属线中需要能够提供透过使用单一切割掩模顺着Y方向并小于100nm相隔设置的多个切口。另外，需要提供顺着Y方向并比100nm更靠近而设置的自对准的切口。更具体地说，就集成电路而言，需要能够透过使用单一心轴线切割掩模及/或单一非心轴线切割掩模，在金属线阵列的心轴与非心轴线两者中都提供顺着Y方向并小于100nm相隔设置、并且自对准的多个切口。
发明内容
本发明就集成电路而言，通过提供一种在心轴或非心轴金属线、或两者中形成数对切口的设备及方法，提出优于先前技术的优点及替代方案。金属线顺着Y方向纵向延展，并且顺着垂直的X方向自对准。透过使用单一心轴线切割掩模及/或单一非心轴线切割掩模，在任何单一金属线上顺着Y方向形成相隔小于100nm的一对切口中的该切口。另外，任何单一金属线上任何一对切口中的该切口是顺着Y方向自对准。
根据本发明的一或多项态样的一种方法包括提供在介电质堆叠上方分别布置有第一硬掩模层、第二硬掩模层、第三硬掩模层及心轴层的结构。心轴阵列接着被图型化到该心轴层内。贝塔沟槽被图型化到该心轴内。伽马沟槽被图型化到该第二硬掩模层内。自对准的第一内间隔物形成在该贝塔沟槽的侧壁上。自对准的第二内间隔形成在该伽马沟槽的侧壁上。该第一与第二内间隔形成图案的一部分。将该图案蚀刻到介电质堆叠内，以形成顺着Y方向纵向延展、并且顺着垂直的X方向自对准的交替心轴与非心轴金属线阵列。该图案中由第一与第二内间隔所形成的部分分别在心轴线中形成第一对心轴线切口、及在非心轴线中形成第二对非心轴线切口。该第一与第二对线切口顺着Y方向自对准。
在本发明的另一态样中，该方法包括提供在介电质堆叠上方分别布置有第一硬掩模层、第二硬掩模层、第三硬掩模层及心轴层的结构。将心轴阵列被图型化到该心轴层内。接着，对在该心轴内的伽马沟槽与该第二硬掩模层内的贝塔沟槽其中一者之后被图型化。自对准的第一内间隔物被形成在该伽马沟槽与该贝塔沟槽其中一者的侧壁上。该第一内间隔物形成图案的一部分。该图案被蚀刻到介电质堆叠内，以形成顺着Y方向纵向延展、并且顺着垂直的X方向自对准的交替心轴与非心轴金属线阵列。该图案中由第一内间隔物所形成的部分在心轴线与非心轴线其中一者中的形成第一对线切口。该第一对线切口中的该切口是通过小于100nm的中心与中心(center-to-center)距离分开，并且以该Y方向自对准。
在本发明的另一态样中，一种用于集成电路的结构包括介电层。金属线阵列布置于该介电层中。该阵列包括顺着Y方向纵向延展、并且顺着垂直的X方向自对准的交替平行心轴与非心轴金属线。该阵列同样地包括布置于该阵列的一心轴线中的一对心轴线切口及布置于该阵列的一非心轴线中的一对非心轴线切口其中一者。在该对心轴线切口与该对非心轴线切口其中一者的该切口是通过小于100nm的中心与中心距离分开，并且顺着该Y方向自对准。
附图说明
搭配附图经由以下详细说明将会更完全理解本发明，其中：
图1为根据本发明在介电质堆叠上方布置有第一硬掩模层的集成电路装置的结构处于中间制造阶段的一例示性具体实施例的简化透视图；
图2为根据本发明在该第一硬掩模层上分别布置具有心轴层、及第二硬掩模层与第三硬掩模层的图1所示结构的一例示性具体实施例的透视图；
图3为根据本发明含有心轴图案的第一心轴光刻堆叠的图2所示结构的一例示性具体实施例的透视图；
图4为在图3中具有心轴被图型化至心轴层内的结构的一例示性具体实施例的透视图；
图5为在图4中具有心轴被图型化到第三硬掩模层内的结构的一例示性具体实施例的透视图；
图6为根据本发明的图5含有贝塔开口被图型化于第二贝塔光刻堆叠内的结构的一例示性具体实施例的透视图；
图7A为根据本发明的图6在心轴中具有贝塔沟槽的结构的一例示性具体实施例的透视图；
图7B为图7A的透视俯视图；
图8为根据本发明图7A中含有伽马开口被图型化于第三伽马光刻堆叠内的结构的一例示性具体实施例的透视图；
图9A为根据本发明图8中在第二硬掩模层中具有伽马沟槽的所示结构的一例示性具体实施例的透视图；
图9B为图9A的透视俯视图；
图10为根据本发明中图9A具有布置其上的间隔物层的结构的透视图；
图11A为根据本发明中图10具有间隔物层被各向异性蚀刻的结构的透视图；
图11B为图11A的透视俯视图；
图11C为贝塔沟槽沿着Y方向的展开截面侧视图，该Y方向为图11B中沿着截面线11C-11C取看的Y方向；
图11D为伽马沟槽沿着Y方向的展开截面侧视图，该Y方向为图11B中沿着截面线11D-11D取看的Y方向；
图12A为根据本发明图11A中具有被各向异性蚀刻掉的心轴以形成图案结构的透视图；
图12B为图12A的俯视透视图；
图13A为根据本发明图12A中第三硬掩模层的已曝露部分被各向异性蚀刻掉的结构的透视图；
图13B为图13A的俯视透视图；
图14A为根据本发明图13A中具有第二硬掩模层的已曝露部分被各向异性蚀刻掉结构的透视图；
图14B为图14A的俯视透视图；
图15A为根据本发明图14A中第一硬掩模层的已曝露部分被各向异性蚀刻掉结构的透视图；
图15B为图15A的俯视透视图；以及
图16为根据本发明图15A中该图案被蚀刻到介电质堆叠的介电层内以形成交替心轴与非心轴金属线阵列结构的俯视图。
具体实施方式
现将说明某些例示性具体实施例以便整体理解本文所揭示方法、系统及装置其结构、功能、制造及使用的原理。附图中绘示这些具体实施例的一或多项实施例。所属领域技术人员将会理解本文中具体所述、及附图中所示的方法、系统及装置为非限制性例示性具体实施例，而且本发明的范畴仅由权利要求书来界定。搭配一项例示性具体实施例所示或所述的特征可与其它具体实施例的特征组合。此类修改及变动用意是要包括于本发明的范畴内。
图1至16分别根据本发明绘示透过使用单一心轴线切割掩模及/或单一非心轴线切割掩模在心轴及/或非心轴金属线中形成切口的方法的各项例示性具体实施例。
请参阅图1，介绍根据本发明的集成电路装置其结构100在中间制造阶段的一例示性具体实施例的简化图。结构100包括布置于介电质堆叠104上方的氮化钛(TiN)第一硬掩模层102。介电质堆叠104视诸如应用要求、成本、设计偏好及类似者等因素可包括许多不同的层组合。在本例示性具体实施例中，介电质堆叠104包括布置于低介电常数(k)层108上方的第一氮氧化硅介电层(第一SiON介电层)106，例如：由硅、碳、氧及氢的各种组合所组成的介电层(SiCOH层)。低k介电层108布置于蚀刻终止层110上方，例如：氮化硅(SiN)层，其也被包括于介电质堆叠104中。
介电质堆叠104布置于金属化层112上方，其包含构成用于结构100中电互连系统其中一部分的多条互连线114。金属化层112依次布置于第二SiN蚀刻终止层116上方。第二蚀刻终止层116自基材(图未示)起向上布置于埋置层118的复杂堆叠上方。
请参阅图2，由SiN所组成的第二硬掩模层122布置于第一硬掩模层102上方。接者，由诸如TiN的材料所组成的第三硬掩模层124布置于第二硬掩模层122上方。之后，由非晶硅(a-Si)所组成的心轴层120布置于第三硬掩模层124上方。
如将在本文中更详细论述者，三个硬掩模层102、122及124的组合提供用以将贝塔沟槽154与伽马沟槽164两者都蚀刻的能力(图9最清楚)，其最终将会用于分别形成自对准心轴线切口210、213及非心轴线切口214、216(图16最清楚)。要注意的重点是，第一硬掩模层102及第三硬掩模层124必须与第二硬掩模层122差异到足以相对于此第二硬掩模层122进行选择性蚀刻。在这种情况下，TiN已被选择用于第一与第三硬掩模层102、124，并且SiN已被选择用于第二(中间)硬掩模层122。然而，所属领域技术人员将认识的是，第一与第三硬掩模层102、124不一定要是相同材料，并且硬掩模层102、122及124有许多其它材料组合将适用于本发明。
请参阅图3，第二硬掩模层122、第三硬掩模层124及心轴层120一旦已分别布置于第一硬掩模层102上方，下一步便是将第一心轴光刻堆叠134布置到心轴层120上。第一心轴光刻堆叠134端视诸如应用要求、设计或专属偏好或类似者等参数可由数种不同层所组成。此一层堆叠包括四薄层堆叠，其包括(由上到下)阻剂层136、底端抗反射涂(BARC)层138、第二SiON介电层140以及旋涂硬掩模(SOH)层142。此SOH层142一般是由非晶碳所制成。
堆叠134一旦布置于心轴层120上方，便透过众所周知的光刻技术，心轴掩模(图未示)被用来将心轴146的平行阵列144图型化并且列印到心轴光刻堆叠134的阻剂层136内。要注意的是，在本例示性具体实施例中，心轴间的间距147(即集成电路上重复特征之间的中心与中心距离)设为80nm。
请参阅图4，心轴146接着通过各种众所周知的程序而被蚀刻并修整以缩减心轴146的宽度(箭号148所示)，在这项实施例中，被缩减至实质上为20nm，并且使心轴向下延展到心轴层120内。于程序流程的这个阶段，即使心轴146的宽度148已被缩减至20nm，80nm的间距147仍没有被改变。要注意的重点是，心轴146最终将被用于在低k介电层108中形成交替的心轴金属线204、208与非心轴金属线202、206(图16最清楚)的阵列200。
为了能够在剩余步骤中将诸特征选择性蚀刻到各层件120、122、124内，心轴层120(且连带心轴146)、第二硬掩模层122及第三硬掩模层124具有不同的材料组成。在此特定例示性具体实施例中，氮化硅(SiN)被选用于第二硬掩模层122的材料，氮化钛(TiN)被选用于第三硬掩模层的材料，而非晶硅(a-Si)被选用于心轴146的材料。然而，所属领域技术人员将知道有许多其它材料可以被使用。
请参阅图5，接着，将心轴阵列144的心轴146图型化到第三硬掩模层124内，以使介于该心轴之间的第二硬掩模层122曝露。这可通过选择性各向异性蚀刻第三硬掩模层124的TiN但不蚀刻心轴层120的非晶硅来完成。另外，虽然是将图4及5展示为两个单独步骤，但两者通常仍可用相同的程序来完成。举例而言，反应性离子蚀刻(RIE)各向异性程序能被用来先以第一类型的气体将心轴146蚀刻到心轴层内，接着可在相同程序期间引进第二类型的气体以将心轴146蚀刻到第三硬掩模层124内。
将心轴146蚀刻到第三硬掩模层124内，并且使第二硬掩模层122曝露，而建立两个不同层阶以用于形成贝塔(心轴)沟槽154及伽马(非心轴)沟槽164(图9最清楚)。贝塔与伽马沟槽154、164将最终被分别用于在介电质堆叠104的介电层108中以形成自对准心轴线切口210、211及非心轴线切口214、216(看图16最清楚)。
请参阅图6，第二贝塔光刻堆叠149被布置于结构100上方。其次，第一心轴线切割掩模(图未示)被用于将贝塔开口150图型化并列印到堆叠149的阻剂层152的预定位置内。
要注意的重点是，贝塔开口150最终将被用于图型化第一心轴线切口210及第二心轴线切口211，其在本文中统称为第一对心轴线切口210、211(图16最清楚)。第一对心轴线切口210、211将布置于金属线202、204、206及208(本文中的202至208)的阵列200的所选择心轴线204中。第一对心轴线切口210、211将顺着Y方向203自对准(图16最清楚)，并且顺着Y方向通过小于100nm的中心与中心距离219隔开。如此，贝塔开口150的宽度153必须实质上等于第一心轴线切口210的宽度212加上第二心轴线切口211的宽度213再加上切口210、211之间的边缘与边缘(edge to edge)距离225的组合宽度228(图16最清楚)。假设心轴线切口宽度212与213实质上相等，则可认为贝塔开口150的宽度153(及如图16所示的组合宽度228)实质等于心轴线切口(210或211)的宽度加上介于切口210、211之间的中心与中心距离219。另外，贝塔开口150被安置成使得其直接位于所选择心轴线204上面，并且跨越所选择心轴线204的整个宽度顺着X方向201(图16最清楚)横向延展。
要注意的重点是，有诸如SRAM胞元的应用可以不需要心轴线切口。在此类例子中，将不需要第二贝塔光刻堆叠149或图型化贝塔开口150，并且程序流程可跳到图8。
请参阅图7A及7B，一旦完成光刻程序，并且在阻剂层152内刻出贝塔开口150之后，一种异便利用如反应性离子蚀刻(RIE)的各向异性蚀刻程序在阵列144的心轴146中完全地选择性蚀刻贝塔沟槽154。最终贝塔沟槽154的形状将会改变并进一步被向下图型化至低k介电层108，以形成先前所述的第一对心轴线切口210、211。
由于心轴146、第三硬掩模层124与第二硬掩模层122有不同的材料组成，因此形成贝塔沟槽154的蚀刻程序能被选择成，使得其仅影响a-Si心轴146，但不影响TiN第三硬掩模层124或SiN第二硬掩模层122。因为间距仍然是80nm，所以光刻程序的迭对控制被用于对贝塔沟槽154进行尺寸调整并定位，并且准确到足以防止此蚀刻程序顺着X方向过度伸展超过心轴146之间已曝露的第二硬掩模层122的整个宽度(如宽度箭号156所示)，致使此蚀刻自对准。
请参阅图8，第三伽马光刻堆叠158布置于结构100上方。接着，第二非心轴线切割掩模(图未示)用于将伽马开口160图型化并列印到堆叠158的阻剂层162的预定位置内。
要注意的重点是，伽马开口160最终将被用于图型化第一非心轴线切口214及第二非心轴线切口216，其在本文中统称为第二对非心轴线切口214、216(图16最清楚)。第二对非心轴线切口214、216将布置于金属线阵列200的所选择非心轴线206中。这对切口214、216将顺着Y方向203自对准(图16最清楚)，并且顺着Y方向通过小于100nm的中心与中心距离218隔开。如此，伽马开口160的宽度161必须实质上等于第一非心轴线切口214的宽度220加第二非心轴线切口216的宽度222再加上切口214、216之间的边缘与边缘距离224的组合宽度226(图16最清楚)。假设非心轴线切口宽度220与222实质上相等，则可认为伽马开口160的宽度161(及如图16所示的组合宽度226)实质上等于非心轴线切口的宽度(220或222)加上介于切口214、216之间的中心与中心距离218。
还要注意的重点是，有诸如SRAM胞元的应用可仅需要心轴线切口。在此类例子中，将不需要第三伽马光刻堆叠158或图型化伽马开口160，并且程序流程可跳到图10。
请参阅图9A及9B，一旦完成第三光刻程序，并且在阻剂层162内刻出伽马开口160之后，便利用如RIE的另一各向异性蚀刻程序将伽马沟槽164选择性蚀刻至完全进入并穿过第二硬掩模层122，以使第一硬掩模层102的顶端表面曝露(图9B最清楚)。更精确地说，伽马沟槽164是在心轴146之间的第二硬掩模层122的已曝露区中被蚀刻，并且向下延展至第一硬掩模层102的顶端表面。伽马沟槽164的宽度165实质上等于已曝露第二硬掩模层的宽度156。伽马沟槽164的形状最终将会进一步改变并被向下图型化至低k介电层108，以形成先前所述自对准的第二对非心轴线切口214及216。
由于心轴146、第三硬掩模层124与第二硬掩模层122有不同的材料组成，因此形成伽马沟槽164的蚀刻程序能被选择成，使得其仅影响SiN第二硬掩模层122，但不影响a-Si心轴146或TiN第三硬掩模层124。因为间距仍然是80nm，所以光刻程序的迭对控制是用于对伽马沟槽164进行尺寸调整并定位，并且准确到足以防止此蚀刻程序顺着X方向过度伸展超过心轴146之间的已曝露的第二硬掩模层122的整个宽度156加上两个相邻心轴146的宽度148。
请参阅图10，接着，具有实质均匀的间隔物层厚度167的间隔物层166布置于结构100上方。在这项实施例中，间隔物层166为二氧化硅(SiO2)薄层，其保形涂布于心轴146、贝塔沟槽154内已曝露第三硬掩模层124、已曝露第二硬掩模层122、及伽马沟槽164内已曝露第一硬掩模层102上方。间隔物层166的SiO2材料组成选用不同于心轴层120、第三硬掩模层124及第二硬掩模层122的材料组成。其它用于间隔物层166的材料也可被使用。然而，高度理想的是，间隔物层166的材料组成差异到足以在心轴层120(连带还有心轴146)、第三硬掩模层124、第二硬掩模层122与间隔物层166的任何组合间实现选择性蚀刻。
要注意的重点是，间隔物层166未填充及填塞贝塔沟槽154及伽马沟槽164。反而，间隔物层166保形涂布伽马沟槽164的底板(即伽马沟槽164内第一硬掩模层102的顶端表面)，而不完全填塞伽马沟槽164。另外，间隔物层166保形涂布贝塔沟槽154的底板(即贝塔沟槽154内第三硬掩模层124的顶端表面)，而不完全填塞贝塔沟槽154。间隔物层166能通过诸如原子层沉积(ALD)程序的沉积程序来涂敷，这能精确地控制间隔物层厚度167。在本具体实施例中，此间隔物层厚度被控制在实质上20nm。
请参阅图11A、11B、11C及11D，其中：图11A为图10的结构100在被各向异性蚀刻后的透视图，并且图11B为图11A的透视俯视图。图11C为贝塔沟槽154沿着Y方向的展开截面侧视图，该Y方向为图11B中沿着截面线11C-11C取看的Y方向。图11D为伽马沟槽164沿着Y方向的展开截面侧视图，该Y方向为图11B中沿着截面线11D-11D取看的Y方向。
间隔物层166被例如通过RIE程序进行各向异性蚀刻，以使第二硬掩模层122的顶端表面的部分曝露，并且使心轴146的上表面曝露。各向异性蚀刻同样地使贝塔沟槽154内第三硬掩模层124的顶端表面的一部分168曝露(图11C最清楚)。各向异性蚀刻程序同样地使伽马沟槽164内第一硬掩模层102的顶端表面的一部分179曝露(图11D最清楚)。
再者，此各向异性蚀刻程序形成布置于心轴146的侧壁上、并且顺着Y方向纵向延展的第一间隔物172的阵列(图11B最清楚)。因各向异性蚀刻程序仅顺着垂直方向进行蚀刻，故剩余的第一间隔物所具有的间隔物宽度174(图11B最清楚)实质上会等于原来20nm的间隔物层厚度167。另外，因为介于间隔物172之间的间隔是由心轴146的侧壁的现有结构所界定(图11B最清楚)，所以将间隔物172视为顺着X方向自对准。
另外，各向异性蚀刻程序形成布置于贝塔沟槽154的内侧壁177上的一对第一内间隔物175(图11C最清楚)。因为介于该第一内间隔物175之间的间隔是由贝塔沟槽154的侧壁177的现有结构所界定，因此将该第一内间隔物175被视为顺着Y方向自对准。
此外，第三硬掩模124的顶端表面的已曝露部分168顺着Y方向通过预定边缘与边缘距离181将该第一内间隔物175分开。因此，贝塔沟槽154内第三硬掩模层124的已曝露部分168形成贝塔沟槽154的底板。再次地，因为各向异性蚀刻程序仅以垂直方向进行蚀刻，该第一内间隔物175具有与该第一间隔物172相同的间隔物宽度174，其实质上等于原来20nm的间隔物层厚度167。
各向异性蚀刻程序亦形成布置于伽马沟槽164的内侧壁178上的一对第二内间隔物176(图11D最清楚)。因为介于该内间隔物176之间的间隔是由伽马沟槽164的侧壁178的现有结构所界定，所以该内间隔物176被视为顺着Y方向自对准。
另外，第一硬掩模102的顶端表面的已曝露部分179顺着Y方向通过预定边缘与边缘距离180将该内间隔物176分开。因此，伽马沟槽164内硬掩模层102的已曝露部分179形成伽马沟槽164的底板。再次地，因为各向异性蚀刻程序仅顺着垂直方向进行蚀刻，所以该第二内间隔物176具有与该第一间隔物172相同的间隔物宽度174，其实质上等于原来20nm的间隔物层厚度167。
如将于本文中更详细阐释的是，当向下图型化以形成第一与第二心轴线切口210与211时，该第一内间隔物175将被当作阻挡物使用，其中间隔物宽度174将决定心轴线切口宽度212、213，并且介于该第一内间隔物175之间的预定距离181将决定介于心轴线切口210与211之间的边缘与边缘距离225。
再者，当向下图型化以形成第一与第二非心轴线切口214与216时，该内间隔物176将当作阻挡物使用，其中间隔物宽度174将决定非心轴线切口宽度220、222，并且介于该内间隔物176之间的预定距离180将决定介于非心轴线切口214与216之间的边缘与边缘距离224。
有助益的是，由自对准的内间隔物175、176形成心轴线切口210、211及非心轴线切口214、216不因光刻解析度而受限制。因此，可使介于心轴线切口210、211之间的中心与中心距离219、及介于非心轴线切口214、216之间的中心与中心距离218能制成远小于100nm。更具体地说，介于切口210、211之间、及介于切口214、216之间的中心与中心距离219及218能小于50nm，或甚至小于25nm。
请参阅图12A与12B，a-Si心轴146选择性被蚀刻掉，留下该第一间隔物172、该第一内间隔物175及该第二内间隔物176。此蚀刻程序造成具阵列200的图案182(图16最清楚)在结构100上方出现。
请具体参阅图12B，其展示图案182的俯视图，图案182的第二与第三硬掩模层122、124的已曝露部分将会界定阵列200的交替的心轴金属线204、208与非心轴金属线202、206。图案182的该第一间隔物172将界定金属线200至208之间的距离。图案182的该第一内间隔物175将会界定自对准的心轴线切口210与211。图案182的第三硬掩模层124的已曝露部分168的边缘与边缘距离181将会界定介于心轴线切口210、211之间的边缘与边缘距离225。图案182的该第二内间隔物176将会界定自对准的非心轴线切口214与216。最后，图案182的第一硬掩模层102的已曝露部分179的边缘与边缘距离180将会界定介于非心轴线切口214、216之间的边缘与边缘距离225。
此外，移除心轴146后，位在结构100上该第一间隔物172的阵列的间距现为心轴146的阵列的间距的一半。亦即，位在结构100上的间距已由80nm减半为40nm。虽然本实施例展示心轴间距为80nm及间隔物间距为40nm，但所属领域技术人员将知道，本图案形成方法可配合其它间距。举例而言，心轴阵列可具有100nm或更小的间距，而间隔物阵列可具有50nm或更小的间距。
请参阅图13A及13B，TiN第三硬掩模层124的已曝露部分、及伽马沟槽164内第一硬掩模层102的已曝露TiN部分179被各向异性蚀刻掉，以使得图案182此时主要位在第二硬掩模层122上方。请参阅图14A及14B，第二硬掩模层122的已曝露部分现在被各向异性蚀刻掉，以使得图案182此时位在第一硬掩模层102上方。接着请参阅图15A与15B，第一硬掩模层102的已曝露部分被各向异性蚀刻掉，以直接在介电质堆叠104的第一SION介电层106上方形成图案182。
此形成图案182的方法的附加效益在于，依序选择性蚀刻来移除a-Si心轴146、SiN第二硬掩模层122的已曝露部分、及TiN第一与第三硬掩模层102、124的已曝露部分可在单一整合型蚀刻程序中完成。亦即，透过众所周知的RIE技术，此RIE程序的反应性电浆的成分能随着其穿透心轴146、第三硬掩模层124、第二硬掩模层122及第一硬掩模层102而改变，以在介电质堆叠104顶端的第一介电层106终止。
第一硬掩模层102是由TiN所组成，因此对于位于硬掩模层102上面及下面的其它材料具有很好的蚀刻选择性。因此，第一硬掩模层102上面的所有其它材料全都能使用众所周知的技巧来轻易地剥除掉，以使TiN第一硬掩模层中的图案182曝露。于此程序点，已准备要蚀刻图案182以在低k介电层108中形成沟槽(图未示)。该沟槽接着将会金属化以形成图16的金属阵列200。
请参阅图16，在本具体实施例中，金属线阵列200为此时形成到低k介电层108内的典型SRAM胞元。该阵列包括交替的心轴金属线204、208及非心轴金属线202、206顺着X方向自对准。在此例示性具体实施例中，各金属线202至208为20nm厚，并且相隔20nm的距离，因此，重复间距为40nm。
心轴线204此时包括两个心轴线切口210与211(统称为第一对心轴线切口)，其分别具有与间隔物层宽度167、及间隔物宽度174实质上相等的切口宽度212、213。在此特定具体实施例中，切口宽度212、213实质上为20nm。因为第一对心轴线切口210与211是由先前自对准的第一内间隔物175所形成，所以这第一对心轴线切口210与211会有助益地顺着Y方向自对准。此外，有助益的是，因为心轴线切口210、211是由自对准的第一内间隔物175所形成，所以其形成程序不受光刻解析度所限制。因此，可使介于心轴线切口210、211之间的中心与中心距离219远小于100nm。更具体地说，介于第一对心轴线切口210、211之间的中心与中心距离219能小于50nm，或甚至小于25nm。
非心轴线206此时包括两个非心轴线切口214与216(统称为第二对非心轴线切口)，其分别具有与间隔物层宽度167、及间隔物宽度174实质上相等的切口宽度220、222。在此特定具体实施例中，切口宽度220、222实质为20nm。因为切口214与216由先前自对准的第二内间隔物176所形成，所以这些切口214与216会有助益地顺着Y方向自对准。此外，有助益的是，非心轴线切口214、216是由自对准的内间隔物176所形成，所以其形成程序是不受光刻解析度所限制。因此，可使介于非心轴线切口214、216之间的中心与中心距离218远小于100nm。更具体地说，介于切口214、216之间的中心与中心距离218能小于50nm，或甚至小于25nm。
也有助益的是，非心轴线切口是透过使用单一非心轴线切割掩模所形成，并且心轴线切口是透过使用单一心轴线切割掩模所形成。无须使用额外的切割掩模来制造单独非心轴线切口或单独心轴线切口。。结果是，额外切割掩模的成本与使用额外切割掩模相关联的光刻迭对问题一样会被避免。
此外，形成自对准线切口的方法为形成自对准心轴线切口、非心轴线切口或两者提供灵活性。更具体地说，贝塔沟槽154可被图型化到心轴146内以形成第一对心轴线切口210、211，及/或伽马沟槽164可被图型化到第二硬掩模层122内以形成第二对非心轴线切口214、216。
虽然已参照特定具体实施例说明本发明，应了解的是，仍可在所述发明概念的精神与范畴内施作许多变更。因此，本发明的用意不在于限制所述具体实施例，而是要具有以下权利要求书内容所界定的完全范畴。

Claims (20)

1.一种方法，包含：
提供在介电质堆叠上方分别布置有第一硬掩模层、第二硬掩模层、第三硬掩模层及心轴层的结构；
将心轴阵列图型化到该心轴层内；
将贝塔沟槽图型化到该心轴内；
将伽马沟槽图型化到该第二硬掩模层内；
在该贝塔沟槽的侧壁上形成自对准的第一内间隔物；
在该伽马沟槽的侧壁上形成自对准的第二内间隔物，该第一与第二内间隔形成图案的一部分；以及
将该图案蚀刻到该介电质堆叠内以形成顺着Y方向纵向延展、并顺着垂直的X方向自对准的交替心轴与非心轴金属线阵列，该图案中由该第一与第二内间隔所形成的该部分分别形成位在心轴线中的第一对心轴线切口及位在非心轴线中的第二对非心轴线切口，该第一与第二对线切口顺着该Y方向自对准。
2.如权利要求1所述的方法，其中，在各对心轴与非心轴线切口中的该切口是通过100nm或更小的中心与中心距离来分开。
3.如权利要求1所述的方法，其中，各对心轴与非心轴线切口中的该切口是通过50nm或更小的中心与中心距离来分开。
4.如权利要求1所述的方法，包含：
在图型化该贝塔沟槽与伽马沟槽前，先将该心轴阵列图型化到该第三硬掩模层内，其中，使介于该心轴之间的该第二硬掩模层被曝露；
将该贝塔沟槽图型化到该心轴内，以使该第三硬掩模层曝露在该贝塔沟槽内；以及
将该伽马沟槽图型化到介于该心轴之间的该第二硬掩模层内，以使该第一硬掩模层曝露在该伽马沟槽内。
5.如权利要求1所述的方法，包含：
在该结构上方布置伽马光刻堆叠；
利用单一非心轴线切割掩模以将伽马开口图型化至该伽马光刻堆叠内；以及各向异性蚀刻该伽马光刻堆叠，以将该伽马沟槽形成至该第二硬掩模层内，并且使该第一硬掩模层曝露在该伽马沟槽内。
6.如权利要求1所述的方法，包含：
在该结构上方布置贝塔光刻堆叠；
利用单一心轴线切割掩模以将贝塔开口图型化至该贝塔光刻堆叠内；以及
各向异性蚀刻该贝塔光刻堆叠，以将该贝塔沟槽形成到该心轴内，并且使该第三硬掩模层曝露在该贝塔沟槽内。
7.如权利要求1所述的方法，其中，该心轴与非心轴线切口具有相等宽度，该方法包含：
将该伽马沟槽图型化成具有伽马沟槽宽度，该伽马沟槽宽度等于该非心轴线切口之间的中心与中心距离加上非心轴线切口的宽度；以及
将该贝塔沟槽图型化成具有贝塔沟槽宽度，该贝塔沟槽宽度等于该心轴线切口之间的中心与中心距离加上心轴线切口的宽度。
8.如权利要求1所述的方法，包含：
在该贝塔沟槽与伽马沟槽上方布置间隔物层，该间隔物层具有间隔物层厚度；
各向异性蚀刻该间隔物层以形成该第一与第二内间隔物，该内间隔物具有与该间隔物层的该厚度相等的宽度。
9.如权利要求1所述的方法，包含：
该心轴线切口各具有与该第一内间隔物的宽度实质相等的宽度；
该非心轴线切口各具有与该第二内间隔物的宽度实质相等的宽度；
介于该第一对心轴线切口的该切口之间的边缘与边缘距离实质上等于介于该第一内间隔物之间的边缘与边缘距离；以及
介于该第二对非心轴线切口的该切口之间的边缘与边缘距离实质上等于介于该第二内间隔物之间的边缘与边缘距离。
10.一种方法，包含：
提供在介电质堆叠上方分别布置有第一硬掩模层、第二硬掩模层、第三硬掩模层及心轴层的结构；
将心轴阵列图型化到该心轴层内；
对该心轴内的伽马沟槽与在该第二硬掩模层内的贝塔沟槽的其中一者进行图型化；
在该伽马沟槽与该贝塔沟槽的该其中一者的侧壁上形成自对准的该第一内间隔物，该第一内间隔物形成图案的一部分；以及
将该图案蚀刻到该介电质堆叠内以形成顺着Y方向纵向延展、并顺着垂直的X方向自对准的交替心轴与非心轴金属线阵列，由该第一内间隔物所形成该图案的该部分在心轴线与非心轴线其中一者中形成第一对线切口，在该第一对线切口内的该切口是通过小于100nm的中心与中心距离来分开，并且顺着该Y方向自对准。
11.如权利要求10所述的方法，包含：
对该心轴内的伽马沟槽与该第二硬掩模层内的贝塔沟槽的其中另一者进行图型化；
在该伽马沟槽与该贝塔沟槽的其中一者的侧壁上形成自对准的第二内间隔物，该第二内间隔物形成该图案的一部分；以及
将该图案蚀刻到该介电质堆叠内以形成该交替心轴与非心轴金属线阵列，由该第二内间隔物所形成的该图案的该部分在心轴线与非心轴线其中另一者中形成第二对线切口，在该第二对线切口内的该切口是通过小于100nm的中心与中心距离分开，并且顺着该Y方向自对准。
12.如权利要求11所述的方法，其中，该第一与第二对线切口中的该切口是通过25nm或更小的中心与中心距离分开。
13.如权利要求11项所述的方法，包含：
在图型化该贝塔沟槽与伽马沟槽前，将该心轴阵列图型化到该第三硬掩模层内，其中，使介于该心轴之间的该第二硬掩模层被曝露；
将该贝塔沟槽图型化到该心轴内，以使该第三硬掩模层曝露在该贝塔沟槽内；以及
将该伽马沟槽图型化到介于该心轴之间的该第二硬掩模层内，以使该第一硬掩模层曝露在该伽马沟槽内。
14.如权利要求11所述的方法，其中，该第一对线切口是位在该心轴线中的一对心轴线切口，该第二对线切口是位在非心轴线中的一对非心轴线切口，并且所有切口全都具有相等宽度，该方法包含：
将该伽马沟槽图型化成具有伽马沟槽宽度，该伽马沟槽宽度实质上等于该对非心轴线切口之间的中心与中心距离加上非心轴线切口的宽度；以及
将该贝塔沟槽图型化成具有贝塔沟槽宽度，该贝塔沟槽宽度实质上等于该对心轴线切口之间的中心与中心距离加上心轴线的宽度。
15.如权利要求11所述的方法，包含：
在图型化该贝塔沟槽与伽马沟槽之后，于该结构上方布置间隔物层，该间隔物层具有实质上均匀的间隔物层厚度；以及
各向异性蚀刻该间隔物层以形成：
位在该心轴的侧壁上的第一间隔物，
位在该贝塔沟槽的该侧壁上的该第一内间隔物；
位在该伽马沟槽的该侧壁上的该第二内间隔物；
在该贝塔沟槽内该第三硬掩模层的已曝露部分，该第三硬掩模层的该已曝露部分在该第一内间隔物之间界定边缘与边缘距离，以及
在该伽马沟槽内该第一硬掩模层的已曝露部分，该第一硬掩模层的该已曝露部分在该第二内间隔物之间界定边缘与边缘距离。
16.如权利要求15所述的方法，包含移除该心轴以形成该图案，该图案包括该第一间隔物、该第一内间隔物、该第二内间隔物、在该伽马沟槽内该第一硬掩模层的该已曝露部分、在该贝塔沟槽内该第三硬掩模层的该已曝露部分、以及在该第一间隔物之间该第二硬掩模层的已曝露部分。
17.一种用于集成电路的结构，该结构包含：
介电层；以及
金属线阵列，布置于该介电层中，该阵列包括：
交替平行心轴与非心轴金属线，顺着Y方向纵向延展、并且顺着垂直的X方向自对准，以及
布置于该阵列的一心轴线中的一对心轴线切口及布置于该阵列的一非心轴线中的一对非心轴线切口的其中一者，
其中，在该对心轴线切口与该对非心轴线切口其中之一的该切口是通过小于100nm的中心与中心距离来分开，并且顺着该Y方向自对准。
18.如权利要求17所述的结构，其中，该阵列包含：
该对心轴线切口；以及
该对非心轴线切口；
其中，在各对心轴与非心轴线切口中的该切口是通过小于100nm的中心与中心距离分开，并且顺着该Y方向自对准。
19.如权利要求18所述的结构，其中，各对心轴与非心轴线切口中的该切口是通过小于50nm的中心与中心距离分开。
20.如权利要求17所述的结构，其中，该结构包含SRAM胞元。
CN201710858640.XA 2016-09-21 2017-09-21 在金属线的阵列的心轴及非心轴线中形成自对准切口的设备及方法 Active CN107863308B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/271,497 US9818641B1 (en) 2016-09-21 2016-09-21 Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines
US15/271,497 2016-09-21

Publications (2)

Publication Number Publication Date
CN107863308A true CN107863308A (zh) 2018-03-30
CN107863308B CN107863308B (zh) 2021-09-10

Family

ID=60255657

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710858640.XA Active CN107863308B (zh) 2016-09-21 2017-09-21 在金属线的阵列的心轴及非心轴线中形成自对准切口的设备及方法

Country Status (3)

Country Link
US (1) US9818641B1 (zh)
CN (1) CN107863308B (zh)
TW (1) TWI657503B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021079211A1 (en) * 2019-10-26 2021-04-29 International Business Machines Corporation Self-aligned top via formation at line ends

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9934970B1 (en) * 2017-01-11 2018-04-03 International Business Machines Corporation Self aligned pattern formation post spacer etchback in tight pitch configurations
EP3367429A1 (en) * 2017-02-27 2018-08-29 IMEC vzw A method for defining patterns for conductive paths in a dielectric layer
US10600687B2 (en) * 2017-04-19 2020-03-24 Tokyo Electron Limited Process integration techniques using a carbon layer to form self-aligned structures
US10199270B2 (en) * 2017-05-25 2019-02-05 Globalfoundries Inc. Multi-directional self-aligned multiple patterning
US10347583B1 (en) 2018-01-02 2019-07-09 Globalfoundries Inc. Methods of patterning dielectric layers for metallization and related structures
US10366917B2 (en) * 2018-01-04 2019-07-30 Globalfoundries Inc. Methods of patterning variable width metallization lines
US10784195B2 (en) * 2018-04-23 2020-09-22 Globalfoundries Inc. Electrical fuse formation during a multiple patterning process
US10784119B2 (en) 2018-10-08 2020-09-22 Globalfoundries Inc. Multiple patterning with lithographically-defined cuts
US11417525B2 (en) 2018-10-08 2022-08-16 Globalfoundries U.S. Inc. Multiple patterning with mandrel cuts defined by block masks
US10651046B2 (en) 2018-10-08 2020-05-12 Globalfoundries Inc. Multiple patterning with late lithographically-defined mandrel cuts
EP3660890B1 (en) 2018-11-27 2021-08-11 IMEC vzw A method for forming an interconnection structure
EP3840034B1 (en) * 2019-12-19 2022-06-15 Imec VZW Method for producing nanoscaled electrically conductive lines for semiconductor devices
US11158536B2 (en) 2020-01-07 2021-10-26 International Business Machines Corporation Patterning line cuts before line patterning using sacrificial fill material
US11276639B2 (en) 2020-01-22 2022-03-15 International Business Machines Corporation Conductive lines with subtractive cuts
US11527434B2 (en) 2020-02-20 2022-12-13 International Business Machines Corporation Line cut patterning using sacrificial material
EP3901986A1 (en) 2020-04-23 2021-10-27 IMEC vzw A patterning method
EP3901987A1 (en) * 2020-04-23 2021-10-27 IMEC vzw A patterning method
US11195795B1 (en) 2020-06-03 2021-12-07 International Business Machines Corporation Well-controlled edge-to-edge spacing between adjacent interconnects
US11373880B2 (en) 2020-09-22 2022-06-28 International Business Machines Corporation Creating different width lines and spaces in a metal layer

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009231372A (ja) * 2008-03-19 2009-10-08 Toshiba Corp パターン形成方法
US8298943B1 (en) * 2011-05-27 2012-10-30 International Business Machines Corporation Self aligning via patterning
CN102881648A (zh) * 2012-10-17 2013-01-16 上海宏力半导体制造有限公司 金属互连结构的制作方法
CN102906860A (zh) * 2010-05-28 2013-01-30 应用材料公司 平坦化蚀刻硬掩模以增加图案密度与纵横比
US20150318331A1 (en) * 2012-09-21 2015-11-05 Micron Technology, Inc. Method, system and device for recessed contact in memory array
CN105742162A (zh) * 2014-12-26 2016-07-06 三星电子株式会社 制造半导体装置的方法和通过该方法制造的半导体装置

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4339946B2 (ja) 1999-01-08 2009-10-07 パナソニック株式会社 半導体装置の製造方法
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
KR100615575B1 (ko) 2004-09-10 2006-08-25 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 배치 방법
US7183142B2 (en) 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7964107B2 (en) 2007-02-08 2011-06-21 Micron Technology, Inc. Methods using block copolymer self-assembly for sub-lithographic patterning
JP2008227360A (ja) 2007-03-15 2008-09-25 Elpida Memory Inc 半導体装置の製造方法
US8802451B2 (en) 2008-02-29 2014-08-12 Avalanche Technology Inc. Method for manufacturing high density non-volatile magnetic memory
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8367501B2 (en) 2010-03-24 2013-02-05 Alpha & Omega Semiconductor, Inc. Oxide terminated trench MOSFET with three or four masks
KR101159954B1 (ko) 2010-04-15 2012-06-25 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
JP6087506B2 (ja) 2012-01-31 2017-03-01 キヤノン株式会社 描画方法及び物品の製造方法
US9252021B2 (en) 2012-02-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for patterning a plurality of features for Fin-like field-effect transistor (FinFET) devices
US9006107B2 (en) * 2012-03-11 2015-04-14 United Microelectronics Corp. Patterned structure of semiconductor device and fabricating method thereof
KR20140008863A (ko) 2012-07-12 2014-01-22 에스케이하이닉스 주식회사 더블 ｓｐｔ를 이용한 반도체 소자의 미세패턴 형성방법
US8883646B2 (en) 2012-08-06 2014-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Self-assembled monolayer for pattern formation
US9269747B2 (en) 2012-08-23 2016-02-23 Micron Technology, Inc. Self-aligned interconnection for integrated circuits
CN103633029B (zh) 2012-08-28 2016-11-23 中国科学院微电子研究所 半导体结构及其制造方法
US9012287B2 (en) 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US9362133B2 (en) 2012-12-14 2016-06-07 Lam Research Corporation Method for forming a mask by etching conformal film on patterned ashable hardmask
US8869090B2 (en) 2013-03-11 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Stretch dummy cell insertion in FinFET process
US8932957B2 (en) * 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9023695B2 (en) * 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning features of a semiconductor device
US9240346B2 (en) 2013-03-14 2016-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Double patterning method
US9761489B2 (en) 2013-08-20 2017-09-12 Applied Materials, Inc. Self-aligned interconnects formed using substractive techniques
US9165770B2 (en) 2013-09-26 2015-10-20 GlobalFoundries, Inc. Methods for fabricating integrated circuits using improved masks
US9349604B2 (en) 2013-10-20 2016-05-24 Tokyo Electron Limited Use of topography to direct assembly of block copolymers in grapho-epitaxial applications
US9093386B2 (en) 2013-11-20 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer-damage-free etching
US9209076B2 (en) 2013-11-22 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of double patterning lithography process using plurality of mandrels for integrated circuit applications
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102377372B1 (ko) * 2014-04-02 2022-03-21 어플라이드 머티어리얼스, 인코포레이티드 인터커넥트들을 형성하기 위한 방법
US9257282B2 (en) 2014-05-02 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
EP3140862B1 (en) * 2014-05-08 2020-11-11 Intel Corporation Necked interconnect fuse structure for integrated circuits
US9123656B1 (en) 2014-05-13 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Organosilicate polymer mandrel for self-aligned double patterning process
US9454631B2 (en) 2014-05-23 2016-09-27 International Business Machines Corporation Stitch-derived via structures and methods of generating the same
US20160049307A1 (en) 2014-08-15 2016-02-18 Yijian Chen Patterning method for IC fabrication using 2-D layout decomposition and synthesis techniques
US9508642B2 (en) 2014-08-20 2016-11-29 Globalfoundries Inc. Self-aligned back end of line cut
US9263325B1 (en) 2014-08-20 2016-02-16 Globalfoundries Inc. Precut metal lines
US9209279B1 (en) 2014-09-12 2015-12-08 Applied Materials, Inc. Self aligned replacement fin formation
KR20160034492A (ko) 2014-09-19 2016-03-30 삼성전자주식회사 반도체 소자의 패턴 형성 방법 및 이를 이용하여 형성된 반도체 소자
US9530637B2 (en) 2014-10-05 2016-12-27 Applied Materials, Inc. Fin structure formation by selective etching
US9673055B2 (en) 2015-02-04 2017-06-06 Globalfoundries Inc. Method for quadruple frequency FinFETs with single-fin removal
US9449880B1 (en) 2015-02-26 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin patterning methods for increased process margin
US9406775B1 (en) 2015-04-27 2016-08-02 Globalfoundries Inc. Method for creating self-aligned compact contacts in an IC device meeting fabrication spacing constraints

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009231372A (ja) * 2008-03-19 2009-10-08 Toshiba Corp パターン形成方法
CN102906860A (zh) * 2010-05-28 2013-01-30 应用材料公司 平坦化蚀刻硬掩模以增加图案密度与纵横比
US8298943B1 (en) * 2011-05-27 2012-10-30 International Business Machines Corporation Self aligning via patterning
US20150318331A1 (en) * 2012-09-21 2015-11-05 Micron Technology, Inc. Method, system and device for recessed contact in memory array
CN102881648A (zh) * 2012-10-17 2013-01-16 上海宏力半导体制造有限公司 金属互连结构的制作方法
CN105742162A (zh) * 2014-12-26 2016-07-06 三星电子株式会社 制造半导体装置的方法和通过该方法制造的半导体装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
S. P. KWOK: "Comparison of low temperature and high temperature refractory metal/silicides self-aligned gate on GaAs", 《 JOURNAL OF VACUUM SCIENCE & TECHNOLOGY B: MICROELECTRONICS PROCESSING AND PHENOMENA》 *
WASIM HASKIYA: "A guided focused ion beam nanofabrication technique using a metal precursor", 《INT. J. OF NANOMANUFACTURING》 *
王阳元等: "超深亚微米集成电路中的互连问题――低k介质与Cu的互连集成技术 ", 《半导体学报》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021079211A1 (en) * 2019-10-26 2021-04-29 International Business Machines Corporation Self-aligned top via formation at line ends
US11152261B2 (en) 2019-10-26 2021-10-19 International Business Machines Corporation Self-aligned top via formation at line ends
GB2604485A (en) * 2019-10-26 2022-09-07 Ibm Self-aligned top via formation at line ends
GB2604485B (en) * 2019-10-26 2023-11-22 Ibm Self-aligned top via formation at line ends

Also Published As

Publication number Publication date
TW201830521A (zh) 2018-08-16
CN107863308B (zh) 2021-09-10
TWI657503B (zh) 2019-04-21
US9818641B1 (en) 2017-11-14

Similar Documents

Publication Publication Date Title
CN107863308A (zh) 在金属线的阵列的心轴及非心轴线中形成自对准切口的设备及方法
CN107863324A (zh) 在金属线的阵列的非心轴线中形成自对准切口的设备及方法
CN104658893B (zh) 具有减小的间距和线间隔的集成电路及其形成方法
TWI620995B (zh) 次解析度基板圖案化所用之蝕刻遮罩的形成方法
US9536778B2 (en) Self-aligned double patterning process for metal routing
US9196485B2 (en) Stacked sidewall patterning
JP3839452B2 (ja) 金属構造物の製造方法
US20190139767A1 (en) Method for preparing a semiconductor structure
US9679771B1 (en) Fabrication and design methods using selective etching and dual-material self-aligned multiple patterning processes to reduce the cut-hole patterning yield loss
US10256110B2 (en) Self-aligned patterning process utilizing self-aligned blocking and spacer self-healing
CN107863295A (zh) 在集成电路中形成ana区域的方法
JP5738786B2 (ja) 半導体装置および半導体装置の製造方法
CN107393866A (zh) 用于在集成电路中的互连线及相关连续性区块形成图案的方法
US10103166B1 (en) Semiconductor device and critical dimension defining method thereof
US9847227B2 (en) Method for forming patterns of semiconductor device
KR102015568B1 (ko) 반도체 소자의 제조 방법
KR101055587B1 (ko) 3차원 구조를 가지는 메모리의 제조방법
US8114778B2 (en) Method of forming minute patterns in semiconductor device using double patterning
DE102017127390B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
KR101966894B1 (ko) 계단형 패턴 형성 방법
CN115997487A (zh) 形成顶部选择栅极沟槽的方法
EP3840034B1 (en) Method for producing nanoscaled electrically conductive lines for semiconductor devices
US10950443B2 (en) Method for forming patterns
JP2023130153A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20210308

Address after: California, USA

Applicant after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Applicant before: GF

GR01 Patent grant
GR01 Patent grant